JP4186673B2

JP4186673B2 - Dual system video signal synchronization method and synchronization circuit

Info

Publication number: JP4186673B2
Application number: JP2003091162A
Authority: JP
Inventors: 秀士井上
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2008-11-26
Anticipated expiration: 2023-03-28
Also published as: JP2004304217A

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック周波数の異なる２つ以上の映像信号をあつかう系において、１つの映像信号をマスターとしその他の映像信号をスレーブとして、マスターとなる映像信号系のフレーム同期信号から生成したリセット信号でスレーブとなる映像信号のフレーム同期信号をリセットすることによって２つの映像信号のフレーム同期をとる、２系統映像信号の同期方法に関するものである。
【０００２】
【従来の技術】
映像信号を扱う場合、７４．２５ＭＨｚを画素周波数とする７４ＭＨｚ系映像信号と２７ＭＨｚあるいは１３．５ＭＨｚを画素周波数とする２７ＭＨｚ系映像信号からなる２つの映像信号をフレーム同期して扱う必要が生じる場合がある。例えば、ＭＰＥＧ２（ＭＰ＠ＨＬ）のデコード処理をし映像信号として７４．２５ＭＨｚの画素周波数のまま表示系へ出力すると同時に、同じ映像信号をＮＴＳＣ相当の解像度にダウンコンバージョンして１３．５ＭＨｚでビデオレコーダなどＮＴＳＣ信号の記録装置に出力するような場合である。あるいは、２系統の映像信号を１つの映像信号として表示しようとする場合にも（例えば特許文献１参照。）２系統映像信号の同期は必要である。あるいは、２系統の映像信号の切り替えを映像の乱れなく行うためにそれら２系統の映像信号の同期をとる方法（例えば特許文献２参照。）も考えられている。
【０００３】
このような場合、７４．２５ＭＨｚ系の映像信号と１３．５ＭＨｚ系の映像信号のフレーム周波数を同期させることなく、それぞれに独立したフレーム周波数で処理した場合、少なくとも１３．５ＭＨｚ系の映像信号処理にフレーム同期させるためのフレームメモリが必要となる。例えば、フレームメモリを用いて２系統の映像信号の同期をとる方法（例えば特許文献３参照。）が考えられている。
【０００４】
フレームメモリの使用を回避するには７４．２５ＭＨｚ系の映像信号と１３．５ＭＨｚ系の映像信号のフレーム周波数を同期させればよいが、７４．２５ＭＨｚ系の映像信号のフレーム周波数は６０／２Ｈｚであり、１３．５ＭＨｚ系の映像信号のフレーム周波数は５９．９４／２Ｈｚと異なる。そこで両映像信号のフレーム周波数を５９．９４／２ＭＨｚに統一し７４．２５ＭＨｚ系の映像信号の画素周波数を７４．１７ＭＨｚとすることでフレーム周波数は同じにすることができる。ここで、７４．１７ＭＨｚは、より正確には７４．２５００００００＊５９．９４００５９９４／６０．００００００００ＭＨｚである。本来６０／２Ｈｚのフレーム周波数を有する映像信号を５９．９４／２ＭＨｚで表示する場合には１００００フレームに１回程度映像信号のフレームをスキップする必要があるが、通常、ＭＰＥＧ２の映像信号と音声信号の同期をとるためにフレームスキップの機能が必要であり７４．２５ＭＨｚ系の映像信号をＭＰＥＧ２処理している場合には容易に実現できる。
【０００５】
画素クロックの異なる２系統の映像信号系のフレーム周波数を完全にフレーム同期させるには、ひとつのクロック発生器からフレーム毎にクロックの位相まで一致するように２系統のクロック、ここでは１３．５ＭＨｚと７４．１７ＭＨｚを発生する必要があり、そのような仕様のクロック発生器を用いることにより２系統の画素クロック１３．５ＭＨｚと７４．１７ＭＨｚを発生する。通常、１３．５ＭＨｚクロックは２７ＭＨｚクロックを２分周して用いるので、クロック発生も２７ＭＨｚである場合が多い。以下の説明でも１３．５ＭＨｚあるいは２７ＭＨｚは、代表して２７ＭＨｚと表現する。このようにして発生した２７ＭＨｚ系映像信号のクロック２７ＭＨｚと７４ＭＨｚ系映像信号のクロック７４．１７ＭＨｚは、正確に２／５９．９４秒ごと、すなわち１フレーム毎に全く同じ位相関係を繰り返す。以下の説明では、７４．２５ＭＨｚ、７４．１７ＭＨｚを代表して７４ＭＨｚと表現する。
【０００６】
第６図は、従来の技術を示したブロック図である。クロック発生５４は、元となる２７ＭＨｚクロックを端子６３から入力し、５９．９４Ｈｚ周期で同じ位相関係となる７４．１７ＭＨｚと２７ＭＨｚのクロックを端子６０、６１にそれぞれ発生する。７４．１７ＭＨｚクロックは７４ＭＨｚ系映像信号処理器５２へ、２７ＭＨｚクロックは２７ＭＨｚ系映像信号処理器５３へそれぞれ入力される。２７ＭＨｚ系映像信号処理器５３内部ではフレーム同期信号が生成され信号線５６から映像信号源５１に入力され、映像信号源５１では入力されたフレーム同期信号を基準として映像信号を発生し信号線５５、５７からそれぞれの７４ＭＨｚ系映像信号、２７ＭＨｚ系映像信号を出力する。すなわち、信号線５６のフレーム同期信号がこのシステム全体のフレーム同期の基準となる。２７ＭＨｚ系映像信号処理器５３からは信号線５８によって７４ＭＨｚ系映像信号処理器５２に、７４ＭＨｚ系映像信号のフレーム同期信号を２７ＭＨｚ系映像信号のフレーム同期信号に同期させるための信号が出力される。この信号５８によって、７４ＭＨｚ系映像信号処理器５２のフレーム同期は２７ＭＨｚ系映像信号処理器５３のフレーム同期に同期する。この信号線５８によるフレーム信号は２７ＭＨｚ系映像信号処理器５３内部のクロック、この例では２７ＭＨｚで７４ＭＨｚ系映像信号処理器５２に渡される。
【０００７】
このように、映像信号を扱う場合、７４．２５ＭＨｚを画素周波数とする７４ＭＨｚ系映像信号と２７ＭＨｚあるいは１３．５ＭＨｚを画素周波数とする２７ＭＨｚ系映像信号からなる２つの映像信号を扱う必要が生じる場合でも、完全にフレーム周波数を合わせて処理することが可能である。
【０００８】
【特許文献１】
特開平１０−１０８０９４号公報
【特許文献２】
特開平１１−３３１６３８号公報
【特許文献３】
特開平１１−９８３８１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、このような方法で７４ＭＨｚ系の映像信号と２７ＭＨｚの映像信号のフレーム周波数を完全に同期させた場合でも、フレーム毎の同期、すなわちフレーム同期をとる必要がある。フレーム同期をとらない場合には、７４ＭＨｚ系の映像信号と２７ＭＨｚ系の映像信号のあいだでフレーム間の位相差が起こり、例えば７４ＭＨｚ系の映像信号のフレームが２７ＭＨｚ系の映像信号のフレームの途中で切り替わるような位相関係のまま信号処理を行うことになり、フレーム周波数を同期させたことによって信号処理の簡素化を図れない。
【００１０】
そこで、フレーム毎の同期をとる必要がありフレーム毎に一方すなわちマスター側の同期信号で他方すなわちスレーブ側の同期信号をリセットする必要がある。この場合、双方の同期信号はそれぞれ７４．１７ＭＨｚと２７ＭＨｚに同期した信号であり、両クロックの位相関係によってはフレーム毎にリセットが１クロックジッタするという現象が起こり得る。
【００１１】
第７図は、第６図で示したシステムを用いたフレーム同期信号の関係を示したタイミング図である。２７ＭＨｚ系映像信号のフレーム同期信号は５９．９４／２Ｈｚ周期で発生する。７４ＭＨｚ系映像信号のフレーム同期信号も同じく５９．９４／２Ｈｚ周期で発生するが、この両系統のフレーム同期信号を同期させるには一方すなわちマスター側から他方すなわちスレーブ側へフレーム毎にフレーム同期信号を出力して、フレーム同期信号を受け取った側は受け取ったフレーム同期信号に基づいて内部のフレーム同期信号をリセットする。このような操作によって２系統の映像信号のフレーム同期信号は同期する。
【００１２】
第８図は、２７ＭＨｚ系映像信号の信号処理系をマスター側とし、７４ＭＨｚ系映像信号の信号処理系をスレーブ側として、２７ＭＨｚ系映像信号すなわちマスター側のフレーム同期信号で７４ＭＨｚ系映像信号すなわちスレーブ側のフレーム同期信号をリセットする場合のタイミング図である。２７ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚのクロックに同期している。この２７ＭＨｚ系映像信号のフレーム同期信号は、７４ＭＨｚ系映像信号のクロック７４ＭＨｚでサンプリングされたのち７４ＭＨｚ系映像信号のフレーム同期信号をリセットする。すなわち、７４ＭＨｚ系映像信号のクロックに対して、２７ＭＨｚ系映像信号の同期信号が充分はセットアップタイムが確保されていれば安定して動作する。２１で示したタイミングにおいて、２７ＭＨｚ系映像信号の同期信号は、７４ＭＨｚ系映像信号のクロックに対して充分なセットアップタイムが取れている。
【００１３】
第９図は、第８図に対して次ぎのフレーム同期信号が発生するタイミングを示したタイミング図である。映像信号のクロックの位相関係はフレーム毎に同一位相となるので、第９図での２７ＭＨｚ系映像信号のクロック２７ＭＨｚと７４ＭＨｚ系映像信号のクロック７４ＭＨｚの位相関係は同一である。よって、第９図のタイミングにおいても２７ＭＨｚ系映像信号のフレーム同期信号は７４ＭＨｚ系映像信号のクロックに対して充分なセットアップタイムが確保されており、第８図と同じタイミングで７４ＭＨｚ系映像信号のフレーム同期信号を発生する。
【００１４】
第１０図、第１１図は、第８図、第９図に対して、２７ＭＨｚ系映像信号のフレーム同期の立ちあがり付近のタイミングで、２７ＭＨｚ系映像信号のクロックの立ちあがりと７４ＭＨｚ系映像信号のクロックの立ちあがりが接近していて、２７ＭＨｚ系映像信号のフレーム同期信号が７４ＭＨｚ系映像信号のクロックに対して充分なホールドタイムが確保できていない場合を示すタイミング図である。第１１図は、第１０図とは別の時点でのフレーム同期信号付近のタイミングを示すタイミング図である。
【００１５】
第１０図では、タイミング２３の時点で７４ＭＨｚ系映像信号のクロックが２７ＭＨｚ系映像信号のフレーム同期を捕らえてその直後に７４ＭＨｚ系映像信号のフレーム同期信号を生成している。一方、第１１図では、タイミング２４の時点で７４ＭＨｚ系映像信号のクロックが２７ＭＨｚ系映像信号のフレーム同期を捕らえることができず、タイミング２４から１クロック遅れてフレーム同期信号を生成している。このように、２７ＭＨｚ系映像信号のフレーム同期信号の立ちあがりが７４ＭＨｚ系映像信号のクロックに対して充分なホールドタイムが確保できない場合には、７４ＭＨｚ系映像信号のフレーム同期信号がフレーム毎に１クロック幅の揺れをもち、このフレーム同期を基準としている回路は安定した回路動作が期待できないという課題がある。
【００１６】
【課題を解決するための手段】
この課題を解決するために本発明の２系統映像信号の同期方法では、２系統の映像信号のフレーム同期信号の同期が外れている場合に限り、マスタ側の映像信号のフレーム同期信号によって、スレーブ側の映像信号のフレーム同期信号をリセットするようスレーブ側のフレーム同期信号付近ではフレーム同期信号にリセットがかからないようマスク処理を施す。
【００１７】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１を図面を用いて説明する。第１図は本発明の実施の形態１を説明するためのタイミング図である。第１図のタイミング図は、２７ＭＨｚ系映像信号の信号処理系をマスター側とし、７４ＭＨｚ系映像信号の信号処理系をスレーブ側として、２７ＭＨｚ系映像信号すなわちマスター側のフレーム同期信号で７４ＭＨｚ系映像信号すなわちスレーブ側のフレーム同期信号をリセットする２系統映像信号の処理系におけるタイミング図であるので、まず第６図を用いて２系統映像信号の処理系を説明した後、第１図を用いて本発明の２系統映像信号の同期方法を説明する。なお、以下の説明においては、１３．５ＭＨｚあるいは２７ＭＨｚは代表して２７ＭＨｚと表現し、７４．２５ＭＨｚあるいは７４．１７ＭＨｚは代表して７４ＭＨｚと表現する。
【００１８】
第６図は、２７ＭＨｚ系映像信号の信号処理系をマスター側とし、７４ＭＨｚ系映像信号の信号処理系をスレーブ側として、２７ＭＨｚ系映像信号すなわちマスター側のフレーム同期信号で７４ＭＨｚ系映像信号すなわちスレーブ側のフレーム同期信号をリセットする２系統映像信号の処理系を示したブロック図である。クロック発生５４は、元となる２７ＭＨｚクロックを端子６３から入力し、５９．９４／２Ｈｚ周期で同じ位相関係となる７４．１７ＭＨｚと２７ＭＨｚのクロックを端子６０、６１にそれぞれ発生する。７４．１７ＭＨｚクロックは７４ＭＨｚ系映像信号処理器５２へ、２７ＭＨｚクロックは２７ＭＨｚ系映像信号処理器５３へそれぞれ入力される。２７ＭＨｚ系映像信号処理器５３内部ではフレーム同期信号が生成され信号線５６から映像信号源５１に入力され、映像信号源５１では入力されたフレーム同期信号を基準として映像信号を発生し信号線５５、５７からそれぞれの７４ＭＨｚ系映像信号、２７ＭＨｚ系映像信号を出力する。すなわち、信号線５６のフレーム同期信号がこのシステム全体のフレーム同期の基準となる。２７ＭＨｚ系映像信号処理器５３からは信号線５８によって７４ＭＨｚ系映像信号処理器５２に、７４ＭＨｚ系映像信号のフレーム同期信号を２７ＭＨｚ系映像信号のフレーム同期信号に同期させるための信号が出力される。この信号５８によって、７４ＭＨｚ系映像信号処理器５２のフレーム同期は２７ＭＨｚ系映像信号処理器５３のフレーム同期に同期する。この信号線５８によるフレーム信号は２７ＭＨｚ系映像信号処理器５３内部のクロック、この例では２７ＭＨｚで７４ＭＨｚ系映像信号処理器５２に渡される。
【００１９】
第１図は本発明の実施の形態１を説明するためのタイミング図である。第１図では２７ＭＨｚ系映像信号がマスター、７４ＭＨｚ系映像信号がスレーブとなり、７４ＭＨｚ系映像信号のフレーム同期信号を２７ＭＨｚ系映像信号のフレーム同期信号に同期させる関係を示している。１は２７ＭＨｚ系の映像信号のフレーム同期信号を表し、２は７４ＭＨｚ系のフレーム同期信号を表す。２７ＭＨｚ系の映像信号と７４ＭＨｚ系の映像信号は４で示した期間ではフレーム同期しているが、５で示した期間では２７ＭＨｚ系映像信号の状態が変化し７４ＭＨｚ系映像信号のフレーム同期が２７ＭＨｚ系映像信号のフレーム同期から外れている状態となっている。その後、７で示した時点で２７ＭＨｚ系映像信号のフレーム同期信号が安定して出力されるようになると、７４ＭＨｚ系映像信号のフレーム同期信号を強制的に２７ＭＨｚ系映像信号のフレーム信号によってリセットすることにより、７４ＭＨｚ系映像信号は直ちに２７ＭＨｚ系映像信号に対してフレーム同期する。フレーム同期した６で示した期間は７４ＭＨｚ系映像信号は２７ＭＨｚ系映像信号に対してフレーム同期したまま推移する。しかしながら、８で示した時点以降は７４ＭＨｚ系映像信号から生成されたマスク信号３によって、２７ＭＨｚ系映像信号からのフレーム同期信号によって７４ＭＨｚ系映像信号のフレーム同期信号がリセットされることはない。７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系フレーム同期信号によって再び強制的にリセットされるのは、５で示した期間のように２７ＭＨｚ系映像信号と７４ＭＨｚ系映像信号のフレーム同期が外れた場合である。
【００２０】
３で示したマスク信号は７４ＭＨｚ系映像信号のフレーム同期信号を基準として生成する。第１のフレーム同期信号から次ぎの第２のフレーム同期信号までの画素クロックをカウントし、第２のフレーム同期信号の手前でマスク信号をアクティブとし、第２のフレーム同期信号の直後でマスク信号をインアクティブとする操作によってマスク信号を生成する。例えば、図１の７で示したタイミングのフレーム同期信号から８で示したタイミングのマスク信号を生成する。
【００２１】
よって、２７ＭＨｚ系映像信号のフレーム同期信号と７４ＭＨｚ系映像信号のフレーム同期が同期している状態では７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号によって強制的にリセットされることはない。一方、２７ＭＨｚ系映像信号のフレーム同期信号と７４ＭＨｚ系映像信号のフレーム同期同期が同期していない状態では７４ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚ系映像信号のフレーム同期信号によって強制的にリセットされその瞬間から７４ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚ系映像信号のフレーム同期信号に同期した状態となる。すなわち、スレーブである７４ＭＨｚ系映像信号が、マスターである２７ＭＨｚ系映像信号にフレーム同期した状態となる。
【００２２】
第２図、第４図は、第１図の７で示したタイミングの詳細タイミング図である。第３図、第５図は、第１図の８で示したタイミングの詳細タイミング図である。７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号に同期していない状態から、初めて７４ＭＨｚ系映像信号のフレーム同期信号を２７ＭＨｚ系映像信号のフレーム同期信号によって同期させる際に、７４ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚ系映像信号のフレーム同期信によって第２図に示すタイミングで強制的にリセットされる。第２図に示すタイミングは、第１図のタイミング７に相当する。
【００２３】
第３図は、７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号に同期している状態を示すタイミング図である。第３図に示すタイミングは、第１図のタイミング８に相当する。第２図で示すタイミングで２７ＭＨｚ系映像信号のフレーム同期信号によって強制的にリセットされた７４ＭＨｚ系映像信号のフレーム同期信号は、第３図に示すように、７４ＭＨｚ系映像信号のフレーム同期信号の立ちあがりタイミング４２に対し、前後１クロック期間タイミング４１、４３はマスク信号によって７４ＭＨｚ系映像信号のフレーム同期信号は強制的にリセットされることはない。すなわち、７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号によって第２図で示したような位相関係で一旦リセットされた後は、２７ＭＨｚ系映像信号のフレーム同期信号が不連続とならないすなわち５９．９４／２Ｈｚ周期で安定して発生している限りは、７４ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚ系映像信号のフレーム同期信号に対して第３図で示した位相関係で安定したままである。
【００２４】
第４図は、第２図の詳細タイミング図に対して、別のタイミングで７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号でリセットされた状態を示した詳細タイミング図である。第４図に示すタイミングは、第１図のタイミング７に相当する。第２図および第４図のタイミング４２での７４ＭＨｚクロックの立ちあがりは２７ＭＨｚ系映像信号のフレーム同期信号の立ちあがりとほぼ同時である。このようなタイミング関係では、７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号に同期していない状態から、初めて７４ＭＨｚ系映像信号のフレーム同期信号を２７ＭＨｚ系映像信号のフレーム同期信号によって同期させる際に、第４図に示すように、７４ＭＨｚ系映像信号のフレーム同期信号がタイミング４３で立ちあがるよう２７ＭＨｚ系映像信号のフレーム同期信号によってリセットされてしまう場合がありうる。これは、２７ＭＨｚ系映像信号のフレーム同期信号の立ちあがりが、７４ＭＨｚ系映像信号のクロック７４ＭＨｚに対して、タイミング４２でホールドタイムを確保できないためである。
【００２５】
しかしながら、第１図のタイミング７に相当するタイミングで、７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号でリセットされた際の信号の位相関係が第４図で示したような場合でも、第５図で詳細タイミングを示した第１図のタイミング８に相当するタイミング以降では第５図のタイミング４２でアクティブとなるマスク信号によって、７４ＭＨｚ系映像信号のフレーム同期信号が２７ＭＨｚ系映像信号のフレーム同期信号によって強制リセットされることなく、７４ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚ系映像信号のフレーム同期信号に対して第５図で示した位相関係で安定したままである。
【００２６】
第２図、第３図と第４図、第５図に示したようなフレーム同期信号の位相関係は、２系統の映像信号のフレーム同期信号が同期していない状態から、最初にマスター側のフレーム同期信号がスレーブ側のフレーム同期信号をリセットする際にどちらかの位相関係になり、その後はマスター側スレーブ側どちらかのフレーム同期信号がフレーム周期、この例では５９．９４／２Ｈｚから外れない限りはその位相関係を維持したままとなる。
【００２７】
このように２７ＭＨｚ系映像信号のフレーム同期信号が７４ＭＨｚ系映像信号のクロックに対して位相が充分なホールドタイムが確保できないような位相関係においても、一旦確定した２系統の映像信号間のフレーム同期は安定したままである。また、マスターとなる映像信号、本実施例で示した例では２７ＭＨｚ系映像信号のフレーム同期信号が不連続となったばあいでも連続した安定状態にもどれば直ちに７４ＭＨｚ系映像信号のフレーム同期信号を強制リセットし７４ＭＨｚ系映像信号のフレーム同期信号は２７ＭＨｚ系映像信号に同期した状態となる。
【００２８】
第６図は、第１図、第３図、第５図を用いて説明したマスク信号を発生する回路を示したブロック図であり、第７図は第６図の動作を示すタイミング図である。第６図を用いて信号の流れを、第７図を用いてタイミングを説明する。
【００２９】
マスターである２７ＭＨｚ系映像信号のフレーム同期信号から生成されたリセット信号は、端子１５から入力され、マスク信号発生器１３で生成されたマスク信号が信号線１７と、アンドゲート１４によってゲートされ、マスク信号がアクティブの時のみ信号線１６に出力される。リセット信号を受け取ったカウンタ１１はスレーブである７４ＭＨｚ系映像信号のクロック７４ＭＨｚをカウントする。カウンタ１１のカウント値は、第７図のカウント値で示すようにリセット信号が入力された直後に０となり、その後１クロック毎に１ずつ値が増加する。カウント値は信号線１８によってフレーム同期発生器１２とマスク信号発生器１３に入力される。フレーム同期発生器１３内部ではカウント値が０の時のみアクティブとなるような回路によって信号線１９から第７図で示したようなフレーム同期信号を発生する。この例ではカウント値が０の時にアクティブとなるようなフレーム同期信号を発生しているが、フレーム同期を発生するタイミングはカウント値０に限るものではなく、他のカウント値の時にアクティブとなるフレーム同期信号でも良い。マスク信号発生器１３では、入力されたカウント値に基づき、カウント値０、ｎ、（ｎ−１）のときにアクティブとなる回路によって、第７図で示すようなマスク信号を発生し、信号線１７に出力する。このマスク信号のタイミングは、リセット信号に対して＋−１クロック以上の幅を持つ。すなわち、この例では、リセット信号の入力されるタイミング、カウント値ｎ、に対して、カウント値（ｎ−１）、０でもマスク信号がアクティブになっている。
【００３０】
以上で説明したように、本発明の２系統映像信号の同期方法によって、２系統のフレーム同期を安定して同期させることが可能となる。
【００３１】
以上の説明では、２７ＭＨｚ系映像信号をマスターとし７４ＭＨｚ系映像信号をスレーブとして、２７ＭＨｚ系映像信号のフレーム同期信号で７４ＭＨｚ系映像信号のフレーム同期信号をリセットする構成としたが、７４ＭＨｚ系映像信号をマスターとし２７ＭＨｚ系映像信号をスレーブとして、７４ＭＨｚ系映像信号のフレーム同期信号で２７ＭＨｚ系映像信号のフレーム同期信号をリセットする構成でも、２７ＭＨｚ系映像信号のフレーム同期信号付近で７４ＭＨｚ系映像信号のフレーム同期信号によってリセットがかからないようマスクすることによって、同様に２系統のフレーム同期を安定して同期させることが可能となる。
【００３２】
【発明の効果】
本発明は、２系統の映像信号のフレーム同期を取ろうとする際、スレーブ側でマスター側からのリセット信号をマスクすることにより、安定したフレーム同期を得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の動作を示すタイミング図
【図２】本発明の実施の形態１の動作を示す詳細タイミング図
【図３】本発明の実施の形態１の動作を示す詳細タイミング図
【図４】本発明の実施の形態１の動作を示す詳細タイミング図
【図５】本発明の実施の形態１の動作を示す詳細タイミング図
【図６】本発明の実施の形態１の構成を示すブロック図
【図７】本発明の実施の形態１の構成ブロック図の動作を示すタイミング図
【図８】従来例および本発明の実施の形態１のシステム構成を示すブロック図
【図９】従来例の動作を示すタイミング図
【図１０】従来例の動作を示す詳細タイミング図
【図１１】従来例の動作を示す詳細タイミング図
【図１２】従来例の動作を示す詳細タイミング図
【図１３】従来例の動作を示す詳細タイミング図
【符号の説明】
１２７ＭＨｚ系の映像信号のフレーム同期信号
２７４ＭＨｚ系のフレーム同期信号
３マスク信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a reset signal generated from a frame synchronization signal of a video signal system as a master, with one video signal as a master and other video signals as slaves in a system that handles two or more video signals with different clock frequencies. The present invention relates to a two-system video signal synchronization method in which frame synchronization of two video signals is performed by resetting a frame synchronization signal of a video signal to be a slave.
[0002]
[Prior art]
When handling video signals, it may be necessary to handle two video signals consisting of a 74 MHz video signal having a pixel frequency of 74.25 MHz and a 27 MHz video signal having a pixel frequency of 27 MHz or 13.5 MHz in frame synchronization. is there. For example, MPEG2 (MP @ HL) decoding processing is performed and a video signal is output to a display system with a pixel frequency of 74.25 MHz, and at the same time, the same video signal is down-converted to a resolution equivalent to NTSC and a video recorder at 13.5 MHz. This is the case of outputting to an NTSC signal recording device. Alternatively, when two video signals are to be displayed as one video signal (see, for example, Patent Document 1), synchronization of the two video signals is necessary. Alternatively, in order to switch the two video signals without disturbing the video, a method of synchronizing the two video signals (see, for example, Patent Document 2) is also considered.
[0003]
In such a case, when processing is performed at independent frame frequencies without synchronizing the frame frequencies of the 74.25 MHz video signal and the 13.5 MHz video signal, at least 13.5 MHz video signal processing is performed. A frame memory for frame synchronization is required. For example, a method of synchronizing two systems of video signals using a frame memory (see, for example, Patent Document 3) is considered.
[0004]
To avoid the use of the frame memory, the frame frequency of the 74.25 MHz video signal may be synchronized with the frame frequency of the 13.5 MHz video signal, but the frame frequency of the 74.25 MHz video signal is 60/2 Hz. Yes, the frame frequency of the 13.5 MHz video signal is different from 59.94 / 2 Hz. Therefore, the frame frequency can be made the same by unifying the frame frequency of both video signals to 59.94 / 2 MHz and the pixel frequency of the 74.25 MHz video signal to 74.17 MHz. Here, 74.17 MHz is more precisely 74.25000000 * 59.94005994 / 60.00000000 MHz. When a video signal having a frame frequency of 60/2 Hz is originally displayed at 59.94 / 2 MHz, it is necessary to skip the frame of the video signal about once every 10000 frames. The frame skip function is required to synchronize the video signal, and this can be easily realized when MPEG2 processing is performed on a 74.25 MHz video signal.
[0005]
In order to completely synchronize the frame frequencies of two video signal systems having different pixel clocks, two clocks, in this case 13.5 MHz, are used so that the clock phase is matched from one clock generator to each frame. It is necessary to generate 74.17 MHz. By using a clock generator having such specifications, two pixel clocks 13.5 MHz and 74.17 MHz are generated. Usually, since the 13.5 MHz clock is used by dividing the 27 MHz clock by two, the clock generation is often 27 MHz. In the following description, 13.5 MHz or 27 MHz is representatively expressed as 27 MHz. The 27 MHz video signal clock 27 MHz and the 74 MHz video signal clock 74.17 MHz generated in this way repeat exactly the same phase relationship every 2 / 59.94 seconds, that is, every frame. In the following description, 74.25 MHz and 74.17 MHz are representatively expressed as 74 MHz.
[0006]
FIG. 6 is a block diagram showing a conventional technique. The clock generator 54 inputs the original 27 MHz clock from the terminal 63, and generates 74.17 MHz and 27 MHz clocks having the same phase relationship at the 59.94 Hz period at the terminals 60 and 61, respectively. The 74.17 MHz clock is input to the 74 MHz video signal processor 52 and the 27 MHz clock is input to the 27 MHz video signal processor 53, respectively. In the 27 MHz video signal processor 53, a frame synchronization signal is generated and input from the signal line 56 to the video signal source 51. The video signal source 51 generates a video signal based on the input frame synchronization signal and generates a signal line 55, 57 MHz video signals and 27 MHz video signals are output from 57. That is, the frame synchronization signal of the signal line 56 becomes a reference for frame synchronization of the entire system. The 27 MHz video signal processor 53 outputs a signal for synchronizing the frame synchronization signal of the 74 MHz video signal to the frame synchronization signal of the 27 MHz video signal to the 74 MHz video signal processor 52 through the signal line 58. With this signal 58, the frame synchronization of the 74 MHz video signal processor 52 is synchronized with the frame synchronization of the 27 MHz video signal processor 53. The frame signal through the signal line 58 is passed to the 74 MHz video signal processor 52 at a clock in the 27 MHz video signal processor 53, in this example at 27 MHz.
[0007]
As described above, when handling a video signal, it is necessary to handle two video signals including a 74 MHz video signal having a pixel frequency of 74.25 MHz and a 27 MHz video signal having a pixel frequency of 27 MHz or 13.5 MHz. It is possible to process by matching the frame frequency completely.
[0008]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-108094
[Patent Document 2]
JP-A-11-331638
[Patent Document 3]
JP-A-11-98381
[0009]
[Problems to be solved by the invention]
However, even when the frame frequency of the 74 MHz video signal and the 27 MHz video signal is completely synchronized by such a method, it is necessary to synchronize each frame, that is, frame synchronization. When frame synchronization is not performed, a phase difference between frames occurs between a 74 MHz video signal and a 27 MHz video signal. For example, a 74 MHz video signal frame is in the middle of a 27 MHz video signal frame. The signal processing is performed with the phase relationship that is switched, and the signal processing cannot be simplified by synchronizing the frame frequencies.
[0010]
Therefore, it is necessary to synchronize every frame, and for each frame, it is necessary to reset the synchronization signal on one side, ie, the master side, and the other side, ie, the slave side. In this case, both synchronization signals are signals synchronized with 74.17 MHz and 27 MHz, respectively, and depending on the phase relationship between the two clocks, a phenomenon that the reset jitters by one clock may occur for each frame.
[0011]
FIG. 7 is a timing chart showing the relationship of frame synchronization signals using the system shown in FIG. The frame synchronization signal of the 27 MHz video signal is generated at a 59.94 / 2 Hz cycle. The frame synchronization signal of the 74 MHz video signal is also generated at a 59.94 / 2 Hz cycle. To synchronize the frame synchronization signals of both systems, a frame synchronization signal is sent for each frame from one side, ie, the master side to the other side, ie, the slave side. The output side that receives the frame synchronization signal resets the internal frame synchronization signal based on the received frame synchronization signal. By such an operation, the frame synchronization signals of the two video signals are synchronized.
[0012]
FIG. 8 shows the 27 MHz video signal processing system as the master side, the 74 MHz video signal processing system as the slave side, the 27 MHz video signal, ie, the master side frame synchronization signal, and the 74 MHz video signal, ie, the slave side. FIG. 6 is a timing chart when resetting the frame synchronization signal of FIG. The frame synchronization signal of the 27 MHz video signal is synchronized with the 27 MHz clock. The frame synchronization signal of the 27 MHz video signal is sampled by the 74 MHz clock of the 74 MHz video signal and then resets the frame synchronization signal of the 74 MHz video signal. That is, if the setup time is sufficiently secured for the synchronization signal of the 27 MHz video signal with respect to the clock of the 74 MHz video signal, the operation is stable. At the timing indicated by 21, the synchronization signal of the 27 MHz video signal has a sufficient setup time with respect to the clock of the 74 MHz video signal.
[0013]
FIG. 9 is a timing chart showing the timing at which the next frame synchronization signal is generated with respect to FIG. Since the phase relationship of the clock of the video signal is the same for each frame, the phase relationship between the clock 27 MHz of the 27 MHz video signal and the clock 74 MHz of the 74 MHz video signal in FIG. 9 is the same. Therefore, the frame synchronization signal of the 27 MHz video signal also has a sufficient setup time with respect to the clock of the 74 MHz video signal even at the timing of FIG. 9, and the frame of the 74 MHz video signal is the same timing as FIG. Generate a synchronization signal.
[0014]
FIGS. 10 and 11 are compared with FIGS. 8 and 9 at the timing near the rise of the frame synchronization of the 27 MHz video signal and the rise of the clock of the 27 MHz video signal and the clock of the 74 MHz video signal. FIG. 10 is a timing diagram showing a case in which rising is approaching and a frame synchronization signal of a 27 MHz video signal cannot secure a sufficient hold time with respect to a clock of a 74 MHz video signal. FIG. 11 is a timing chart showing the timing in the vicinity of the frame synchronization signal at a different time point from FIG.
[0015]
In FIG. 10, at the timing 23, the clock of the 74 MHz video signal captures the frame synchronization of the 27 MHz video signal and immediately after that generates the frame synchronization signal of the 74 MHz video signal. On the other hand, in FIG. 11, at the timing 24, the clock of the 74 MHz video signal cannot capture the frame synchronization of the 27 MHz video signal, and the frame synchronization signal is generated with a delay of 1 clock from the timing 24. Thus, when the rise of the frame synchronization signal of the 27 MHz video signal cannot secure a sufficient hold time with respect to the clock of the 74 MHz video signal, the frame synchronization signal of the 74 MHz video signal is one clock width per frame. A circuit based on this frame synchronization has a problem that stable circuit operation cannot be expected.
[0016]
[Means for Solving the Problems]
In order to solve this problem, in the synchronization method of the two-line video signal of the present invention, only when the frame synchronization signal of the two-line video signal is out of synchronization, the slave unit uses the frame-synchronization signal of the master-side video signal. In order to reset the frame synchronization signal of the video signal on the side, a mask process is performed so that the frame synchronization signal is not reset in the vicinity of the frame synchronization signal on the slave side.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Embodiment 1 of the present invention will be described below with reference to the drawings. FIG. 1 is a timing diagram for explaining the first embodiment of the present invention. The timing chart of FIG. 1 shows that the 27 MHz video signal signal processing system is the master side, the 74 MHz video signal signal processing system is the slave side, and the 27 MHz video signal, that is, the master side frame synchronization signal is a 74 MHz video signal. That is, since it is a timing diagram in the processing system of the two-line video signal that resets the frame synchronization signal on the slave side, the processing system of the two-line video signal is first described with reference to FIG. A method for synchronizing two-system video signals according to the invention will be described. In the following description, 13.5 MHz or 27 MHz is typically expressed as 27 MHz, and 74.25 MHz or 74.17 MHz is typically expressed as 74 MHz.
[0018]
FIG. 6 shows a 27 MHz video signal signal processing system as a master side, a 74 MHz video signal signal processing system as a slave side, a 27 MHz video signal, that is, a master side frame synchronization signal, and a 74 MHz video signal, that is, a slave side. It is the block diagram which showed the processing system of the 2 system | strain video signal which resets the frame synchronizing signal of this. The clock generator 54 inputs the original 27 MHz clock from the terminal 63, and generates 74.17 MHz and 27 MHz clocks having the same phase relationship in the 59.94 / 2 Hz cycle at the terminals 60 and 61, respectively. The 74.17 MHz clock is input to the 74 MHz video signal processor 52 and the 27 MHz clock is input to the 27 MHz video signal processor 53, respectively. In the 27 MHz video signal processor 53, a frame synchronization signal is generated and input from the signal line 56 to the video signal source 51. The video signal source 51 generates a video signal based on the input frame synchronization signal and generates a signal line 55, 57 MHz video signals and 27 MHz video signals are output from 57. That is, the frame synchronization signal of the signal line 56 becomes a reference for frame synchronization of the entire system. The 27 MHz video signal processor 53 outputs a signal for synchronizing the frame synchronization signal of the 74 MHz video signal to the frame synchronization signal of the 27 MHz video signal to the 74 MHz video signal processor 52 through the signal line 58. With this signal 58, the frame synchronization of the 74 MHz video signal processor 52 is synchronized with the frame synchronization of the 27 MHz video signal processor 53. The frame signal through the signal line 58 is passed to the 74 MHz video signal processor 52 at a clock in the 27 MHz video signal processor 53, in this example at 27 MHz.
[0019]
FIG. 1 is a timing diagram for explaining the first embodiment of the present invention. FIG. 1 shows a relationship in which the 27 MHz video signal is a master and the 74 MHz video signal is a slave, and the frame synchronization signal of the 74 MHz video signal is synchronized with the frame synchronization signal of the 27 MHz video signal. Reference numeral 1 denotes a frame synchronization signal of a 27 MHz video signal, and 2 denotes a 74 MHz frame synchronization signal. The 27 MHz video signal and the 74 MHz video signal are frame-synchronized during the period indicated by 4, but the state of the 27 MHz video signal changes during the period indicated by 5, and the frame synchronization of the 74 MHz video signal is 27 MHz. The video signal is out of frame synchronization. Thereafter, when the frame synchronization signal of the 27 MHz video signal is stably output at the time indicated by 7, the frame synchronization signal of the 74 MHz video signal is forcibly reset by the frame signal of the 27 MHz video signal. Thus, the 74 MHz video signal is immediately frame-synchronized with the 27 MHz video signal. During the period indicated by 6 in which the frame is synchronized, the 74 MHz video signal changes in frame synchronization with the 27 MHz video signal. However, after the time indicated by 8, the frame synchronization signal of the 74 MHz video signal is not reset by the frame synchronization signal from the 27 MHz video signal by the mask signal 3 generated from the 74 MHz video signal. The frame synchronization signal of the 74 MHz video signal is forcibly reset again by the 27 MHz frame synchronization signal when the frame synchronization between the 27 MHz video signal and the 74 MHz video signal is lost as in the period indicated by 5. is there.
[0020]
The mask signal indicated by 3 is generated based on the frame synchronization signal of the 74 MHz video signal. The pixel clock from the first frame synchronization signal to the next second frame synchronization signal is counted, the mask signal is made active before the second frame synchronization signal, and the mask signal is immediately after the second frame synchronization signal. A mask signal is generated by an inactive operation. For example, the mask signal at the timing indicated by 8 is generated from the frame synchronization signal at the timing indicated by 7 in FIG.
[0021]
Therefore, in a state where the frame synchronization signal of the 27 MHz video signal and the frame synchronization of the 74 MHz video signal are synchronized, the frame synchronization signal of the 74 MHz video signal is forcibly reset by the frame synchronization signal of the 27 MHz video signal. There is no. On the other hand, when the frame synchronization signal of the 27 MHz video signal and the frame synchronization synchronization of the 74 MHz video signal are not synchronized, the frame synchronization signal of the 74 MHz video signal is forcibly reset by the frame synchronization signal of the 27 MHz video signal. From the moment, the 74 MHz video signal frame synchronization signal is synchronized with the 27 MHz video signal frame synchronization signal. That is, the slave 74 MHz video signal is in frame synchronization with the master 27 MHz video signal.
[0022]
2 and 4 are detailed timing charts of the timing shown by 7 in FIG. FIGS. 3 and 5 are detailed timing diagrams of the timing shown by 8 in FIG. When the frame synchronization signal of the 74 MHz video signal is not synchronized with the frame synchronization signal of the 27 MHz video signal, the 74 MHz video signal is synchronized with the frame synchronization signal of the 27 MHz video signal for the first time. The frame synchronization signal of the system video signal is forcibly reset at the timing shown in FIG. 2 by the frame synchronization signal of the 27 MHz system video signal. The timing shown in FIG. 2 corresponds to the timing 7 in FIG.
[0023]
FIG. 3 is a timing diagram showing a state in which the frame synchronization signal of the 74 MHz video signal is synchronized with the frame synchronization signal of the 27 MHz video signal. The timing shown in FIG. 3 corresponds to the timing 8 in FIG. The frame synchronization signal of the 74 MHz video signal that is forcibly reset by the frame synchronization signal of the 27 MHz video signal at the timing shown in FIG. 2 is the rise of the frame synchronization signal of the 74 MHz video signal as shown in FIG. With respect to the timing 42, the frame synchronization signal of the 74 MHz video signal is not forcibly reset by the mask signal in the timings 41 and 43 in the preceding and following one clock period. That is, after the frame synchronization signal of the 74 MHz video signal is once reset in the phase relationship as shown in FIG. 2 by the frame synchronization signal of the 27 MHz video signal, the frame synchronization signal of the 27 MHz video signal is discontinuous. In other words, as long as it is stably generated with a period of 59.94 / 2 Hz, the frame synchronization signal of the 74 MHz video signal is stable in the phase relationship shown in FIG. 3 with respect to the frame synchronization signal of the 27 MHz video signal. It remains.
[0024]
FIG. 4 is a detailed timing diagram showing a state in which the frame synchronization signal of the 74 MHz video signal is reset with the frame synchronization signal of the 27 MHz video signal at another timing with respect to the detailed timing diagram of FIG. . The timing shown in FIG. 4 corresponds to the timing 7 in FIG. The rise of the 74 MHz clock at the timing 42 in FIG. 2 and FIG. 4 is almost simultaneously with the rise of the frame synchronization signal of the 27 MHz video signal. In such a timing relationship, the frame synchronization signal of the 74 MHz video signal is changed from the frame synchronization signal of the 27 MHz video signal for the first time after the frame synchronization signal of the 74 MHz video signal is not synchronized with the frame synchronization signal of the 27 MHz video signal. 4 may be reset by the frame synchronization signal of the 27 MHz video signal so that the frame synchronization signal of the 74 MHz video signal rises at timing 43 as shown in FIG. This is because the rise of the frame synchronization signal of the 27 MHz video signal cannot secure the hold time at the timing 42 with respect to the 74 MHz clock of the 74 MHz video signal.
[0025]
However, the phase relationship of the signal when the frame synchronization signal of the 74 MHz video signal is reset with the frame synchronization signal of the 27 MHz video signal at the timing corresponding to the timing 7 in FIG. 1 is as shown in FIG. Even in this case, the frame synchronization signal of the 74 MHz video signal is converted to the 27 MHz video by the mask signal which becomes active at the timing 42 in FIG. 5 after the timing corresponding to the timing 8 in FIG. 1 showing the detailed timing in FIG. The frame synchronization signal of the 74 MHz video signal remains stable in the phase relationship shown in FIG. 5 with respect to the frame synchronization signal of the 27 MHz video signal without being forcibly reset by the frame synchronization signal of the signal.
[0026]
As shown in FIG. 2, FIG. 3, FIG. 4, and FIG. 5, the phase relationship between the frame synchronization signals is as follows. When the frame synchronization signal resets the frame synchronization signal on the slave side, either phase relationship is established, and thereafter, either frame synchronization signal on the master side slave side does not deviate from the frame period, in this example 59.94 / 2 Hz. As long as the phase relationship is maintained.
[0027]
Thus, even in a phase relationship in which the frame synchronization signal of the 27 MHz video signal cannot secure a sufficient hold time with respect to the clock of the 74 MHz video signal, the frame synchronization between the two video signals once determined is Stay stable. In addition, in the example shown in this embodiment, the master video signal, the frame synchronization signal of the 74 MHz video signal is immediately obtained when the frame synchronization signal of the 27 MHz video signal becomes discontinuous and returns to a continuous stable state. Forcibly reset, the frame synchronization signal of the 74 MHz video signal is synchronized with the 27 MHz video signal.
[0028]
FIG. 6 is a block diagram showing a circuit for generating a mask signal described with reference to FIGS. 1, 3, and 5. FIG. 7 is a timing chart showing the operation of FIG. . Signal flow will be described with reference to FIG. 6, and timing will be described with reference to FIG.
[0029]
The reset signal generated from the frame synchronization signal of the 27 MHz video signal as the master is input from the terminal 15, and the mask signal generated by the mask signal generator 13 is gated by the signal line 17 and the AND gate 14. The signal is output to the signal line 16 only when the signal is active. The counter 11 that has received the reset signal counts the 74 MHz clock of the 74 MHz video signal as a slave. The count value of the counter 11 becomes 0 immediately after the reset signal is inputted as shown by the count value in FIG. 7, and thereafter the value increases by 1 every clock. The count value is input to the frame synchronization generator 12 and the mask signal generator 13 through the signal line 18. In the frame synchronization generator 13, a frame synchronization signal as shown in FIG. 7 is generated from the signal line 19 by a circuit which becomes active only when the count value is zero. In this example, a frame synchronization signal that is active when the count value is 0 is generated, but the timing of generating frame synchronization is not limited to the count value 0, and the frame that is active when the count value is other than A synchronization signal may be used. Based on the input count value, the mask signal generator 13 generates a mask signal as shown in FIG. 7 by a circuit that becomes active when the count value is 0, n, (n−1), and the signal line 17 to output. The timing of this mask signal has a width of + -1 clock or more with respect to the reset signal. That is, in this example, the mask signal is active even when the count value (n−1), 0, with respect to the reset signal input timing and the count value n.
[0030]
As described above, the two-system frame synchronization can be stably synchronized by the two-system video signal synchronization method of the present invention.
[0031]
In the above description, the 27 MHz video signal is the master, the 74 MHz video signal is the slave, and the frame synchronization signal of the 74 MHz video signal is reset by the frame synchronization signal of the 27 MHz video signal. Even when the 27 MHz video signal is used as a master and the frame synchronization signal of the 27 MHz video signal is reset with the frame synchronization signal of the 74 MHz video signal, the frame synchronization of the 74 MHz video signal is performed in the vicinity of the frame synchronization signal of the 27 MHz video signal. By masking the signal from being reset, it is possible to stably synchronize the two systems of frame synchronization.
[0032]
【The invention's effect】
The present invention can obtain stable frame synchronization by masking the reset signal from the master side on the slave side when trying to achieve frame synchronization of the two video signals.
[Brief description of the drawings]
FIG. 1 is a timing chart showing the operation of a first embodiment of the present invention.
FIG. 2 is a detailed timing chart showing the operation of the first embodiment of the present invention.
FIG. 3 is a detailed timing chart showing the operation of the first embodiment of the present invention.
FIG. 4 is a detailed timing chart showing the operation of the first embodiment of the present invention.
FIG. 5 is a detailed timing chart showing the operation of the first embodiment of the present invention.
FIG. 6 is a block diagram showing the configuration of the first embodiment of the present invention.
FIG. 7 is a timing chart showing the operation of the configuration block diagram of Embodiment 1 of the present invention;
FIG. 8 is a block diagram showing a system configuration of a conventional example and the first embodiment of the present invention.
FIG. 9 is a timing chart showing the operation of the conventional example.
FIG. 10 is a detailed timing chart showing the operation of the conventional example.
FIG. 11 is a detailed timing chart showing the operation of the conventional example.
FIG. 12 is a detailed timing chart showing the operation of the conventional example.
FIG. 13 is a detailed timing chart showing the operation of the conventional example.
[Explanation of symbols]
127 Frame synchronization signal of 27MHz video signal
2 74 MHz frame sync signal
3 Mask signal

Claims

In a system that handles two or more video signals with different clock frequencies, one video signal is a master and the other video signal is a slave, and the video signal system frame synchronization signal that is the master or a reset signal generated from the frame synchronization signal By resetting the frame synchronization signal of the video signal serving as the slave, the frame synchronization of the two video signals is achieved, and the frame synchronization signal of the video signal serving as the master by the mask signal generated from the frame synchronization signal of the video signal serving as the slave or Two-line video that stops resetting the frame synchronization of the slave video signal when the slave video signal is frame-synchronized with the master video signal by gating the reset signal generated from the frame synchronization signal Signal synchronization method.

2. The two or more video signals having different clock frequencies are a video signal having a clock frequency of 27 MHz or a divided frequency thereof or a multiple thereof and a video signal having a clock frequency of 74.25 MHz or a divided frequency thereof or a multiple thereof. A method of synchronizing the two-system video signal as described.

2. The two or more video signals having different clock frequencies are a video signal having a clock frequency of 27 MHz or a divided frequency thereof or a multiple thereof and a video signal having a clock frequency of 74.17 MHz or a divided frequency thereof or a multiple thereof. A method of synchronizing the two-system video signal as described.

The mask signal generated from the frame synchronization signal of the video signal serving as the slave is one clock ahead and one clock behind the clock of the video signal serving as the slave with respect to the timing of resetting the frame synchronization signal of the video signal serving as the slave. 4. The method for synchronizing two-line video signals according to claim 1, wherein the two-line video signal is a signal having a width.

In a system that handles two or more video signals with different clock frequencies, one video signal is the master, the other video signal is the slave, and the reset signal generated from the frame sync signal of the video signal system that is the master is the input. A counter serving as a reference for generating a frame synchronization signal of the video signal, a mask signal generator for generating a mask signal from the count value, a gate device for gating the reset signal by the mask signal, and the gate device A two-system video signal synchronization circuit for resetting the count value of the counter by the gated reset signal.

6. The two or more video signals having different clock frequencies are a video signal having a clock frequency of 27 MHz or a divided frequency thereof or a multiple thereof and a video signal having a clock frequency of 74.25 MHz or a divided frequency thereof or a multiple thereof. A synchronization circuit for the two-system video signal described.

6. The two or more video signals having different clock frequencies are a video signal having a clock frequency of 27 MHz or a divided frequency thereof or a multiple thereof and a video signal having a clock frequency of 74.17 MHz or a divided frequency thereof or a multiple thereof. A synchronization circuit for the two-system video signal described.

Counter serving as a reference for generating a frame synchronizing signal of the video signal to be slave synchronization of two systems video signal according to any one of claims 5, 6 and 7 is a counter for counting the clock of the video signal to be slaves Circuit .

Mask signal generated from the mask signal generator for generating a mask signal, one clock previously for the reset signal to be input, according to claim 5, 6, 7, 8 is a signal having a width of one clock behind A synchronization circuit for a two-line video signal according to any one of the above .