JP4185129B2 - デジタルビデオデータをディスプレイするための方法および装置 - Google Patents

デジタルビデオデータをディスプレイするための方法および装置 Download PDF

Info

Publication number
JP4185129B2
JP4185129B2 JP2006256080A JP2006256080A JP4185129B2 JP 4185129 B2 JP4185129 B2 JP 4185129B2 JP 2006256080 A JP2006256080 A JP 2006256080A JP 2006256080 A JP2006256080 A JP 2006256080A JP 4185129 B2 JP4185129 B2 JP 4185129B2
Authority
JP
Japan
Prior art keywords
bit
bits
pixel
binary
intensity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006256080A
Other languages
English (en)
Other versions
JP2007052444A (ja
Inventor
ビー.ドハーティ ドナルド
Original Assignee
テキサス インスツルメンツ インコーポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテツド filed Critical テキサス インスツルメンツ インコーポレイテツド
Publication of JP2007052444A publication Critical patent/JP2007052444A/ja
Application granted granted Critical
Publication of JP4185129B2 publication Critical patent/JP4185129B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007Display of intermediate tones
    • G09G3/2018Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2033Display of intermediate tones by time modulation using two or more time intervals using sub-frames with splitting one or more sub-frames corresponding to the most significant bits into two or more sub-frames
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/0247Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/0266Reduction of sub-frame artefacts
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/0271Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00Aspects of display data processing
    • G09G2340/04Changes in size, position or resolution of an image
    • G09G2340/0407Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0428Gradation resolution change
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007Display of intermediate tones
    • G09G3/2018Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2029Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having non-binary weights
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007Display of intermediate tones
    • G09G3/2018Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2037Display of intermediate tones by time modulation using two or more time intervals using sub-frames with specific control of sub-frames corresponding to the least significant bits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Mechanical Light Control Or Optical Switches (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、空間光変調器を使用したディスプレイシステムに関し、より詳細には、かかるシステムのためのデータ処理に関する。
空間光変調器には多数の異なる形態のものがある。共通な形態の空間光変調器は、別々にアドレス指定可能な素子のアレイを有し、この素子の各々はディスプレイされる画像のうちの画素(ピクセル)を表示するようになっている。空間光変調器には、液晶ディスプレイデバイス(LCD)と、デジタルマイクロミラーデバイス(DMD、変形自在なミラーデバイスとしても知られている)の2つの例がある。
液晶デバイスは一般に透過性変調器として機能し、光がこのLCDを通過するように光学システムが位置している。個々の素子は光をスクリーンに透過したりブロックしたりするように、除勢されたり、附勢されたりする。これら素子は、カラーも制御できる。DMDは反射性変調器であり、個々の素子がスクリーンに光を反射したり、またはスクリーンから光を外すよう移動できるように光学システムが設けられる。個々の素子は、ミラーを一方向または別方向に偏向させる信号を一般に受ける。ミラーが一方向に偏向すると、光はスクリーンに反射され、ミラーが別方向に偏向すると、光はスクリーンから外れるように移動される。
透過性または反射性のいずれかのこれら素子をオン、オフすることは容易であるので、これら二進データを使ってデジタル式に作動させることは簡単なことである。パルス幅変調の共通する形式からデジタル動作する上で1つの問題が生じる。カラーまたはカラーでない変化する光強度のレベル(グレイレベル)を得るため、各レベルをオンにする時間長さをデジタル式に制御する。例えば強度レベルが16レベルある場合、各素子は4ビットのデータを受けることになる。二進の重み付けでは最高位ビット(MSB)には、データをディスプレイするのに利用できる時間、例えばビデオフレーム時間のうちの15分の8が与えられ、次のMSBには15分の4が与えられ、最小位ビット(LSB)の前のビットには15分の2が与えられ、LSBは15分の1が与えられることとなる。
ブラックを含む、時間上でのこれらビットの種々の組み合わせにより、強度レベルは計16種類となる。しかしながらこのようなアドレス指定により、画像内に視覚的なアーティファクトが生じ得る。例えば1フレーム内で、1つのピクセルが7の強度レベルを有する場合、このピクセルは3つの最小ビット(ビット0、1、2)をすべてオンにし、MSB(ビット3)をオフにしなければならない。次のフレームではレベルは8であり、これは唯一のレベルであり、ビットのすべては強度を変えなければならない。先にオフであったMSBはオンとなり、その他のオンになっていた3つのビットはすべてオフにしなければならない。各ビットがステートを変えるこの方法におけるこのような点は、ビット変換点と称す。このようなビット変換によりディスプレイ画像の明瞭性および解像度を悪くする画像内の視覚的アーティファクトが生じる。
従って良好な解像度のレベルを維持しながらこれらアーティファクトを防止する方法が望まれている。
ビット変換における視覚的アーティファクトを解消するために、非二進重み付けシステムを用いることが可能である。ビットはシステム条件に従って非二進状に重み付けされる。このような重み付けは論理回路にプログラムされる。受信データ、最も可能性のあるのはデジタル化されたビデオ信号または可能性のあるデジタルビデオ信号がこの回路を通過する際に、新しい非二進の重み付けに変換される。この新しい重み付けはデータをディスプレイする際に使用される。新しい重み付けは広範なビット変換をしないので、これら変換により生じた視覚的アーティファクトを解消または大幅に減少する。
本発明およびその更なる利点をより完全に理解できるよう、添付図面と共に下記の詳細な説明を参照する。
空間光変調器の一実施例は、セパレート素子のアレイから成り、これら素子の各々は別々にアドレス指定可能となっている。これら空間光変調器はデジタル式またはアナログ式のいずれかで作動できる。ディスプレイシステムでは、デジタル変調器が極めてポピュラーとなりつつある。これら別々にアドレス指定可能な素子は、一般に反射性または透過性のいずれかのアクティブエリア(ピクセルと称されることが多い)と、あるタイプの附勢回路から成る。この附勢回路はアクティブエリアをアクティブにする。例えば液晶ディスプレイ(LCD)ではガラス片の片側にある電極が結晶材料を附勢し、この素子に受光された光をブロックしたり、ブロックしなかったりする。
これら素子のアドレス指定は複雑であり、いくつかの時間上の制約に問題があった。第1の制約は、データをロードするのに必要な最小時間があることである。個々の素子のアレイから成る空間光変調器に対しては、この制約の結果、いくつかの異なる実施例が生じ得る。アレイ全体にロードするには所定の時間がかかり、これは最小位ビット(LSB)をディスプレイする時間となる。このような最小の値は、システムのビット数に応じて決まる。
第2の制約は、データの1つのビデオフレームをディスプレイするのに利用できる最大時間があることである。60Hzのシステムを使用する場合、フレーム時間は一般に60分の1秒、すなわち16.67ミリ秒(msec)の1フレームとなる。これはモノカラーのシステムの場合である。カラーシステムは、空間光変調器を用いる種々の方法で作動する。1つの方法は、ある種のフィルタ、例えばカラーホイールと共に白色光源を使用し、カラーごとに16.67msecの3分の1だけを利用する方法である。
別の方法は、フィルタごとに1つずつ設けられた変調器と共に、1つの白色光源と3つの別個のフィルタを用い、個々の素子を実際に赤、緑または青にカラー化するか、3つの別個の光源を用いる方法である。下記の説明では各変調器はディスプレイのための全フレーム時間を利用すると見なす。このような考えを1光源/3色システムに適用するには、パターンを3つ重ね、タイミングを調節するだけでよい。
8ビットシステムは255種類の強度レベルを有する。従ってLSBは全フレーム時間(一般に16.67msec)の255分の1を有していなければならない。従って(16.67msec/255)すなわち65.4マイクロ秒(10−6)の間に全アレイに対して、直接アドレスによりデータをロードしなければならない。これをサポートするためのデータレートは明らかに不可能なほど高い。すなわち入力ラインの数は不可能なほど多くなる。640個の入力ドライバ(列当たり1個)を備えた640行×480列の標準的解像度のアレイに対してさえも、データレートは(480ビット/65.4マイクロ秒)すなわち7メガビット/秒となる。
このような不可能なほど多いデータレートを得られるようにするシステム変更も行われている。システムレジスタを使用し、かつデータをマルチプレックス化/デマルチプレックス化することにより、このレートを、より利用可能な値まで低下した。最近の技術革新の1つは、ブロックリセットおよびスプリットリセット方法を使用することである。
ブロックリセットでは、LSB時間余計にかかるロード時間は、このLSB時間経過後にサブアレイをクリアすることにより、調整可能であって、このサブアレイが次のビット面データをロードしている間にこのサブアレイのピクセルをブラックアウト状態にすることができる。もしも、このブラックアウト状態が該LSB時間と同じ時間であれば、そのロード時間は重複することになる。素子のサブアレイをブロックとしてリセットする。これにより、ロード時間をブラックアウト時間にまで延長し、バーストデータレートを減少することが可能となる。
一般的には、スプリットリセットDMDシステムは、DMDアレイを多数のリセットグループに分割する。たとえば、1つのアレイは、それぞれ25000個のミラーを有する16個のリセットグループに分割される。1つのメモリセルは、各リセットグループにある1つのミラーを制御し、2つのグループのミラーが同時に変更されることはない。パルス幅変調方式用いて、カラー強度を構成する場合、1つのビット位置からの1リセットグループの全ビットがメモリにロードされる場合には、そのリセットグループは、ロードされるビットに従って、変更されることになる。たとえば、8ビットパルス幅変調方式の場合、リセットグループの8番目の位置の全ビットが一度にロードされる。次に、このメモリには、別のリセットグループのパルス幅変調ビットがロードされ、このリセットグループはメモリロードに従い変更され、該サイクルは、1映像フレームの間に各リセットグループのパルス幅変調ビットがロードされ実行されるまで続く。
3つの方法のうちのいずれも、本発明の実施例を使用することができる。次の説明では、スプリットリセット方法を中心にして行うが、その理由は、この方法が空間光変調器アレイを作動する最も可能性のある方法であるからである。図1に二進解像度ビットを非二進の重みに変換するための回路10が示されている。この回路はどのタイプのアレイのアドレス指定(上記のようなスプリットリセット、ブロックリセットまたはストレートアドレス指定のいずれであれ)に対しても使用できる。
カラービデオデータストリーム12は、デガンマプロセスを受ける。陰極線管は非リニアな応答特性を有しているので、放送側でガンマ補正信号を加える。空間光変調器はリニアな応答特性を有しているので、この信号を除かなければならず、この除去をデガンマ回路14を用いて行っている。入進信号が、仮定したリニア応答特性を有するデジタルビデオストリームである場合、デガンマプロセスは不要である。
デガンマ回路からのデータストリーム16は、空間光変調器によるパルス幅変調方式よりも解像度が大きくなり得る。従って、調節により小さくする必要があり、これは強度拡散フィルタ18によって行われる。この調節されたデータストリーム20は、空間光変調器に対し補正された解像度を有するが、恐らくラスター化されたフォーマットである。ラスター化されたフォーマットは一般に、ライン状のデータを有するが、このようなデータはほとんどの空間光変調器にとって使用が困難である。
通常、空間光変調器のアレイは列アドレスドライバに沿ったデータを受けるので、これを行うにはデータを再フォーマット化する必要がある。ビット変換ロジック22は列のためにデータを配列し、データをビット平面に記憶することによってこれを行っている。各ビット平面は所定の桁レベルに対するデータしか有していない。例えばビット平面0は、任意のピクセルのためのデータを有するが、任意のピクセルに対するMSBしか有しておらず、その次にビット平面1等が続く。更にビット変換ロジックは二進ビットを適当に変換されたビットに変換し、これら変換ビットをビット平面に置く。このロジックはルックアップテーブル、プロセッサまたは他の多くのタイプの回路に組み込むことができる。
次にビット平面データ24は、フレーム記憶装置26、一般に、ある種のランダムアクセスメモリ(RAM)へ送られる。このフレーム記憶装置はビデオデータの所定のフレームに対するビット平面のすべてを記憶する。フレーム記憶装置は2つあることが多く、一方の記憶装置は空にされ、アレイ回路にデータが送られるが、他方の記憶装置は満杯の状態になっている。シーケンス制御プロセッサ32はビット平面のシーケンスおよびそれらのタイミングを制御している。スプリットリセットの場合、このプロセッサは種々のリセットグループおよびそれらのデータに対する同期も制御する。
最後にビット平面データ28は空間光変調器アレイ34へ送られる。白色光源と共に1つの変調器アレイが設けられていてもよいが、この場合、シーケンス制御プロセッサはビット平面をカラーで制御することも行う。別の可能な方法は、3つの変調器を用い、1つのカラー光源と共に各変調器を用いる。それにもかかわらず、本発明を用いればアレイのための附勢回路に到達するデータは、変換された非二進データとなる。
システム条件は、どのタイプの変換を行うかを決定する。ある実施例ではメモリを増加することなく非二進ビットを記憶できるようにピクセル強度の解像度を減らしているが、第2の実施例では、強度解像度を同じに維持するが、より多数のメモリを使用する。これら双方の方法の利点は二進ビットの変換から生じる視覚的アーティファクトを解消できる点にある。
図2は、32グレイレバルの5ビット二進システムをどのように8ビットの非二進システムに変換できるかを示すグラフの例を示している。図示した例では、ピクセルのアレイを16のリセットグループに分割している。視覚的アーティファクトを除くには、各ビットの重み(またはビット平面)に対する時間を2つ以上の時間にスプリットし、これらをフレーム時間の中間点の両側に置くことが好ましい。1つのリセットグループに対するロード時間を1つの時間として用いることによりビット3に対して示された時間スライスは、各々16の時間長さとなる。中心領域の両側には2つの時間があるので、ビット3は32のビット重みを有する。
Figure 0004185129

二進システムと異なり、各ビットは明確なビット重みを有するわけではない。図示した時間スライスから判るようにビット3、4、5、6のいずれも32の同じビット重みを有する。ビット7は72の総重みに対し2つの16の時間スライスと2つの20(16期間+4追加期間)の時間スライスを有する。72は2の累乗ではないので明らかにこれは二進の重みシステムにはできない。
より下位のビットは、定義するには多少困難である。これら下位ビットはアレイにロードするのにかかる時間長さよりも短い時間を有するので、これらビットはスプリットリセットまたはブロックリセットを用いてセットしなければならない。ポイント40はアレイの垂直長さとフレーム時間の双方の中間点にある。ビット0は異なる時間に2つの異なるサブアレイにロードしなければならない。このビットを同じ時間に2つの異なるサブアレイへロードした場合、ビット0に利用できる最小値は16となる。この値はアレイの半分にロードされるので、最小時間8でロードできる。時間およびアレイの中心の回りに対称的にロードされる。
ビット1および2は、ビット1によって生じた非対称性を均等にするよう使用しなければならない。ビット1は重み16を有し、フレームを満たすように2つの部分に分割される。ビット2は重み24を有するが、非対称性を均等にするため、ビット0+ビット1、すなわち16+8に等しい長さを有していなければならない。ビットディスプレイプロセスの総時間は、フレーム時間を満たさなければならず、このフレーム時間はここでは16.67msecと見なしている。このような非二進例はグレイレベル0−31を示すのに8つのメモリビットを使用しており、ここで二進コードは5しか使用しない。グレイレベルが変化(ビット変化)する際の光パターンの変化を最小にするビットコードを発生するのに、エクストラビットを使用する。例えばビット3、4、5、6はすべて32の時間長さであり、相互に交換可能に使用できるが、6を越えるすべてのレベルに対しビット3を用い、10を越えるすべてのレベルに対しビット4を用いれば、光パターンの広がりはグレイレベルが大きくなるにつれてかなりスムーズになる。
図2の底部における結果を示すグラフは、フレーム期間にわたるグレイレベルを示す。表1は、図2から得られる32グレイレベルでの値を示し、隣接15−16グレイレベル間では、3ビットのみの値が変更されており、15−16の2進表示では全5ビットが変更されている。標準的な8ビット受信パターンを示す図3のグラフと比較すると、非二進方法によって生じる差異が判る。図3のグラフは8ビットスプリットリセットパターンに対するもので、このパターンでは図2のグラフにおけるビット0−2と同じように、ビット0−4をコンパクトにしている。
Figure 0004185129

たとえば、96−127レベルの値を有する第1ピクセルから、128−159レベルの値を有する第2ピクセルへの遷移を考えると、各高ビット5−7への遷移があり、もしも第1ピクセルの中でビット5が高であれば、第2ピクセルのビット5は低であり、もしも第1ピクセルの中でビット6が高であれば、第2ピクセルのビット6は低である。これは、第3図の128と96の間の境界を考えても明瞭である。もしも、値127と129のピクセルが、1つの映像の中で隣接していれば、全ビット位置が反対の値となる。他方、隣接する値の間の遷移は、128と96の間の遷移ほど明瞭とはならない。しかし、図2において、隣接ビット間では高位のビットの値が著しく変わることは無い。たとえば、値127と128の間の遷移では(5ビットワードでは15と16)、ただ1つの高位のビット(ビット5)及び2つの低位のビット(ビット1−2)が変化する。
図4及び表3は、ビット変換の別の例を示す。この実施例では、6つの二進ビットを8個の非二進ビットに変換し、64種類のグレイレベルを得ている。またグレイレベル(ビット変化)に対する光パターンの変化を最小にするように、ビットの重み、次数およびコーディングが選択されている。
Figure 0004185129

Figure 0004185129
この方法では視覚的アーティファクトを減少するため、強度レベルに関して妥協が行われている。本例ではビット重みは次の通りである。ビット0(LSB)=4; ビット1=8; ビット2=16; ビット3−4=32; ビット5−6=36;およびビット7(MSB)=88である。フレーム時間内にビットをどのように配列するかは、極めて複雑なプロセスであり、グループ間の競合をなくし、小さいグレイレベル変化で光パターンの変化をスムーズにするように、ビットのローディング条件を妥協させている。隣接グレイレベルビットの間では、ビット値の変化は非常に小さいのである。
図5および6には、視覚的アーティファクトを解消するように、非二進状にビットパターンを調節する別の方法が示されている。これら実施例ではより少数のビットを変換するのにより多くのビットを使用している。例えば8ビットを変換するのに12ビットを用いている。このような別の方法により同じ解像度が得られるが、4つの付加的ビット平面を記憶しなければならないので、より多数のメモリを追加しなければならない。
図5及び表4は、ほぼ対称的にフレームの中間点を中心にしてビットを配列する上記方法を示す。ビット0−4に対してはビットの重みは図2の二進の例と同じであるが、ビット5−11はすべて32に重み付けされる。これによって8ビットに必要な総計255が得られる。
Figure 0004185129
図6及び表5では8を変換するのに再び12ビットを用いるが、フレームの中間点よりも多くのビットを使用する。本例ではこの中間点はコンパクトにされたビット0−4に対して用いられ、ビット6を連続ディスプレイするのに4分フレーム点を使用する。これら4分フレーム点とは、フレーム時間を通る時間1/4および3/4の点である。この結果、ページの底部に示したグラフが得られ、このグラフではフレーム時間内に有効な3つの輝度ピークがある。この方法はシステムパラメータ、例えば処理速度、ピン数(データレートとなる)、ランプ輝度等に応じて、あるシステムに対してはより良好となり得る。
Figure 0004185129
上述のごとく、隣接グレイレベルビットの間で起きるビット遷移の数は、2進重み表示から非常に減少しているのである。要約すれば、パルス幅変調から生じる視覚的アーティファクトを除くための2つの方法を利用できる。1つの方法では解像度のレベルの数を若干減少し、他方の方法ではメモリ数を減少している。いずれの方法もシステムリソースに対するドレインが比較的少ないデジタルディスプレイシステムから生じる視覚的アーティファクトを解消できるという利点を有する。更に双方の方法は、フレキシビリティも考慮しており、いくつかの異なるシステムコンフィギュレーションに対しても調節可能である。
従ってデジタルディスプレイシステムにおける視覚的アーティファクトを減少する方法の特定の実施例を参照して説明したが、かかる特定の引用は次の請求の範囲に記載したものを除き、本発明の範囲を制限するものではない。
以上の説明に関して、更に以下の項を開示する。
(1)デジタルビデオデータをディスプレイするための改良された方法であって、
a.前記データの1つのフレームに利用できる時間を決定し、
b.前記データのビットを二進の重み付けされたビット平面に配列し、
c.グレイレベルの変化により最小数の光パターンの変化が生じるように、前記二進の重み付けされたビット平面を非二進の重み付けされたビット平面に変換し、
d.前記ビット平面の重みに比例した時間の間で、所定の非二進ビット平面に対するデータをディスプレイするように空間光変調器の附勢回路へ前記非二進ビット平面を送信することを備えた、デジタルビデオデータをディスプレイする方法。
(2)時間内の光は前記利用可能な時間内の少なくとも1つの所定の点から対称的に広がる、第1項記載の方法。
(3)前記少なくとも1つの所定の点は、前記フレーム時間の中間点である、第2項記載の方法。
(4)前記少なくとも1つの所定の点は、4分割フレーム時間を含む、第2項記載の方法。
(5)空間光変調器を使用したビデオデータの改善されたディスプレイのためのシステムであって、
a.前記空間光変調器のピクセル当たりの所定のデジタルビットに一致するよう、受信データストリーム内のピクセル当たりのデジタルビット数を調節するための強度拡散フィルタと、
b.ピクセル当たりの前記デジタルビットの二進の重みを非二進の重みに変換するビット変換器と、
c.ビット平面内に前記非二進の重み付けされたデジタルビットを記憶するためのフレーム記憶装置と、
d.二進ビットの変化から生じる視覚的アーティファクトを除くように、前記空間光変調器の附勢回路へ前記非二進ビット平面を送信するシーケンスを制御するためのシーケンス制御プロセッサとを備えた、ビデオデータの改善されたディスプレイ用システム。
(6)デジタルビデオデータの改善されたディスプレイのための方法およびシステムである。ピクセル当たりの各ビットの二進重みに従ってデータをビット平面に配列する。次にビット変換回路22によりこれらビット平面を非二進の重み付けされたビット平面に変換する。空間光変調器アレイ30の附勢回路にこれら非二進ビット回路を送信し、ビデオフレーム時間内の少なくとも1つの所定の点を中心とする対称的な時間で各非二進ビットをディスプレイし、二進パルス幅変調に関連した視覚的なアーティファクトを除く。
二進のビット重みから非二進のビット重みに変換するための回路例の略図である。 8個の非二進の重み付けされたビットに変換された二進の5ビットのグラフを示す。 標準的な二進の8ビットフレーム時間およびその結果得られるパターンを示す。 非二進の重み付けされた8ビットに変換された二進の6ビットの例を示すグラフである。 非二進の重み付けされた12ビットに変換された二進の8ビットの例を示すグラフである。 非二進の重み付けされた12ビットに変換された二進の8ビットの例を示す別のグラフである。
符号の説明
14 デガンマ回路
18 強度拡散フィルタ
22 ビット変換ロジック
26 フレームRAM
30 SLM
32 シーケンス制御プロセッサ

Claims (2)

  1. デジタルビデオデータをディスプレイするための改良された方法であって、
    a.二進ビット位置で表すnビット二進表現のピクセル強度値を与えるステップにおいて、前記nビットの各位置は、2 のピクセル強度値がnビットの数値で表されるように2の倍数で表現されている前記強度値を与えるステップと、
    b.mがゼロより大きい値であって、前記強度値をn+m個のビット位置を有する表現に変換するステップにおいて、各ビット位置は、ビット平面内のピクセルであって、2 n+m のうちの2 個の組み合わせが2 個の強度値を表し、該2 個の組み合わせが、連続するピクセル強度値の間を遷移するビット位置の数を最小にするように選ぶ前記変換ステップと、
    c.空間光変調器の対応するピクセル素子にビット値を送信し、それぞれのビットが前記空間光変調器の前記対応する素子の状態を制御して前記ビット平面に対する光強度を得るステップと、を有することを特徴とする前記方法。
  2. 個々に制御可能なピクセル素子を有する空間光変調器を使用しデジタルビデオデータをディスプレイするための改良されたシステムであって、
    a.二進ビット位置で表すnビット二進表現のピクセル強度値を与える強度値回路であって、前記nビットの各位置は、2 のピクセル強度値がnビットの数値で表されるように2の倍数で表現されている前記強度値回路と、
    b.mがゼロより大きい値であって、前記強度値をn+m個のビット位置を有する表現に変換する変換回路において、各ビット位置は、ビット平面内のピクセルであって、2 n+m のうちの2 個の組み合わせが2 個の強度値を表し、該2 個の組み合わせが、連続するピクセル強度値の間を遷移するビット位置の数を最小にするように選ぶ前記変換回路と、
    c.空間光変調器の対応するピクセル素子にビット平面のビット値を受信し、対応するビット値に応じて前記空間光変調器の前記ピクセル素子の状態を制御して前記ビット平面に対する光強度を得る空間変調回路と、を有することを特徴とする前記システム。
JP2006256080A 1994-07-25 2006-09-21 デジタルビデオデータをディスプレイするための方法および装置 Expired - Fee Related JP4185129B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US28003294A 1994-07-25 1994-07-25

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP18676195A Division JPH0863122A (ja) 1994-07-25 1995-07-24 デジタルビデオデータをディスプレイするための方法および装置

Publications (2)

Publication Number Publication Date
JP2007052444A JP2007052444A (ja) 2007-03-01
JP4185129B2 true JP4185129B2 (ja) 2008-11-26

Family

ID=23071344

Family Applications (2)

Application Number Title Priority Date Filing Date
JP18676195A Pending JPH0863122A (ja) 1994-07-25 1995-07-24 デジタルビデオデータをディスプレイするための方法および装置
JP2006256080A Expired - Fee Related JP4185129B2 (ja) 1994-07-25 2006-09-21 デジタルビデオデータをディスプレイするための方法および装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP18676195A Pending JPH0863122A (ja) 1994-07-25 1995-07-24 デジタルビデオデータをディスプレイするための方法および装置

Country Status (5)

Country Link
EP (1) EP0698874B1 (ja)
JP (2) JPH0863122A (ja)
KR (1) KR100346877B1 (ja)
DE (1) DE69524502T2 (ja)
TW (1) TW291632B (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3417246B2 (ja) * 1996-09-25 2003-06-16 日本電気株式会社 階調表示方法
JP3179036B2 (ja) * 1996-10-14 2001-06-25 三菱電機株式会社 ディスプレイ装置
JP2962245B2 (ja) * 1996-10-23 1999-10-12 日本電気株式会社 表示装置の階調表示方法
US6115083A (en) * 1996-11-08 2000-09-05 Texas Instruments Incorporated Load/reset sequence controller for spatial light modulator
US6160541A (en) * 1997-01-21 2000-12-12 Lear Automotive Dearborn Inc. Power consumption control for a visual screen display by utilizing a total number of pixels to be energized in the image to determine an order of pixel energization in a manner that conserves power
DE69815427T2 (de) * 1997-04-02 2004-01-08 Matsushita Electric Industrial Co., Ltd., Kadoma Bildanzeigevorrichtung
FR2762703B1 (fr) 1997-04-25 1999-07-16 Thomson Multimedia Sa Procede et dispositif d'adressage a code tournant pour ecrans a plasma
FR2762704B1 (fr) * 1997-04-25 1999-07-16 Thomson Multimedia Sa Procede d'adressage pour ecran a plasma base sur une repetition de bits sur une ou plusieurs lignes
EP1331626B1 (en) * 1997-07-24 2009-12-16 Panasonic Corporation Image display apparatus and image evaluation apparatus
US6151011A (en) * 1998-02-27 2000-11-21 Aurora Systems, Inc. System and method for using compound data words to reduce the data phase difference between adjacent pixel electrodes
US6100863A (en) * 1998-03-31 2000-08-08 Matsushita Electric Industrial Co., Ltd. Motion pixel distortion reduction for digital display devices using dynamic programming coding
FR2785076B1 (fr) * 1998-10-23 2002-11-15 Thomson Multimedia Sa Procede d'adressage pour ecran a plasma base sur un adressage separe des lignes paires et impaires
JP4484276B2 (ja) 1999-09-17 2010-06-16 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置およびその表示方法
JP3734244B2 (ja) * 2000-02-10 2006-01-11 パイオニア株式会社 ディスプレイパネルの駆動方法
JP2004513391A (ja) 2000-10-31 2004-04-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ サブフィールド駆動表示装置及び方法
US7209129B2 (en) * 2001-06-13 2007-04-24 Kawasaki Microelectronics, Inc. Method and apparatus for driving passive matrix liquid crystal
FR2829275B1 (fr) * 2001-09-05 2004-09-10 Thomson Licensing Sa Procede d'affichage d'images video sur un dispositif d'affichage et panneau d'affichage a plasma correspondant
US20040212568A1 (en) * 2001-10-03 2004-10-28 Kazuhiro Yamada Plasma display panel driving method and apparatus, and plasma display apparatus
KR100467447B1 (ko) * 2001-11-12 2005-01-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 화상 표시 방법 및 그 장치
AU2002365574A1 (en) * 2001-11-21 2003-06-10 Silicon Display Incorporated Method and system for driving a pixel with single pulse chains
FR2836588B1 (fr) * 2002-02-26 2004-05-21 Thomson Licensing Sa Procede d'affichage numerique d'image et dispositif d'affichage numerique
US7248253B2 (en) * 2002-08-13 2007-07-24 Thomson Licensing Pulse width modulated display with improved motion appearance
EP1546794A4 (en) * 2002-08-13 2007-03-07 Thomson Licensing DURATION PULSE MODULATION DISPLAY WITH HYBRID CODING
KR100472483B1 (ko) * 2002-11-29 2005-03-10 삼성전자주식회사 의사 윤곽 제거 방법 및 이에 적합한 장치
FR2884640A1 (fr) 2005-04-15 2006-10-20 Thomson Licensing Sa Procede d'affichage d'une image video et panneau d'affichage mettant en oeuvre le procede
EP1720148A3 (en) * 2005-05-02 2007-09-05 Semiconductor Energy Laboratory Co., Ltd. Display device and gray scale driving method with subframes thereof
US8339428B2 (en) 2005-06-16 2012-12-25 Omnivision Technologies, Inc. Asynchronous display driving scheme and display
US8223179B2 (en) 2007-07-27 2012-07-17 Omnivision Technologies, Inc. Display device and driving method based on the number of pixel rows in the display
US8228350B2 (en) 2008-06-06 2012-07-24 Omnivision Technologies, Inc. Data dependent drive scheme and display
US9024964B2 (en) 2008-06-06 2015-05-05 Omnivision Technologies, Inc. System and method for dithering video data
US8228349B2 (en) 2008-06-06 2012-07-24 Omnivision Technologies, Inc. Data dependent drive scheme and display
JP2012068649A (ja) * 2011-10-21 2012-04-05 Thomson Licensing デジタル光プロジェクションシステムにおけるレインボーアーチファクトの低減

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636182B2 (ja) * 1988-02-06 1994-05-11 大日本スクリーン製造株式会社 画像ファイリング・検索方法および装置
WO1994009473A1 (en) * 1992-10-15 1994-04-28 Rank Brimar Limited Display device
JP3547160B2 (ja) * 1993-01-11 2004-07-28 テキサス インスツルメンツ インコーポレイテツド 空間光変調器
CA2150148A1 (en) * 1994-06-02 1995-12-03 Donald B. Doherty Non-binary pulse width modulation for spatial light modulator with split reset addressing

Also Published As

Publication number Publication date
JP2007052444A (ja) 2007-03-01
DE69524502T2 (de) 2002-06-06
DE69524502D1 (de) 2002-01-24
KR100346877B1 (ko) 2004-05-22
TW291632B (ja) 1996-11-21
EP0698874B1 (en) 2001-12-12
EP0698874A1 (en) 1996-02-28
JPH0863122A (ja) 1996-03-08

Similar Documents

Publication Publication Date Title
JP4185129B2 (ja) デジタルビデオデータをディスプレイするための方法および装置
US5619228A (en) Method for reducing temporal artifacts in digital video systems
US7224335B2 (en) DMD-based image display systems
US5986640A (en) Display device using time division modulation to display grey scale
US6310591B1 (en) Spatial-temporal multiplexing for high bit-depth resolution displays
JP4215287B2 (ja) 映像表示システムおよびそのアドレッシング方法
JP4077890B2 (ja) イメージディスプレイシステムにおけるアーチファクト低減方法
KR100346878B1 (ko) 블럭리셋및보조메모리로다중화된메모리타이밍
JP4136040B2 (ja) ロード/リセット・シーケンスを自動的に供給する方法
US5523803A (en) DMD architecture and timing for use in a pulse-width modulated display system
EP0704835B1 (en) Error diffusion filter for DMD display
US5663749A (en) Single-buffer data formatter for spatial light modulator
US5812303A (en) Light amplitude modulation with neutral density filters
US6057816A (en) Display device driving circuitry and method
US6226054B1 (en) Global light boost for pulse width modulation display systems
US20100091040A1 (en) Mitigation of Temporal PWM Artifacts
WO1995027970A1 (en) Display device
JP2000501197A (ja) 表示システム
JP3688818B2 (ja) 濃度フィルタを有する空間光変調ディスプレイ
KR100413310B1 (ko) 픽셀데이타디스플레이방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080408

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080411

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080508

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080513

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080609

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080708

TRDD Decision of grant or rejection written
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080710

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080812

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080904

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120912

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130912

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees