JP4181655B2

JP4181655B2 - 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体

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Publication number: JP4181655B2
Application number: JP05948698A
Authority: JP
Inventors: 裕二栄木
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Priority date: 1998-03-11
Filing date: 1998-03-11
Publication date: 2008-11-19
Anticipated expiration: 2018-03-11
Also published as: JPH11261949A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤにより撮像された画像をデジタル処理して表示・記録する機能を有するデジタルカメラに用いて好適な画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体に関する。
【０００２】
【従来の技術】
図４に従来のデジタルカメラの構成を示す。
図４において、レンズ１によって集光・結像させられた光束は、絞り・シャッタ２で適切な露光量とされ、ＣＣＤ３上に光学像を結像させる。入力手段である、このＣＣＤ３（撮像手段）は、図５に示すように画素毎にカラーフィルタが貼られており、ＲＧＢの色情報を含む画像情報を電気信号へ変換する。ＣＣＤ３によって電気信号に変換された画像信号は、ＣＤＳ／アンプ４により雑音が除去され、次段のＡ／Ｄ変換のために適切な信号レベルに増幅される。
【０００３】
Ａ／Ｄコンバータ５により量子化された画像信号は、メモリ１８に書き込まれると同時に、切り替えスイッチ２４のａ側を経てクランプ回路６によってさらに雑音が除去され、ホワイトバランス（以下ＷＢ）回路７を通るが、この時はこの回路内部のホワイトバランス係数レジスタが初期値になっているため、ホワイトバランス処理は行われず、機能的にはバイパスされる。次に同時化手段である遅延線制御部８に入れられて、第１の記憶手段であるメモリ９〜１２を使用して垂直方向に５ライン分のデータを同時化する処理を行う。
【０００４】
図６に、遅延線制御部８の詳細を示す。
図６において、メモリ９は、カウンタ８１の出力をアドレスとして、そのアドレスのデータが読み出されると同時に、その同じアドレスにＷＢ回路７から入った信号が書き込まれる。このとき、同様にメモリ１０、１１、１２はカウンタ８１の出力をアドレスとして、そのアドレスのデータが読み出されると同時に、その同じアドレスに、メモリ１０へはメモリ９から読み出されたデータが、メモリ１１へはメモリ１０から読み出されたデータが、メモリ１２へはメモリ１１から読み出されたデータが書き込まれる。さらに、ＷＢ回路７から来た信号と、メモリ９〜１２から読み出された信号の５本全てが、次段のブロックへ送られ、垂直方向の処理が行われる。尚、カウンタ８１はＳＳＧ（同期信号発生器）４０からの水平同期信号Ｈｓｙｎｃによりリセットされる。
【０００５】
次に、ＣＣＤ３から得られた画像信号は、輝度情報と色情報が周波数多重された信号になっているので、ＹＣ分離回路１３により輝度信号と色信号とに分離される。このとき、遅延線制御部８より得られる垂直方向５画素分が同時化された信号を用いることで、水平のみならず垂直方向の周波数濾過フィルタ処理を行うことにより、輝度信号と色信号とに分離することができる。色信号は色処理回路１４によってマトリクス変換処理、γ処理などを行い、ＵＶ信号が生成される。その際、色処理回路１４の中間で生成される色差信号により、画像が撮影された時の光源の色温度を検出するための色温度検出回路１６へも信号が出力される。
【０００６】
色温度検出回路１６は、画像信号全面にわたって色差信号を積分する回路であり、その結果をＣＰＵ２１が読み取り演算することにより、光源の色温度を推定することができるとともに、適正なホワイトバランスを行うためのＷＢ補正係数が算出される。この係数はＷＢ回路７にＣＰＵ２１によって設定される。
以上の動作により、ホワイトバランス補正を行うことができる状態になる。以上の動作をホワイトバランス積分処理と呼ぶ。
【０００７】
次に、メモリ１８より、前回と同じ画像データが読み出される。このときスイッチ２４はｂ側に接続されているので、メモリ１８から読み出された画像データは、前述と同じくクランプ回路６を経てＷＢ回路７に送られるが、ここでＣＰＵ２１によって設定されたＷＢ補正係数に従って色フィルタ毎に補正され、適切なホワイトバランスが行われる。
以下、遅延線制御部８、ＹＣ分離回路１３を経て色処理回路１４によってＵＶ信号が生成される。また、分離された輝度信号は、輝度処理回路１５により輪郭強調処理、γ処理などを行い、画像信号として使用することのできる輝度信号となる。
【０００８】
このようにして得られたＹＵＶ信号は、ブロック化手段であるラスタブロック変換制御部１７へ送られる。ここでは、第２の記憶手段である８ライン分のメモリ２３〜３０を用いて、ラスタ走査されるＹＵＶ信号を、水平８画素、垂直８画素計６４画素単位のブロック走査に並べ変える。この方法については、例えば特開平８−１８７９１号公報に開示されている。ブロック走査順に変換されたＹＵＶ信号は、圧縮手段であるＪＰＥＧ圧縮回路１９で圧縮され、メモリ２０へ書き込まれる。ＣＰＵ２１はこれを読み取り、フラッシュメモリカード２２へ記録することにより、デジタル画像を記録する（記録手段）。
【０００９】
また、この従来のデジタルカメラは、ＣＣＤ３からの画像をメモリ１８に一旦蓄積することなく、直接処理しＤ／Ａコンバータ４１を介してＬＣＤ４２へ表示することもできる。その場合には、スイッチ２４はａ側に接続される。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来例では、遅延線用メモリ９〜１２、ラスタブロック変換用メモリ２３〜３０のメモリ容量を小さくできない、あるいは大きな画像を扱えないという問題があった。例えば、水平１２８０画素の画像を処理しようとする場合、遅延線用メモリ９〜１２は各々が１２８０アドレスを必要とし、さらにラスタブロック変換用メモリ２３〜３０も１２８０アドレス分のメモリ容量が必要となる。
【００１１】
民生用カラーカメラで広く用いられるＣＣＤは、そのＳ／Ｎ性能から、通常Ａ／Ｄコンバータ５は９〜１０ｂｉｔで用いられるものが多い。例えば、Ａ／Ｄコンバータ５が１０ｂｉｔであれば、遅延線用メモリ９〜１２は各々１０ｂｉｔｘ１２８０＝１２８００ｂｉｔ、遅延線用メモリ４本では計５１．２ｋｂｉｔのメモリ容量が必要となる。また、ラスタブロック変換用メモリ２３〜３０は、４：２：２（Ｕ、Ｖデータが水平方向に１／２に間引かれるデータ形式）の場合、各々１２８０×１６＝２０４８０ｂｉｔ、８ライン合計では１６９．８ｋｂｉｔとなり、遅延線用メモリとの合計は２１５ｋｂｉｔになる。
【００１２】
このように、大きな水平画素数の画像を扱おうとすると、遅延線用メモリとラスタブロック変換用メモリの合計メモリ容量が大きくなる。消費電力の観点からは、これらのメモリは他の回路と同時に単一ＩＣの中に集積するのが有利であるが、メモリ容量が大きくなると、ＩＣのチップ面積が増大してＩＣの歩留まりが急激に悪くなり、コストが増大するという問題があった。
【００１３】
また、メモリ容量を減らそうとすると、扱える画像サイズの上限が小さくなり、高画質な高画素数のＣＣＤカメラを提供できないという問題があった。あるいは、これらの大きなメモリを処理ブロックと別ＩＣチップで構成しようとすると、データの入出力が多くなり、消費電力が増大するという問題や、複数のＩＣを使用せねばならなくなり、装着の小型化を阻害するという問題があった。
【００１４】
本発明は上記の問題を解決するために成されたもので、メモリを効率良く用いることを目的とする。
【００１５】
【課題を解決するための手段】
本発明による画像処理装置においては、ラスタ走査の画像信号を入力する入力手段と、上記入力手段によって入力された画像信号の複数ラインを同時化処理する同時化手段と、上記同時化処理に用いられる遅延用の第１の記憶手段と、上記同時化処理された画像信号を所定画素数から成るブロック画像に変換してブロック化処理するブロック化手段と、上記ブロック化処理に用いられる第２の記憶手段と、第１のモードでは、上記同時化手段が上記第１の記憶手段のみを用いると共に上記ブロック化手段が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化手段が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御手段とを備え、上記切り替え制御手段は、上記ブロック化手段から得られる信号と上記同時化手段から得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替え手段と、上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化手段に与える第２の切り替え手段と、上記第１、第２の切り替え手段を上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された画像信号の水平アドレスが上記第１の記憶手段の容量に対応する所定の水平アドレスを超えた場合に上記第２の切り替え手段が上記第１の記憶手段から上記第２の記憶手段への上記切り替えを行うように制御する制御手段とを有している。
また、本発明による画像処理装置においては、ラスタ走査の画像信号を入力する入力手段と、上記入力手段によって入力された画像信号の複数ラインを同時化処理する同時化手段と、上記同時化処理に用いられる遅延用の第１の記憶手段と、上記同時化処理された画像信号を所定画素数から成るブロック画像に変換してブロック化処理するブロック化手段と、上記ブロック化処理に用いられる第２の記憶手段と、第１のモードでは、上記同時化手段が上記第１の記憶手段のみを用いると共に上記ブロック化手段が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化手段が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御手段とを備え、上記切り替え制御手段は、上記ブロック化手段から得られる信号と上記同時化手段から得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替え手段と、上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化手段に与える第２の切り替え手段と、上記第１、第２の切り替え手段を上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された全画面の画像信号のうち左半分の画像信号を上記第１の記憶手段から上記同時化手段に与え、上記入力された全画面の画像信号のうち右半分の画像信号を上記第２の記憶手段から上記同時化手段に与えるように上記第２の切り替え手段の上記切り替えを行うように制御する制御手段とを有している。
【００１６】
本発明による画像処理方法においては、ラスタ走査の画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップとを有し、上記切り替え制御ステップは、上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、入力された画像信号の水平アドレスが上記第１の記憶手段の容量に対応する所定の水平アドレスを超えた場合に上記第２の切り替えステップにおいて上記第１の記憶手段から上記第２の記憶手段への上記切り替えを行うように制御する制御ステップとを有している。
また、本発明による画像処理方法においては、ラスタ走査の画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップとを有し、上記切り替え制御ステップは、上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、入力された全画面の画像信号のうち左半分の画像信号を上記第１の記憶手段から上記同時化処理ステップの処理に与え、上記入力された全画面の画像信号のうち右半分の画像信号を上記第２の記憶手段から上記同時化処理ステップの処理に与えるように上記第２の切り替えステップの上記切り替えを行うように制御する制御ステップとを有している。
【００１７】
本発明による記憶媒体においては、入力されたラスタ走査された画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップとをコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、上記切り替え制御ステップは、上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された画像信号の水平アドレスが上記第１の記憶手段の容量に対応する所定の水平アドレスを超えた場合に上記第２の切り替えステップにおいて上記第１の記憶手段から上記第２の記憶手段への上記切り替えを行うように制御する制御ステップとを有することを特徴とする。
また、本発明による記憶媒体においては、入力されたラスタ走査された画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップとをコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、上記切り替え制御ステップは、上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された全画面の画像信号のうち左半分の画像信号を上記第１の記憶手段から上記同時化処理ステップの処理に与え、上記入力された全画面の画像信号のうち右半分の画像信号を上記第２の記憶手段から上記同時化処理ステップの処理に与えるように上記第２の切り替えステップの上記切り替えを行うように制御する制御ステップとを有することを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図１は本発明による画像処理装置としてのデジタルカメラの実施の形態を示すもので、図４と対応する部分には同一符号を付して重複する説明は省略する。
図１において、ホワイトバランス積分処理動作及び遅延線制御部８の動作は、図４の従来例で説明した動作と略同様に行われるが、次の点で従来例と異なる。
【００１９】
すなわち、従来例と異なる点としては、本実施の形態では、遅延線制御部８から出力されるアドレス信号はラスタブロック変換用のメモリ２７〜３０へ切り替えスイッチ３９を経て与えられる。また、ＷＢ回路７から遅延線制御部８へ入力された信号は、第１の切り替え手段である切り替えスイッチ３１を経てラスタブロック変換用メモリ２７〜３０へも供給される。また、ラスタブロック変換用メモリ２７〜３０から読み出された信号は、ラスタブロック変換制御部１７のみならず、第２の切り替え手段である切り替えスイッチ３２〜３５を経て遅延線制御部８へも供給される。
【００２０】
ホワイトバランス積分処理時においては、制御手段であるＣＰＵ２１は「ＪＰＥＧ使用有無信号」（使用時：０、非使用時：１）として１を出力する。この１の出力はＡＮＤゲート３８に送られる。また、制御手段であるデコード回路３７は、遅延線制御部８が出力するアドレスが一定値以下、すなわち遅延線用メモリ容量以下の場合は、０を出力し、遅延線用メモリ容量以上のアドレス値を示す場合には１を出力する。これによりＡＮＤゲート３８が制御され、スイッチ３１〜３５、３９が制御される。そのため、遅延線制御部８が受け取る５ライン分に同時化されたデータは、そのアドレスが遅延線用メモリ容量以下の場合、すなわち画面の左側のときには遅延線メモリ９〜１２に記憶し読み出されたデータであり、また、アドレスが遅延線用メモリ容量以上の場合、すなわち画面の右側のときにはラスタブロック変換用のメモリ２７〜３０に記憶し読み出されたデータとなる。
【００２１】
このように、ＷＢ回路７から来た信号と、メモリ９〜１２あるいはメモリ２７〜３０から読み出された信号の５本全てが次段のＹＣ分離回路１３へ送られて、輝度信号と色信号とに分離される。このとき、遅延線制御部８より得られる垂直方向５画素分に同時化された信号を用いることで、水平のみならず垂直方向の周波数濾過フィルタ処理を行うことにより、輝度信号と色信号とに分離することができる。
【００２２】
色信号は色処理回路１４によってマトリクス変換処理、γ処理などを行い、ＵＶ信号が生成される。その際、色処理回路１４の中間で生成される色差信号により、画像が撮影された時の光源の色温度を検出するための色温度検出回路１６へも信号が出力される。色温度検出回路１６は、画像信号全面にわたって色差信号を積分する回路であり、その結果をＣＰＵ２１が読み取り演算することにより、光源の色温度を推定することができるとともに、適正なホワイトバランスを行うためのＷＢ補正係数が算出される。この係数はＷＢ回路７へＣＰＵ２１によって設定される。
【００２３】
図２にホワイトバランス積分処理の際の処理画素の順番を表す概念図を示す。全画面の水平サイズは、遅延線用メモリのアドレス数とラスタブロック変換用メモリのアドレス数との和に等しく、画面の左から右まで、直線的に処理を行う。
以上の動作により、ホワイトバランス積分処理が完了する。
【００２４】
次に、メモリ１８より、前回と同じ画像データが再び読み出される。このとき、ＣＰＵ２１は「ＪＰＥＧ使用有無信号」（使用時：０、非使用時：１）として１を出力する。このときスイッチ２４はｂ側に接続されているので、メモリ１８から読み出された画像データは、前述と同じくクランプ回路６を経てＷＢ回路７へ送られるが、ここでＣＰＵ２１によって設定されたＷＢ補正係数に従って色フィルタ毎に補正され、適切なホワイトバランスが行われる。
【００２５】
以下、遅延線制御部８、ＹＣ分離回路１３を経て色処理回路１４によってＵＶ信号が生成される。また、分離された輝度信号は輝度処理回路１５より輪郭強調処理、γ処理などを行い、画像信号として使用することのできる輝度信号となる。このようにして得られたＹＵＶ信号は、ラスタブロック変換制御部１７へ送られる。ここでは、ラスタ走査されるＹＵＶ信号を、水平８画素、垂直８画素計６４画素単位のブロック走査に並べ変える８ライン分のメモリ２３〜３０へデータを記憶させて行く。
【００２６】
処理が画面の左上の画素から始まって進行し、水平方向の画素位置が遅延線メモリ９〜１２のアドレス数を越えると、今度は右側を処理せず、下のラインの処理に移る。すなわち、画面の左側だけを処理する。これを８ライン分繰り返す。８ラインの処理が完了し、ラスタブロック変換用メモリ２３〜３０に画面の左上８ライン分のＹＵＶデータが蓄積されると、これをブロック順に読み出すことによりＪＰＥＧ圧縮回路１９へ送られる。
【００２７】
ブロック走査順に変換されたＹＵＶ信号は、ＪＰＥＧ圧縮回路１９で圧縮され、メモリ２０へ書き込まれる。このようにして画面左上８ラインの処理／圧縮が完了したら，続いてメモリ１８より画面の右上８ラインの処理／圧縮を行う。これが完了したら、続いて画面の左側９ライン目から１６ライン目の処理／圧縮を、続いて画面の右側９ライン目から１６ライン目の処理／圧縮を行う。これを繰り返すことにより、画面全体の処理／圧縮を行い、各々メモリ２０へ書き込まれる。
ＣＰＵ２１はこれを読み取り、フラッシュメモリカード２２へ記録することにより、デジタル画像を記録する。図３は記録処理における処理順序を示す。
【００２８】
本実施の形態により、従来例と同じ画像を扱う場合に必要となるメモリの容量を以下に示す。水平画素数１２８０画素の画像を扱う場合、遅延線用メモリ９〜１２は各々１０×６４０＝６４００ｂｉｔ、遅延線メモリ４本では計２５．６ｋｂｉｔでよい。また、ラスタブロック変換用メモリ２３〜３０は、各々６４０×１６＝１０２４ｂｉｔ、８ライン合計では８１．９ｋｂｉｔとなり、遅延線用メモリとの合計は１０７．５ｋｂｉｔとなる。
【００２９】
また、本実施の形態では、ＣＣＤ３からの画像をメモリ１８に一旦蓄積することなく、直接処理してＬＣＤ４２へ表示することもできる。その場合には、スイッチ２４はａ側に接続され、ＪＰＥＧ使用有無信号には１（非使用）が出力される。
全体の動作は、前述したホワイトバランス積分処理の場合と同様に、遅延線用メモリとラスタブロック変換用メモリとがＡＮＤゲート３８により切り替えられて、図２に示すように処理が進行する。
【００３０】
尚、記憶媒体４３は、ＣＰＵ２１による上述した動作を行うための処理を実行するための制御プログラムを格納している。この記憶媒体４３としては、半導体メモリ、光ディスク、光磁気ディスク、磁気媒体等を用いてよい。
【００３１】
上述したように、本実施の形態においては、ラスタブロック変換用メモリ２７〜３０へ書き込むデータを、ラスタブロック変換制御部１７から出力されるデータと遅延線制御部８から出力されるデータとに切り替えることができる切り替えスイッチ３１と遅延線用メモリ９〜１２と上記ラスタブロック変換用メモリとから読み出されるデータとを切り替えて遅延線制御部８に与えることができる切り替えスイッチ３２〜３５を設けている。
【００３２】
そしてＪＰＥＧ圧縮を行う場合の第１のモードでは、ラスタブロック変換制御部１７から出力されるデータをラスタブロック変換用メモリに書き込むように、また、遅延線用メモリから読み出されるデータを遅延線制御部８に与えるように、上記各スイッチを接続し、また、ホワイトバランス積分やＥＶＦ処理、記録レビュー処理時のようなＪＰＥＧ圧縮を行わない場合の第２モードでは、水平カウンタの値に応じて、ラスタブロック変換用メモリへ書き込むデータを、ラスタブロック変換制御部１７から出力されるデータと遅延線制御部８から出力されるデータとに切り替え、さらに、遅延線制御部８に与えるデータを、遅延線用メモリとラスタブロック変換用メモリとから読み出されるデータとに切り替えるように制御するようにしている。
【００３３】
上記の構成、動作により、処理・ＪＰＥＧを行うために必要なメモリ量を減らすことができ、ＩＣチップのコストや消費電力の低減、装置の小型化に貢献することができる。あるいは同じメモリ量を使用するならば、より大きな画像を扱うことができ、高画質化に貢献することができる。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、画像圧縮処理等の処理を行うモードに応じてその処理に必要なメモリ容量を減らすことができ、これによってＩＣチップのコストや消費電力の低減及び装置の小型化をはかることができる。また、同じメモリ量を使用するのであれば、より大きな画像を扱うことができ、高画質化をはかることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】ホワイトバランス処理時のメモリ使用順序を示す構成図である。
【図３】記録処理時のメモリ使用順序を示す構成図である。
【図４】従来のデジタルカメラの構成を示すブロック図である。
【図５】色フィルタの構成図である。
【図６】遅延線制御部の構成を示すブロック図である。
【符号の説明】
８遅延線制御部
９〜１２遅延線用メモリ
１７ラスタブロック変換制御部
１９ＪＰＥＧ圧縮回路
２１ＣＰＵ
２３〜３０ラスタブロック変換制御部
３１〜３５、３９切り替えスイッチ
３７デコード回路
３８ＡＮＤゲート
４３記憶媒体

Claims

ラスタ走査の画像信号を入力する入力手段と、上記入力手段によって入力された画像信号の複数ラインを同時化処理する同時化手段と、
上記同時化処理に用いられる遅延用の第１の記憶手段と、
上記同時化処理された画像信号を所定画素数から成るブロック画像に変換してブロック化処理するブロック化手段と、
上記ブロック化処理に用いられる第２の記憶手段と、
第１のモードでは、上記同時化手段が上記第１の記憶手段のみを用いると共に上記ブロック化手段が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化手段が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御手段とを備え、
上記切り替え制御手段は、
上記ブロック化手段から得られる信号と上記同時化手段から得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替え手段と、
上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化手段に与える第２の切り替え手段と、
上記第１、第２の切り替え手段を上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された画像信号の水平アドレスが上記第１の記憶手段の容量に対応する所定の水平アドレスを超えた場合に上記第２の切り替え手段が上記第１の記憶手段から上記第２の記憶手段への上記切り替えを行うように制御する制御手段と
を有することを特徴とする画像処理装置。
上記ブロック化処理された画像信号を圧縮処理する圧縮手段を設け、上記第１のモードは上記圧縮処理を行うモードであり、上記第２のモードは上記圧縮処理を行わないモードであることを特徴とする請求項１記載の画像処理装置。
上記入力された画像信号の全画面の水平サイズのアドレス数は、上記第１の記憶手段のアドレス数と上記第２の記憶手段のアドレス数との和に等しいことを特徴とする請求項１記載の画像処理装置。
上記第１の記憶手段のアドレス数と上記第２の記憶手段のアドレス数とは等しいことを特徴とする請求項３記載の画像処理装置。
上記入力手段は被写体像を撮像する撮像手段を含むことを特徴とする請求項１記載の画像処理装置。
上記圧縮手段はＪＰＥＧ準拠の画像圧縮を行うことを特徴とする請求項２記載の画像処理装置。
更に、上記圧縮手段によって圧縮された画像信号を記録媒体に記録する記録手段を備えたことを特徴とする請求項６記載の画像処理装置。
ラスタ走査の画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、
上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、
第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップとを有し、
上記切り替え制御ステップは、
上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、
上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、
上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、入力された画像信号の水平アドレスが上記第１の記憶手段の容量に対応する所定の水平アドレスを超えた場合に上記第２の切り替えステップにおいて上記第１の記憶手段から上記第２の記憶手段への上記切り替えを行うように制御する制御ステップと
を有することを特徴とする画像処理方法。
入力されたラスタ走査された画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、
上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、
第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップと
をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、
上記切り替え制御ステップは、
上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、
上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、
上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された画像信号の水平アドレスが上記第１の記憶手段の容量に対応する所定の水平アドレスを超えた場合に上記第２の切り替えステップにおいて上記第１の記憶手段から上記第２の記憶手段への上記切り替えを行うように制御する制御ステップと
を有することを特徴とするコンピュータ読み取り可能な記憶媒体。
上記ブロック化処理された画像信号の圧縮処理する圧縮処理ステップを更に上記コンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、
上記第１のモードは上記圧縮処理を行うモードであり、上記第２のモードは上記圧縮処理を行わないモードであることを特徴とする請求項９記載のコンピュータ読み取り可能な記憶媒体。
上記入力された画像信号の全画面の水平サイズのアドレス数は、上記第１の記憶手段のアドレス数と上記第２の記憶手段のアドレス数との和に等しいことを特徴とする請求項９記載のコンピュータ読み取り可能な記憶媒体。
上記第１の記憶手段のアドレス数と上記第２の記憶手段のアドレス数とは等しいことを特徴とする請求項１１記載のコンピュータ読み取り可能な記憶媒体。
ラスタ走査の画像信号を入力する入力手段と、上記入力手段によって入力された画像信号の複数ラインを同時化処理する同時化手段と、
上記同時化処理に用いられる遅延用の第１の記憶手段と、
上記同時化処理された画像信号を所定画素数から成るブロック画像に変換してブロック化処理するブロック化手段と、
上記ブロック化処理に用いられる第２の記憶手段と、
第１のモードでは、上記同時化手段が上記第１の記憶手段のみを用いると共に上記ブロック化手段が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化手段が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御手段とを備え、
上記切り替え制御手段は、
上記ブロック化手段から得られる信号と上記同時化手段から得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替え手段と、
上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化手段に与える第２の切り替え手段と、
上記第１、第２の切り替え手段を上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された全画面の画像信号のうち左半分の画像信号を上記第１の記憶手段から上記同時化手段に与え、上記入力された全画面の画像信号のうち右半分の画像信号を上記第２の記憶手段から上記同時化手段に与えるように上記第２の切り替え手段の上記切り替えを行うように制御する制御手段と
を有することを特徴とする画像処理装置。
上記ブロック化処理された画像信号を圧縮処理する圧縮手段を設け、上記第１のモードは上記圧縮処理を行うモードであり、上記第２のモードは上記圧縮処理を行わないモードであることを特徴とする請求項１３記載の画像処理装置。
上記入力手段は被写体像を撮像する撮像手段を含むことを特徴とする請求項１３記載の画像処理装置。
上記圧縮手段はＪＰＥＧ準拠の画像圧縮を行うことを特徴とする請求項１４記載の画像処理装置。
更に、上記圧縮手段によって圧縮された画像信号を記録媒体に記録する記録手段を備えたことを特徴とする請求項１６記載の画像処理装置。
ラスタ走査の画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、
上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、
第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップとを有し、
上記切り替え制御ステップは、
上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、
上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、
上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、入力された全画面の画像信号のうち左半分の画像信号を上記第１の記憶手段から上記同時化処理ステップの処理に与え、上記入力された全画面の画像信号のうち右半分の画像信号を上記第２の記憶手段から上記同時化処理ステップの処理に与えるように上記第２の切り替えステップの上記切り替えを行うように制御する制御ステップと
を有することを特徴とする画像処理方法。
入力されたラスタ走査された画像信号の複数ラインを第１の記憶手段を用いて同時化処理する同時化処理ステップと、
上記同時化処理された画像信号を第２の記憶手段を用いて所定画素数から成るブロックに変換してブロック化処理するブロック化処理ステップと、
第１のモードでは、上記同時化処理が上記第１の記憶手段のみを用いると共に上記ブロック化処理が上記第２の記憶手段のみを用い、第２のモードでは、上記同時化処理が上記第１の記憶手段と上記第２の記憶手段とを用いるように上記第１、第２の記憶手段の入出力を切り替える切り替え制御ステップと
をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体であって、
上記切り替え制御ステップは、
上記ブロック化処理ステップにより得られる信号と上記同時化処理ステップにより得られる信号とを切り替えて上記第２の記憶手段に与える第１の切り替えステップと、
上記第１、第２の記憶手段からそれぞれ読み出した各信号を切り替えて上記同時化処理ステップに与える第２の切り替えステップと、
上記第１、第２の切り替えステップを上記第１、第２のモードに応じて制御し、上記第２のモードにおいては、上記入力された全画面の画像信号のうち左半分の画像信号を上記第１の記憶手段から上記同時化処理ステップの処理に与え、上記入力された全画面の画像信号のうち右半分の画像信号を上記第２の記憶手段から上記同時化処理ステップの処理に与えるように上記第２の切り替えステップの上記切り替えを行うように制御する制御ステップと
を有することを特徴とするコンピュータ読み取り可能な記憶媒体。