JP4176790B2 - 発光装置及び電子機器 - Google Patents

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Description

本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した発光パネルに関する。また、該発光パネルにコントローラを含むＩＣ等を実装した、発光モジュールに関する。なお本明細書において、発光パネル及び発光モジュールを共に発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため近年、発光素子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を意味しており、ＯＬＥＤ（Organic Light Emitting Diode）や、ＦＥＤ（Field Emission Display）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。これらの層の中に無機化合物を含んでいる場合もある。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
ところで、有機発光材料の劣化に伴うＯＬＥＤの輝度の低下は、発光装置を実用化する上で重大な問題となっている。
図２１（Ａ）に、発光素子の２つの電極間に一定の電流を供給したときの発光素子の輝度の時間変化を示す。図２１（Ａ）に示すように、一定の電流を流していても、時間の経過と共に有機発光材料が劣化し、発光素子の輝度は低くなる。
また、図２１（Ｂ）に、発光素子の２つの電極間に一定の電圧を印加したときの発光素子の輝度の時間変化を示す。図２１（Ｂ）に示すように、一定の電圧を印加していても、時間の経過と共に発光素子の輝度が低下している。これは、図２１（Ａ）に示したように、有機発光材料の劣化により一定の電流に対する輝度が低くなるためと、図２１（Ｃ）に示すように、一定の電圧を印加したときに発光素子に流れる電流が、時間と共に小さくなるためと考えられる。
時間の経過にともなう発光素子の輝度の低下は、発光素子に供給する電流を大きくしたり、または印加する電圧を高くしたりすることで、補うことができる。
しかし大抵の場合、表示する画像によって画素毎に表示される階調が異なり、そのため各画素の発光素子の劣化に差が出てしまい、輝度にばらつきが生じる。そして、電圧または電流を供給するための電源を各画素に対応して設けるのは現実的ではないので、全ての画素または幾つかの画素毎に電圧または電流を供給するための共通の電源を設けている。そのため、劣化に伴う発光素子の輝度の低下を補うために、共通の電源から供給される電圧または電流を単純に大きくすると、該電圧または電流が供給された画素全てにおいて平均的に発光素子の輝度が高くなるが、各画素毎の発光素子の輝度のばらつきは解消されない。
本発明は上述したことに鑑み、有機発光層の劣化に伴うＯＬＥＤの輝度の変化を抑えることができ、なおかつ輝度ムラのない発光装置の提供を課題とする。
前述の課題を解決するために、本発明においては以下のような手段を講じた。
本発明の発光装置では、供給される映像信号を常時または定期的にサンプリングして各画素の発光素子の発光する期間または表示する階調を検出し、その検出値の累積、言い換えるとその総和から、最も劣化が著しくて輝度が低下している画素を予測する。そして、該画素の検出値の累積と、あらかじめ記憶してある発光素子の輝度特性の経時変化のデータとを比較して、該画素に供給される電流を補正し、所望の輝度が得られるようにする。このとき、共通の電源から電流が供給されている他の画素においては、過剰の電流が供給されることになるので、最も劣化の著しい画素に比べて輝度が高くなり、階調数が高くなってしまうと考えられる。これらの画素においては、各画素毎に検出値の累積と、あらかじめ記憶してある発光素子の輝度特性の経時変化のデータとを比較して、発光素子の劣化した画素を駆動するための映像信号をその都度補正し、階調数を落とす。
なお、本明細書において、映像信号とは画像情報を有するデジタル信号を意味する。
上記構成によって、各画素における発光素子の劣化の度合いが異なってしまっても、輝度ムラを生ずることなく画面の輝度の均一性を保つことが出来、なおかつ劣化による輝度の低下を抑えることができる。
なお、電源から供給される電流の値を、最も劣化が著しい画素を基準として補正する必要はなく、最も劣化が小さい画素を基準として補正を行っても良い。この場合、各画素の検出値の累積から、最も劣化が小さくて輝度が高い画素を予測する。そして、該画素の検出値の累積と、あらかじめ記憶してある発光素子の輝度特性の経時変化のデータとを比較して、該画素に供給される電流を補正し、所望の輝度が得られるようにする。このとき、共通の電源から電流が供給されている他の画素においては、供給される電流が不足することになるので、最も劣化の小さい画素に比べて輝度が低く、階調数が所望の値よりも低いままであると考えられる。これらの画素においては、各画素毎に検出値の累積と、あらかじめ記憶してある発光素子の輝度特性の経時変化のデータとを比較して、発光素子の劣化した画素を駆動するための映像信号をそのつど補正し、階調数を高くする。
なお、基準とする画素は、設計者が適宜設定することができる。基準となる画素よりも劣化が進んでいる画素においては、階調数を高めるように映像信号を補正し、劣化が進んでいない画素においては、階調数を落とすように映像信号を補正すれば良い。
本実施例は、実施例３〜１１と組み合わせて実施することが可能である。
本発明の発光装置によって、発光期間の差による発光素子の劣化を回路側で補正し、輝度ムラのない均一な画面の表示が可能な発光装置を提供することが出来る。
以下、本発明の発光装置の構成について説明する。図１は、本発明の発光装置のブロック図であり、劣化補正装置１００と、信号線駆動回路１０１と、走査線駆動回路１０２と、画素部１０３と、電流源１０４とを有している。なお、本実施例では劣化補正装置１００が、信号線駆動回路１０１と、走査線駆動回路１０２と、画素部１０３とは異なる基板に形成されているが、可能であれば同一基板に形成しても良い。また、本実施の形態では電流源１０４は信号線駆動回路１０１に含まれているが、本発明はこの構成に限定されない。電流源１０４を設ける位置については、画素の構成によって異なるが、必ず発光素子に流れる電流の大きさを制御できるように接続することが肝要である。
画素部１０３には、発光素子を有する画素が複数備えられている。劣化補正装置１００は、発光装置に供給された映像信号をもとに、各画素の発光素子の輝度が一定になるように、電流源１０４から各画素の発光素子に供給される電流及び信号線駆動回路に供給される映像信号を補正する。走査線駆動回路１０２は、画素部１０３に備えられた画素を順に選択し、信号線駆動回路１０１は、入力された補正後の映像信号を基に、走査線駆動回路１０２に選択された画素に電流または電圧を供給する。
本発明の劣化補正装置１００は、カウンタ部１０５、記憶回路部１０６、補正部１０７からなる。カウンタ部１０５はカウンタ１０２を有し、記憶回路部１０６は揮発性メモリ１０８または不揮発性メモリ１０９を有し、補正部１０７は映像信号補正回路１１０、電流補正回路１１１及び補正データ格納回路１１２を有している。
次に、劣化補正装置１００の動作について説明する。まず、発光装置に用いる発光素子について、その輝度特性の経時変化のデータを、補正データ格納回路１１２にあらかじめ記憶させておく。このデータは、後に説明するが、主に各画素の発光素子の劣化の程度に従って、電流源１０４から画素に供給される電流及び映像信号の補正を行う際に用いる。
続いて、常時または定期的（例えば１秒毎）に、発光装置に供給された映像信号をサンプリングし、該映像信号が有する情報をもとに、各画素における発光素子の発光期間または階調数をカウンタ１０２においてカウントする。ここでカウントされた各画素における発光期間または階調数は、順次、記憶回路部にデータとして記憶されていく。ここで、この発光期間または階調数は累積して記憶していく必要があるため、記憶回路は不揮発性メモリを用いて構成するのが望ましいが、不揮発性メモリは一般的にその書き込みの回数が限られているため、図１に示すように、発光装置の動作中は揮発性メモリ１０８を用いて記憶を行い、一定時間毎に（例えば１時間毎、あるいは電源のシャットダウン時など）不揮発性メモリ１０９に書き込むようにしても良い。
また、揮発性メモリとしては、スタティック型メモリ（ＳＲＡＭ）、ダイナミック型メモリ（ＤＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）等が挙げられるが、本発明はこれらを限定することはなく、いずれの型式のメモリを用いて構成しても良い。同様に、不揮発性メモリに関しても、フラッシュメモリを始めとする、一般に用いられているものを用いて構成すれば良い。ただし、揮発性メモリにＤＲＡＭを用いる場合には、定期的なリフレッシュ機能を付加する必要がある。
揮発性メモリ１０８または不揮発性メモリ１０９に記憶された発光期間または階調数の累積したデータは、映像信号補正回路１１０及び電流補正回路１１１に入力される。
電流補正回路１１１では、あらかじめ補正データ格納回路１１２に記憶された輝度特性の経時変化のデータと、記憶回路部１０６に記憶された各画素の発光期間または階調数の累積したデータとを比較し、各画素の劣化の程度を把握する。そして劣化が一番著しい特定の画素を検出し、該特定の画素の劣化の度合いに合わせて、電流源１０４から画素部１０３に供給される電流の値を補正する。具体的には、該特定の画素において所望の階調を表示することができるように、電流の値を高くする。
該特定の画素に合わせて、画素部１０３に供給される電流の値が補正されるので、該特定の画素より劣化が進んでいないその他の画素においては、発光素子に過剰の電流が供給されることになり、所望の階調が得られない。そこで、映像信号補正回路１１０によって、その他の画素の階調を決定する映像信号を補正する。映像信号補正回路１１０には、発光期間または階調数の累積したデータの他に、映像信号が入力されている。映像信号補正回路１１０では、あらかじめ補正データ格納回路１１２に記憶された輝度特性の経時変化のデータと、各画素の発光期間または階調数の累積したデータとを比較し、各画素の劣化の程度を把握する。そして劣化が一番著しい特定の画素を検出し、該特定の画素の劣化の度合いに合わせて、入力された映像信号の補正を行う。具体的には、所望の階調数が得られるように映像信号の補正を行う。補正された映像信号は、信号線駆動回路１０１に入力される。
なお、特定の画素は、劣化が最も著しい画素でなくとも良く、劣化が最も進んでいない画素、または設計者が定めた任意の画素であっても良い。いずれの画素を選ぶにしろ、該画素を基準として電流源１０４から画素部１０３に供給される電流の値を定め、該画素よりも劣化が進んでいる画素においては階調数を高めるように映像信号を補正し、劣化が進んでいない画素においては階調数を落とすように映像信号を補正する。
図２に本発明の発光装置が有する画素の一例を示す。図２の画素は、信号線１２１、第１および第２の走査線１２２、１２３、電源線１２４、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、保持容量１２９、発光素子１３０とを有している。
トランジスタＴｒ１のゲートは、第１の走査線１２２に接続され、ソースとドレインは、一方は信号線１２１に接続され、もう一方はトランジスタＴｒ３のソース及びトランジスタＴｒ４のドレインに接続されている。Ｔｒ２のゲートは、第２の走査線１２３に接続され、ソースとドレインは、一方はトランジスタＴｒ３のゲート及びトランジスタＴｒ４のゲートに接続され、もう一方は信号線１２１に接続されている。トランジスタＴｒ３のドレインは、発光素子１３０の画素電極に接続されている。トランジスタＴｒ４のソースは、電源線１２４に接続されている。保持容量１２９は、トランジスタＴｒ４のゲートとソースとの間に接続され、トランジスタＴｒ４のゲート・ソース間電圧を保持する。電源線１２４および発光素子１３０の陰極には、それぞれ所定の電位が入力され、互いに電位差を有する。
第１の走査線１２２及び第２の走査線１２３に与えられる電圧により、Ｔｒ１及びＴｒ２がオンになった後、信号線駆動回路１０１が有する電流源１０４によってＴｒ４のドレイン電流が制御される。ここで、Ｔｒ４はゲートとドレインが接続されているため飽和領域で動作しており、そのドレイン電流は以下の式１で表される。なお、ＶGSはゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、ドレイン電流をＩとする。
Ｉ＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２・・・式１
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。式１から、Ｔｒ４のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、式１に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、Ｔｒ４において発生する。ゲート電圧ＶGSは、保持容量１２９において保持される。
そして、第１の走査線１２２及び第２の走査線１２３に与えられる電圧によりＴｒ１、Ｔｒ２がオフになると、保持容量１２９に蓄積されていた電荷の一部が、Ｔｒ３のゲートへと移動する。これにより、Ｔｒ４が自動的にＯＮする。よって保持容量に保持されている電荷に見合った大きさの電流が発光素子１３０に流れ、発光する。よって、電流源１０４から供給される電流によって、発光素子１３０に流れる電流の大きさが定められる。
本発明の発光装置では、電流源１０４から画素に供給される電流の大きさを、電流補正回路１１１において補正している。なお、映像信号がデジタルの場合、画素に入力される映像信号の電流は２値のみなので、画素の階調を制御するためには、発光素子１３０の発光する期間の長さを変えるように映像信号補正回路１１０において映像信号を補正する。映像信号がアナログの場合は、発光素子に供給される電流の大きさが変わるように映像信号補正回路１１０において映像信号を補正し、画素の階調を制御する。
図３（Ａ）に本発明の発光装置が有する発光素子における、輝度の時間変化を示す。上記補正によって、発光素子の輝度は一定に保たれる。図３（Ｂ）に本発明の発光装置が有する発光素子における、発光素子に流れる電流の時間変化を示す。劣化に伴う輝度の低下を補うため、発光素子に流れる電流は増加している。
なお、図３では発光素子の輝度が常に一定になるように補正を行っているが、例えば一定期間毎に補正を行った場合は、発光素子の輝度がある程度低下したところで補正が行われるため、常に輝度が一定になるとは限らない。
なお、発光素子の劣化がより進むと、発光素子に流れる電流は際限なく大きくなる。発光素子に流れる電流が大きくなりすぎると、発光素子の劣化が早くなり、光らない部分（ダークスポット）の発生を促進してしまう。そこで、本発明においては図４に示すように、発光素子に流れる電流が、初期値に対してある一定の値（α％）だけ増加したら、補正による電流の増加を停止し、電流源から発光素子に供給される電流を一定に保つようにしても良い。
なお、本発明の発光装置の画素は、図２に示した構成に限定されない。本発明の画素は、発光素子に流れる電流を電流源によって制御することが可能であれば良い。
なお、本発明の発光装置では、電源遮断時に、揮発性メモリ１０８に記憶されている各画素の発光素子の発光期間または階調数の累積したデータを、不揮発性メモリ１０９に記憶されている発光期間または階調数の累積したデータに加算して記憶しておいても良い。これにより、次回の電源投入後、継続して発光素子の発光期間または階調数の累積したデータの収集が行われる。
以上のようにして、常時または定期的に発光素子の発光期間または階調数の検出を行い、発光期間または階調数の累積したデータを記憶しておくことで、あらかじめ記憶してある発光素子の輝度特性の経時変化のデータとを比較して、映像信号をそのつど補正し、劣化した発光素子には、劣化していないものと同等の輝度が達成できるように映像信号に補正を加えることが出来る。よって、輝度ムラを生ずることなく、画面の均一性を保つことが出来る。
なお、本実施の形態では発光素子の発光期間または階調数を検出しいるが、ある時点における発光素子の発光の有無のみを検出するようにしても良い。そして、発光の有無の検出回数を増やしていき、全検出回数に占める発光素子が発光していた回数の割合から、発光素子の劣化の度合いを推し量ることが可能である。
なお、図１では補正後の映像信号をそのまま信号線駆動回路に入力しているが、信号線駆動回路がアナログの映像信号に対応している場合、Ｄ／Ａ変換回路を設けてデジタルの映像信号をアナログに変換してから入力するようにしても良い。
以上は、発光素子としてＯＬＥＤを用いたものを例に挙げて説明したが、本発明の発光装置はＯＬＥＤに限らず、ＰＤＰ、ＦＥＤなど他の発光素子を用いていても良い。
以下に本発明の実施例について記述する。
本実施例では、本発明の発光装置の補正部における、映像信号の補正方法について説明する。
劣化した発光素子の輝度を信号レベルで補完する方法の１つとして、入力される映像信号にある補正値を加算し、実質的に数階調上の信号に変換することによって、劣化前と同等の輝度を得る方法が挙げられる。これを回路設計で最も簡単に実現するには、上乗せ用の階調を処理出来るだけの回路をあらかじめ用意しておけばよい。
具体的には、例えば本発明の劣化補正機能を有する６ビットデジタル階調（６４階調）仕様の発光装置の場合、補正を行うための上乗せ用として１ビット分の処理能力を追加し、実質７ビットデジタル階調（１２８階調）として設計、作成し、通常の動作においては、下位６ビットを使用して動作させる。そして、発光素子に劣化が生じた場合には、通常の映像信号に補正値を加算し、その加算分の信号処理は、前述の上乗せ用１ビットを用いて行う。この場合、ＭＳＢ（Most Significant Bit：最上位ビット）は信号補正用としてのみ用いられ、実際の表示階調は６ビットである。
本実施例においては、実施例１とは異なった映像信号の補正方法について説明する。
図５（Ａ）は、図１の画素部１０３の拡大図を示している。ここで、画素２０１〜２０３の３画素について考える。画素２０１は、３つの画素のうち最も劣化が進んでいない画素であり、画素２０２は画素２０１よりも劣化が進んでおり、画素２０３は最も劣化が進んでいると仮定する。
このとき、劣化が進んでいる画素ほど、輝度の低下も大きい。よって、輝度の補正を行わないと、ある中間調を表示したときに、図５（Ｂ）に示すように輝度ムラが生ずる。画素２０１の輝度に対し、画素２０２の輝度は低くなり、さらに画素２０３の輝度は低くなる。
次に、実際の補正動作について説明する。発光素子の発光期間または階調数の累積したデータと、劣化に伴う輝度低下との関係をあらかじめ測定しておく。なお、発光期間または階調数の累積したデータと、劣化に伴う発光素子の輝度低下は、必ずしも単調であるとは限らない。発光期間または階調数の累積したデータに対する発光素子の劣化の度合いを、予め補正データ格納回路１１２に記憶しておく。
電流補正回路１１１は、補正データ格納回路１１２に記憶されたデータに基づき、電流源１０４から供給される電流の補正量を決める。電流の補正量は、基準となる画素における発光期間または階調数の累積したデータをもとに定める。例えば最も劣化が進んでいる画素２０３を基準とすると、画素２０３は所望の階調が得られるが、画素２０１、２０２においては過剰の電流が流れることになるので、映像信号の補正が必要となる。よって、映像信号補正回路１１０では、劣化が一番著しい特定の画素の劣化の度合いに合わせて、所望の階調数が得られるように入力された映像信号の補正を行う。具体的には、基準となる画素とその他の画素とで、発光期間または階調数の累積したデータを比較し、その階調数の差を算出し、階調数の差を補うように映像信号を補正する。
図１において、映像信号補正回路１１０には、映像信号の入力と、記憶回路部１０６に記憶されている各画素の発光期間または階調数の累積したデータの読み出しが行われる。読み込まれた各画素の発光期間または階調数の累積したデータと、補正データ格納回路１１２に記憶された発光期間または階調数の累積したデータに対する発光素子の劣化の度合いとを照らし合わせ、各々の映像信号の補正値を決定する。
例えば画素２０３を基準として補正を行う場合、画素２０１、２０２は画素２０３と劣化の度合いが異なるため、映像信号による階調数の補正が必要となる。
画素２０１は、その発光期間または階調数の累積したデータから、画素２０２に比べて画素２０３との劣化の進み具合の差が大きいと予測されるため、画素２０２よりも大幅な階調数の補正がなされる。
図５（Ｃ）に、基準となる画素との、発光期間または階調数の累積したデータの差と、映像信号によって補正される階調数の関係を示す。なお、発光期間または階調数の累積したデータと、劣化に伴う発光素子の輝度低下は必ずしも単調であるとは限らなので、映像信号の補正により加算される階調数も、発光期間または階調数の累積したデータに対して必ずしも単調であるとは限らない。以上のように、加算処理による補正によって、均一な輝度の画面を得ることが出来る。
本発明の発光装置において、映像信号の各ビットに対応する発光素子の発光する期間（Ｔｓ）の長さと階調の関係を、図２０を用いて説明する。図２０では映像信号が３ビットの場合を例に挙げ、０〜７までの８階調を表示する場合の、１フレーム期間に出現する発光期間の長さを示す。
３ビットの映像信号の各ビットは、３つの発光期間Ｔｓ１〜Ｔｓ３にそれぞれ対応している。Ｔｓ１：Ｔｓ２：Ｔｓ３＝２2：２：１で表される。なお本実施例では映像信号が３ビットの場合について説明しているが、ビット数はこれに限定されない。例えばｎビットの映像信号を用いる場合、発光期間の長さの比は、Ｔｓ１：Ｔｓ２：…：Ｔｓｎ−１：Ｔｓｎ＝２n-1：２n-2：…：２：１で表される。
１フレーム期間に出現する、発光している発光期間の長さの総和によって、階調数が決まる。例えば全ての発光期間において発光素子が発光している場合は、階調数が７になる。全ての発光期間において発光素子が発光していない場合は、階調数が０になる。
そして、例えば画素２０１、２０２、２０３に階調数３を表示させようとして電流を補正した結果、画素２０３においては階調数３が得られたが、画素２０１においては階調数５、画素２０２においては階調数４が表示されてしまうと仮定する。この場合、画素２０１においては階調数が２つ高くなっており、画素２０２においては階調数が１つ高くなっていることになる。
よって、映像信号補正回路によって映像信号を補正し、画素２０１においては所望の階調数３よりも２つ低い階調数１の補正済みの映像信号を入力し、Ｔｓ３のみ発光素子が発光するようにする。また、映像信号補正回路によって映像信号を補正し、画素２０２においては所望の階調数３よりも１つ低い階調数２の補正済みの映像信号を入力し、Ｔｓ２のみ発光素子が発光するようにする。
なお、本実施例では、最も劣化の著しい画素を基準として補正を行った例について示したが、本発明はこの構成に限定されない。基準とする画素は設計者が適宜設定することができ、該基準となる画素と階調数が一致するように、映像信号を適宜補正するようにすれば良い。
最も劣化の小さい画素を基準とする場合、映像信号は加算処理によって補正されており、白表示における補正が利かない（具体的には、例えば６ビット映像信号として、"１１１１１１"が入力された場合、これ以上の加算が出来ない）という欠点がある。また、最も劣化が著しい画素を基準とする場合、映像信号は減算処理によって補正されており、加算処理による補正とは逆に、補正の利かない範囲が黒表示の範囲であるため、ほとんど影響がない（具体的には、例えば６ビット映像信号として、"００００００"が入力された場合、これ以上の減算を行う必要なく、通常の発光素子と劣化した発光素子との間で正確な黒表示（単に発光素子を非点灯状態としておけばよい）が可能である。また、黒近辺の数階調も、表示装置の対応ビット数がある程度高ければほとんど問題とならない）という特徴がある。両者とも、多階調化に有利な方法である。
また例えば、ある階調を境界として、加算処理と減算処理の両方の補正方法を併用することで、双方のデメリットを補うことも有効な手段といえる。
本実施例では、本発明の発光装置が有する信号線駆動回路及び走査線駆動回路の構成について説明する。
図６に信号線駆動回路２２０の構成をブロック図で示す。２２０ａはシフトレジスタ、２２０ｂは記憶回路Ａ、２２０ｃは記憶回路Ｂ、２２０ｄは電流変換回路、２２０ｅは切り替え回路である。
シフトレジスタ２２０ａにはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力される。また記憶回路Ａ２２０ｂには映像信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力され、記憶回路Ｂ２２０ｃにはラッチ信号（Ｌａｔｃｈ Ｓｉｇｎａｌｓ）が入力される。切り替え回路２２０ｅには切り替え信号（Ｓｅｌｅｃｔ Ｓｉｇｎａｌｓ）が入力される。以下、各回路の動作について、信号の流れに従い詳しく説明する。
シフトレジスタ２２０ａに所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は、記憶回路Ａ２２０ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのとき、シフトレジスタ２２０ａにおいて生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ２２０ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するようにしても良い。
記憶回路Ａ２２０ｂにタイミング信号が入力されると、該タイミング信号に同期して、映像信号補正回路からビデオ信号線２３０に入力される１ビット分の映像信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
なお、本実施例では記憶回路Ａ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）２２０ｂに順に映像信号を書き込んでいるが、本発明はこの構成に限定されない。記憶回路Ａ２２０ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時に映像信号を入力する、いわゆる分割駆動を行っても良い。なおこのときの１つのグループに含まれるステージの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
記憶回路Ａ２２０ｂの全てのステージのラッチへの、映像信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
１ライン期間が終了すると、記憶回路Ｂ２２０ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線２３１を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ２２０ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されている映像信号は、記憶回路Ｂ２２０ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
映像信号を記憶回路Ｂ２２０ｃに送出し終えた記憶回路Ａ２２０ｂには、再びシフトレジスタ２２０ａからのタイミング信号に同期して、次の１ビット分の映像信号の書き込みが順次行われる。この２順目の１ライン期間中には、記憶回路Ｂ２２０ｃに書き込まれ、保持されている映像信号が、電流変換回路２２０ｄに入力される。
電流変換回路２２０ｄは複数の電流設定回路（Ｃ１〜Ｃｘ）を有している。電流設定回路（Ｃ１〜Ｃｘ）のそれぞれにおいて、入力された映像信号が有する１または０の情報にもとづき、後段の切り替え回路２２０ｅに供給される信号電流Ｉｃの大きさが決まる。具体的には、信号電流Ｉｃは、発光素子が発光する程度の大きさか、もしくは発光しない程度の大きさを有する。
そして切り替え回路２２０ｅにおいて、切り替え信号線２３２から入力される切り替え信号（Ｓｅｌｅｃｔ Ｓｉｇｎａｌｓ）に従い、信号電流Ｉｃを信号線に供給するか、トランジスタＴｒ２をオンにするような電圧を信号線に供給するかが選択される。
図７に電流設定回路Ｃ１及び切り替え回路Ｄ１の具体的な構成の一例を示す。なお電流設定回路Ｃ２〜Ｃｘも電流設定回路Ｃ１と同じ構成を有する。また、電流設定回路Ｄ２〜Ｄｘも電流設定回路Ｄ１と同じ構成を有する。
電流設定回路Ｃ１は電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、電流源６３１が有するトランジスタ６５０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性と同じである。
本発明の発光装置では、電流補正回路によって可変電源６６１を制御し、電流源６３１が有するオペアンプの非反転入力端子に供給する電圧を変えることができ、それによって電流源６３１からＳＷ１及びＳＷ２に供給される電流の大きさを制御することができる。なお、電流源６３１は、本実施例で示した構成に限定されず、電流源の構成によって出力される電流の大きさの制御の仕方は異なる。
そして記憶回路Ｂ２２０ｃが有するＬＡＴＢ＿１から出力された映像信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力される映像信号と、ＳＷ２及びＳＷ４に入力される映像信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
ＳＷ１及びＳＷ３がオンのとき、電流源６３１から０ではない所定の値の電流ＩｄがＳＷ１及びＳＷ３を介して、信号電流Ｉｃとして切り替え回路Ｄ１に入力される。
逆にＳＷ２及びＳＷ４がオンのときは、電流源６３１からの電流ＩｄはＳＷ２を介してグラウンドにおとされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電圧が切り替え回路Ｄ１に与えられ、Ｉｃ≒０となる。
切り替え回路Ｄ１は、２つのトランスミッションゲートＳＷ５、ＳＷ６と、１つのインバーターＩｎｂ３とを有している。ＳＷ５、ＳＷ６は切り替え信号によってそのスイッチングが制御されている。そして、ＳＷ５、ＳＷ６のそれぞれに入力される切り替え信号は、インバーターＩｎｂ３によって互いにその極性が反転しているので、ＳＷ５がオンのときＳＷ６はオフ、ＳＷ５がオフのときＳＷ６はオンになる。ＳＷ５がオンのとき信号線Ｓ１に信号電流Ｉｃが入力され、ＳＷ６がオンのとき信号線Ｓ１にトランジスタＴｒ２をオンにするような電圧が与えられる。
再び図６を参照して、前述した動作が、１ライン期間内に、電流変換回路２２０ｄが有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、映像信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。さらに、本実施例で示した電流変換回路は、図７に示した構成に限定されない。本発明で用いられる電流変換回路は、信号電流Ｉｃが取りうる２値のいずれか一方を映像信号によって選択し、選択された値を有する信号電流を信号線に供給することができれば、どのような構成を有していても良い。また切り替え回路も図７に示した構成に限定されず、信号電流Ｉｃを信号線に入力するか、トランジスタＴｒ２をオンにするような電圧を信号線に入力するかを選択することができる回路であれば良い。
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。
次に、走査線駆動回路の構成について説明する。
図８は走査線駆動回路６４１の構成を示すブロック図である。走査線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。
走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。
なお、本発明の発光装置が有する走査線駆動回路は、図８に示した構成に限定されない。例えばシフトレジスタの代わりに、デコーダ回路のような走査線の選択ができる別の回路を用いても良い。
本実施例の構成は、実施例１または２と自由に組み合わせて実施することが可能である。
実施の形態で示した本発明の発光装置は、劣化補正装置が画素部の形成されている基板とは異なる基板に形成されていた。そして、発光装置に供給された映像信号が、映像信号補正回路において補正された後に、ＦＰＣを介して画素部と同じ基板に形成された信号線駆動回路に入力されていた。このような方法によるメリットとしては、劣化補正装置のユニット化による互換性があり、一般的な発光パネルを、そのまま用いることが出来るというのが挙げられる。本実施例では、劣化補正装置を画素部、信号線駆動回路及び走査線駆動回路と同じ基板に形成し、部品点数の大幅削減による低コスト化、省スペース化、高速駆動を実現する例について説明する。
劣化補正装置を画素部、信号線駆動回路及び走査線駆動回路と同一の基板に一体形成した、本発明の発光装置の構成を、図９に示す。基板４０１上に、信号線駆動回路４０２、走査線駆動回路４０３、画素部４０４、電源線４０５、ＦＰＣ４０６及び劣化補正装置４０７が一体形成されている。無論、基板上のレイアウトは図の例に限定しないが、信号線等の配置、配線長等を考慮しつつ、ブロックごとに近接するように配置するのが望ましい。
映像信号は、外部の映像ソースからＦＰＣ４０６を介して劣化補正装置４０７内の映像信号補正回路に入力される。その後、補正が行われた補正済み映像信号が信号線駆動回路４０２に入力される。
一方、劣化補正装置内の電流補正回路において、信号線駆動回路が有する電流源から出力される電流量が補正される。なお、本実施例では、信号線駆動回路が有する電流源から出力される電流の量を電流補正回路において補正しているが、本実施例はこの構成に限定されない。発光素子に流れる電流の量を制御する電流源は、必ずしも信号線駆動回路内に設けられている必要はない。
図９に示した例では、ＦＰＣ４０６と信号線駆動回路４０２との間に劣化補正装置４０７を配置しており、制御信号の引き回しが容易となっている。
本実施例は、実施例１〜実施例３と組み合わせて実施することが可能である。
本実施例では、本発明の発光装置が有する画素の構成について、図１０〜図１２に示した回路図を用いて説明する。
図１０（Ａ）に示す本実施例の画素８０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また画素８０１は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、発光素子８０２及び保持容量８０３を有している。保持容量８０３はトランジスタＴｒ１及びＴｒ２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設けられているが、必ずしも設ける必要はない。なお、本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。
トランジスタＴｒ４とトランジスタＴｒ５のゲートは、共に走査線Ｇｊに接続されている。トランジスタＴｒ４のソースとドレインは、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレインに接続されている。またトランジスタＴｒ５のソースとドレインは、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ３のゲートに接続されている。
トランジスタＴｒ１とＴｒ２のゲートは互いに接続されている。また、トランジスタＴｒ１とＴｒ２のソースは、共に電源線Ｖｉに接続されている。トランジスタＴｒ２は、ゲートとドレインが接続されており、なおかつドレインはトランジスタＴｒ３のソースに接続されている。
トランジスタＴｒ３のドレインは、発光素子８０２が有する画素電極に接続されている。発光素子８０２は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。対向電極の電圧は一定の高さに保たれている。
なお、トランジスタＴｒ４とＴｒ５は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ４とＴｒ５の極性は同じである。
また、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ３の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタであるのが望ましい。
保持容量８０３が有する２つの電極は、一方はトランジスタＴｒ３のゲートに、もう一方は電源線Ｖｉに接続されている。保持容量８０３はトランジスタＴｒ３のゲートとソースの間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。また、トランジスタＴｒ１及びＴｒ２のゲート電圧をより確実に維持するための保持容量を形成しても良い。
図１０（Ａ）に示した画素では、信号線に供給される電流を信号線駆動回路が有する電流源において制御しており、劣化補正装置は該電流源から出力される電流量を補正する。そして発光素子８０２の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
図１０（Ｂ）に示す画素８０５は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また画素８０５は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、発光素子８０６及び保持容量８０７を有している。保持容量８０７はトランジスタＴｒ１及びＴｒ２のゲートとソースの間の電圧（ゲート電圧）をより確実に保持するために設けられているが、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタＴｒ３のソースとドレインは、一方は信号線Ｓｉに、他方はトランジスタＴｒ１のドレインに接続されている。
トランジスタＴｒ４のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタＴｒ４のソースとドレインは、一方は信号線Ｓｉに、他方はトランジスタＴｒ１及びＴｒ２のゲートに接続されている。
トランジスタＴｒ１とＴｒ２のゲートは、互いに接続されている。トランジスタＴｒ１とＴｒ２のソースは、共に電源線Ｖｉに接続されている。そして、トランジスタＴｒ２のドレインは、発光素子８０６の画素電極に接続されている。保持容量８０７が有する２つの電極は、一方はトランジスタＴｒ１及びＴｒ２のゲートに、もう一方は電源線Ｖｉに接続されている。
発光素子８０６は陽極と陰極を有している。対向電極の電圧は一定の高さに保たれている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良いが、ともに同じ極性を有している。
図１０（Ｂ）に示した画素では、信号線に供給される電流を信号線駆動回路が有する電流源において制御しており、劣化補正装置は該電流源から出力される電流量を補正する。そして発光素子８０６の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
図１０（Ｃ）に示す画素８１０は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また画素８１０は、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、発光素子８１１及び保持容量８１２を有している。
Ｔｒ３とＴｒ４のゲートは、共に第１走査線Ｇｊに接続されている。Ｔｒ３のソースとドレインは、一方は信号線Ｓｉに、もう一方はＴｒ２のソースに接続されている。またＴｒ４のソースとドレインは、一方はＴｒ２のソースに、もう一方はＴｒ１のゲートに接続されている。つまり、Ｔｒ３のソースとドレインのいずれか一方と、Ｔｒ４のソースとドレインのいずれか一方とは、接続されている。
Ｔｒ１のソースは電源線Ｖｉに、ドレインはＴｒ２のソースに接続されている。Ｔｒ２のゲートは第２走査線Ｐｊに接続されている。そしてＴｒ２のドレインは発光素子８１１が有する画素電極に接続されている。発光素子８１１は、画素電極と、対向電極と、画素電極と対向電極の間に設けられた有機発光層とを有している。発光素子８１１の対向電極は発光パネルの外部に設けられた電源によって一定の電圧が与えられている。
なお、Ｔｒ３とＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、Ｔｒ３とＴｒ４の極性は同じである。また、Ｔｒ１はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。Ｔｒ２は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。発光素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。Ｔｒ２がｐチャネル型ＴＦＴの場合、陽極を画素電極として用い、陰極を対向電極として用いるのが望ましい。逆に、Ｔｒ２がｎチャネル型ＴＦＴの場合、陰極を画素電極として用い、陽極を対向電極として用いるのが望ましい。
保持容量８１２はＴｒ１のゲートとソースとの間に形成されている。保持容量８１２はＴｒ１のゲートとソースの間の電圧（ＶGS）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
図１０（Ｃ）に示した画素では、信号線に供給される電流を信号線駆動回路が有する電流源において制御しており、劣化補正装置は該電流源から出力される電流量を補正する。そして発光素子８１１の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
図１１（Ａ）に示す画素８１５は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、発光素子８１６及び保持容量８１７を有している。
トランジスタＴｒ３とトランジスタＴｒ４のゲートは、共に第１走査線Ｇｊに接続されている。トランジスタＴｒ３のソースとドレインは、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲートに接続されている。またトランジスタＴｒ４のソースとドレインは、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレインに接続されている。
トランジスタＴｒ１のソースは電源線Ｖｉに接続されており、ドレインはトランジスタＴｒ２のソースに接続されている。トランジスタＴｒ２のゲートは第２走査線Ｐｊに接続されている。トランジスタＴｒ２のドレインは、発光素子８１６が有する画素電極に接続されており、対向電極の電圧は一定の高さに保たれている。
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
また、トランジスタＴｒ１とＴｒ２は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１とＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタであるのが望ましい。
保持容量８１７はトランジスタＴｒ１のゲートとソースの間に形成されている。保持容量８１７はトランジスタＴｒ１のゲートとソースの間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
図１１（Ａ）に示した画素では、信号線に供給される電流を信号線駆動回路が有する電流源において制御しており、劣化補正装置は該電流源から出力される電流量を補正する。そして発光素子８１５の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
図１１（Ｂ）に示す画素８２０は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線Ｒｊ（Ｒ１〜Ｒｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
また画素８２０は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、発光素子８２１及び保持容量８２２を有している。保持容量８２２はトランジスタＴｒ１及びＴｒ２のゲートとソースの間の電圧をより確実に保持するために設けられているが、必ずしも設ける必要はない。
トランジスタＴｒ３のゲートは第１走査線Ｇｊに接続されている。そしてトランジスタＴｒ３のソースとドレインは、一方は信号線Ｓｉに接続されており、もう一方はトランジスタＴｒ１のドレインに接続されている。
トランジスタＴｒ４のゲートは、第２走査線Ｐｊに接続されている。そしてトランジスタＴｒ４のソースとドレインは、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート及びトランジスタＴｒ２のゲートに接続されている。
トランジスタＴｒ５のゲートは、第３走査線Ｒｊに接続されている。そしてトランジスタＴｒ５のソースとドレインは、一方はトランジスタＴｒ１のドレインに、もう一方はトランジスタＴｒ２のドレインに接続されている。
トランジスタＴｒ１とトランジスタＴｒ２のゲートは、互いに接続されている。トランジスタＴｒ１とトランジスタＴｒ２のソースは、共に電源線Ｖｉに接続されている。そして、トランジスタＴｒ２のドレインは、発光素子８２１の画素電極に接続されている。対向電極は一定の高さに保たれている。
保持容量８２２が有する２つの電極は、一方はトランジスタＴｒ１とトランジスタＴｒ２のゲートに、もう一方は電源線Ｖｉに接続されている。
なお、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１及びＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びＴｒ２はｎチャネル型トランジスタであるのが望ましい。
トランジスタＴｒ３、Ｔｒ４、Ｔｒ５は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。
図１１（Ｂ）に示した画素では、信号線に供給される電流を信号線駆動回路が有する電流源において制御しており、劣化補正装置は該電流源から出力される電流量を補正する。そして発光素子８２１の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
図１１（Ｃ）に示した画素８２５は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、第２走査線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、第３走査線ＧＮｊ（ＧＮ１〜ＧＮｙのうちの１つ）、第２走査線ＧＨｊ（ＧＨ１〜ＧＨｙのうちの１つ）、第１電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）、第２電源線ＶＬｉ（ＶＬ１〜ＶＬｘのうちの１つ）及び電流線ＣＬｉ（ＣＬ１〜ＣＬｘのうちの１つ）を有している。また、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、発光素子８２６及び保持容量８２７、８２８を有している。
Ｔｒ１のゲートは第１走査線Ｇｊに接続されている。またＴｒ１のソースとドレインは、一方は信号線Ｓｉに、もう一方はＴｒ２のゲートに接続されている。Ｔｒ３のゲートは第２走査線Ｐｊに接続されている。またＴｒ３のソースとドレインは、一方は第２電源線ＶＬｉに、もう一方はＴｒ２のゲートに接続されている。保持容量８２８はＴｒ２のゲートと第２電源線ＶＬｉの間に形成されている。
Ｔｒ４、Ｔｒ５、Ｔｒ６及びＴｒ７は電流源８２９を形成している。Ｔｒ４とＴｒ５のゲートは互いに接続されている。Ｔｒ４とＴｒ５のソースは共に第１電源線Ｖｉに接続されている。Ｔｒ７のゲートは第３走査線ＧＮｊに接続されている。Ｔｒ７のソースとドレインは、一方は電流線ＣＬｉに、もう一方はＴｒ５のドレインに接続されている。Ｔｒ６のゲートは第２走査線ＧＨｊに接続されている。Ｔｒ６のソースとドレインは、一方はＴｒ４及びＴｒ５のゲートに、もう一方はＴｒ５のドレインに接続されている。保持容量８２７はＴｒ４及びＴｒ５のゲートと第１電源線Ｖｉの間に形成されている。Ｔｒ２のソースとドレインは、一方はＴｒ４のドレインに、もう一方は発光素子８２６の画素電極に接続されている。
図１１（Ｃ）に示した画素では、信号線Ｓｉに劣化補正装置によって補正された映像信号が供給されており、電流源８５０から電流線ＣＬｉに供給される電流を、劣化補正装置によって補正している。
図１２（Ａ）に記載の画素８３０は、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４と、保持容量８３１と、発光素子８３２とを有している。
Ｔｒ１は、ゲートが端子８３３に接続され、ソースとドレインが一方は信号線駆動回路が有する電流源８３４に、他方はＴｒ３のドレインに接続されている。Ｔｒ２は、ゲートが端子８３５に、ソースとドレインが一方はＴｒ３のドレインに、他方はＴｒ３のゲートに接続されている。Ｔｒ３とＴｒ４は、ゲートが互いに接続されており、ソースが共に端子８３６に接続されている。Ｔｒ４のドレインは発光素子８３２の陽極に接続されており、発光素子８３２の陰極は端子８３７に接続されている。保持容量８３１はＴｒ３及びＴｒ４のゲートとソース間の電圧を保持するように設けられている。端子８３６、８３７には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
図１２（Ａ）に示した画素では、電流源８３４から出力される電流を劣化補正装置において制御しており、劣化補正装置は該電流源８３４から出力される電流量を補正する。そして発光素子８３２の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
図１２（Ｂ）に記載の画素８４０は、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４と、保持容量８４１と、発光素子８４２とを有している。
Ｔｒ１はゲートが端子８４３に接続され、ソースとドレインが一方は信号線駆動回路が有する電流源８４４に、他方はＴｒ３のソースに接続されている。また、Ｔｒ４はゲートが端子８４３に接続され、ソースとドレインが一方はＴｒ３のゲートに、他方はＴｒ３のドレインに接続されている。Ｔｒ２は、ゲートが端子８４５に、ソースとドレインが、一方は端子８４６に、他方はＴｒ３のソースに接続されている。Ｔｒ４のドレインは発光素子８４２の陽極に接続されており、発光素子８４２の陰極は端子８４７に接続されている。保持容量８４１はＴｒ３のゲートとソース間の電圧を保持するように設けられている。端子８４６、８４７には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
図１２（Ｂ）に示した画素では、電流源８４４から出力される電流を劣化補正装置において制御しており、劣化補正装置は該電流源８４４から出力される電流量を補正する。そして発光素子８４２の発光する期間を、劣化補正装置によって補正された映像信号によって制御することで、該画素の階調が補正される。
本実施例は、実施例１〜４と組み合わせて実施することが可能である。
本実施例では、本発明の発光装置の作製方法について説明する。なお、本実施例では、図１０（Ｂ）に示した画素の作製方法を例にとって説明するが、本実施例の作製方法は、本発明の他の構成を有する画素にも適用させることが可能である。また本実施例では、画素が有するトランジスタＴｒ２、Ｔｒ３の断面図のみ示すが、トランジスタＴｒ１及びＴｒ４も本実施例の作製方法を参照して作ることが可能である。また本実施例では、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路）が有するＴＦＴを、画素部のＴＦＴと同一基板上に同時に形成する例を示す。
まず、図１３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板３０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜３０２ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜３０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜３０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
島状半導体層３０３〜３０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３０３〜３０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００kHzとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行う。
なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。気体レーザーとして、エキシマレーザ、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用するのが望ましい。具体的には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
次いで、島状半導体層３０３〜３０６を覆うゲート絶縁膜３０７を形成する。ゲート絶縁膜３０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
そして、ゲート絶縁膜３０７上にゲート電極を形成するための第１の導電膜３０８と第２の導電膜３０９とを形成する。本実施例では、第１の導電膜３０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜３０９をＷで１００〜３００ｎｍの厚さに形成する。
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％または純度９９．９９ ％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
なお、本実施例では、第１の導電膜３０８をＴａ、第２の導電膜３０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＷとする組み合わせ、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＡｌとする組み合わせ、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＣｕとする組み合わせが挙げられる。（図１３（Ａ））
次に、レジストによるマスク３１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３１１〜３１４（第１の導電層３１１ａ〜３１４ａと第２の導電層３１１ｂ〜３１４ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第１の形状の導電層３１１〜３１４で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。また、マスク３１０も上記エッチングにより表面がエッチングされた。
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３１１〜３１４がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３１７〜３２０が形成される。第１の不純物領域３１７〜３２０には１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。（図１３（Ｂ））
次に、図１３（Ｃ）に示すように、レジストマスク３１０は除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３２５〜３２８（第１の導電層３２５ａ〜３２８ａと第２の導電層３２５ｂ〜３２８ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第２の形状の導電層３２５〜３２８で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
そして、図１４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量で行い、図１３（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層３２５〜３２８を不純物元素に対するマスクとして用い、第１の導電層３２５ａ〜３２８ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３３２〜３３５が形成される。この第３の不純物領域３３２〜３３５に添加されたリン（Ｐ）の濃度は、第１の導電層３２５ａ〜３２８ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３２５ａ〜３２８ａのテーパー部と重なる半導体層において、第１の導電層３２５ａ〜３２８ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
図１４（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層３２５ａ〜３２８ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層３３６〜３３９（第１の導電層３３６ａ〜３３９ａと第２の導電層３３６ｂ〜３３９ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第３の形状の導電層３３６〜３３９で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
第３のエッチング処理によって、第３の不純物領域３３２〜３３５においては、第１の導電層３３６ａ〜３３９ａと重なる第３の不純物領域３３２ａ〜３３５ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域３３２ｂ〜３３５ｂとが形成される。
そして、図１４（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層３０３、３０６に第1の導電型とは逆の導電型の第４の不純物領域３４３〜３４８を形成する。第３の形状の導電層３３６ｂ、３３９ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層３０４、３０５は、レジストマスク３５０で全面を被覆しておく。不純物領域３４３〜３４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層３３６〜３３９がゲート電極として機能する。
レジストマスク３５０を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第３の形状の導電層３３６〜３３９に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
レーザーアニール法を用いる場合、結晶化の際に用いたレーザーを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
次いで、図１５（Ａ）に示すように、第１の層間絶縁膜３５５を酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜３５６を形成した後、第１の層間絶縁膜３５５、第２の層間絶縁膜３５６、およびゲート絶縁膜３０７に対してコンタクトホールを形成し、接続配線３５７〜３６２をパターニング形成する。なお３６２は電源線であり、３６０は信号線である。
第２の層間絶縁膜３５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜３５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μｍ（さらに好ましくは２〜４μｍ）とすれば良い。
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域３１８、３１９またはｐ型の不純物領域３４５、３４８に達するコンタクトホール、容量配線（図示せず）に達するコンタクトホール（図示せず）をそれぞれ形成する。
また、接続配線３５７〜３６２として、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
次に、接続配線（接続配線）３６２に接する画素電極３６５をパターニング形成する。
また、本実施例では、画素電極３６５としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パターニングを行った。画素電極３６５を接続配線３６２と接するように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極３６５がＯＬＥＤの陽極となる。（図１５（Ａ））
次に、図１５（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画素電極３６５に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜３６６を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。
次に、有機発光層３６７および陰極（ＭｇＡｇ電極）３６８を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層３６７の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極３６８の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
なお、有機発光層３６７としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機発光層とすれば良い。
次に陰極３６８を形成する。なお本実施例では陰極３６８としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極３６８として他の公知の材料を用いても良い。
画素電極３６５と、有機発光層３６７と、陰極３６８とが重なっている部分が、ＯＬＥＤ３７５に相当する。
また、次に保護電極３６９を蒸着法により形成する。保護電極３６９は、大気開放せずに陰極３６８と連続して形成しても良い。保護電極３６９は有機発光層３６７を水分や酸素から保護するのに有効である。
また、保護電極３６９は陰極３６８の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層３６７、陰極３６８は非常に水分に弱いので、保護電極３６９までを大気解放しないで連続的に形成し、外気から有機発光層を保護することが望ましい。
最後に、窒化珪素膜でなるパッシベーション膜３７０を３００ｎｍの厚さに形成する。パッシベーション膜３７０を形成しておくことで、有機発光層３６７を水分等から保護することができ、ＯＬＥＤの信頼性をさらに高めることが出来る。なおパッシベーション膜３７０は必ずしも設ける必要はない。
こうして図１５（Ｂ）に示すような構造の発光装置が完成する。３７１は駆動回路部のｐチャネル型ＴＦＴ、３７２は駆動回路部のｎチャネル型ＴＦＴ、３７３はトランジスタＴｒ３、３７４はトランジスタＴｒ２に相当する。
ところで、本実施例の発光装置は、画素部だけでなく駆動回路にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０ＭＨｚ以上にすることが可能である。
なお、実際には図１５（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付ける。
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
本実施例は、実施例１〜５と自由に組み合わせて実施することが可能である。
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
Figure 0004176790
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
Figure 0004176790
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
Figure 0004176790
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
なお、本実施例の構成は、実施例１〜実施例６のいずれの構成とも自由に組み合わせて実施することが可能である。
本実施例では、本発明の発光装置の画素の構成について説明する。図１６に本実施例の発光装置の画素の断面図を示す。また本実施例では説明を簡便にするために、画素が有するｎチャネル型ＴＦＴと、画素電極に供給する電流を制御しているｐチャネル型ＴＦＴのみ図示したが、他のＴＦＴも図１６に示した構成を参照して作製することが可能である。
７５１はｎチャネル型ＴＦＴであり、また７５２はｐチャネル型ＴＦＴである。ｎチャネル型ＴＦＴ７５１は、半導体膜７５３と、第１の絶縁膜７７０と、第１の電極７５４、７５５と、第２の絶縁膜７７１と、第２の電極７５６、７５７とを有している。そして、半導体膜７５３は、第１濃度の一導電型不純物領域７５８と、第２濃度の一導電型不純物領域７５９と、チャネル形成領域７６０、７６１を有している。
なお本実施例では、第１の絶縁膜７７０は２つの絶縁膜７７０ａ、７７０ｂを積層した構造を有しているが、第１の絶縁膜７７０は単層の絶縁膜であっても良いし、３層以上の絶縁膜を積層した構造を有していても良い。
第１の電極７５４、７５５とチャネル形成領域７６０、７６１は、それぞれ第１の絶縁膜７７０を間に挟んで重なっている。また、第２の電極７５６、７５７と、チャネル形成領域７６０、７６１とは、それぞれ第２の絶縁膜７７１を間に挟んで重なっている。
ｐチャネル型ＴＦＴ７５２は、半導体膜７８０と、第１の絶縁膜７７０と、第１の電極７８２と、第２の絶縁膜７７１と、第２の電極７８１とを有している。
そして、半導体膜７８０は、第３濃度の一導電型不純物領域７８３と、チャネル形成領域７８４を有している。
第１の電極７８２とチャネル形成領域７８４とは、それぞれ第１の絶縁膜７７０を間に挟んで重なっている。第２の電極７８１とチャネル形成領域７８４とは、それぞれ第２の絶縁膜７７１を間に挟んで重なっている。
そして本実施例では、図示してはいないが第１の電極７５４、７５５と、第２の電極７５６、７５７とは電気的に接続されている。また、第１の電極７８２と第２の電極７８１とは電気的に接続されている。なお、本発明はこの構成に限定されず、第１の電極７５４、７５５と、第２の電極７５６、７５７とが電気的に切り離されており、第１の電極７５４、７５５に一定の電圧が印加されていても良い。また第１の電極７８２と第２の電極７８１とが電気的に切り離され、第１の電極７８２に一定に電圧が印加されていても良い。
第１の電極に一定の電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。また、第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
なお、本実施例は実施例１〜実施例７のいずれか一と組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置の１つである発光装置の画素の構成について説明する。図１７に本実施例の発光装置の画素の断面図を示す。また本実施例では説明を簡便にするために、画素が有するｎチャネル型ＴＦＴと、画素電極に供給する電流を制御しているｐチャネル型ＴＦＴのみ図示したが、他のＴＦＴも図１７に示した構成を参照して作製することが可能である。
図１７において、９１１は基板、９１２は下地となる絶縁膜（以下、下地膜という）である。基板９１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
８２０１はｎチャネル型ＴＦＴ、８２０２はｐチャネル型ＴＦＴである。ｎチャネル型ＴＦＴ８２０１は、ソース領域９１３、ドレイン領域９１４、ＬＤＤ領域９１５a〜９１５d、分離領域９１６及びチャネル形成領域９１７a、９１７bを含む活性層と、ゲート絶縁膜９１８と、ゲート電極９１９a、９１９bと、第１層間絶縁膜９２０と、信号線９２１と、接続配線９２２とを有している。なお、ゲート絶縁膜９１８又は第１層間絶縁膜９２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
また、図１７に示すｎチャネル型ＴＦＴ８２０１はゲート電極９１７a、９１７bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）であっても良い。
マルチゲート構造はオフ電流を低減する上で極めて有効であり、Ｔｒ５のオフ電流を十分に低くすれば、それだけｐチャネル型ＴＦＴ８２０２のゲート電極に接続された保持容量が必要とする最低限の容量を抑えることができる。即ち、保持容量の面積を小さくすることができるので、マルチゲート構造とすることは発光素子の有効発光面積を広げる上でも有効である。
さらに、ｎチャネル型ＴＦＴ８２０１においては、ＬＤＤ領域９１５a〜９１５dは、ゲート絶縁膜９１８を介してゲート電極９１９a、９１９bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域９１５a〜９１５dの長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。なお、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域９１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域）
がオフ電流の低減に効果的である。
次に、ｐチャネル型ＴＦＴ８２０２は、ソース領域９２６、ドレイン領域９２７及びチャネル形成領域９２９を含む活性層と、ゲート絶縁膜９１８と、ゲート電極９３０と、第１層間絶縁膜９２０と、接続配線９３１並びに接続配線９３２で形成されている。本実施例においてｐチャネル型ＴＦＴ８２０２はｐチャネル型ＴＦＴである。
なお、ゲート電極９３０はシングルゲート構造となっているが、マルチゲート構造であっても良い。
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路も形成される。図１７には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されている。
図１７においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４として用いる。なお、ここでいう駆動回路としては、ソース信号側駆動回路、ゲート信号側駆動回路を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成することも可能である。
ＣＭＯＳ回路のｎチャネル型ＴＦＴ８２０４の活性層は、ソース領域９３５、ドレイン領域９３６、ＬＤＤ領域９３７及びチャネル形成領域９３８を含み、ＬＤＤ領域９３７はゲート絶縁膜９１８を介してゲート電極９３９と重なっている。
ドレイン領域９３６側のみにＬＤＤ領域９３７を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ８２０４はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。
従って、ＬＤＤ領域９３７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ８２０５は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域９４０、ドレイン領域９４１及びチャネル形成領域９４２を含み、その上にはゲート絶縁膜９１８とゲート電極９４３が設けられる。勿論、ｎチャネル型ＴＦＴ８２０４と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
なお９６１〜９６５はチャネル形成領域９４２、９３８、９１７ａ、９１７ｂ、９２９を形成するためのマスクである。
また、ｎチャネル型ＴＦＴ８２０４及びｐチャネル型ＴＦＴ８２０５はそれぞれソース領域上に第１層間絶縁膜９２０を間に介して、接続配線９４４、９４５を有している。また、接続配線９４６によってｎチャネル型ＴＦＴ８２０４とｐチャネル型ＴＦＴ８２０５とのドレイン領域は互いに電気的に接続される。
なお本実施例の構成は、実施例１〜７と自由に組み合わせて実施することが可能である。
本実施例では、陰極を画素電極として用いた画素の構成について説明する。
本実施例の画素の断面図を図１８に示す。図１８において、基板３５０１上に設けられたｎチャネル型ＴＦＴ３５０２は公知の方法を用いて作製される。本実施例ではダブルゲート構造としている。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート電極を持つマルチゲート構造でも構わない。また本実施例では説明を簡便にするために、画素が有するｎチャネル型ＴＦＴと、画素電極に供給する電流を制御しているｐチャネル型ＴＦＴのみ図示したが、他のＴＦＴも図１８に示した構成を参照して作製することが可能である。
また、ｐチャネル型ＴＦＴ３５０３はｎチャネル型ＴＦＴであり、公知の方法を用いて作製される。また、３８で示される配線は、ｎチャネル型ＴＦＴ３５０２のゲート電極３９aと３９bを電気的に接続する走査線である。
本実施例ではｐチャネル型ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
ｎチャネル型ＴＦＴ３５０２及びｐチャネル型ＴＦＴ３５０３の上には第１層間絶縁膜４１が設けられ、その上に樹脂絶縁膜でなる第２層間絶縁膜４２が形成される。第２層間絶縁膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される有機発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
また、４３は反射性の高い導電膜でなる画素電極（発光素子の陰極）であり、ｐチャネル型ＴＦＴ３５０３のドレイン領域に電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機有機発光材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
なお、ＰＰＶ系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の有機発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。
本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
陽極４７まで形成された時点で発光素子３５０５が完成する。なお、ここでいう発光素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されている。画素電極４３は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
以上のように本発明の発光装置は図１８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いＴＦＴ３５０２と、ホットキャリア注入に強いＴＦＴ３５０３とを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
なお、本実施例の構成は、実施例１〜７構成と自由に組み合わせて実施することが可能である。
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１９に示す。
図１９（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図１９（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完成する。
図１９（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
図１９（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置を表示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
図１９（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の発光装置を表示部Ａ、Ｂ２４０３、２４０４に用いることで、本発明の画像再生装置が完成する。
図１９（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置を表示部２５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
図１９（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の発光装置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
ここで図１９（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の発光装置を表示部２７０３に用いることで、本発明の携帯電話が完成する。
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１０に示したいずれの構成の発光装置を用いても良い。
本実施例では、画素数が１７６ｘＲＧＢｘ２２０の発光装置において、各色の階調が６ビットである映像信号を補正する劣化補正装置を例に挙げ、その具体的な構造について説明する。
図２２に、本実施例の劣化補正装置のブロック図を示す。図１において既に示しているものは同じ符号を付す。図２２に示すように、カウンタ１０２はサンプリング回路５０１、レジスタ５０２、加算器５０３及びラインメモリ５０４（１７６×３２ｂｉｔ）を有している。また、映像信号補正回路１１０は、積算回路５０５、レジスタ５０６、演算回路５０７及びＲＧＢレジスタ５０８（ＲＧＢ×７ｂｉｔ）を有している。揮発性メモリ１０８は２つのＳＲＡＭ５０９、５１０（２５６×１６ｂｉｔ）を有しており、２つのＳＲＡＭを合わせて画素数×３２ｂｉｔ（大凡４Ｍｂｉｔ）の容量を有している。また本実施例では不揮発性メモリ１０９としてフラッシュメモリを用い、記憶回路部１０６には揮発性メモリ１０８と不揮発性メモリ１０９の他に２つのレジスタ５１１、５１２が設けられている。
不揮発性メモリ１０９には、発光期間または階調数の累積したデータと、各画素の劣化の程度がデータとして記憶されている。発光装置の使用開始時は発光期間または階調数の累積が０であり、不揮発性メモリ１０９に０が記憶されている。電源投入とともに、不揮発性メモリ１０９のデータは揮発性メモリ１０８に転送される。
点灯が開始されると、積算回路５０５において、レジスタ５０６に記憶されている補正係数を６ビットの映像信号に乗算することで、映像信号の補正が行なわれる。初期の補正係数は１である。また積算回路５０５において補正の精度を上げるために、映像信号が６ビットから７ビットに変更される。補正係数が乗算された映像信号は、補正後の映像信号として信号線駆動回路１０１またはサブフレーム期間に対応するように映像信号を処理するサブフレーム期間生成回路（図示せず）等の後段の回路に送られる。
一方、補正係数が乗算された補正後の７ビットの映像信号は、カウンタ１０２が有するサンプリング回路５０１においてサンプリングされ、レジスタ５０２に送られる。なお、全ての映像信号をレジスタ５０２に送る場合はサンプリング回路５０１は不要であるが、サンプリングすることで揮発性メモリ１０８の容量が抑えられる。例えば映像信号のサンプリングを１秒に１回行なうとすると、揮発性メモリ１０８の基板上の占有面積は６０分の１に抑えることができる。
なおサンプリングを１秒につき１回としたが、本発明はこれに限定されない。
サンプリングされた映像信号はレジスタ５０２から加算器５０３に送られる。また加算器５０３には、揮発性メモリ１０８に記憶されている発光期間または階調数の累積したデータが、レジスタ５１１、５１２を介して入力される。レジスタ５１１、５１２は、揮発性メモリ１０８から加算器５０３へのデータの入力のタイミングを図るために用いており、揮発性メモリ１０８の呼び出しが十分速ければ、レジスタ５１１、５１２は無くすことも可能である。
加算器５０３では、サンプリングされた映像信号が情報として有する発光期間または階調数を、揮発性メモリ１０８に記憶されている発光期間または階調数の累積したデータに加算し、１７６段のラインメモリ５０４に記憶する。なお本実施例ではラインメモリ５０４および揮発性メモリ１０８で処理するデータは各画素３２ビットとした。このメモリ容量で約１８０００時間分の記憶ができる。
ラインメモリ５０４に記憶されてた発光期間または階調数の累積したデータは、再度揮発性メモリ１０８に記憶され、１秒後に再び読み出され、サンプリングされた映像信号が加算される。このようにして順次加算が行なわれていく。
電源オフ時には、揮発性メモリ１０８のデータが不揮発性メモリ１０９に記憶され、揮発性メモリ１０８のデータが消失しても問題ないように設定されている。
図２３に演算回路５０７のブロック図を示す。揮発性メモリ１０８に記憶されている発光期間または階調数の累積したデータは、演算器５１３に入力される。演算器５１３では揮発性メモリ１０８に記憶されている発光期間または階調数の累積したデータと、補正データ格納回路１１２の輝度特性の経時変化のデータとから、補正係数を算出する。これを一旦８ビットのラインメモリ５１４に記憶してからＳＲＡＭ５１６に記憶する。このＳＲＡＭ５１６は８ビットで画素ごとに２５６段階の補正係数を記憶できるようにしている。この補正係数をレジスタ５０６に一旦記憶してから積算回路５０５に入力し、映像信号に乗算して補正を行う。
なお電流補正回路１１１は、実施の形態に示した場合と同様に、あらかじめ補正データ格納回路１１２に記憶された輝度特性の経時変化のデータと、揮発性メモリ１０８に記憶された各画素の発光期間または階調数の累積したデータとを比較し、各画素の劣化の程度を把握する。そして劣化が一番著しい特定の画素を検出し、該特定の画素の劣化の度合いに合わせて、電流源１０４から画素部１０３に供給される電流の値を補正する。具体的には、該特定の画素において所望の階調を表示することができるように、電流の値を高くする。
該特定の画素に合わせて、画素部１０３に供給される電流の値が補正されるので、該特定の画素より劣化が進んでいないその他の画素においては、発光素子に過剰の電流が供給されることになり、所望の階調が得られない。そこで、映像信号補正回路１１０によって、その他の画素の階調を決定する映像信号を補正する。映像信号補正回路１１０には、発光期間または階調数の累積したデータの他に、映像信号が入力されている。映像信号補正回路１１０では、あらかじめ補正データ格納回路１１２に記憶された輝度特性の経時変化のデータと、各画素の発光期間または階調数の累積したデータとを比較し、各画素の劣化の程度を把握する。そして劣化が一番著しい特定の画素を検出し、該特定の画素の劣化の度合いに合わせて、入力された映像信号の補正を行う。具体的には、所望の階調数が得られるように映像信号の補正を行う。補正された映像信号は、信号線駆動回路１０１に入力される。
本発明の発光装置のブロック図。 本発明の発光装置の画素回路図。 本発明の発光装置における、発光素子の電流と輝度の経時変化を示す図。 本発明の発光装置における、発光素子の電流の経時変化を示す図。 加算処理による補正方法を示した図。 本発明の発光装置の信号線駆動回路のブロック図。 電流設定回路及び切り替え回路の回路図。 本発明の発光装置の走査線駆動回路のブロック図。 本発明の発光装置のブロック図。 本発明の発光装置の画素回路図。 本発明の発光装置の画素回路図。 本発明の発光装置の画素回路図。 本発明の発光装置の作製方法を示す図。 本発明の発光装置の作製方法を示す図。 本発明の発光装置の作製方法を示す図。 本発明の発光装置の断面図。 本発明の発光装置の断面図。 本発明の発光装置の断面図。 本発明の発光装置を用いた電子機器の図。 階調数と発光期間の関係を示す図。 劣化による発光素子の輝度の変化を示す図。 劣化補正装置のブロック図。 演算回路のブロック図

Claims (7)

  1. 発光素子を含む複数の画素を有する画素部と、
    電流源と、
    映像信号をもとに、前記複数の画素それぞれの階調数の累積を算出する手段と、
    発光素子の輝度の経時変化のデータが記憶された手段と、
    前記算出された階調数の累積と、前記発光素子の輝度の経時変化のデータとから、前記複数の画素それぞれの劣化の度合いを算出する手段と、
    前記電流源が供給する電流値を、前記複数の画素のうちの一の画素に含まれる発光素子が所望の輝度で発光するように、前記一の画素の劣化の度合いに応じて補正する手段と、
    前記一の画素を除くその他の画素へ入力される映像信号を、前記その他の画素における階調数が所望の階調数となるように補正する手段と、を有し、
    前記映像信号の補正は、前記複数の画素のうち前記一の画素よりも劣化が進んでいる画素においては階調数を高め、前記複数の画素のうち前記一の画素よりも劣化が進んでいない画素においては階調数を落とすように行うことを特徴とする発光装置。
  2. 発光素子を含む複数の画素を有する画素部と、
    電流源と、
    映像信号をもとに、前記複数の画素それぞれの階調数の累積を算出する手段と、
    発光素子の輝度の経時変化のデータが記憶された手段と、
    前記算出された階調数の累積と、前記発光素子の輝度の経時変化のデータとから、前記複数の画素それぞれの劣化の度合いを算出する手段と、
    前記電流源が供給する電流値を、前記複数の画素のうちの一の画素に含まれる発光素子が所望の輝度で発光するように、前記一の画素の劣化の度合いに応じて補正する手段と、
    前記一の画素を除くその他の画素へ入力される映像信号を、前記その他の画素における階調数が所望の階調数となるように補正する手段と、を有し、
    前記映像信号の補正は、前記複数の画素のうち前記一の画素よりも劣化が進んでいる画素においては階調数を高め、前記複数の画素のうち前記一の画素よりも劣化が進んでいない画素においては階調数を落とすように行い、
    前記階調数を高める前記映像信号の補正は、前記映像信号のビット数をｍ（ｍは整数）加算し、前記加算したビットを用いることにより行うことを特徴とする発光装置。
  3. 請求項１又は請求項２において、前記複数の画素それぞれの階調数の累積を算出する手段は、揮発性メモリ及び不揮発性メモリを有することを特徴とする発光装置。
  4. 請求項１又は請求項２において、前記複数の画素それぞれの階調数の累積を算出する手段は、スタティック型記憶回路、ダイナミック型記憶回路又は強誘電体記憶回路を有することを特徴とする発光装置。
  5. 請求項１乃至請求項４のいずれか１項において、
    前記複数の画素に含まれる発光素子のそれぞれの発光期間の長さにより階調を表現することを特徴とする発光装置。
  6. 請求項１乃至請求項５のいずれか１項において、前記一の画素は、劣化の度合いが最も高い画素であることを特徴とする発光装置。
  7. 請求項１乃至請求項６のいずれか１項において、前記発光装置を用いることを特徴とする電子機器。
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