JP4154397B2 - 電子装置及びスタンドオフ部材及び電子装置の製造方法 - Google Patents

電子装置及びスタンドオフ部材及び電子装置の製造方法 Download PDF

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Description

本発明は電子装置及びスタンドオフ部材及び電子装置の製造方法に係り、特に半導体装置を実装基板に所定のスタンドオフを持ってフリップチップ接合した構造を有する電子装置及びスタンドオフ部材及び電子装置の製造方法に関する。
図１は、従来の一例である電子装置１を示している。同図に示す電子装置１は、半導体装置２，システムボード３，及びヒートシンク４等により構成されている。
半導体装置２はＢＧＡタイプのパッケージ構造を有しており、半導体チップ５，パッケージ基板６，リッド７，及びバンプ８等により構成されている。半導体チップ５は、パッケージ基板６の上面にフリップチップ接合されている。また、パッケージ基板６の下面には複数のバンプ８が配設されている。パッケージ基板６は多層基板であり、半導体チップ５とバンプ８を電気的に接続するインターポーザとして機能する。
また、半導体チップ５が搭載されたパッケージ基板６の上面には、半導体チップ５を保護するためリッド７が配設されている。更に、パッケージ基板６の下面にはバンプ８（はんだボールよりなる）が配設されており、このバンプ８によりパッケージ基板６はシステムボード３にはんだ付けされる。これにより、半導体装置２はシステムボード３にフリップチップ接合される。
一方、ヒートシンク４は、半導体チップ５で発生する熱を放熱するために設けられている。前記した半導体装置２はベース１３の上部に配設され、またヒートシンク４はリッド７の上部に熱接合材９を介して配設される。ヒートシンク４はバネ１０によりベース１３に向けて付勢されており、これによりヒートシンク４はリッド７に強く接触し、よって半導体チップ５で発生した熱はリッド７及び熱接合材９を介してヒートシンク４に熱伝導し、ヒートシンク４において放熱される。
ところで、近年では電子装置１が搭載される電子機器の性能向上に伴い、半導体チップ５の発熱量は年々増え、冷却性能を向上するためにヒートシンク４のサイズ拡大や及び材料変更(例えば、アルミニウムから銅への変更)等が行われており、これに伴いヒートシンク４の重量は増大し、またヒートシンク４を半導体装置２に確実に固定させるために設けられるバネ１０の力も増える一方である。
このように増大するヒートシンク４の重量及びバネ１０の荷重をバンプ８（はんだボール）により全て受けることは困難であり、全ての重量及び荷重が印加された場合にはバンプ８は破壊されてしまう。また、破壊されないまでもバンプ８に変形が発生し、システムボード３とパッケージ基板６との離間距離（この離間距離をスタンドオフという）が狭くまた不均一となり、隣接するバンプ８間で短絡が発生してしまう。
このため、従来からシステムボード３とパッケージ基板６との間にスタンドオフ部材１１（スペーサ）を設置することが行われている。図２は、図１に示した電子装置１のシステムボード３とパッケージ基板６との接合箇所を拡大して示す図である。同図に示す例では、パッケージ基板６にはんだ１２を介してスタンドオフ部材１１がはんだ付けされており、このスタンドオフ部材１１によりシステムボード３とパッケージ基板６との間に所定のスタンドオフが形成されるよう構成されていた。
このように、スタンドオフ部材１１を設けることにより、ヒートシンク４の重量及びバネ１０の荷重はスタンドオフ部材１１で主に受けられバンプ８に印加される力を軽減できる。これにより、バンプ８が変形したり破壊されたりすることを防止でき、よってパッケージ基板６とシステムボード３とを確実に電気的に接続することができる。
また、スタンドオフ部材は、図１及び図２に示した構成に限られるものではなく、種々の構成のスタンドオフ部材が提案されている。具体的には、特許文献１には半導体装置とシステムボード（基板）との間に介装されるスタンドオフ部材として樹脂スペーサを用いた例が開示されている。また特許文献２には、半導体装置に設けられた位置決め孔と配線基板に設けられた位置決め孔に共に挿通されることにより半導体装置と配線基板との位置決めを行う位置決めピンの略中央に、半導体装置と配線基板のスタンドオフを決めるスペーサ部（スタンドオフ部材）が設けられた構成が開示されている。
特開平１０−０１３０１２号公報 特開平０９−２１３７４３号公報
図１及び図２に示した従来技術では、スタンドオフ部材１１がはんだ１２によりパッケージ基板６に半田付け固定される構成であったため、スタンドオフ部材１１の半田付け面の半田濡れ性改善する必要がある。このため、スタンドオフ部材１１のはんだ１２と対向する面にAuメッキ等の表面処理が必要となり、コストアップに原因となっていた。また、スタンドオフ部材１１の材料及び形状等がバンプ８と異なっているため、その位置合せや取り扱い等に特別な配慮が必要であり、電子装置１の製造効率が低下するという問題点があった。
一方、特許文献１に開示された方法では、スタンドオフ部材として樹脂スペーサを用いていたため、樹脂を充填する設備が必要となり設備コストが少々してしまう。また、樹脂を硬化させるために加熱処理が新たに必要となると共に、樹脂スペーサは充填しただけでは高さが不均一であるためレベリング処理も必要となり、製造工程が複雑になるという問題点がある。
更に、特許文献２に開示された方法では、スペーサ部（スタンドオフ部材）が設けられた位置決めピンにより半導体装置と配線基板との位置決めを行うため、この位置決めピン及びこれが挿通される位置決め孔を高精度に加工する必要があり、その作製が困難かつ面倒で製造コストも上昇してしまうという問題点がある。
本発明は上記の点に鑑みてなされたものであり、簡単なかつ低コストな構成でパッケージ基板と実装基板を所定のスタンドオフで支持しうる電子装置及びスタンドオフ部材及び電子装置の製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、電極が上面に形成されるとともに、複数の装着孔が形成された実装基板と、
半導体回路と、前記半導体回路が上面に配置されたパッケージ基板と、加熱されることにより溶融する半田で形成され、前記パッケージ基板の下面に配置されるとともに、前記電極上に載置された後に加熱されて溶融する前記半田の表面張力による前記電極に対する自己整列作用により、前記実装基板に対する前記パッケージ基板が位置決めされる端子部を備えた半導体装置と、
前記複数の装着孔のいずれかに挿入される挿入部と、前記パッケージ基板が前記実装基板に対して所定の高さを維持するように前記パッケージ基板の周縁部において相対変位可能に当接するとともに、前記パッケージ基板を前記実装基板上に支持する支持部を備えた複数の高さ維持部材を有することを特徴とするものである。
上記発明によれば、スタンドオフ部材の挿入部を実装基板の装着孔に挿入した状態でパッケージ基板をスタンドオフ部に当接させるだけで、パッケージ基板と実装基板との間のスタンドオフを所定の高さに維持することができる。このため、従来必要とされたスタンドオフ部材とパッケージ基板とを固定する部材が不要となり、部品点数の削減を図ることができる。また、スタンドオフ部材の材料をはんだ付けに適合した材料とする必要がなくなるため、スタンドオフ部材の材料を選択する際の自由度を高めることができる。
また、請求項２記載の発明は、
前記電子装置において、
前記支持部の前記パッケージ基板と当接する当接面は、平滑面で形成されることを特徴とするものである。
上記発明によれば、スタンドオフ部のパッケージ基板と当接する当接面を扁平な平滑面としたことにより、パッケージ基板はスタンドオフ部材に対して変位可能な状態となり、従って実装基板に対して半導体装置が移動可能な構成となる。このため、半導体装置を実装基板にフリップチップ接合する際、バンプが溶融した際に発生する表面張力によるセルフアライメントを期待することができる。よって、フリップチップ接合時において、特に位置決め機構等を設けることなく、容易かつ高精度に半導体装置と実装基板の位置決めを行うことができる。
また、請求項３記載の発明は、
前記電子装置において、
前記装着孔に挿入される前記挿入部の先端は、円錐台状に形成されることを特徴とするものである。
上記発明によれば、装着部の先端部にテーパ面が形成されているため、スタンドオフ部材を実装基板に形成された装着孔に容易に挿入することができる。
また、上記発明において、半導体装置としてＢＧＡタイプの半導体装置を用いることができる。また、半導体装置の上部に該半導体装置を前記実装基板に向け付勢する付勢部材を配設した構成とすることができる。
また、請求項５記載の発明は、
複数の装着孔と上面に形成された電極を有する実装基板と、半導体回路が上面に配置されたパッケージ基板の下面に配置されるとともに、半田で形成されることにより、前記電極上に載置された後に加熱され溶融する前記半田の表面張力による前記電極に対する自己整列作用により、前記実装基板に対する前記パッケージ基板の位置決めを行う端子部を備えた半導体装置を有する電子装置を支持する高さ維持部材群において、
前記複数の装着孔のいずれかに挿入される挿入部と、前記パッケージ基板が前記実装基板に対して所定の高さを維持するように前記パッケージ基板の周縁部において相対変位可能に当接すると共に、前記パッケージ基板を前記実装基板上に支持する支持部を備えた複数の高さ維持部材を有することを特徴とする高さ維持部材群である。
上記発明によれば、スタンドオフ部材は挿入部とスタンドオフ部とよりなる極めて簡単な構成であるため、生産性が良好でコストの低減を図ることができる。また、スタンドオフ部材が簡単な構成であることにより、スタンドオフ部材を装着孔に挿入する際に自動化を図り易く、よって電子装置の生産性の向上を図ることができる。
また、請求項８記載の発明は、
複数の装着孔と上面に形成された電極を有する実装基板と、半導体回路が上面に配置されたパッケージ基板の下面に配置されるとともに、半田で形成されることにより、前記電極上に載置された後に加熱され溶融する前記半田の表面張力による前記電極に対する自己整列作用により、前記実装基板に対する前記パッケージ基板の位置決めを行う端子部を備えた半導体装置を有する電子装置の製造方法において、
前記複数の装着孔のいずれかに挿入される挿入部と、前記パッケージ基板が前記実装基板に対して所定の高さを維持するように前記パッケージ基板の周縁部において相対変位可能に当接するとともに、前記パッケージ基板を前記実装基板上に支持する支持部を備えた複数の高さ維持部材を、前記実装基板上に形成された装着孔に挿入するステップと、
前記高さ維持部材の前記支持部と対向するように、前記パッケージ基板を前記実装基板に載置するステップと、
前記パッケージ基板と前記実装基板との間に前記高さ維持部材が介在した状態で加熱を行うステップと、
前記半導体装置を前記実装基板に接合するステップを有することを特徴とするものである。
上記発明によれば、実装基板の装着孔にスタンドオフ部材を挿入し、その上部にパッケージ基板を載置した上で加熱処理することにより半導体装置と実装基板がフリップチップ接合されるため、パッケージ基板と実装基板とのスタンドオフを一定に図りつつ半導体装置と実装基板をフリップチップ接合する処理を容易に行うことができる。また、従来必要とされたスタンドオフ部材とパッケージ基板とを接合するはんだ付け処理が不要となるため、電子装置の製造工程の簡単化を図ることができる。
上述の如く本発明によれば、スタンドオフ部材（高さ維持部材）とパッケージ基板とを固定することなく、パッケージ基板と実装基板との間のスタンドオフを所定の高さとすることができるため、部品点数の削減を図ることができると共に、スタンドオフ部材の材料を選択する際の自由度を高めることができる。また、半導体装置を実装基板にフリップチップ接合する際の位置決め及び接合処理を容易かつ確実に行うことができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図３は、本発明の一実施例である電子装置２０を示している。同図に示す電子装置２０は、半導体装置２２，システムボード２３（請求項に記載の実装基板に相当する），ヒートシンク２４、及びスタンドオフ機構４０等により構成されている。
半導体装置２２はＢＧＡ（Ball Grid
Array）タイプのパッケージ構造を有しており、半導体チップ２５，パッケージ基板２６，リッド２７，及びバンプ２８等により構成されている。半導体チップ２５は高速化されたチップであり、よって稼働時に多量の熱が発生するチップである。この半導体チップ２５は、パッケージ基板２６の上面にフリップチップ接合されている。更に、フリップチップ接合された半導体チップ２５とパッケージ基板２６との間には、接合信頼性を高めるためにアンダーフィルレジン３４が配設されている。
また、パッケージ基板２６の半導体チップ２５が搭載された面には、半導体チップ２５を保護するためリッド２７が配設されている。このリッド２７は熱伝導性の高い金属により形成されており、パッケージ基板２６にはんだ接合されている．このリッド２７の天板部と半導体チップ２５の上面との間には熱接合材３５が配設されており、よって半導体チップ２５とリッド２７は熱的に接続された構成とされている。
パッケージ基板２６の下面（システムボード２３と対向する面）には、はんだボールからなるバンプ２８が配設されている。このパッケージ基板２６は多層基板であり、半導体チップ２５とバンプ２８を電気的に接続するインターポーザとして機能する。
バンプ２８はパッケージ基板２６の下面にマトリックス状に配設されているが、後述するスタンドオフ機構４０の配設位置においては配設されていない。即ち、パッケージ基板２６のスタンドオフ機構４０の配設位置に対応する下面は、パッケージ基板２６の下面は平滑面とされている。
一方、ヒートシンク２４は、半導体チップ２５で発生する熱を放熱するために設けられている。このヒートシンク２４は、バネ３０，ベース３１，シャフト３２，及び固定ナット３３からなる取り付け機構により半導体装置２２に取り付けられる。ベース３１には複数のシャフト３２が立設されており、ヒートシンク２４にはこのシャフト３２が挿通される貫通孔が形成されている。
ヒートシンク２４を半導体装置２２に取り付けるには、ベース３１上に半導体装置２２を載置した上で、シャフト３２にヒートシンク２４を挿通させる。この時、予め半導体装置２２を構成するリッド２７の上面には熱接合材２９を配設しておく。そして、ヒートシンク２４が熱接合材２９を介して半導体装置２２（リッド２７）に当接したら、ヒートシンク２４より上方に延出したシャフト３２にバネ３０を装着すると共にシャフト３２の先端（予めネジ部が形成されている）に固定ナット３３を螺合する。
これにより、ヒートシンク２４はバネ３０によりベース３１に向けて付勢され、これによりヒートシンク２４は熱接合材２９を介して半導体装置２２（リッド２７）に強く接触し、よって半導体チップ２５で発生した熱はリッド２７及び熱接合材２９を介してヒートシンク２４に熱伝導し、ヒートシンク２４において放熱される。
ところで、前記したように近年では半導体チップ２５の発熱量は増加する傾向にあり、これに伴いヒートシンク２４のサイズ拡大や及び材料変更(例えば、アルミニウムから銅への変更)等が行われている。このため、本実施例においてもヒートシンク２４の重量は増大し、またヒートシンク２４を半導体装置２０に確実に固定させるために設けられるバネ３０のバネ力も大きく設定されている。
このため、ヒートシンク２４の重量及びバネ３０の荷重をバンプ２８（はんだボール）により全て受けることは無理であるため、本実施例ではスタンドオフ機構４０を用いることによりシステムボード２３に対しパッケージ基板２６を支持する構成としている。
次に、スタンドオフ機構４０の具体的な構成について説明する。
図４は、図３に示した電子装置２０のシステムボード２３とパッケージ基板２６との接合箇所を拡大して示す図である。同図に示すように、パッケージ基板２６（半導体装置２２）は、システムボード２３に対してスタンドオフ機構４０により支持された構成とされている。そして、このスタンドオフ機構４０によりシステムボード２３とパッケージ基板２６との間には、所定のスタンドオフ（図中、矢印Ｈで示す距離）が形成される。
このように、スタンドオフ機構４０を設けることにより、ヒートシンク２４の重量及びバネ３０の荷重はスタンドオフ機構４０で主に受けられバンプ２８に印加される力を軽減できる。これにより、バンプ２８が変形したり破壊されたりすることを防止でき、よってシステムボード２３とパッケージ基板２６とを確実に電気的に接続することができる。
上記の機能を奏するスタンドオフ機構４０は、スタンドオフ部材（高さ維持部材）４１と、システムボード２３に形成された装着孔４２とにより構成されている。スタンドオフ部材４１は、前記したヒートシンク２４の重量及びバネ３０の荷重を受けることができる材料であれば、特に材質を限定されるものではなく金属（例えば、アルミニウムや銅）、樹脂、セラミック等を用いることができる。
このスタンドオフ部材４１は、スタンドオフ部４３と挿入部４４とを一体的に形成した構成とされている。スタンドオフ部４３は円盤形状を有しており、その高さは前記したスタンドオフＨと銅高さに設定されている。このスタンドオフ部４３の上面に形成された当接面５０は、パッケージ基板２６の下面が当接される面であり、平坦な平滑面とされている。
また、挿入部４４は円柱形状を有しており、スタンドオフ部４３と同軸的に、スタンドオフ部４３の下面から下方に延出するよう形成されている。この挿入部４４の直径Ｄ３は、スタンドオフ部４３の直径Ｄ１及び装着孔４２の直径Ｄ２よりも小さい寸法に設定されている。また、スタンドオフ部４３の直径Ｄ１は、装着孔４２の直径Ｄ２よりも大きく設定されている（Ｄ１＞Ｄ２＞Ｄ３）。
上記構成とされたスタンドオフ部４３は、挿入部４４を装着孔４２に挿入することによりシステムボード２３に装着される。この際、図５に示されるスタンドオフ部材４１のように、挿入部４４の先端部（下端部）にテーパ部４５を形成しておくことにより、スタンドオフ部材４１を装着孔４２に挿入する処理を容易に行うことができる。
また、スタンドオフ部材４１は、円盤形状のスタンドオフ部４３の下面に円柱状の挿入部４４が延出した簡単な構成であるため、図６に示すようなエンボステープ４７に収納して搬送することが可能である。図６（Ａ）はエンボステープ４７の平面図であり、図６（Ｂ）は図６（Ａ）におけるＡ−Ａ線に沿う断面図である。
図６（Ｂ）に示すようにエンボステープ４７には収納凹部４９が形成されており、スタンドオフ部材４１はこの収納凹部４９内に収納することができる。尚、図６（Ｂ）において、左側がスタンドオフ部材４１が収納された状態を示し、右側はスタンドオフ部材４１が収納されていない状態を示している。
通常、エンボステープ４７の上面には、スタンドオフ部材４１の離脱を防止するカバーテープ（図示せず）が貼り付けられる。本実施例に係るスタンドオフ部材４１は、前記のように円盤形状のスタンドオフ部４３の下面に円柱状の挿入部４４が延出した簡単な構成である。このため、スタンドオフ部材４１をエンボステープ４７に収納した後にカバーテープを貼り付けることが可能となり、これによりスタンドオフ部材４１の搬送処理にエンボステープ４７を用いることが可能となった。
エンボステープは、半導体製造工程において電子部品を基板に自動搭載する自動マウンティングに広く用いられている。よって、スタンドオフ部材４１がエンボステープ４７に収納可能な構成であることにより、スタンドオフ部材４１をシステムボード２３の装着孔４２に挿入する処理を自動化することができ、電子装置２０の製造効率を高めることができる。
続いて、図７乃至図９を参照し、上記構成とされたスタンドオフ機構４０を用いた電子装置２０の製造方法について説明する。尚、本実施例に係る電子装置２０の製造方法は、システムボード２３上にスタンドオフ機構４０を用いてパッケージ基板２６を所定のスタンドオフを有するようフリップチップ接合する処理に特徴があり、他の製造方法については従来と同一である。このため、以下の説明ではスタンドオフ機構４０を用いた組立方法についてのみ説明し、その他の工程の説明は省略するものとする。
スタンドオフ機構４０を用いてシステムボード２３上にパッケージ基板２６を配設するには、先ず図７に示すように、スタンドオフ機構４０を構成するスタンドオフ部材４１をシステムボード２３に予め形成されている装着孔４２に装着する。具体的には、スタンドオフ部材４１の挿入部４４を装着孔４２に挿入することによりスタンドオフ部材４１をシステムボード２３に装着する。
この際、挿入部４４は装着孔４２に挿入するのみであり、接着等は行わない。このため、部品点数が増大することはなく、また挿入処理も容易であるため、製造コストを低減することができる。また、前記したように、エンボステープ４７を用いることにより、スタンドオフ部材４１を装着孔４２に挿入する処理を自動化することもでき、この場合には更に製造効率を高めることができる。
更に、スタンドオフ部材４１はシステムボード２３に対して位置決めする必要はない。このため、挿入部４４は装着孔４２に対して遊嵌した状態でもよく、よって装着孔４２の直径Ｄ２と挿入部４４の直径Ｄ３の寸法精度は比較的低くても済む。このため、装着孔４２及び挿入部４４の加工を容易に行うことができ、これによっても製造効率の向上及びコスト低減を図ることができる。
スタンドオフ部材４１がシステムボード２３に装着されると、続いてパッケージ基板２６（半導体装置２２）がシステムボード２３上に載置される。図８は、パッケージ基板２６がシステムボード２３上に載置された状態を示している。
続いて、パッケージ基板２６とシステムボード２３との間にスタンドオフ部材４１が介在した状態でリフロー処理を行い、バンプ２８を溶融することによりパッケージ基板２６をシステムボード２３にフリップチップ接合する。尚、スタンドオフ部材４１は、リフロー処理による熱では変形しない材料が選定されている。
上記のリフロー時においてバンプ２８が溶融すると、半導体装置２２の自重によりパッケージ基板２６はスタンドオフ部材４１の当接面５０に当接する。この当接面５０は前記したように扁平な平滑面であるため、パッケージ基板２６が当接面５０に当接した状態において、パッケージ基板２６は当接面５０（スタンドオフ部４３）上において変位可能な状態となる。
一方、溶融することによりバンプ２８には表面張力が発生し、バンプ２８に対応してシステムボード２３に形成されている電極（図示せず）の中心に自ら移動しようとする作用（セルフアライメントという）が発生する。よって、このセルフアライメント作用によりパッケージ基板２６はシステムボード２３に対して移動し、特に位置決め機構等を設けることなく、システムボード２３とパッケージ基板２６は位置決めされる。即ち、本実施例に係る製造方法を用いることにより、容易かつ高精度にシステムボード２３とパッケージ基板２６との位置決め処理を行うことができる。尚、図９は、リフロー処理が終了した状態を示している。
上記のように本実施例の製造方法によれば、システムボード２３の装着孔４２にスタンドオフ部材４１を挿入し、その上部にパッケージ基板２６を載置した上でリフローすることによりパッケージ基板２６がシステムボード２３にフリップチップ接合される。このため、システムボード２３とパッケージ基板２６のスタンドオフＨを一定に図りつつ、パッケージ基板２６（半導体装置２２）をシステムボード２３に高精度に位置決めされた状態でフリップチップ接合することができる。
また、パッケージ基板２６をシステムボード２３に接合するに際し、従来必要とされたはんだ付け処理が不要となるため、電子装置２０の製造工程の簡単化を図ることができる。また、スタンドオフ部材４１の材料をはんだ付けに適合した材料とする必要がなくなるため、スタンドオフ部材４１の材料を選択する際の自由度を高めることができる。
以上の説明に関し、更に以下の項を開示する。
（付記１）
バンプを有するパッケージ基板を有する半導体装置と、
該半導体装置がフリップチップ接合される実装基板と、
前記パッケージ基板が前記実装基板に対して所定のスタンドオフを有するよう、前記パッケージ基板を前記実装基板上に支持するスタンドオフ機構とを有する電子装置において、
前記スタンドオフ機構は、
前記実装基板に形成された装着孔と、
前記装着孔に挿入される挿入部と、前記スタンドオフに対応した高さを有すると共に前記パッケージ基板に相対変位可能に当接してこれを支持するスタンドオフ部とを有するスタンドオフ部材とを設けてなることを特徴とする電子装置。（１）
（付記２）
付記１記載の電子装置において、
前記スタンドオフ部の前記パッケージ基板と当接する当接面は、扁平な平滑面であることを特徴とする電子装置。（２）
（付記３）
付記１または２記載の電子装置において、
前記装着部の先端部にテーパ面を形成したことを特徴とする電子装置。（３）
（付記４）
付記１乃至３のいずれか１項に記載の電子装置において、
前記半導体装置はＢＧＡタイプであることを特徴とする電子装置。
（付記５）
付記１乃至４のいずれか１項に記載の電子装置において、
前記半導体装置の上部には、該半導体装置を前記実装基板に向け付勢する付勢部材が配設されていることを特徴とする電子装置。
（付記６）
半導体装置を構成するパッケージ基板が実装基板に対して所定のスタンドオフを有するよう、前記パッケージ基板と前記実装基板との間に介装されるスタンドオフ部材であって、
前記実装基板に形成された装着孔に挿入される挿入部と、
前記スタンドオフに対応した高さを有すると共に前記パッケージ基板に相対変位可能に当接してこれを支持するスタンドオフ部とを有することを特徴とするスタンドオフ部材。（４）
（付記７）
付記６記載のスタンドオフ部材において、
前記スタンドオフ部の前記パッケージ基板と当接する当接面は、扁平な平滑面であることを特徴とするスタンドオフ部材。
（付記８）
付記６または７記載のスタンドオフ部材において、
前記装着部の先端部にテーパ面を形成したことを特徴とするスタンドオフ部材。
（付記９）
付記６乃至８のいずれか１項に記載のスタンドオフ部材を用い、半導体装置を実装基板に対し、前記半導体装置のパッケージ基板と前記実装基板とが所定のスタンドオフを有するようフリップチップ接合する電子装置の製造方法において、
前記実装基板に形成されている装着孔に前記スタンドオフ部材を挿入する工程と、
前記スタンドオフ部材の前記スタンドオフ部と対向するよう、前記パッケージ基板を前記実装基板に載置する工程と、
前記パッケージ基板と前記実装基板との間に前記スタンドオフ部材が介在した状態で加熱処理を行い、前記半導体装置を前記実装基板にフリップチップ接合する工程とを有することを特徴とする電子装置の製造方法。（５）
図１は、従来の一例である電子装置の全体構成図である。 図２は、従来の一例である電子装置のスタンドオフ部材の近傍を拡大して示す図である。 図３は、本発明の一実施例である電子装置の全体構成図である。 図４は、本発明の一実施例である電子装置のスタンドオフ機構の近傍を拡大して示す図である。 図５は、本発明の一実施例であるスタンドオフ部材を拡大して示す図である。 図６は、スタンドオフ部材がエンボステープに収納された状態を説明するための図である。 図７は、本発明の一実施例である電子装置の製造方法を説明するための図であり、スタンドオフ部材をシステムボードに装着する工程を説明するための図である。 図８は、本発明の一実施例である電子装置の製造方法を説明するための図であり、パッケージ基板をシステムボードに装着されたスタンドオフ部材上に載置する工程を説明するための図である。 図９は、本発明の一実施例である電子装置の製造方法を説明するための図であり、リフロー処理を実施する工程を説明するための図である。
符号の説明
２０ 電子装置
２２ 半導体装置
２３ システムボード
２４ ヒートシンク
２５ 半導体チップ
２６ パッケージ基板
２８ バンプ
４０ スタンドオフ機構
４１ スタンドオフ部材
４２ 装着孔
４３ スタンドオフ部
４４ 挿入部
４５ テーパ部
４７ エンボステープ
５０ 当接面

Claims (8)

  1. 電極が上面に形成されるとともに、複数の装着孔が形成された実装基板と、
    半導体回路と、前記半導体回路が上面に配置されたパッケージ基板と、加熱されることにより溶融する半田で形成され、前記パッケージ基板の下面に配置されるとともに、前記電極上に載置された後に加熱されて溶融する前記半田の表面張力による前記電極に対する自己整列作用により、前記実装基板に対する前記パッケージ基板が位置決めされる端子部を備えた半導体装置と、
    前記複数の装着孔のいずれかに挿入される挿入部と、前記パッケージ基板が前記実装基板に対して所定の高さを維持するように前記パッケージ基板の周縁部において相対変位可能に当接するとともに、前記パッケージ基板を前記実装基板上に支持する支持部を備えた複数の高さ維持部材を有することを特徴とする電子装置。
  2. 前記電子装置において、
    前記支持部の前記パッケージ基板と当接する当接面は、平滑面で形成されることを特徴とする請求項１記載の電子装置。
  3. 前記電子装置において、
    前記装着孔に挿入される前記挿入部の先端は、円錐台状に形成されることを特徴とする請求項１又は２記載の電子装置。
  4. 前記電子装置はさらに、
    前記半導体装置の上部に配置され、前記半導体回路が発生した熱を放熱する放熱板を有することを特徴とする請求項１乃至３のいずれか１項に記載の電子装置。
  5. 複数の装着孔と上面に形成された電極を有する実装基板と、半導体回路が上面に配置されたパッケージ基板の下面に配置されるとともに、半田で形成されることにより、前記電極上に載置された後に加熱され溶融する前記半田の表面張力による前記電極に対する自己整列作用により、前記実装基板に対する前記パッケージ基板の位置決めを行う端子部を備えた半導体装置を有する電子装置を支持する高さ維持部材群において、
    前記複数の装着孔のいずれかに挿入される挿入部と、前記パッケージ基板が前記実装基板に対して所定の高さを維持するように前記パッケージ基板の周縁部において相対変位可能に当接すると共に、前記パッケージ基板を前記実装基板上に支持する支持部を備えた複数の高さ維持部材を有することを特徴とする高さ維持部材群。
  6. 前記高さ維持部材群において、
    前記支持部の前記パッケージ基板と当接する当接面は、平滑面で形成されることを特徴とする請求項５記載の高さ維持部材群。
  7. 前記高さ維持部材群において、
    前記装着孔に挿入される前記挿入部の先端は、円錐台状に形成されることを特徴とする請求項５又は６記載の高さ維持部材群。
  8. 複数の装着孔と上面に形成された電極を有する実装基板と、半導体回路が上面に配置されたパッケージ基板の下面に配置されるとともに、半田で形成されることにより、前記電極上に載置された後に加熱され溶融する前記半田の表面張力による前記電極に対する自己整列作用により、前記実装基板に対する前記パッケージ基板の位置決めを行う端子部を備えた半導体装置を有する電子装置の製造方法において、
    前記複数の装着孔のいずれかに挿入される挿入部と、前記パッケージ基板が前記実装基板に対して所定の高さを維持するように前記パッケージ基板の周縁部において相対変位可能に当接するとともに、前記パッケージ基板を前記実装基板上に支持する支持部を備えた複数の高さ維持部材を、前記実装基板上に形成された装着孔に挿入するステップと、
    前記高さ維持部材の前記支持部と対向するように、前記パッケージ基板を前記実装基板に載置するステップと、
    前記パッケージ基板と前記実装基板との間に前記高さ維持部材が介在した状態で加熱を行うステップと、
    前記半導体装置を前記実装基板に接合するステップを有することを特徴とする電子装置の製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5252204B2 (ja) * 2006-09-19 2013-07-31 日本電気株式会社 冷却装置
WO2009063570A1 (ja) * 2007-11-16 2009-05-22 Fujitsu Limited 電子装置及び電子装置の製造方法
JP5083088B2 (ja) * 2008-07-23 2012-11-28 富士通株式会社 電子部品ユニットおよび連結機構
US8560104B2 (en) * 2009-10-14 2013-10-15 Stmicroelectronics, Inc. Modular low stress package technology
US8597984B2 (en) 2009-10-14 2013-12-03 Stmicroelectronics, Inc. Modular low stress package technology
US8853843B2 (en) 2009-10-14 2014-10-07 Stmicroelectronics, Inc. Modular low stress package technology
JP6221499B2 (ja) 2013-08-19 2017-11-01 富士通株式会社 電子装置及び電子装置の製造方法
US9282649B2 (en) * 2013-10-08 2016-03-08 Cisco Technology, Inc. Stand-off block
US9466590B1 (en) * 2015-11-13 2016-10-11 International Business Machines Corporation Optimized solder pads for microelectronic components
JP7115032B2 (ja) * 2018-05-24 2022-08-09 富士通株式会社 基板
US11107962B2 (en) * 2018-12-18 2021-08-31 Soulnano Limited UV LED array with power interconnect and heat sink
CN109916368B (zh) * 2019-04-01 2024-02-23 中国船舶重工集团公司第七一九研究所 一种探头展开结构、探头保护装置及检测装置
US11195779B2 (en) * 2019-08-09 2021-12-07 Raytheon Company Electronic module for motherboard
US11482461B2 (en) * 2019-12-31 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method for making the same
JP2021114491A (ja) * 2020-01-16 2021-08-05 株式会社デンソー 電子機器
US20240304473A1 (en) * 2023-03-06 2024-09-12 Intel Corporation Methods and apparatus to place balls for second level interconnects of integrated circuit packages

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0248566A3 (en) 1986-05-30 1990-01-31 AT&T Corp. Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US5136366A (en) * 1990-11-05 1992-08-04 Motorola, Inc. Overmolded semiconductor package with anchoring means
JPH09213743A (ja) * 1996-02-05 1997-08-15 Hitachi Ltd 電子部品およびその製造方法
JPH1013012A (ja) * 1996-06-26 1998-01-16 Ibiden Co Ltd 半導体パッケージ及び半導体装置
US6395991B1 (en) * 1996-07-29 2002-05-28 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
JPH11163044A (ja) 1997-11-25 1999-06-18 Hitachi Ltd プリント配線板および電子部品実装方法
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
US6452113B2 (en) * 1999-07-15 2002-09-17 Incep Technologies, Inc. Apparatus for providing power to a microprocessor with integrated thermal and EMI management
US6304450B1 (en) * 1999-07-15 2001-10-16 Incep Technologies, Inc. Inter-circuit encapsulated packaging
US6460170B1 (en) * 2000-04-29 2002-10-01 Hewlett Packard Company Connection block for interfacing a plurality of printed circuit boards
JP3475944B2 (ja) 2001-07-16 2003-12-10 日本電気株式会社 電子部品の実装構造
US6594151B2 (en) * 2001-12-05 2003-07-15 Intel Corporation Frame support for a printed board assembly
US6941537B2 (en) * 2002-02-07 2005-09-06 Intel Corporation Standoff devices and methods of using same
US20040134680A1 (en) * 2003-01-09 2004-07-15 Xiang Dai Use of perimeter stops to support solder interconnects between integrated circuit assembly components
US7224071B2 (en) * 2003-05-22 2007-05-29 Texas Instruments Incorporated System and method to increase die stand-off height
US6850411B1 (en) * 2003-10-07 2005-02-01 International Business Machines Corporation Method and structure to support heat sink arrangement on chip carrier packages

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