JP4150496B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP4150496B2
JP4150496B2 JP2000401700A JP2000401700A JP4150496B2 JP 4150496 B2 JP4150496 B2 JP 4150496B2 JP 2000401700 A JP2000401700 A JP 2000401700A JP 2000401700 A JP2000401700 A JP 2000401700A JP 4150496 B2 JP4150496 B2 JP 4150496B2
Authority
JP
Japan
Prior art keywords
trenches
semiconductor layer
source electrode
trench
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000401700A
Other languages
Japanese (ja)
Other versions
JP2002203964A (en
Inventor
正樹 白石
光造 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2000401700A priority Critical patent/JP4150496B2/en
Publication of JP2002203964A publication Critical patent/JP2002203964A/en
Application granted granted Critical
Publication of JP4150496B2 publication Critical patent/JP4150496B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、複数のトレンチ内にゲート電極とソース電極とを埋込み、オン抵抗が低く、ゲート容量が小さい半導体装置を得る際に、各トレンチ内に埋込んだソース電極を有効な手段によって露出部に配置された補助ソース電極に導電接続するようにした半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体装置においては、その用途に応じて高耐圧型の半導体装置が要求される。このような高耐圧型の半導体装置を得るには、ドリフト領域を高比抵抗の材料で構成し、かつ、ドリフト領域の厚さを厚くすればよいことが知られている。一方、このような高耐圧型の半導体装置は、動作時にドリフト領域の電圧降下が大きくなるために高いオン抵抗特性を示すようになり、耐圧とオン抵抗の間にはトレードオフの関係がある。特に、電力用ＭＯＳＦＥＴ等のユニポーラ型半導体装置については、シリコンリミットと呼ばれる物理的限界値があり、ある耐圧におけるオン抵抗の最低値が決められていて、それ以上オン抵抗を低減することができないものとされていた。
【０００３】
このような技術的背景の中で、シリコンリミットの１／４以下のオン抵抗を実現することができる電力用ＭＯＳＦＥＴが、米国特許第５，６３７，８９８号明細書によって提案されている。
【０００４】
図１０は、前記明細書によって提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【０００５】
図１０に示すように、この電力用ＭＯＳＦＥＴ１００は、半導体基板１０１と、半導体基板１０１の一面に形成されたドリフト領域１０２と、ドリフト領域１０２の一面に順次形成されたチャネル領域１０３及びソース領域１０４と、ソース領域１０４の表面からソース領域１０４及びチャネル領域１０３を通してドリフト領域１０２内に達するトレンチ１０５と、トレンチ１０５内に埋込み配置された２段構成のゲート電極１０６1 、１０６2 と、ゲート電極１０６1 とトレンチ１０５壁との間に充填される第１絶縁体１０７1 と、ゲート電極１０６2 とトレンチ１０５壁との間に充填される第２絶縁体１０７2 と、半導体基板１０１の他面に形成されたドレイン電極１０８と、ソース領域１０４の露出面に形成されたソース電極１０９とを備えている。なお、図１０に図示の電力用ＭＯＳＦＥＴ１００においては、外部配置のゲート電極の図示は省略されている。
【０００６】
かかる構成の電力用ＭＯＳＦＥＴ１００は、トレンチ１０５内に配置されたゲート電極１０６1 、１０６2 を２段構成のものとし、トレンチ１０５底部側の第２絶縁体１０７2 を厚膜のものにしているので、トレンチ１０５の角部に発生する電界強度が緩和され、それにより、高耐圧特性が得られるとともに、ドリフト領域１０２の不純物濃度が厚さ方向に直線的に変化するように構成したことにより、動作時の低オン抵抗特性が得られるものである。そして、この電力用ＭＯＳＦＥＴ１００は、耐圧６０Ｖの電力用ＭＯＳＦＥＴであるとき、オン抵抗が４０μΩｃｍ2 であって、シリコンリミットの１／４以下のオン抵抗を実現することができるものである。
【０００７】
このように、前記米国特許第５，６３７，８９８号明細書に開示された電力用ＭＯＳＦＥＴ１００は、低いオン抵抗を実現することができるものであるが、その一方で、ゲート電極１０６1 、１０６2 の占有領域が大きくなっているため、ゲートードレイン間の容量が大きくなり、その結果、電力用ＭＯＳＦＥＴ１００を高速応答させることができないという問題を有している。
【０００８】
このような問題点を解決するために、トレンチ内に配置した２段構成のゲート電極を用いる代わりに、トレンチの底面部に厚い絶縁体に覆われたソース電極を埋込み、そのソース電極上にゲート電極を形成することにより、高耐圧特性を維持したまま、低オン抵抗特性を得ることができ、さらに、ゲートードレイン間の容量を低減させることを可能にした電力用ＭＯＳＦＥＴが、米国特許第５，９９８，８３３号明細書によって新たに提案されている。
【０００９】
図１１は、前記明細書によって新たに提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【００１０】
図１１に示すように、この電力用ＭＯＳＦＥＴ１１０は、半導体基板１１１と、半導体基板１１１の一面に形成されたドリフト領域１１２と、ドリフト領域１１２の一面に順次形成されたチャネル領域１１３及びソース領域１１４と、ソース領域１１４の表面からソース領域１１４及びチャネル領域１１３を通してドリフト領域１１２内に達するトレンチ１１５と、トレンチ１１５内に分離して埋込み配置されたソース電極１１６及びゲート電極１１７と、ソース電極１１６とトレンチ１１５壁との間に充填される第１絶縁体１１８と、ゲート電極１１７とトレンチ１１５壁との間に充填される第２絶縁体１１９と、半導体基板１１１の他面に形成されたドレイン電極１２０と、ソース領域１１４の露出面に形成されたソース電極１２１とを備えている。なお、図１１に図示の電力用ＭＯＳＦＥＴ１１０においても、外部配置のゲート電極の図示は省略されている。
【００１１】
このように構成された電力用ＭＯＳＦＥＴ１１０は、トレンチ１１５内の底面部側に厚さが厚い第１絶縁体１１８に充填されたソース電極１１６を埋込み、トレンチ１１５内のソース電極１１６の上側に厚さが薄い第２絶縁体１１９に充填されたゲート電極１１７を形成することにより、高耐圧特性を維持したまま、前記電力用ＭＯＳＦＥＴ１００が呈する特性とほぼ同じ低オン抵抗特性を得ることができ、さらに、ゲートードレイン間の容量を低減させることが可能になるものである。
【００１２】
【発明が解決しようとする課題】
前記米国特許第５，９９８，８３３号明細書に開示されている電力用ＭＯＳＦＥＴ１１０は、低オン抵抗特性を得ることができるとともに、低いゲート容量特性を実現することができるものである。この場合、電力用ＭＯＳＦＥＴ１１０において前記特性を発揮させるためには、トレンチ１１５内に埋込まれたソース電極１１６を外部配置のソース電極１２１に導電接続する必要がある。
【００１３】
ところが、前記米国特許第５，９９８，８３３号明細書に開示されている電力用ＭＯＳＦＥＴ１１０は、トレンチ１１５内に埋込まれているソース電極１１６をどのような接続手段によって外部配置のソース電極１２１に導電接続するかについての技術的開示がなく、現実にこのような電力用ＭＯＳＦＥＴ１１０を製造する場合、どのような接続手段を採用すればよいがか全く不明なものであった。
【００１４】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、トレンチ内に埋め込まれたソース電極と半導体装置表面に設けたソース電極とを好適な接続手段で導電接続することを可能にした半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明による半導体装置は、第１導電型の第１半導体層と、前記第１半導体層と隣接する第１導電型の第２半導体層と、前記第２半導体層と隣接する第２導電型の第３半導体層と、前記第３半導体層と隣接する第１導電型の第４半導体層と、前記第４及び３半導体層を貫き、前記第２半導体層に達する複数のトレンチと、前記トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、前記内部ソース電極の上部側に配置され、絶縁膜で被覆されたゲート電極と、前記第１半導体層と電気的に接続されたドレイン電極と、前記第４半導体層と電気的に接続されたソース電極とを備えた半導体装置において、前記各トレンチ内の内部ソース電極は、前記トレンチ壁に沿って立上る立上り部と、前記立上り部から前記トレンチの外側方向に延伸する延伸部とを備え、前記延伸部が前記内部ソース電極に電気的に接続される第１の手段を有する。
【００１６】
前記第１の手段によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置されたソース電極とを導電接続させるために、各トレンチに配置される内部ソース電極の構成を、内部ソース電極部の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを有するものとし、この延伸部を半導体装置の表面に配置されるソース電極に導電接続するようにしているので、各トレンチ内に埋込み配置された内部ソース電極とソース電極とを前記導電接続手段により、簡易にかつ有効的に導電接続することができる。
【００１７】
また、前記目的を達成させるために、本発明による半導体装置の製造方法は、第１導電型の第１半導体層の一面に第１導電型の第２半導体層を形成する工程、前記第２半導体層にエッチングにより複数のトレンチ及び周辺領域に１つ以上のトレンチを形成する工程、前記複数のトレンチ及び前記１つ以上のトレンチ内を含む前記第２半導体層上に絶縁膜を形成する工程、前記複数のトレンチ及び前記１つ以上のトレンチ内及び前記絶縁膜上に第１導電体を形成する工程、前記第１導電体をエッチングし、前記複数のトレンチ内の底面側部分と前記１つ以上のトレンチ内のトレンチ壁に沿って立上る立上り部及びその立上り部に連なる延伸部とからなる内部ソース電極を形成する工程、前記内部ソース電極上を含む前記第２半導体層上に絶縁膜を形成する工程、前記第２半導体層上に形成された絶縁膜をエッチングし、前記複数のトレンチ上及び前記複数のトレンチの開口部近くの領域の前記絶縁膜を除去する工程、前記絶縁膜を除去した部分に新たに絶縁膜を形成する工程、
前記複数のトレンチ内の開口部近くの領域を含む前記絶縁膜上に第２導電体を形成する工程、前記第２導電体における前記複数のトレンチ間をエッチングし、そこに溝部を形成する工程、前記トレンチ間に形成された溝部を通してイオン注入し、前記複数のトレンチ間の前記第２半導体層上に第２導電型の第３半導体層と第１導電型の第４半導体層との積層部及び前記複数のトレンチの最外周のトレンチと前記１つ以上のトレンチ間の前記第２半導体層上に前記第３半導体層の導電型と同じ導電型の領域をそれぞれ形成する工程、
前記溝部内を含む前記第４半導体層上、前記第２半導体層上に形成した絶縁膜上及び前記第１半導体層の他面に電極材料を形成する工程、前記電極材料をエッチングし、外部ソース電極、ゲート電極、外部補助ソース電極及びドレイン電極をそれぞれ形成する工程とを経て半導体装置が製造される第２の手段を具備する。
【００１８】
前記第２の手段によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置されたソース電極とを導電接続させるために、各トレンチ内に埋込み配置された内部ソース電極を形成する際に、各内部ソース電極の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを形成するようにしたので、別途、各内部ソース電極とソース電極との接続手段を形成する工程を設ける必要がなくなり、工程数を増やすことなく、かつ、簡易な接続手段を用いるだけで、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置されたソース電極とを導電接続することが可能になる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２０】
図１乃至図４は、本発明による第１の実施の形態の半導体装置の要部構成であって、半導体装置としてｎ型電力用ＭＯＳＦＥＴの例を示すものであり、図１（ａ）は電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図、図１（ｂ）は電力用ＭＯＳＦＥＴにおける電極部材を表す上面図、図２（ａ）は図１（ａ）、（ｂ）におけるＡ−Ａ’線部分の断面図、図２（ｂ）は同Ｂ−Ｂ’線部分の断面図、図３（ａ）は同Ｃ−Ｃ’線部分の断面図、図３（ｂ）は同Ｄ−Ｄ’線部分の断面図、図４（ａ）は同Ｅ−Ｅ’線部分の断面図、図４（ｂ）は同Ｆ−Ｆ’線部分の断面図である。
【００２１】
図１（ａ）、（ｂ）乃至図４（ａ）、（ｂ）において、１はｎ型半導体基板、２はｎ型エピタキシャル領域（ドリフト領域）、３はｐ型チャネル領域、４はｎ型ソース領域、５はｐ型領域、６はアクティブ領域２０1 に形成したトレンチ、６Ｓは周辺領域２０2 に形成したトレンチ、７はトレンチ６に埋込まれる内部ソース電極、７1 は立上り部、７2 は延伸部、７Ｓはトレンチ６Ｓに埋込まれる内部ソース電極、８は内部ゲート電極、８1 は内挿部、８2 は外側部、８3 は接続部、９は酸化膜（第１絶縁体）、１０はゲート酸化膜（第２絶縁体）、１１はｎ＋型（高不純物濃度）領域、１２は外部ドレイン電極、１３は外部ソース電極、１３1 は突出部、１３Ａは外部補助ソース電極、１３Ａ1 は連結部、１４は外部ゲート電極、１４1 は連結部、１５はガードリング、１５1 は連結部、１６は多結晶シリコン４層保護ダイオード、１７はゲートパッドである。また、２０は半導体チップ、２０1 はアクティブ領域、２０2 は周辺領域である。
【００２２】
図１（ａ）に示されるように、電極部材を除いた電力用ＭＯＳＦＥＴを構成している半導体チップ２０は、アクティブ領域（図１に記号なし）にストライプ状のトレンチ６が設けられ、各トレンチ６内にそれぞれ内部ソース電極７と内部ゲート電極８とが埋込み配置される。半導体チップ２０の周辺領域（図１に記号なし）は、これらの内部ゲート電極８を相互接続する接続部８3 が設けられ、接続部８3 を囲むように各内部ソース電極７の立上り部７1 を通して相互接続された延伸部７2 が設けられる。接続部８3 は、下部領域にトレンチ６Ｓが設けられ、トレンチ６Ｓの形成位置に対応して内部ソース電極７Ｓが埋込み配置される。半導体チップ２０は、１つの角部にゲートパッド１７が設けられ、ゲートパッド１７の周囲に保護ダイオード１６が設けられている。
【００２３】
また、図１（ｂ）に示されるように、電力用ＭＯＳＦＥＴを構成している電極部材は、例えばアルミニウムからなるもので、アクティブ領域（図１に記号なし）に対応した広い位置を占有するように外部ソース電極１３が設けられ、この外部ソース電極１３の一辺を除く３辺に外部ソース電極１３と所定の間隔を隔てて外部ゲート電極１４が設けられ、外部ゲート電極１４の周辺に外部ゲート電極１４と所定の間隔を隔てて外部補助ソース電極１３Ａが設けられる。外部ゲート電極１４はゲートパッド１７に導電接続されており、外部補助ソース電極１３Ａは外部ソース電極１３の一辺において外部ソース電極１３と導電接続されている。周辺領域（図１に記号なし）の外縁部にはガードリング１５が設けられる。この場合、外部ソース電極１３と外部ゲート電極１４の間の下部領域には接続部８3 が配置されており、外部ゲート電極１４と外部補助ソース電極１３Ａの間の下部領域に内部ソース電極７の延伸部７2 が配置されている。
【００２４】
次に、図２（ａ）に示されるように、電力用ＭＯＳＦＥＴにおけるＡ−Ａ’線部分は、右側がアクティブ領域２０1 で、左側が周辺領域２０2 であり、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００２５】
アクティブ領域２０1 は、ｎ型エピタキシャル層２に形成されたｐ型チャネル領域３と、ｐ型チャネル領域３上に形成されたｎ型ソース領域４とを有し、複数のトレンチ６は、ｎ型ソース領域４とｐ型チャネル領域３とを通してｎ型エピタキシャル層２内にまで達している。各トレンチ６は、内部底面側に酸化膜９により厚く充填された内部ソース電極７が埋込み配置され、内部入口側にゲート酸化膜１０により薄く充填された内部ゲート電極８の内挿部８1 が埋込み配置され、各トレンチ６上の外側に内挿部８1 に連結された外側部８2 が配置される。内部ゲート電極８の外側部８2 及びその周辺の上側は酸化膜９によって被覆され、酸化膜９上に外部ソース電極１３が形成配置される。外部ソース電極１３は、各トレンチ６間にあって、下側に突出した複数の突出部１３1 を備え、これらの突出部１３1 は、酸化膜９及びｎ型ソース領域４を通してｐ型チャネル領域３にまで達している。なお、アクティブ領域２０1 と周辺領域２０2 との境界部分のｎ型エピタキシャル層２にｐ型領域が形成されている。
【００２６】
周辺領域２０2 は、アクティブ領域２０1 に隣接する位置に、ｎ型エピタキシャル層２内に伸び、各トレンチ６と同じ深さのトレンチ６Ｓが形成配置される。トレンチ６Ｓは、内部に酸化膜９により厚く充填され、トレンチ６Ｓの深さにほぼ等しい長さの内部ソース電極７Ｓが埋込み配置される。また、後述するように、各トレンチ６内に配置された内部ソース電極７は、その一部にトレンチ６壁に沿って立上る立上り部７1 と、その立上り部７1 に連結され、ｎ型エピタキシャル層２上に伸びた延伸部７2 とが設けられる。各延伸部７2 は、内部ソース電極７Ｓとともにフィールドプレートを兼ねたもので、周辺領域２０2 において各立上り部７1 を相互接続するとともに、トレンチ６Ｓ内の内部ソース電極７Ｓにも接続される。延伸部７2 上は酸化膜９によって被覆され、酸化膜９上に離間して外部ゲート電極１４と外部補助ソース電極１３とが形成配置される。端縁部のｎ型エピタキシャル層２上にｎ＋型領域１１が形成され、ｎ＋型領域１１上にガードリング１５が形成配置される。外部補助ソース電極１３Ａは、下側に突出した連結部１３Ａ1 を有し、この連結部１３Ａ1 が酸化膜９の開口を通して延伸部７2 に導電接続される。ガードリング１５は、下側に突出した連結部１５1 を有し、この連結部１５1 が酸化膜９の開口を通してｎ＋型領域１１に接続される。なお、図２（ａ）に図示されていないが、外部ゲート電極１４は、接続部８3 を通して内部ゲート電極８に導電接続されている。
【００２７】
ところで、図２（ａ）においては、周辺領域２０2 に１つのトレンチ６Ｓが形成配置されているが、耐圧レベル等に応じてトレンチ６Ｓの数を増やしてもよく、一方、トレンチ６Ｓを形成配置しなくてもよい。そして、トレンチ６Ｓとそれに隣接するアクティブ領域２０1 の最外周のトレンチ６との配置間隔を拡げた場合は、ｐ型領域５とｎ型エピタキシャル層２とのｐｎ接合部における電界が強くなり、アバランシェ降伏する可能性があるため、製造プロセスにおけるばらつき等を考慮し、トレンチ６Ｓとそれに隣接するトレンチ６との配置間隔は、各トレンチ６の相互間隔に対して１．２倍以下にすることが望ましい。
【００２８】
また、延伸部７2 及び内部ソース電極７Ｓによって構成されるフィールドプレートは、周辺領域２０2 における電界の緩和に利用されるもので、ｐ型領域５はトレンチ６Ｓとそれに隣接するトレンチ６との間のゲート酸化膜１０の電界の緩和に利用される。この場合、ｐ型領域５の形成の深さは、ゲート酸化膜１０の深さ方向の充填長と同じかそれよりも深くすれば、ゲート酸化膜１０の電界の緩和を効果的に達成することができる。ガードリング１５は、その周辺の耐圧を高めるのに利用される。
【００２９】
前記構成において、動作時に外部ゲート電極１４に正電圧を印加すると、ｐ型チャネル領域３が反転し、外部ソース電極１３からｎ型ソース領域４、ｎ型エピタキシャル層２、ｎ型半導体基板１を通して外部ドレイン電極１２に電流が流れる。このとき、各内部ソース電極７が立上り部７1 、延伸部７2 、外部補助ソース電極１３Ａを通して外部ソース電極１３に接続されているので、ｎ型エピタキシャル層２の不純物濃度を高くしたとしても、各トレンチ６の底面領域の電界が緩和され、高い耐圧特性を保持したまま、低オン抵抗特性を達成することができる。また、内部ゲート電極８の占有面積が小さくなり、内部ゲート電極８とその下側にある内部ソース電極７との間に厚い酸化膜９が設けられているので、既知のこの種のＭＯＳＦＥＴに比べ、ゲート−ドレイン間の容量を低減することができ、高速応答が可能な電力用ＭＯＳＦＥＴを形成できる。
【００３０】
次に、図２（ｂ）に示されるように、電力用ＭＯＳＦＥＴにおけるＢ−Ｂ’線部分、すなわち１つのトレンチ６に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図２（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００３１】
アクティブ領域２０1 は、トレンチ６の内部底面側に酸化膜９により厚く充填された内部ソース電極７が埋込み配置され、その上のトレンチ６の内部入口側に内部ゲート電極８の内挿部８1 が配置される。内部ゲート電極８は、内挿部８1 に連結された外側部８2 がトレンチ６の外側に設けられ、この外側部８2 上及びその周辺上に酸化膜９が形成され、酸化膜９上に外部ソース電極１３が形成配置される。
【００３２】
周辺領域２０2 は、内部ソース電極７の一部に、トレンチ６壁に沿って立上る立上り部７1 と、立上り部７1 に連結され、フィールドプレートを兼ねている延伸部７2 とが設けられる。延伸部７2 上に酸化膜９を介して外部補助ソース電極１３Ａが形成配置され、外部補助ソース電極１３Ａが連結部１３Ａ1 を通して延伸部７2 に導電接続される。また、延伸部７2 上に酸化膜９を介して外側部８2 に導電接続された接続部８3 が配置され、接続部８3 上に酸化膜９を介して外部ゲート電極１４が形成配置される。外部ゲート電極１４は連結部１４1 を通して接続部８3 に導電接続される。このようにして、各トレンチ６内に埋込み配置された内部ソース電極７は、周辺領域２０2 においてトレンチ６壁に沿って電力用ＭＯＳＦＥＴの表面領域まで引き出され、外部補助ソース電極１３Ａを通してソース電極１３に導電接続される。周辺領域２０2 には、図２（ａ）の構成と同様に、トレンチ６Ｓとｐ型領域５が形成され、トレンチ６Ｓ内に延伸部７2 とともにフィールドプレートを兼ねる内部ソース電極７Ｓが埋込み配置される。
【００３３】
図２（ｂ）に示すような構造にすれば、外部ゲート電極１４に接続された接続部８3 の下部領域において、各内部ソース電極７がトレンチ６壁に沿って電力用ＭＯＳＦＥＴの表面領域にまで引き出され、接続部８3 を通して外部補助ソース電極１３Ａに導電接続されるもので、低オン抵抗特性を有し、かつ、低いゲート−ソース間容量を持った電力用ＭＯＳＦＥＴを得ることができる。
【００３４】
なお、図２に図示されていないが、外部ソース電極１３は、外部補助ソース電極１３Ａとともに多結晶シリコン４層保護ダイオード１６の一端に接続され、外部ゲート電極１４は、多結晶シリコン４層保護ダイオード１６の他端に接続される。
【００３５】
次いで、図３（ａ）に示されるように、電力用ＭＯＳＦＥＴにおけるＣ−Ｃ’線部分、すなわち隣接する２つのトレンチ６間に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図２（ｂ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００３６】
アクティブ領域２０1 は、ｎ型エピタキシャル層２の上側にｐ型チャネル領域３が形成され、隣接するトレンチ６の間にある突出部１３1 が外部ソース電極１３から酸化膜９を通してｐ型チャネル領域３に達し、突出部１３1 とｐ型チャネル領域３が接続されている。
【００３７】
周辺領域２０2 は、内部ソース電極７及びその立上り部７1 が図示されていない点を除けば、図２（ｂ）に図示の構成とほぼ同じで、延伸部７2 上に酸化膜９を介して外部補助ソース電極１３Ａが形成配置され、外部補助ソース電極１３Ａが連結部１３Ａ1 を通して延伸部７2 に導電接続される。延伸部７2 上に酸化膜９を介して接続部８3 が配置され、接続部８3 上に酸化膜９を介して外部ゲート電極１４が形成配置される。外部ゲート電極１４は連結部１４1 を通して接続部８3 に導電接続される。
【００３８】
続いて、図３（ｂ）に示されるように、電力用ＭＯＳＦＥＴにおけるＤ−Ｄ’部分、すなわち隣接する２つのトレンチ６間の一方のトレンチ６に近い箇所に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図３（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００３９】
アクティブ領域２０1 は、ｎ型エピタキシャル層２の上側にｐ型チャネル領域３が形成され、ｐ型チャネル領域３の上側の一部にｎ型ソース領域４が形成される。ｎ型ソース領域４上に酸化膜９を介して外部ソース電極１３が形成配置される。
【００４０】
周辺領域２０2 は、図３（ａ）に図示の周辺領域２０2 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００４１】
次に、図４（ａ）に示されるように、電力用ＭＯＳＦＥＴにおけるＥ−Ｅ’部分、すなわち３つのトレンチ６とゲートパッド１７に沿った部分は、右側がアクティブ領域２０1 で、左側が周辺領域２０2 であって、図３（ｂ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００４２】
アクティブ領域２０1 は、図２（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００４３】
周辺領域２０2 は、ゲートパッド１７の周囲に、ｎ型領域１６ｎ及びｐ型領域１６ｐを交互に配置した多結晶シリコン４層保護ダイオード１６が酸化膜９内に充填配置される。保護ダイオード１６は、一端側が補助外部ソース電極１３Ａに接続され、他端側が外部ゲート電極１４に接続されるもので、この電力用ＭＯＳＦＥＴのソースーゲート間にある一定以上の電圧が印加された場合、保護ダイオード１６が導通し、ゲート酸化膜１０等が高電圧によって破壊するのを未然に防止する役目を果たしている。そして、これ以外の構成は、図２（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、これ以外の構成についての説明は省略する。
【００４４】
次いで、図４（ｂ）に示されるように、電力用ＭＯＳＦＥＴにおけるＦ−Ｆ’部分、すなわち１つのトレンチ６とゲートパッド１７に沿った部分は、右側がアクティブ領域２０1 で、左側が周辺領域２０2 であって、図４（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００４５】
アクティブ領域２０1 は、図２（ｂ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００４６】
また、周辺領域２０2 は、図４（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明も省略する。
【００４７】
以上のように、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図３（ａ）、（ｂ）にそれぞれ図示された電力用ＭＯＳＦＥＴは、次のような特徴を有している。
【００４８】
その第１は、図２（ｂ）及び図４（ｂ）に図示されるように、各トレンチ６内に埋込み配置された内部ソース電極７の一部に立上り部７1 を設け、その立上り部７1 をトレンチ６壁に沿って立上げ、トレンチ６の外部に各立上り部７1 に連結された延伸部７2 を設け、この延伸部７2 を補助外部ソース電極１３Ａに導電接続することにより、外部ソース電極１３に接続している点である。
【００４９】
その第２は、半導体チップ２０の周辺領域２０2 に内部ソース電極７の延伸部７2 を配置し、この延伸部７2 をフィールドプレートに兼用している点である。一般に、フィールドプレートは、外部ゲート電極１４、外部ソース電極１３のいずれに接続しても構わないが、外部補助ソース電極１３Ａと接続していることにより、内部ソース電極７と外部補助ソース電極１３Ａとを接続するための無駄な領域を形成する必要がなくなる。
【００５０】
その第３は、この電力用ＭＯＳＦＥＴの各トレンチ６がストライプ形状に配置されている点である。各トレンチ６をストライプ形状に配置することの利点は、隣接するトレンチ６の間隔が常に一定になるため、耐圧向上やアバランシェ耐量向上のための設計が容易になるとともに、キャリア移動度の高い面を、チャネル面にすることができる等である。それに対して、内部ゲート電極８が長いストライプ形状になるため、内部ゲート電極８によるゲート抵抗が増大することになるが、この実施の形態による電力用ＭＯＳＦＥＴにおいては、ストライプ形状の各内部ゲート電極８の両端をそれぞれ外部ゲート電極１４に接続するようにしていので、ゲート抵抗の増加を抑えることが可能である。
【００５１】
続いて、図５（ａ）、（ｂ）、（ｃ）乃至図８（ａ）、（ｂ）は、本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す工程図であって、その主要部分の構成を示す断面図である。
【００５２】
ここで、図５（ａ）、（ｂ）、（ｃ）乃至図８（ａ）、（ｂ）を用い、この実施の形態による電力用ＭＯＳＦＥＴの製造工程について説明する。
【００５３】
始めに、図５（ａ）に示すように、ｎ型半導体基板１の一面にｎ型エピタキシャル層２を形成する。
【００５４】
次に、図５（ｂ）に示すように、ホトレジスト処理とシリコンエッチング処理によりｎ型エピタキシャル層２の露出面におけるアクティブ領域２０1 に複数のトレンチ６を形成し、同時に、周辺領域２０2 に１つのトレンチ６Ｓを形成し、熱酸化処理とデポジット処理により各トレンチ６、６Ｓの内部を含む露出面に厚い酸化膜９を形成する。
【００５５】
次いで、図５（ｃ）に示すように、各トレンチ６、６Ｓの内部に導電体７Ｍを埋込み、同時に酸化膜９上に導電体７Ｍを被着する。
【００５６】
続いて、図６（ａ）に示すように、導電体７Ｍを異方性エッチング処理し、内部ソース電極７を形成する。この場合、アクティブ領域２０1 の各トレンチ６においては、トレンチ６の底面部に導電体７Ｍの一部が残留して内部ソース電極７になるようにエッチング時間を調整したエッチングを行い、また、周辺領域２０2 においては、トレンチ６Ｓ内の導電体７Ｍが残留して内部ソース電極７Ｓになり、かつ、フィールドプレートとして使用する部分の導電体７Ｍが残留して延伸部７2 になるように一部分のエッチングを行わない。
【００５７】
次に、図６（ｂ）に示すように、各トレンチ６の内部を含む露出面に厚い酸化膜９を形成する。
【００５８】
次いで、図６（ｃ）に示すように、酸化膜９を異方性エッチングする。この場合、アクティブ領域２０1 については、酸化膜９がトレンチ６に残留した内部ソース電極７上に適当な厚さで残留するようにエッチング時間を調整したエッチングを行い、また、周辺領域２０2 においては、酸化膜９を絶縁膜及び半導体チップ２０の端部保護膜として使用するためにエッチングは行わない。
【００５９】
続いて、図７（ａ）に示すように、各トレンチ６内に薄いゲート酸化膜１０を形成する。
【００６０】
次に、図７（ｂ）に示すように、各トレンチ６の内部に導電体８Ｍを埋込み、同時に酸化膜９上に導電体８Ｍを被着する。
【００６１】
次いで、図７（ｃ）に示すように、導電体８Ｍを異方性エッチング処理し、内部ゲート電極８を形成する。この場合、アクティブ領域２０1 においては、各トレンチ６の内部に内挿部８1 が、各トレンチ６の外部に外側部８2 がそれぞれ残留し、かつ、周辺領域２０2 においては、接続部８3 （図示なし）が残留するようにエッチングを行う。
【００６２】
続いて、図８（ａ）に示すように、内部ゲート電極８上を含む露出面に再度厚い酸化膜９を形成する。その後、アクティブ領域２０1 の各トレンチ６間に存在する酸化膜９をエッチングする。次いで、イオン打込みによってｐ型チャネル領域３、ｐ型領域５、ｎ型ソース領域４及びｎ型領域１１を順次形成する。このとき、Ｐ型チャネル領域３及びｐ型領域５は、ｐ型イオンの打込みによって同時形成し、プロセス工程を簡素化している。この後で、外部ソース電極１３、外部補助ソース電極１３Ａ、外部ゲート電極１４及びガードリング１５と、対応する内部電極部分とをそれぞれ接続するために、酸化膜９のエッチングを行って結合穴を形成する。さらに、アクティブ領域２０1 においては、ｐ型チャネル領域３と外部ソース電極１３とを接続するために、シリコンエッチングを行い、酸化膜９表面からｎ型ソース領域４を通してＰ型チャネル領域３に到る深いエッチング溝９1 を形成する。なお、場合によっては、ｐ型チャネル領域３と外部ソース電極１３をオーミックコンタクトさせるため、シリコンエッチングをした後でｐ型イオンの打込みを行ってもよい。
【００６３】
次に、図８（ｂ）で示すように、エッチング溝９1 内及び各結合穴内を含む露出面及びｎ型半導体基板１の露出面にアルミニウム（電極材料）を形成する。この後、アルミニウムをエッチングし、外部ソース電極１３、外部補助ソース電極１３Ａ、外部ゲート電極１４及びガードリング１５、ドレイン電極１２をそれぞれ形成して電力用ＭＯＳＦＥＴが製造される。
【００６４】
このような製造方法によれば、各内部ソース電極７と外部補助ソース電極１３Ａとを導電接続させるため、各トレンチ６内に埋込み配置された内部ソース電極７を形成する際に、各内部ソース電極７の一部に、トレンチ６の壁面に沿って立上がる立上り部７1 と、立上り部７1 に連なり、トレンチ６の外部方向に延伸する延伸部７2 とを形成しているので、別途、各内部ソース電極７と外部補助ソース電極１３Ａとの接続手段の形成工程を設ける必要がなく、工程数を増やさず、かつ、簡易な手段を用いるだけで、各トレンチ６内に埋込み配置された内部ソース電極７と外部補助ソース電極１３Ａとの導電接続が可能になる。
【００６５】
続く、図９（ａ）、（ｂ）は、本発明による電力用ＭＯＳＦＥＴの第２の実施の形態を示すもので、図９（ａ）は図１（ａ）と同様に電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図であり、図９（ｂ）は図９（ａ）のＧ−Ｇ’線に沿った部分の断面図である。
【００６６】
図９（ａ）に示されるように、第２の実施の形態の電力用ＭＯＳＦＥＴは、トレンチ６の配置形状がメッシュ状になっており、各トレンチ６内には、底面側に内部ソース電極７が、入口側に内部ゲート電極８がそれぞれ埋込み配置されているもので、第２の実施の形態の電力用ＭＯＳＦＥＴにおける各トレンチ６の配置形状以外の構成部分は、第１の実施の形態の電力用ＭＯＳＦＥＴの構成と同じである。このため、第２の実施の形態の電力用ＭＯＳＦＥＴの構成については、これ以上の説明を行わない。なお、第２の実施の形態の電力用ＭＯＳＦＥＴにおいて、メッシュ状に配置された各トレンチ６の開口形状は、規則的な形状を有するものであれば、図９（ａ）に示されるような四角形状のものでも、円形状のものでも、六角形状ものであってもよい。
【００６７】
また、図９（ｂ）に示されるように、第２の実施の形態の電力用ＭＯＳＦＥＴにおけるＧ−Ｇ’線部分、すなわち１つのトレンチ６列に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図２（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００６８】
アクティブ領域２０1 は、図２（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００６９】
また、周辺領域２０2 は、図２（ｂ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明も省略する。
【００７０】
この第２の実施の形態の電力用ＭＯＳＦＥＴによれば、各トレンチ６をメッシュ形状に配置することにより、セル部分の集積度が向上し、オン抵抗をより低減させることが可能になる。
【００７１】
次いで、図１２は、本発明による電力用ＭＯＳＦＥＴをＤＣ−ＤＣコンバータに用いた際の回路図である。
【００７２】
図１２において、２１はハイサイド用電力用ＭＯＳＦＥＴ、２２はローサイド用電力用ＭＯＳＦＥＴ、２３は制御ＩＣ、２４、２５はダイオード、２６はツェナダイオード、２７はインダクタ、２８は容量である。
【００７３】
そして、ハイサイド用電力用ＭＯＳＦＥＴ２１とローサイド用電力用ＭＯＳＦＥＴ２２は、直列接続され、その両端に入力直流電圧Ｖｉｎが印加される。ハイサイド用電力用ＭＯＳＦＥＴ２１にダイオード２４が並列接続され、ローサイド用電力用ＭＯＳＦＥＴ２２にダイオード２５及びツェナダイオード２６が並列接続される。ハイサイド用電力用ＭＯＳＦＥＴ２１のゲートとローサイド用電力用ＭＯＳＦＥＴ２２のゲート間に制御ＩＣ２３が接続される。ハイサイド用電力用ＭＯＳＦＥＴ２１とローサイド用電力用ＭＯＳＦＥＴ２２の接続点にインダクタ２７の一端が接続され、インダクタ２７の他端と接地点間から出力直流電圧Ｖｏｕｔが取り出される。
【００７４】
一般に、ＤＣ−ＤＣコンバータの同期整流用に用いられる電力用ＭＯＳＦＥＴは、コンバータを高効率化するため、低オン抵抗特性及び低ゲート容量特性を有する電力用ＭＯＳＦＥＴが必要である。
【００７５】
特に、ローサイド用電力用ＭＯＳＦＴ２２は、主として低オン抵抗特性であることが高効率化のために必要であり、ハイサイド用電力用ＭＯＳＦＥＴ２１は、低オン抵抗特性であるとともに、低ゲート容量特性を有することが高効率化のためには必要である。
【００７６】
本発明による電力用ＭＯＳＦＥＴは、低オン抵抗特性及び低ゲート容量特性を実現することができるので、ＤＣ−ＤＣコンバータのローサイド用、ハイサイド用のいずれの電力用ＭＯＳＦＥＴに適用しても有効である。特に、低ゲート容量特性を有しているため、ハイサイド用に使用した場合、電源装置の効率の向上を期待することができる。
【００７７】
なお、前記各実施の形態においては、半導体装置が電力用ＭＯＳＦＥＴである場合を例に挙げて説明したが、本発明による半導体装置は電力用ＭＯＳＦＥＴに限られるものではなく、電力用ＭＯＳＦＥＴに類似した他の半導体装置にも同様に適用することが可能である。
【００７８】
【発明の効果】
以上のように、本発明の半導体装置によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチに配置される内部ソース電極の構成を、内部ソース電極部の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを有するものとし、この延伸部を半導体装置の表面に配置される外部補助ソース電極に導電接続するようにしているので、各トレンチ内に埋込み配置された内部ソース電極と外部補助ソース電極とを前記導電接続手段により、簡易にかつ有効的に導電接続することができるという効果がある。
【００７９】
また、本発明の半導体装置の製造方法によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチ内に埋込み配置された内部ソース電極を形成する際に、各内部ソース電極の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを形成するようにしたので、別途、各内部ソース電極と外部補助ソース電極との接続手段を形成する工程を設ける必要がなくなり、工程数を増やすことなく、かつ、簡易な接続手段を用いるだけで、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極（外部補助ソース電極）とを導電接続することが可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態の半導体装置の要部構成であって、電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図及び電力用ＭＯＳＦＥＴにおける電極部材を表す上面図である。
【図２】図１（ａ）、（ｂ）における第１の実施の形態の電力用ＭＯＳＦＥＴのＡ−Ａ’線部分、Ｂ−Ｂ’線部分の各断面図である。
【図３】図１（ａ）、（ｂ）における第１の実施の形態の電力用ＭＯＳＦＥＴのＣ−Ｃ’線部分、Ｄ−Ｄ’線部分の各断面図である。
【図４】図１（ａ）、（ｂ）における第１の実施の形態の電力用ＭＯＳＦＥＴのＥ−Ｅ’線部分、Ｆ−Ｆ’線部分の各断面図である。
【図５】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す最初の３つの工程図であって、その主要部分の構成を示す断面図である。
【図６】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す次の３つの工程図であって、その主要部分の構成を示す断面図である。
【図７】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す次の３つの工程図であって、その主要部分の構成を示す断面図である。
【図８】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す最後の２つの工程図であって、その主要部分の構成を示す断面図である。
【図９】本発明による電力用ＭＯＳＦＥＴの第２の実施の形態を示すもので、電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図及びそのＧ−Ｇ’線部分の断面図である。
【図１０】米国特許第５，９９８，８３３号明細書によって提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【図１１】米国特許第５，９９８，８３３号明細書によって新たに提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【図１２】本発明による電力用ＭＯＳＦＥＴをＤＣ−ＤＣコンバータに用いた際の回路図である。
【符号の説明】
１ ｎ型半導体基板
２ ｎ型エピタキシャル領域（ドリフト領域）
３ ｐ型チャネル領域
４ ｎ型ソース領域
５ ｐ型領域
６ アクティブ領域に形成したトレンチ内部ソース電極
６Ｓ 周辺領域に形成したトレンチ
７ トレンチ６に埋込まれる内部ソース電極
７1 立上り部
７2 延伸部
７Ｓ トレンチ６Ｓに埋込まれる内部ソース電極
８ 内部ゲート電極
８1 内挿部
８2 外側部
８3 接続部
９ 酸化膜（第１絶縁体）
１０ ゲート酸化膜（第２絶縁体）
１１ ｎ＋型（高不純物濃度）領域
１２ 外部ドレイン電極
１３ 外部ソース電極
１３1 突出部
１３Ａ 外部補助ソース電極
１３Ａ1 連結部
１４ 外部ゲート電極
１４1 連結部
１５ ガードリング
１５1 連結部
１６ 多結晶シリコン４層保護ダイオード
１７ ゲートパッド
２０ 半導体チップ
２０1 アクティブ領域
２０2 周辺領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to embedding a gate electrode and a source electrode in a plurality of trenches to obtain a semiconductor device having a low on-resistance and a small gate capacitance. The present invention relates to a semiconductor device and a method for manufacturing the same, in which the inserted source electrode is conductively connected to an auxiliary source electrode disposed in an exposed portion by effective means.
[0002]
[Prior art]
Generally, in a semiconductor device, a high breakdown voltage type semiconductor device is required according to its application. In order to obtain such a high breakdown voltage type semiconductor device, it is known that the drift region is made of a material having a high specific resistance and the thickness of the drift region is increased. On the other hand, such a high breakdown voltage type semiconductor device exhibits a high on-resistance characteristic due to a large voltage drop in the drift region during operation, and there is a trade-off relationship between the breakdown voltage and the on-resistance. In particular, for unipolar semiconductor devices such as power MOSFETs, there is a physical limit value called silicon limit, and the minimum value of on-resistance at a certain withstand voltage is determined, and the on-resistance cannot be further reduced. It was said.
[0003]
In such a technical background, US Pat. No. 5,637,898 proposes a power MOSFET capable of realizing an on-resistance less than 1/4 of the silicon limit.
[0004]
FIG. 10 is a cross-sectional view showing the configuration of the main part of the power MOSFET proposed by the above specification.
[0005]
As shown in FIG. 10, this power MOSFET 100 includes a semiconductor substrate 101, a drift region 102 formed on one surface of the semiconductor substrate 101, a channel region 103 and a source region 104 sequentially formed on one surface of the drift region 102. Trench 105 reaching the drift region 102 from the surface of the source region 104 through the source region 104 and the channel region 103, two-stage gate electrodes 106 1 , 106 2 embedded in the trench 105, and the gate electrode 106 1 and the first insulator 107 1 is filled between the trench 105 walls, a second insulator 107 2 filled between the gate electrode 106 2 and the trench 105 walls, formed on the other surface of the semiconductor substrate 101 Drain electrode 108 and a source electrode 109 formed on the exposed surface of the source region 104. It is. In the power MOSFET 100 shown in FIG. 10, the externally arranged gate electrode is not shown.
[0006]
In the power MOSFET 100 having such a configuration, the gate electrodes 106 1 and 106 2 disposed in the trench 105 have a two-stage configuration, and the second insulator 107 2 on the bottom side of the trench 105 has a thick film. Since the electric field strength generated at the corner of the trench 105 is relaxed, thereby providing high breakdown voltage characteristics, the impurity concentration of the drift region 102 is configured to change linearly in the thickness direction. Time low on-resistance characteristics. When the power MOSFET 100 is a power MOSFET having a withstand voltage of 60 V, the on-resistance is 40 μΩcm 2 and can realize an on-resistance less than ¼ of the silicon limit.
[0007]
As described above, the power MOSFET 100 disclosed in the above-mentioned US Pat. No. 5,637,898 can realize a low on-resistance, but on the other hand, the gate electrodes 106 1 and 106 2. As a result, the gate-drain capacitance increases, and as a result, the power MOSFET 100 cannot respond at high speed.
[0008]
To solve this problem, instead of using a two-stage gate electrode arranged in the trench, a source electrode covered with a thick insulator is embedded in the bottom of the trench, and the gate is placed on the source electrode. By forming an electrode, a power MOSFET that can obtain a low on-resistance characteristic while maintaining a high withstand voltage characteristic and that can reduce the capacitance between the gate and the drain is disclosed in US Pat. , 998,833, which is newly proposed.
[0009]
FIG. 11 is a cross-sectional view showing a main configuration of a power MOSFET newly proposed by the above specification.
[0010]
As shown in FIG. 11, the power MOSFET 110 includes a semiconductor substrate 111, a drift region 112 formed on one surface of the semiconductor substrate 111, a channel region 113 and a source region 114 sequentially formed on one surface of the drift region 112. Trench 115 reaching the drift region 112 from the surface of the source region 114 through the source region 114 and the channel region 113, the source electrode 116 and the gate electrode 117 separately embedded in the trench 115, the source electrode 116 and the trench 115, a first insulator 118 filled between the walls, a second insulator 119 filled between the gate electrode 117 and the trench 115 wall, and a drain electrode 120 formed on the other surface of the semiconductor substrate 111. And a source electrode 121 formed on the exposed surface of the source region 114. Eteiru. In the power MOSFET 110 shown in FIG. 11, the externally arranged gate electrode is not shown.
[0011]
In the power MOSFET 110 configured as described above, the source electrode 116 filled with the thick first insulator 118 is embedded on the bottom surface side in the trench 115, and the thickness is above the source electrode 116 in the trench 115. By forming the gate electrode 117 filled with the thin second insulator 119, it is possible to obtain a low on-resistance characteristic substantially the same as the characteristic exhibited by the power MOSFET 100 while maintaining a high breakdown voltage characteristic. The capacitance between the gate and the drain can be reduced.
[0012]
[Problems to be solved by the invention]
The power MOSFET 110 disclosed in the US Pat. No. 5,998,833 can achieve low on-resistance characteristics and low gate capacitance characteristics. In this case, in order for the power MOSFET 110 to exhibit the above characteristics, the source electrode 116 embedded in the trench 115 needs to be conductively connected to the externally arranged source electrode 121.
[0013]
However, the power MOSFET 110 disclosed in the above-mentioned US Pat. No. 5,998,833 uses the source electrode 116 embedded in the trench 115 as an externally arranged source electrode 121 by any connection means. There is no technical disclosure about conductive connection, and it is completely unclear what kind of connection means should be adopted when actually manufacturing such a power MOSFET 110.
[0014]
The present invention has been made in view of such a technical background, and an object thereof is to conductively connect a source electrode embedded in a trench and a source electrode provided on the surface of a semiconductor device by a suitable connection means. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to the present invention includes a first conductive type first semiconductor layer, a first conductive type second semiconductor layer adjacent to the first semiconductor layer, and the second semiconductor layer. A second conductive type third semiconductor layer adjacent to the third semiconductor layer, a first conductive type fourth semiconductor layer adjacent to the third semiconductor layer, and the fourth and third semiconductor layers to reach the second semiconductor layer. A plurality of trenches; an internal source electrode disposed on a bottom surface side of the trench and covered with an insulating film; a gate electrode disposed on an upper side of the internal source electrode and covered with an insulating film; In the semiconductor device including a drain electrode electrically connected to the semiconductor layer and a source electrode electrically connected to the fourth semiconductor layer, the internal source electrode in each trench extends along the trench wall. A rising portion that rises and the rise And a stretching unit for stretching outward of said trench from parts, having first means for the extending portion is electrically connected to the internal source electrode.
[0016]
According to the first means, the configuration of the internal source electrode disposed in each trench in order to conductively connect the internal source electrode embedded in each trench and the source electrode disposed on the surface of the semiconductor device. In a part of the internal source electrode part, and a rising part that rises along the side wall surface of the trench, and an extending part that extends to the outside of the trench and extends to the rising part. Since the conductive connection is made to the source electrode disposed on the surface of the semiconductor device, the internal source electrode and the source electrode embedded in each trench are simply and effectively conductively connected by the conductive connection means. can do.
[0017]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention, the step of forming a second semiconductor layer of a first conductivity type on one surface of a first conductivity type first semiconductor layer of the second semiconductor Forming a plurality of trenches in the layer by etching and one or more trenches in a peripheral region, forming an insulating film on the second semiconductor layer including the plurality of trenches and the one or more trenches, Forming a first conductor in the plurality of trenches and in the one or more trenches and on the insulating film; etching the first conductor; and a bottom side portion in the plurality of trenches and the one or more trenches Forming an internal source electrode comprising a rising portion rising along a trench wall in the trench and an extending portion connected to the rising portion; an insulating film on the second semiconductor layer including on the internal source electrode Forming said second insulating film formed on the semiconductor layer by etching, removing the insulating film of said plurality of trenches and on the opening near the area of the plurality of trenches, removing the insulating film Forming a new insulating film on the formed part,
Step the step of forming a second conductor on the insulating film, which is etched between the plurality of trenches in the second conductor to form a groove therein which includes an opening near the area in the plurality of trenches, Ion implantation is performed through a groove formed between the trenches, and a stacked portion of a second conductive type third semiconductor layer and a first conductive type fourth semiconductor layer is formed on the second semiconductor layer between the plurality of trenches, and Forming a region of the same conductivity type as that of the third semiconductor layer on the second semiconductor layer between the outermost trench of the plurality of trenches and the one or more trenches,
Forming an electrode material on the fourth semiconductor layer including the inside of the groove, on the insulating film formed on the second semiconductor layer, and on the other surface of the first semiconductor layer; etching the electrode material; And a second means for manufacturing a semiconductor device through a step of forming an electrode, a gate electrode, an external auxiliary source electrode, and a drain electrode, respectively.
[0018]
According to the second means, the internal source electrode embedded in each trench is electrically connected to the internal source electrode embedded in each trench and the source electrode disposed on the surface of the semiconductor device. Are formed in a part of each internal source electrode, a rising portion rising along the side wall surface of the trench, and an extending portion extending to the external direction of the trench. Therefore, there is no need to separately provide a process for forming a connection means between each internal source electrode and the source electrode , and it is embedded in each trench without increasing the number of processes and using a simple connection means. The internal source electrode thus formed and the source electrode disposed on the surface of the semiconductor device can be conductively connected.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0020]
FIG. 1 to FIG. 4 show the configuration of the main part of the semiconductor device according to the first embodiment of the present invention, showing an example of an n-type power MOSFET as the semiconductor device. FIG. FIG. 1B is a top view showing an electrode member in the power MOSFET, and FIG. 2A is an AA ′ line in FIGS. 1A and 1B. 2B is a sectional view taken along the line BB ′, FIG. 3A is a sectional view taken along the line CC ′, and FIG. 3B is a sectional view taken along the line DD ′. 4A is a cross-sectional view of the EE ′ line portion, and FIG. 4B is a cross-sectional view of the FF ′ line portion.
[0021]
In FIGS. 1A and 1B to FIGS. 4A and 4B, 1 is an n-type semiconductor substrate, 2 is an n-type epitaxial region (drift region), 3 is a p-type channel region, and 4 is an n-type. source region, the p-type region 5, the trenches formed in the active region 20 1 6, trench 6S is formed in the peripheral region 20 2, 7 internal source electrode is embedded in the trench 6, 7 1 rising portion, 7 2 is an extension portion, 7S is an internal source electrode embedded in the trench 6S, 8 is an internal gate electrode, 8 1 is an insertion portion, 8 2 is an outer portion, 8 3 is a connection portion, and 9 is an oxide film (first insulation) body), the gate oxide film 10 (second insulator), the n + -type (high impurity concentration) regions 11, 12 outside the drain electrode, 13 an external source electrode, 13 1 projecting portion, 13A is an external auxiliary source electrode , 13A 1 connecting portion, 14 an external gate electrode, 14 1 connecting portion 15 guard ring 15 1 connecting portion, 16 a polysilicon four-layer protective diode, 17 denotes a gate pad. Further, 20 is a semiconductor chip, 20 1 active region, 20 2 is the peripheral region.
[0022]
As shown in FIG. 1A, a semiconductor chip 20 constituting a power MOSFET excluding electrode members is provided with a stripe-shaped trench 6 in an active region (no symbol in FIG. 1). An internal source electrode 7 and an internal gate electrode 8 are embedded in 6. The peripheral region of the semiconductor chip 20 (no symbol in FIG. 1) is connected portion 8 3 is provided for these interconnections internal gate electrode 8, the rising portion 7 of each internal source electrode 7 so as to surround the connecting portion 8 3 1 interconnected extended portion 7 2 is provided through. Connection 8 3, trench 6S is provided in the lower region, the internal source electrode 7S is buried disposed corresponding to the forming position of the trench 6S. In the semiconductor chip 20, a gate pad 17 is provided at one corner, and a protection diode 16 is provided around the gate pad 17.
[0023]
Further, as shown in FIG. 1B, the electrode member constituting the power MOSFET is made of, for example, aluminum, and occupies a wide position corresponding to the active region (no symbol in FIG. 1). The external source electrode 13 is provided, and the external gate electrode 14 is provided on the three sides excluding one side of the external source electrode 13 with a predetermined distance from the external source electrode 13, and the external gate electrode 14 is provided around the external gate electrode 14. An external auxiliary source electrode 13 </ b> A is provided at a predetermined interval from 14. The external gate electrode 14 is conductively connected to the gate pad 17, and the external auxiliary source electrode 13 A is conductively connected to the external source electrode 13 on one side of the external source electrode 13. A guard ring 15 is provided at the outer edge of the peripheral area (not shown in FIG. 1). In this case, the lower region between the external source electrode 13 and the external gate electrode 14 are disposed connection 8 3, the internal source electrode 7 in the lower region between the external gate electrode 14 and the external auxiliary source electrode 13A stretching section 7 2 are arranged.
[0024]
Next, as shown in FIG. 2 (a), A-A ' line portion in the power MOSFET is right in the active region 20 1, the left side is a peripheral region 20 2, and n-type semiconductor substrate 1, It has an external drain electrode 12 formed on one surface and an n-type epitaxial layer 2 formed on the other surface.
[0025]
Active region 20 1 includes a p-type channel region 3 formed in the n-type epitaxial layer 2, and a p-type channel region 3 n-type source region 4 formed on a plurality of trenches 6, n-type It reaches the n-type epitaxial layer 2 through the source region 4 and the p-type channel region 3. Each trench 6, the internal source electrode 7 filling thicker oxide film 9 on the inner bottom surface side is embedded disposed, the inner insertion portion 8 of the internal inlet-side internal gate electrode 8 filled thinned by a gate oxide film 10 is buried arranged, linked outer portion 82 is disposed on the inner insertion portion 81 on the outside of the respective trenches 6. The outer portion 82 and upper periphery thereof inside the gate electrode 8 is covered by the oxide film 9, an external source electrodes 13 are formed and arranged on the oxide film 9. The external source electrode 13 is provided between the trenches 6 and includes a plurality of protrusions 13 1 protruding downward. These protrusions 13 1 are formed in the p-type channel region 3 through the oxide film 9 and the n-type source region 4. Has reached. A p-type region is formed in n-type epitaxial layer 2 at the boundary between active region 20 1 and peripheral region 20 2 .
[0026]
Peripheral region 20 2 is in a position adjacent to the active region 20 1, extending in the n-type epitaxial layer 2, the trench 6S the same depth as the trenches 6 are formed and arranged. The trench 6S is filled thickly with the oxide film 9, and an internal source electrode 7S having a length substantially equal to the depth of the trench 6S is embedded. Further, as will be described later, the internal source electrode 7 disposed in each trench 6 is connected to the rising portion 7 1 rising along the wall of the trench 6 and a rising portion 7 1 , and is n-type. the extending portion 7 2 is provided extending over the epitaxial layer 2. Each extension part 7 2, in which also serves as a field plate with an internal source electrode 7S, each rising portion 71 in the peripheral region 20 2 with interconnecting is also connected to the internal source electrode 7S in the trench 6S. On stretching section 7 2 is covered with the oxide film 9, and the external gate electrode 14 and the external auxiliary source electrode 13 spaced on the oxide film 9 is formed and arranged. An n + type region 11 is formed on the n type epitaxial layer 2 at the edge, and a guard ring 15 is formed and disposed on the n + type region 11. External auxiliary source electrode 13A has a connecting portion 13A 1 which protrudes downward, the connecting portions 13A 1 is conductively connected to the extension part 7 2 through the opening of the oxide film 9. The guard ring 15 has a connecting portion 15 1 which protrudes downward, the connecting portion 15 1 is connected to the n + -type region 11 through openings in the oxide film 9. Although not shown in FIG. 2 (a), the external gate electrode 14 is conductively connected to the internal gate electrode 8 through the connecting section 8 3.
[0027]
Incidentally, in FIG. 2 (a), but one trench 6S in the peripheral region 20 2 are formed and arranged, may increase the number of trenches 6S according to the breakdown voltage level, etc., whereas, formed and arranged trenches 6S You don't have to. When it expand the arrangement interval between the trenches 6 outermost of the active region 20 1 adjacent thereto and the trench 6S, electric field becomes stronger at the pn junction between the p-type region 5 and the n-type epitaxial layer 2, an avalanche Since there is a possibility of breakdown, the arrangement interval between the trench 6S and the adjacent trench 6 is preferably 1.2 times or less with respect to the mutual interval between the trenches 6 in consideration of variations in the manufacturing process. .
[0028]
The field plate constituted by the extending portion 7 2 and the internal source electrode 7S is used for relaxing the electric field in the peripheral region 20 2 , and the p-type region 5 is located between the trench 6S and the trench 6 adjacent thereto. This is used to relax the electric field of the gate oxide film 10. In this case, if the depth of formation of the p-type region 5 is the same as or deeper than the filling length in the depth direction of the gate oxide film 10, the electric field relaxation of the gate oxide film 10 can be effectively achieved. Can do. The guard ring 15 is used to increase the breakdown voltage around the guard ring 15.
[0029]
In the above configuration, when a positive voltage is applied to the external gate electrode 14 during operation, the p-type channel region 3 is inverted, and the external source electrode 13 passes through the n-type source region 4, the n-type epitaxial layer 2, and the n-type semiconductor substrate 1 to the outside. A current flows through the drain electrode 12. At this time, since each internal source electrode 7 is connected to the external source electrode 13 through the rising portion 7 1 , the extending portion 7 2 , and the external auxiliary source electrode 13A, even if the impurity concentration of the n-type epitaxial layer 2 is increased, The electric field in the bottom region of each trench 6 is relaxed, and low on-resistance characteristics can be achieved while maintaining high breakdown voltage characteristics. Further, the area occupied by the internal gate electrode 8 is reduced, and a thick oxide film 9 is provided between the internal gate electrode 8 and the internal source electrode 7 below the internal gate electrode 8, so that it is smaller than a known MOSFET of this type. Thus, the gate-drain capacitance can be reduced, and a power MOSFET capable of high-speed response can be formed.
[0030]
Next, as shown in FIG. 2 (b), B-B ' line portion in the power MOSFET, i.e. the portion along one trench 6 is left in the active region 20 1 and the right side peripheral areas 20 2 As in the configuration of FIG. 2A, the semiconductor device includes an n-type semiconductor substrate 1, an external drain electrode 12 formed on one surface, and an n-type epitaxial layer 2 formed on the other surface. Yes.
[0031]
In the active region 20 1 , an internal source electrode 7 filled with a thick oxide film 9 is embedded on the inner bottom surface side of the trench 6, and the insertion portion 8 1 of the internal gate electrode 8 is disposed on the inner entrance side of the trench 6 thereon. Is placed. The internal gate electrode 8 has an outer portion 8 2 connected to the insertion portion 8 1 provided outside the trench 6, and an oxide film 9 is formed on the outer portion 8 2 and its periphery. The external source electrode 13 is formed and arranged on the substrate.
[0032]
Peripheral region 20 2, the part of the internal source electrode 7, and the rising portion 71 which rises along the trench 6 walls, connected to the rising portion 71, the extending portion 7 2 provided that also serves as a field plate It is done. External auxiliary source electrode 13A through the oxide film 9 on the extended portion 7 2 is formed and arranged, is conductively connected to the external auxiliary source electrode 13A are in the extension portion 7 2 through connecting portions 13A 1. Further, electrically connected to the connection 8 3 is disposed through the oxide film 9 on the extended section 7 2 to the outer portion 82, the external gate electrode 14 is formed and arranged through the oxide film 9 on the connecting portions 8 3 Is done. The external gate electrode 14 is conductively connected to the connection portion 8 3 through the connecting portion 14 1 . In this way, the internal source electrode 7 buried disposed in each trench 6, in the peripheral region 20 2 along the trench 6 wall drawn to the surface area of the power MOSFET, the source electrode 13 through an external auxiliary source electrode 13A Conductive connection is made. The peripheral region 20 2, similar to the configuration of FIG. 2 (a), formed trench 6S and p-type region 5, the internal source electrode 7S which also serves as a field plate with extended section 7 2 in the trench 6S is buried arranged The
[0033]
If the structure shown in FIG. 2 (b), in the lower region of the connecting part 8 3 connected to the external gate electrode 14, the surface area of each internal source electrode 7 MOSFET power along the trench 6 wall drawn to, intended to be conductively connected to the external auxiliary source electrode 13A through the connecting portions 8 3, it has a low on-resistance characteristics, and low gate - can be obtained MOSFET power having a source capacitance.
[0034]
Although not shown in FIG. 2, the external source electrode 13 is connected to one end of the polycrystalline silicon four-layer protection diode 16 together with the external auxiliary source electrode 13A, and the external gate electrode 14 is a polycrystalline silicon four-layer protection diode. 16 is connected to the other end.
[0035]
Then, as shown in FIG. 3 (a), C-C ' line portion in the power MOSFET, namely portion along between two adjacent trenches 6 are left in the active region 20 1, the right peripheral region 2 , and has an n-type semiconductor substrate 1, an external drain electrode 12 formed on one surface thereof, and an n-type epitaxial layer 2 formed on the other surface, as in the configuration of FIG. is doing.
[0036]
In the active region 20 1 , the p-type channel region 3 is formed on the upper side of the n-type epitaxial layer 2, and the protruding portion 13 1 between the adjacent trenches 6 extends from the external source electrode 13 through the oxide film 9 to the p-type channel region 3. reached, the protruding portion 13 1 and the p-type channel region 3 is connected.
[0037]
Peripheral region 20 2, except that the internal source electrode 7 and the rising portion 71 that is not shown, substantially the same as the configuration shown in FIG. 2 (b), the oxide film 9 on the extended portion 7 2 through external auxiliary source electrode 13A and is formed and arranged, is conductively connected to the external auxiliary source electrode 13A are in the extension portion 7 2 through connecting portions 13A 1. A connecting portion 8 3 is disposed on the extending portion 7 2 via the oxide film 9, and an external gate electrode 14 is formed and disposed on the connecting portion 8 3 via the oxide film 9. The external gate electrode 14 is conductively connected to the connection portion 8 3 through the connecting portion 14 1 .
[0038]
Subsequently, as shown in FIG. 3B, the DD ′ portion in the power MOSFET, that is, the portion along the portion close to one trench 6 between two adjacent trenches 6, the left side is the active region. 20 1, right side a peripheral region 20 2, similar to the arrangement of FIG. 3 (a), the n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, is formed on the other surface and an n-type epitaxial layer 2.
[0039]
Active region 20 1, n-type p-type channel region 3 above the epitaxial layer 2 is formed, n-type source region 4 is formed in a portion of the upper p-type channel region 3. An external source electrode 13 is formed and arranged on n type source region 4 with oxide film 9 interposed.
[0040]
Since the peripheral region 20 2 is substantially the same as the configuration of the peripheral region 20 2 shown in FIG. 3A, the description of the configuration is omitted.
[0041]
Next, as shown in FIG. 4 (a), E-E ' portion of the power MOSFET, i.e. the portion along three of the trench 6 and the gate pad 17, right in the active region 20 1, around the left a region 20 2, similar to the configuration of FIG. 3 (b), the n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, an n-type epitaxial layer 2 formed on the other surface Have.
[0042]
Active region 20 1 is substantially the same as that of the active region 20 1 shown in FIG. 2 (a), the description of the configuration is omitted.
[0043]
Peripheral region 20 2, around the gate pad 17, n-type region 16n and the p-type region 16p polysilicon four layers arranged alternately protective diode 16 is filled disposed within oxide film 9. The protective diode 16 has one end connected to the auxiliary external source electrode 13A and the other end connected to the external gate electrode 14, and is protected when a voltage exceeding a certain level is applied between the source and gate of the power MOSFET. The diode 16 conducts, and serves to prevent the gate oxide film 10 and the like from being destroyed by a high voltage. The other configuration is substantially the same as that of the active region 20 1 shown in FIG. 2 (a), a description of the other configurations will be omitted.
[0044]
Then, as shown in FIG. 4 (b), F-F ' portion of the power MOSFET, i.e. the portion along one trench 6 and the gate pad 17, right in the active region 20 1, the left peripheral region a 20 2, similar to the arrangement of FIG. 4 (a), the organic and n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, an n-type epitaxial layer 2 formed on the other surface is doing.
[0045]
Active region 20 1 is substantially the same as that of the active region 20 1 shown in FIG. 2 (b), the description of the configuration is omitted.
[0046]
The peripheral region 20 2 is substantially the same as that of the active region 20 1 shown in FIG. 4 (a), an explanation about the configuration is omitted.
[0047]
As described above, the power MOSFETs illustrated in FIGS. 2A, 2B, 3A, 3B, 3A, and 3B have the following characteristics, respectively. Have.
[0048]
The first is as illustrated in FIG. 2 (b) and 4 (b), the rising portion 71 provided on a part of the internal source electrode 7 buried disposed in each trench 6, the rising portion 7 1 startup along the trench 6 wall and provided extending portion 7 2 connected to each rising portion 71 to the outside of the trench 6, by conductively connecting the extended portion 7 2 to the auxiliary external source electrodes 13A The point of connection to the external source electrode 13.
[0049]
Its Second, the extended portion 7 and second internal source electrode 7 are arranged in the peripheral region 20 2 of the semiconductor chip 20, in that also serves as the extended section 7 2 to the field plate. In general, the field plate may be connected to either the external gate electrode 14 or the external source electrode 13, but by connecting to the external auxiliary source electrode 13A, the internal source electrode 7 and the external auxiliary source electrode 13A There is no need to form a useless area for connecting the two.
[0050]
The third is that the trenches 6 of the power MOSFET are arranged in a stripe shape. The advantage of arranging each trench 6 in a stripe shape is that the interval between adjacent trenches 6 is always constant, so that the design for improving the withstand voltage and the avalanche resistance is facilitated, and the surface with high carrier mobility is provided. Can be channel surface, and so on. On the other hand, since the internal gate electrode 8 has a long stripe shape, the gate resistance due to the internal gate electrode 8 is increased. In the power MOSFET according to this embodiment, each stripe-shaped internal gate electrode 8 is provided. Since both ends of each are connected to the external gate electrode 14, it is possible to suppress an increase in gate resistance.
[0051]
5 (a), (b), (c) to FIGS. 8 (a), (b) are process diagrams showing one embodiment of a method for manufacturing a power MOSFET according to the present invention. It is sectional drawing which shows the structure of the principal part.
[0052]
Here, the manufacturing process of the power MOSFET according to this embodiment will be described with reference to FIGS. 5 (a), 5 (b), 5 (c) to 8 (a), 8 (b).
[0053]
First, as shown in FIG. 5A, an n-type epitaxial layer 2 is formed on one surface of an n-type semiconductor substrate 1.
[0054]
Next, as shown in FIG. 5 (b), a plurality of trenches 6 are formed in the active region 20 1 in the exposed surface of the n-type epitaxial layer 2 by the photoresist process and the silicon etching process, simultaneously, the peripheral region 20 2 1 Two trenches 6S are formed, and a thick oxide film 9 is formed on the exposed surface including the inside of each of the trenches 6 and 6S by thermal oxidation treatment and deposit treatment.
[0055]
Next, as shown in FIG. 5C, a conductor 7M is embedded in the trenches 6 and 6S, and at the same time, the conductor 7M is deposited on the oxide film 9.
[0056]
Subsequently, as shown in FIG. 6A, the conductor 7M is subjected to anisotropic etching to form the internal source electrode 7. In this case, in each trench 6 in the active region 20 1 was etched with an adjusted etching time so that the internal source electrode 7 portion of the conductor 7M on the bottom portion of the trench 6 remains, also around region in 20 2, enters an internal source electrode 7S remaining conductor 7M in trench 6S is placed, and the portions to be used as a field plate conductor 7M is a portion to be stretched part 7 2 remaining Do not etch.
[0057]
Next, as shown in FIG. 6B, a thick oxide film 9 is formed on the exposed surface including the inside of each trench 6.
[0058]
Next, as shown in FIG. 6C, the oxide film 9 is anisotropically etched. In this case, for the active region 20 1, etched oxide film 9 was adjusted the etching time so as to remain in an appropriate thickness on the internal source electrode 7 remaining in the trench 6, also in the peripheral region 20 2 Since the oxide film 9 is used as an insulating film and an end protective film of the semiconductor chip 20, no etching is performed.
[0059]
Subsequently, as shown in FIG. 7A, a thin gate oxide film 10 is formed in each trench 6.
[0060]
Next, as shown in FIG. 7B, a conductor 8M is buried in each trench 6, and at the same time, a conductor 8M is deposited on the oxide film 9.
[0061]
Next, as shown in FIG. 7C, the conductor 8M is subjected to anisotropic etching to form an internal gate electrode 8. In this case, in the active region 20 1, the inner insertion portion 81 to the inside of each trench 6, external outer portion 82 may remain respectively of each trench 6, and, in the peripheral region 20 2, connecting portion 8 3 Etch so that (not shown) remains.
[0062]
Subsequently, as shown in FIG. 8A, a thick oxide film 9 is formed again on the exposed surface including the internal gate electrode 8. Thereafter, the oxide film 9 existing between the trenches 6 in the active region 201 is etched. Next, the p-type channel region 3, the p-type region 5, the n-type source region 4 and the n-type region 11 are sequentially formed by ion implantation. At this time, the P-type channel region 3 and the p-type region 5 are simultaneously formed by implanting p-type ions, thereby simplifying the process steps. Thereafter, in order to connect the external source electrode 13, the external auxiliary source electrode 13A, the external gate electrode 14 and the guard ring 15 to the corresponding internal electrode portions, the oxide film 9 is etched to form a coupling hole. To do. Further, in the active region 201, silicon etching is performed in order to connect the p-type channel region 3 and the external source electrode 13, and the deep region from the surface of the oxide film 9 to the P-type channel region 3 through the n-type source region 4 is reached. An etching groove 91 is formed . In some cases, in order to make ohmic contact between the p-type channel region 3 and the external source electrode 13, p-type ions may be implanted after silicon etching.
[0063]
Next, as shown in FIG. 8 (b), an aluminum (electrode material) on the exposed surface and the exposed surface of the n-type semiconductor substrate 1 including etching grooves 9 1 and the coupling hole. Thereafter, the aluminum is etched to form the external source electrode 13, the external auxiliary source electrode 13A, the external gate electrode 14, the guard ring 15, and the drain electrode 12 to manufacture the power MOSFET.
[0064]
According to such a manufacturing method, each internal source electrode 7 and the external auxiliary source electrode 13A are electrically connected to each other, so that when the internal source electrode 7 embedded in each trench 6 is formed, each internal source electrode 7 is formed. 7 is formed with a rising portion 7 1 rising along the wall surface of the trench 6 and an extending portion 7 2 extending to the outside of the trench 6 and extending to the rising portion 7 1 . It is not necessary to provide a process for forming connection means between each internal source electrode 7 and external auxiliary source electrode 13A, the number of processes is not increased, and the internal structure embedded in each trench 6 can be used only by using simple means. Conductive connection between the source electrode 7 and the external auxiliary source electrode 13A becomes possible.
[0065]
9 (a) and 9 (b) show a second embodiment of the power MOSFET according to the present invention. FIG. 9 (a) excludes the electrode member as in FIG. 1 (a). FIG. 9B is a top view showing a power MOSFET, and FIG. 9B is a cross-sectional view of a portion along the line GG ′ in FIG.
[0066]
As shown in FIG. 9A, in the power MOSFET according to the second embodiment, the arrangement shape of the trench 6 is a mesh shape, and the internal source electrode 7 is provided on the bottom side in each trench 6. However, the internal gate electrode 8 is embedded and arranged on the entrance side, and the components other than the arrangement shape of each trench 6 in the power MOSFET of the second embodiment are the same as the power of the first embodiment. This is the same as the structure of the power MOSFET. For this reason, the configuration of the power MOSFET of the second embodiment will not be described further. In the power MOSFET of the second embodiment, the opening shape of each of the trenches 6 arranged in a mesh shape is a square as shown in FIG. 9A as long as it has a regular shape. It may be a shape, a circle, or a hexagon.
[0067]
Further, as shown in FIG. 9 (b), G-G ' line portion in a power MOSFET of the second embodiment, i.e., the portion along one trench 6 columns, the left is the active region 20 1 , right a peripheral region 20 2, similar to the arrangement in FIG. 2 (a), the n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, n-type epitaxial formed other surface Layer 2.
[0068]
Active region 20 1 is substantially the same as that of the active region 20 1 shown in FIG. 2 (a), the description of the configuration is omitted.
[0069]
Further, second peripheral region 20 is substantially the same as that of the active region 20 1 shown in FIG. 2 (b), omitting description thereof for that configuration.
[0070]
According to the power MOSFET of the second embodiment, by arranging the trenches 6 in a mesh shape, the degree of integration of the cell portion can be improved and the on-resistance can be further reduced.
[0071]
Next, FIG. 12 is a circuit diagram when the power MOSFET according to the present invention is used in a DC-DC converter.
[0072]
In FIG. 12, 21 is a high-side power MOSFET, 22 is a low-side power MOSFET, 23 is a control IC, 24 and 25 are diodes, 26 is a Zener diode, 27 is an inductor, and 28 is a capacitor.
[0073]
The high-side power MOSFET 21 and the low-side power MOSFET 22 are connected in series, and the input DC voltage Vin is applied to both ends thereof. A diode 24 is connected in parallel to the high-side power MOSFET 21, and a diode 25 and a Zener diode 26 are connected in parallel to the low-side power MOSFET 22. A control IC 23 is connected between the gate of the high-side power MOSFET 21 and the gate of the low-side power MOSFET 22. One end of the inductor 27 is connected to the connection point between the high-side power MOSFET 21 and the low-side power MOSFET 22, and the output DC voltage Vout is taken out between the other end of the inductor 27 and the ground point.
[0074]
Generally, a power MOSFET used for synchronous rectification of a DC-DC converter requires a power MOSFET having a low on-resistance characteristic and a low gate capacity characteristic in order to increase the efficiency of the converter.
[0075]
In particular, the low-side power MOSFT 22 is mainly required to have high on-resistance characteristics for high efficiency, and the high-side power MOSFET 21 has low on-resistance characteristics and low gate capacitance characteristics. This is necessary for high efficiency.
[0076]
Since the power MOSFET according to the present invention can realize a low on-resistance characteristic and a low gate capacitance characteristic, it is effective when applied to either a low-side or high-side power MOSFET of a DC-DC converter. . In particular, since it has a low gate capacitance characteristic, when used for the high side, an improvement in the efficiency of the power supply device can be expected.
[0077]
In each of the above embodiments, the case where the semiconductor device is a power MOSFET has been described as an example. However, the semiconductor device according to the present invention is not limited to the power MOSFET, and is similar to the power MOSFET. The present invention can be similarly applied to other semiconductor devices.
[0078]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, in order to conductively connect the internal source electrode embedded in each trench and the external source electrode disposed on the surface of the semiconductor device, the semiconductor device is disposed in each trench. The internal source electrode has a configuration in which a part of the internal source electrode part has a rising part that rises along the side wall surface of the trench, and an extending part that continues to the rising part and extends in the outward direction of the trench. The extension portion is conductively connected to the external auxiliary source electrode disposed on the surface of the semiconductor device, so that the conductive connection means connects the internal source electrode embedded in each trench and the external auxiliary source electrode. Thus, there is an effect that the conductive connection can be easily and effectively performed.
[0079]
In addition, according to the method of manufacturing a semiconductor device of the present invention, the internal source electrode embedded in each trench and the external source electrode disposed on the surface of the semiconductor device are electrically connected to each other in the trench. When forming the arranged internal source electrode, a rising portion that rises along the side wall surface of the trench and a extending portion that continues to the rising portion and extends in the outward direction of the trench. Therefore, there is no need to separately provide a step for forming a connection means between each internal source electrode and the external auxiliary source electrode, and the number of steps is not increased and only a simple connection means is used. Thus, the internal source electrode embedded in each trench can be conductively connected to the external source electrode (external auxiliary source electrode) disposed on the surface of the semiconductor device. There is an effect that that.
[Brief description of the drawings]
FIG. 1 is a top view showing a power MOSFET excluding an electrode member, and a top view showing an electrode member in the power MOSFET, which are main components of the semiconductor device according to the first embodiment of the present invention.
FIGS. 2A and 2B are cross-sectional views taken along lines AA ′ and BB ′ of the power MOSFET according to the first embodiment shown in FIGS.
FIGS. 3A and 3B are cross-sectional views of a CC ′ line portion and a DD ′ line portion of the power MOSFET according to the first embodiment in FIGS.
FIGS. 4A and 4B are cross-sectional views of the EE ′ line portion and the FF ′ line portion of the power MOSFET according to the first embodiment shown in FIGS.
FIGS. 5A and 5B are first three process diagrams showing an embodiment of a method for manufacturing a power MOSFET according to the present invention, and are cross-sectional views showing a configuration of main parts thereof. FIGS.
FIG. 6 is a next three process charts showing one embodiment of a method for manufacturing a power MOSFET according to the present invention, and is a sectional view showing the configuration of the main part thereof.
FIG. 7 is a next three process charts showing one embodiment of a method for manufacturing a power MOSFET according to the present invention, and is a sectional view showing a configuration of a main part thereof.
FIG. 8 is a final two process charts showing one embodiment of a method for manufacturing a power MOSFET according to the present invention, and is a cross-sectional view showing a configuration of a main part thereof.
FIG. 9 shows a second embodiment of the power MOSFET according to the present invention, and is a top view showing the power MOSFET excluding an electrode member and a cross-sectional view taken along the line GG ′.
FIG. 10 is a cross-sectional view showing the main configuration of a power MOSFET proposed by US Pat. No. 5,998,833.
FIG. 11 is a cross-sectional view showing the main configuration of a power MOSFET newly proposed by US Pat. No. 5,998,833.
FIG. 12 is a circuit diagram when the power MOSFET according to the present invention is used in a DC-DC converter.
[Explanation of symbols]
1 n-type semiconductor substrate 2 n-type epitaxial region (drift region)
3 p-type channel region 4 n-type source region 5 p-type region 6 trench internal source electrode 6S formed in active region trench 7 formed in peripheral region internal source electrode 7 buried in trench 6 1 rising portion 7 2 extending portion 7S Internal source electrode 8 embedded in trench 6S Internal gate electrode 8 1 Insertion portion 8 2 Outer portion 8 3 Connection portion 9 Oxide film (first insulator)
10 Gate oxide film (second insulator)
11 n + type (high impurity concentration) region 12 External drain electrode 13 External source electrode 13 1 Protruding portion 13A External auxiliary source electrode 13A 1 connecting portion 14 external gate electrode 14 1 connecting portion 15 guard ring 15 1 connecting portion 16 polycrystalline silicon 4 Layer protection diode 17 Gate pad 20 Semiconductor chip 20 1 Active region 20 2 Peripheral region

Claims (9)

第１導電型の第１半導体層と、前記第１半導体層と隣接する第１導電型の第２半導体層と、前記第２半導体層と隣接する第２導電型の第３半導体層と、前記第３半導体層と隣接する第１導電型の第４半導体層と、前記第４及び第３半導体層を貫き、前記第２半導体層に達する複数のトレンチと、前記トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、前記内部ソース電極の上部側に配置され、絶縁膜で被覆されたゲート電極と、前記第１半導体層と電気的に接続されたドレイン電極と、前記第４半導体層と電気的に接続されたソース電極とを備えた半導体装置において、前記各トレンチ内の内部ソース電極は、前記トレンチ壁に沿って立上る立上り部と、前記立上り部から前記トレンチの外側方向に延伸する延伸部とを備え、前記延伸部が前記内部ソース電極に電気的に接続されることを特徴とする半導体装置。A first conductivity type first semiconductor layer; a first conductivity type second semiconductor layer adjacent to the first semiconductor layer; a second conductivity type third semiconductor layer adjacent to the second semiconductor layer; A fourth semiconductor layer of a first conductivity type adjacent to the third semiconductor layer; a plurality of trenches that penetrate the fourth and third semiconductor layers and reach the second semiconductor layer; and a bottom surface side in the trench. An internal source electrode covered with an insulating film; a gate electrode disposed on the upper side of the internal source electrode and covered with an insulating film; a drain electrode electrically connected to the first semiconductor layer; In the semiconductor device including the source electrode electrically connected to the fourth semiconductor layer, the internal source electrode in each of the trenches rises along the trench wall, and the trench extends from the rise to the trench. An extending portion extending outwardly For example, a semiconductor device, wherein the extending portion is electrically connected to the internal source electrode. 前記各トレンチの底面側にある前記内部ソース電極を被覆している絶縁体の厚さは、前記トレンチの開口部近くに内挿された前記内部ゲート電極を被覆している絶縁体の厚さよりも厚いことを特徴とする請求項１に記載の半導体装置。  The thickness of the insulator covering the internal source electrode on the bottom side of each trench is larger than the thickness of the insulator covering the internal gate electrode inserted near the opening of the trench. The semiconductor device according to claim 1, wherein the semiconductor device is thick. 前記各トレンチは、それらの開口部分がストライプ形状をなすように配置されていることを特徴とする請求項１に記載の半導体装置。  2. The semiconductor device according to claim 1, wherein each of the trenches is arranged such that the opening portion forms a stripe shape. 前記各トレンチは、それらの開口部分の形状が四角形、円形、六角形等の規則的開口形状を有し、それらの開口部分がメッシュ形状をなすように配置されていることを特徴とする請求項１に記載の半導体装置。  Each of the trenches has a regular opening shape such as a square shape, a circular shape, a hexagonal shape or the like, and the opening portions are arranged so as to form a mesh shape. 2. The semiconductor device according to 1. 前記延伸部は、半導体チップの周辺領域に設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。  The semiconductor device according to claim 1, wherein the extending portion is provided in a peripheral region of the semiconductor chip. 前記延伸部は、１つ以上のトレンチ内部に内挿された前記内部ソース電極の立上り部とともにフィールドプレートを構成していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。  5. The semiconductor according to claim 1, wherein the extending portion constitutes a field plate together with a rising portion of the internal source electrode inserted in one or more trenches. 6. apparatus. 前記１つ以上のトレンチと前記１つ以上のトレンチに隣接した前記アクティブ領域の最外周にある対応するトレンチとの間に設けた第２導電型の第３半導体層は、深さ方向の寸法が前記内部ゲート電極の内挿部における絶縁体の被覆部分の深さ方向の寸法と同程度またはそれ以上であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。A third semiconductor layer of a second conductivity type provided between the one or more trenches and a corresponding trench at the outermost periphery of the active region adjacent to the one or more trenches has a depth dimension. the semiconductor device according to any one of claims 1 to 6, characterized in that said at insulator coating portion of the depth dimension comparable or greater in the inner insertion portion of the inner gate electrode. 第１導電型の第１半導体層の一面に第１導電型の第２半導体層を形成する工程、
前記第２半導体層にエッチングにより複数のトレンチ及び周辺領域に１つ以上のトレンチを形成する工程、
前記複数のトレンチ及び前記１つ以上のトレンチ内を含む前記第２半導体層上に絶縁膜を形成する工程、
前記複数のトレンチ及び前記１つ以上のトレンチ内及び前記絶縁膜上に第１導電体を形成する工程、
前記第１導電体をエッチングし、前記複数のトレンチ内の底面側部分と前記１つ以上のトレンチ内のトレンチ壁に沿って立上る立上り部及びその立上り部に連なる延伸部とからなる内部ソース電極を形成する工程、
前記内部ソース電極上を含む前記第２半導体層上に絶縁膜を形成する工程、
前記第２半導体層上に形成された絶縁膜をエッチングし、前記複数のトレンチ上及び前記複数のトレンチの開口部近くの領域の前記絶縁膜を除去する工程、
前記絶縁膜を除去した部分に新たに絶縁膜を形成する工程、
前記複数のトレンチ内の開口部近くの領域を含む前記絶縁膜上に第２導電体を形成する工程、
前記第２導電体における前記複数のトレンチ間をエッチングし、そこに溝部を形成する工程、
前記トレンチ間に形成された溝部を通してイオン注入し、前記複数のトレンチ間の前記第２半導体層上に第２導電型の第３半導体層と第１導電型の第４半導体層との積層部及び前記複数のトレンチの最外周のトレンチと前記１つ以上のトレンチ間の前記第２半導体層上に前記第３半導体層の導電型と同じ導電型の領域をそれぞれ形成する工程、
前記溝部内を含む前記第４半導体層上、前記第２半導体層上に形成した絶縁膜上及び前記第１半導体層の他面に電極材料を形成する工程、
前記電極材料をエッチングし、外部ソース電極、ゲート電極、外部補助ソース電極及びドレイン電極をそれぞれ形成する工程
とを経て半導体装置が製造されることを特徴とする半導体装置の製造方法。Forming a second semiconductor layer of a first conductivity type on one surface of a first conductivity type first semiconductor layer,
Forming a plurality of trenches and one or more trenches in a peripheral region by etching in the second semiconductor layer;
Forming an insulating film on the second semiconductor layer including the plurality of trenches and the one or more trenches;
Forming a first conductor in the plurality of trenches and in the one or more trenches and on the insulating film;
An internal source electrode formed by etching the first conductor and comprising a bottom side portion in the plurality of trenches, a rising portion rising along a trench wall in the one or more trenches, and an extending portion connected to the rising portion Forming a process,
Forming an insulating film on the second semiconductor layer including on the internal source electrode;
Etching the insulating film formed on the second semiconductor layer, and removing the insulating film on the plurality of trenches and in the region near the openings of the plurality of trenches;
Forming a new insulating film in the portion from which the insulating film has been removed;
Forming a second conductor on the insulating film including a region near the opening in the plurality of trenches ;
Etching between the plurality of trenches in the second conductor, and forming a groove there;
Ion implantation is performed through a groove formed between the trenches, and a stacked portion of a second conductive type third semiconductor layer and a first conductive type fourth semiconductor layer is formed on the second semiconductor layer between the plurality of trenches, and Forming a region of the same conductivity type as that of the third semiconductor layer on the second semiconductor layer between the outermost trench of the plurality of trenches and the one or more trenches,
Forming an electrode material on the fourth semiconductor layer including the inside of the groove, on the insulating film formed on the second semiconductor layer, and on the other surface of the first semiconductor layer;
A method of manufacturing a semiconductor device, comprising: etching the electrode material to form an external source electrode, a gate electrode, an external auxiliary source electrode, and a drain electrode, respectively. 前記第３半導体層と前記第３半導体層と同じ導電型領域は、同一のイオン注入工程によって形成されることを特徴とする請求項８に記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8 , wherein the third semiconductor layer and the same conductivity type region as the third semiconductor layer are formed by the same ion implantation process.
JP2000401700A 2000-12-28 2000-12-28 Semiconductor device and manufacturing method thereof Expired - Fee Related JP4150496B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000401700A JP4150496B2 (en) 2000-12-28 2000-12-28 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000401700A JP4150496B2 (en) 2000-12-28 2000-12-28 Semiconductor device and manufacturing method thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008124456A Division JP4918063B2 (en) 2008-05-12 2008-05-12 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2002203964A JP2002203964A (en) 2002-07-19
JP4150496B2 true JP4150496B2 (en) 2008-09-17

Family

ID=18866093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000401700A Expired - Fee Related JP4150496B2 (en) 2000-12-28 2000-12-28 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4150496B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842924B2 (en) 2016-02-01 2017-12-12 Kabushiki Kaisha Toshiba Semiconductor device having an electrode that is in a peripheral trench region and at a same potential as a source electrode

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
JP4945055B2 (en) 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
EP1654765A2 (en) 2004-01-10 2006-05-10 Hvvi Semiconductors, Inc. Power semiconductor device and method therefor cross reference to related applications
JP5135663B2 (en) * 2004-10-21 2013-02-06 富士電機株式会社 Semiconductor device and manufacturing method thereof
US8530963B2 (en) 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
JP4955222B2 (en) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device
JP2007027193A (en) * 2005-07-12 2007-02-01 Renesas Technology Corp Semiconductor device, its manufacturing method and non-insulated dc/dc converter
JP4817827B2 (en) * 2005-12-09 2011-11-16 株式会社東芝 Semiconductor device
JP4735237B2 (en) * 2005-12-20 2011-07-27 トヨタ自動車株式会社 Insulated gate semiconductor device
JP2006310838A (en) * 2006-04-05 2006-11-09 Hvvi Semiconductors Inc Power semiconductor device and its method
JP2006310836A (en) * 2006-04-05 2006-11-09 Hvvi Semiconductors Inc Power semiconductor device and its method
DE102006036347B4 (en) * 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Semiconductor device with a space-saving edge structure
JP4915297B2 (en) * 2007-06-22 2012-04-11 トヨタ自動車株式会社 Semiconductor device
US10600902B2 (en) * 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
JP4762274B2 (en) 2008-07-16 2011-08-31 株式会社東芝 Semiconductor device
JP2012064849A (en) * 2010-09-17 2012-03-29 Toshiba Corp Semiconductor device
JP5684085B2 (en) * 2011-10-07 2015-03-11 ルネサスエレクトロニクス株式会社 Semiconductor device
JP5374575B2 (en) * 2011-12-26 2013-12-25 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device
JP5537683B2 (en) * 2013-01-21 2014-07-02 株式会社東芝 Semiconductor device
JP6416056B2 (en) * 2015-08-26 2018-10-31 株式会社東芝 Semiconductor device
US10593664B2 (en) 2016-12-27 2020-03-17 Infineon Technologies Americas Corp. Controlled resistance integrated snubber for power switching device
JP6862321B2 (en) * 2017-09-14 2021-04-21 株式会社東芝 Semiconductor device
JP2019145646A (en) 2018-02-20 2019-08-29 株式会社東芝 Semiconductor device
US10950699B2 (en) * 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
JP7481989B2 (en) 2020-10-08 2024-05-13 株式会社東芝 Semiconductor Device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842924B2 (en) 2016-02-01 2017-12-12 Kabushiki Kaisha Toshiba Semiconductor device having an electrode that is in a peripheral trench region and at a same potential as a source electrode

Also Published As

Publication number Publication date
JP2002203964A (en) 2002-07-19

Similar Documents

Publication Publication Date Title
JP4150496B2 (en) Semiconductor device and manufacturing method thereof
JP4874516B2 (en) Trench double-diffused metal oxide semiconductor transistor incorporating a trench Schottky rectifier
US9281416B2 (en) Trench MOSFET with integrated Schottky barrier diode
US9385202B2 (en) Semiconductor device having a patterned gate dielectric
US7999345B2 (en) Semiconductor device and manufacturing method thereof
JP2020161841A (en) High voltage semiconductor devices and methods for making the devices
US8154073B2 (en) Semiconductor device
TW201904057A (en) LV/MV super junction trench power MOSFET component and preparation method thereof
JP2006526286A (en) Semiconductor device having termination structure and method of manufacturing the same
JP2005510881A (en) Trench metal oxide semiconductor field effect transistor device with improved on-resistance
CN111081779B (en) Shielded gate trench MOSFET and manufacturing method thereof
JP2004511910A (en) Trench double diffused metal oxide semiconductor transistor incorporating trench Schottky rectifier
JP2005285913A (en) Semiconductor device and manufacturing method thereof
JP2007042892A (en) Trenched misfet
JP5687582B2 (en) Semiconductor device and manufacturing method thereof
JP4918063B2 (en) Semiconductor device
JP2005322949A (en) Semiconductor device
US8076722B2 (en) PN junction and MOS capacitor hybrid resurf transistor
US20080116520A1 (en) Termination Structures For Semiconductor Devices and the Manufacture Thereof
JP4865194B2 (en) Super junction semiconductor device
TWI462294B (en) Semiconductor element and manufacturing method thereof
CN111146285B (en) Semiconductor power transistor and method of manufacturing the same
JP2002026314A (en) Semiconductor device
CN207233743U (en) Super-junction metal oxide semiconductcor field effect transistor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071211

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080311

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080512

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080520

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080617

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080630

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120704

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130704

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees