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JP4918063B2 - Semiconductor device - Google Patents

Semiconductor device

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JP4918063B2
JP4918063B2 JP2008124456A JP2008124456A JP4918063B2 JP 4918063 B2 JP4918063 B2 JP 4918063B2 JP 2008124456 A JP2008124456 A JP 2008124456A JP 2008124456 A JP2008124456 A JP 2008124456A JP 4918063 B2 JP4918063 B2 JP 4918063B2
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Inventor
光造 坂本
正樹 白石
Original Assignee
株式会社日立製作所
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Description

本発明は、半導体装置及びその製造方法に係り、特に、複数のトレンチ内にゲート電極とソース電極とを埋込み、オン抵抗が低く、ゲート容量が小さい半導体装置を得る際に、各トレンチ内に埋込んだソース電極を有効な手段によって露出部に配置された補助ソース電極に導電接続するようにした半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, embedding the gate electrode and the source electrode in a plurality of trench filling, low on-resistance, when the gate capacitance obtain small semiconductor device, in each trench a semiconductor device and a manufacturing method thereof so as to conductively connected to the source electrode forme auxiliary source electrode disposed on the exposed portion by an effective means.

一般に、半導体装置においては、その用途に応じて高耐圧型の半導体装置が要求される。 Generally, in a semiconductor device, a high breakdown voltage semiconductor device is required depending on the application. このような高耐圧型の半導体装置を得るには、ドリフト領域を高比抵抗の材料で構成し、かつ、ドリフト領域の厚さを厚くすればよいことが知られている。 Such obtain a high breakdown voltage semiconductor device, a drift region composed of a material high resistivity, and it is known that may be increasing the thickness of the drift region. 一方、このような高耐圧型の半導体装置は、動作時にドリフト領域の電圧降下が大きくなるために高いオン抵抗特性を示すようになり、耐圧とオン抵抗の間にはトレードオフの関係がある。 On the other hand, such a high-voltage semiconductor device is as shown a high on-resistance characteristics to a voltage drop in the drift region is increased during operation, there is a tradeoff between breakdown voltage and on-resistance. 特に、電力用MOSFET等のユニポーラ型半導体装置については、シリコンリミットと呼ばれる物理的限界値があり、ある耐圧におけるオン抵抗の最低値が決められていて、それ以上オン抵抗を低減することができないものとされていた。 In particular, the unipolar type semiconductor device such as a power MOSFET, there are physical limits are called silicon limit, have a minimum value of the on-resistance is determined in a certain breakdown voltage, which can not be reduced any more on-resistance It has been considered.

このような技術的背景の中で、シリコンリミットの1/4以下のオン抵抗を実現することができる電力用MOSFETが、特許文献1によって提案されている。 In this technical background, a power MOSFET capable of realizing a 1/4 or less of the on-resistance of the silicon limit has been proposed by Patent Document 1.

図10は、前記明細書によって提案された電力用MOSFETの要部構成を示す断面図である。 Figure 10 is a sectional view showing a main configuration of the proposed power MOSFET by the specification.

図10に示すように、この電力用MOSFET100は、半導体基板101と、半導体基板101の一面に形成されたドリフト領域102と、ドリフト領域102の一面に順次形成されたチャネル領域103及びソース領域104と、ソース領域104の表面からソース領域104及びチャネル領域103を通してドリフト領域102内に達するトレンチ105と、トレンチ105内に埋込み配置された2段構成のゲート電極106 1 、106 2と、ゲート電極106 1とトレンチ105壁との間に充填される第1絶縁体107 1と、ゲート電極106 2とトレンチ105壁との間に充填される第2絶縁体107 2と、半導体基板101の他面に形成されたドレイン電極108と、ソース領域104の露出面に形成されたソース電極109とを備 As shown in FIG. 10, the power MOSFET100 includes a semiconductor substrate 101, a drift region 102 which is formed on one surface of the semiconductor substrate 101, a channel region 103 and source region 104 are sequentially formed on one surface of the drift region 102 , a trench 105 reaching the drift region 102 through the source region 104 and channel region 103 from the surface of the source region 104, a buried arranged gate electrode 106 1 of the two-stage configuration, 106 2 in the trench 105, a gate electrode 106 1 and the first insulator 107 1 is filled between the trench 105 walls, a second insulator 107 2 filled between the gate electrode 106 2 and the trench 105 walls, formed on the other surface of the semiconductor substrate 101 Bei a drain electrode 108, a source electrode 109 formed on the exposed surface of the source region 104 えている。 Eteiru. なお、図10に図示の電力用MOSFET100においては、外部配置のゲート電極の図示は省略されている。 In the power MOSFET100 shown in FIG. 10, illustration of the gate electrode of the external arrangement is omitted.

かかる構成の電力用MOSFET100は、トレンチ105内に配置されたゲート電極106 1 、106 2を2段構成のものとし、トレンチ105底部側の第2絶縁体107 2を厚膜のものにしているので、トレンチ105の角部に発生する電界強度が緩和され、それにより、高耐圧特性が得られるとともに、ドリフト領域102の不純物濃度が厚さ方向に直線的に変化するように構成したことにより、動作時の低オン抵抗特性が得られるものである。 Power MOSFET100 having such a configuration, a gate electrode 106 disposed within trench 105 1, 106 2 and a two-stage configuration, the second insulator 107 and second trench 105 bottom side are those of the thick film , the electric field intensity generated at the corner portion of the trench 105 is relieved, thereby, with a high breakdown voltage is obtained, by constructing such that the impurity concentration of the drift region 102 linearly changes in the thickness direction, the operation low on-resistance characteristic when those that can be obtained. そして、この電力用MOSFET100は、耐圧60Vの電力用MOSFETであるとき、オン抵抗が40μΩcm 2であって、シリコンリミットの1/4以下のオン抵抗を実現することができるものである。 Then, the power MOSFET100 when a power MOSFET breakdown voltage 60V, the on-resistance is a 40Myuomegacm 2, in which it is possible to achieve less than 1/4 of the on-resistance of the silicon limit.

このように、前記特許文献1に開示された電力用MOSFET100は、低いオン抵抗を実現することができるものであるが、その一方で、ゲート電極106 1 、106 2の占有領域が大きくなっているため、ゲートードレイン間の容量が大きくなり、その結果、電力用MOSFET100を高速応答させることができないという問題を有している。 Thus, Patent Document 1 power MOSFET100 disclosed that which is able to achieve a low on-resistance, while the area occupied by the gate electrode 106 1, 106 2 is larger Therefore, the greater the capacitance between the gate and the drain, as a result, a problem that can not be high-speed response of the power MOSFET 100.

このような問題点を解決するために、トレンチ内に配置した2段構成のゲート電極を用いる代わりに、トレンチの底面部に厚い絶縁体に覆われたソース電極を埋込み、そのソース電極上にゲート電極を形成することにより、高耐圧特性を維持したまま、低オン抵抗特性を得ることができ、さらに、ゲートードレイン間の容量を低減させることを可能にした電力用MOSFETが、特許文献2によって新たに提案されている。 Gate in order to solve this problem, instead of using the gate electrode of the two-stage configuration disposed within the trench, the source electrode covered with thick insulator to the bottom portion of the trench filling, on the source electrode by forming the electrodes, while maintaining a high breakdown voltage characteristics, it is possible to obtain a low on-resistance characteristics, further power MOSFET which made it possible to reduce the capacitance between gate-drain, the patent document 2 It has been newly proposed.

図11は、前記明細書によって新たに提案された電力用MOSFETの要部構成を示す断面図である。 Figure 11 is a sectional view showing a main configuration of the newly proposed power MOSFET by the specification.

図11に示すように、この電力用MOSFET110は、半導体基板111と、半導体基板111の一面に形成されたドリフト領域112と、ドリフト領域112の一面に順次形成されたチャネル領域113及びソース領域114と、ソース領域114の表面からソース領域114及びチャネル領域113を通してドリフト領域112内に達するトレンチ115と、トレンチ115内に分離して埋込み配置されたソース電極116及びゲート電極117と、ソース電極116とトレンチ115壁との間に充填される第1絶縁体118と、ゲート電極117とトレンチ115壁との間に充填される第2絶縁体119と、半導体基板111の他面に形成されたドレイン電極120と、ソース領域114の露出面に形成されたソース電極121とを As shown in FIG. 11, the power MOSFET110 includes a semiconductor substrate 111, a drift region 112 which is formed on one surface of the semiconductor substrate 111, a channel region 113 and source region 114 which are sequentially formed on one surface of the drift region 112 , a trench 115 reaching the drift region 112 through the source region 114 and channel region 113 from the surface of the source region 114, a source electrode 116 and the gate electrode 117 buried disposed separately in the trench 115, a source electrode 116 trenches a first insulator 118 is filled between the 115 wall, a second insulator 119 is filled between the gate electrode 117 and the trench 115 walls, a drain electrode 120 formed on the other surface of the semiconductor substrate 111 When, a source electrode 121 formed on the exposed surface of the source region 114 えている。 Eteiru. なお、図11に図示の電力用MOSFET110においても、外部配置のゲート電極の図示は省略されている。 Also in power MOSFET110 shown in FIG. 11, illustration of the gate electrode of the external arrangement is omitted.

このように構成された電力用MOSFET110は、トレンチ115内の底面部側に厚さが厚い第1絶縁体118に充填されたソース電極116を埋込み、トレンチ115内のソース電極116の上側に厚さが薄い第2絶縁体119に充填されたゲート電極117を形成することにより、高耐圧特性を維持したまま、前記電力用MOSFET100が呈する特性とほぼ同じ低オン抵抗特性を得ることができ、さらに、ゲートードレイン間の容量を低減させることが可能になるものである。 The power MOSFET110 configured as described above, the thickness of the upper side of the source electrode 116 in the buried trench 115 source electrode 116 having a thickness on the bottom portion side is filled in thick first insulator 118 in the trench 115 by forming the gate electrode 117 filled in the thin second insulator 119, while maintaining a high breakdown voltage characteristic, characteristic the power MOSFET100 exhibits and it is possible to obtain substantially the same low on-resistance characteristics, further, in which it is possible to reduce the capacitance between the gate and the drain.
米国特許第5,637,898号明細書 US Pat. No. 5,637,898 米国特許第5,998,833号明細書 US Pat. No. 5,998,833

前記特許文献2に開示されている電力用MOSFET110は、低オン抵抗特性を得ることができるとともに、低いゲート容量特性を実現することができるものである。 Power MOSFET110 disclosed in Patent Document 2, it is possible to obtain a low on-resistance characteristics, it is capable to realize a low gate capacitance characteristics. この場合、電力用MOSFET110において前記特性を発揮させるためには、トレンチ115内に埋込まれたソース電極116を外部配置のソース電極121に導電接続する必要がある。 In this case, in order to exhibit the characteristics in power MOSFET110, it is necessary to electrically connected the source electrode 116 embedded in the trench 115 to the source electrode 121 of the external arrangement.

ところが、前記特許文献2に開示されている電力用MOSFET110は、トレンチ115内に埋込まれているソース電極116をどのような接続手段によって外部配置のソース電極121に導電接続するかについての技術的開示がなく、現実にこのような電力用MOSFET110を製造する場合、どのような接続手段を採用すればよいがか全く不明なものであった。 However, the power is disclosed in Patent Document 2 MOSFET 110 is technically for either electrically connected to the source electrode 121 of the external arrangement by any connecting means source electrode 116 is embedded in the trench 115 no disclosure is, the reality in the case of producing such a power MOSFET 110, what the connection means may be employed but if was quite unknown.

本発明は、このような技術的背景に鑑みてなされたもので、その目的は、トレンチ内に埋め込まれたソース電極と半導体装置表面に設けたソース電極とを好適な接続手段で導電接続することを可能にした半導体装置及びその製造方法を提供することにある。 The present invention has been made in view of such technical background, that the aim is to conductively connecting the source electrode provided on the source electrode and the semiconductor device surface buried in the trench with a suitable connecting means a semiconductor device and a manufacturing method thereof enabling to provide a.

本発明は上記目的を達成させるため、次のような手段を採用した。 The present invention in order to achieve the above object, adopts the following means.

第1導電型の第1半導体層と前記第1半導体層と隣接する第1導電型の第2半導体層と、該第2半導体層と隣接する第2導電型の第3半導体層と、該第3半導体層と隣接する第1導電型の第4半導体層と、前記第3半導体層を貫き、前記第2半導体層に達する複数のトレンチと、該トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、該内部ソース電極の上部側に配置され、絶縁膜で被覆されたゲート電極と、前記第1半導体層と電気的に接続されたドレイン電極と、前記第4半導体層と電気的に接続されたソース電極とを備えた半導体装置において、前記外部ゲート電極の外側で、前記ゲート電極を外部と接続する外部ゲート電極と、該ゲート電極の外側で、前記内部ソース電極を外部と接続する外部ソース電極を備え A second semiconductor layer of a first conductivity type adjacent to said first conductivity type first semiconductor layer of a first semiconductor layer, a third semiconductor layer of a second conductivity type adjacent to the second semiconductor layer, said 3 and the semiconductor layer and the fourth semiconductor layer of a first conductivity type adjoining said third penetrate the semiconductor layer, a plurality of trenches reaching the second semiconductor layer is disposed on the bottom side in the trench, an insulating film and an internal source electrode coated, is placed on top side of the internal source electrode, a gate electrode covered with an insulating film, said first semiconductor layer and electrically connected to the drain electrode, the fourth semiconductor layer in the semiconductor device provided with and electrically connected to the source electrode and, outside of the outer gate electrode, and the external gate electrode for connecting the gate electrode and the external, outside of the gate electrode, the internal source electrode an external source electrodes connected to an external . また、前記目的を達成させるために、本発明による半導体装置は、第1導電型の半導体基板と、半導体基板の一面に配置されたドレイン電極と、半導体基板の他面に形成された第1導電型のドリフト領域と、ドリフト領域の他面に形成された第2導電型のチャネル領域と、チャネル領域の他面に形成された第1導電型のソース領域と、ソース領域及びチャネル領域をそれぞれ貫通してドリフト領域内に達する複数のトレンチと、各トレンチ内の底面側に配置され、第1絶縁膜で充填された内部ソース電極と、一部が各トレンチ内の入口側に、残部が各トレンチの外部にそれぞれ配置され、一部が第2絶縁膜で充填され、残部が第1絶縁膜で被覆された内部ゲート電極と、第1絶縁膜上に配置され、一部がソース領域内に延伸している外部ソー In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type, a drain electrode disposed on a surface of a semiconductor substrate, a first conductive formed on the other surface of the semiconductor substrate through type and drift region of a second conductivity type channel region formed on the other surface of the drift region, a source region of a first conductivity type formed on the other surface of the channel region, a source region and a channel region, respectively a plurality of trenches reaching the drift region and disposed on the bottom side in each trench, and an internal source electrode filled with a first insulating film, on the inlet side of the part of the respective trenches, the balance each trench are arranged in the external part is filled with the second insulating film, and the internal gate electrode balance is covered with the first insulating film is disposed on the first insulating film, stretching the partially source region external source you are 電極と、第1絶縁膜上に配置され、第2導電体に導電接続された外部ゲート電極とを有するものであって、各トレンチ内の内部ソース電極は、その一部にトレンチ壁に沿って立上る立上り部と、立上り部に連結され、各トレンチの外側方向に延伸する延伸部とが設けられ、延伸部が第1絶縁膜上に配置された外部補助ソース電極に導電接続される第1の手段を具備する。 And electrodes disposed on the first insulating film, it is one having an external gate electrode electrically connected to the second conductor, the internal source electrode in each trench, along the trench walls in a part thereof a rising portion which rises, is connected to a rising portion, a first of the extending part is provided which extends outwardly of the trenches, the extending portion is conductively connected to the external auxiliary source electrode disposed on the first insulating film comprising the means.

前記第1の手段によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチに配置される内部ソース電極の構成を、内部ソース電極部の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを有するものとし、この延伸部を半導体装置の表面に配置される外部補助ソース電極に導電接続するようにしているので、各トレンチ内に埋込み配置された内部ソース電極と外部補助ソース電極とを前記導電接続手段により、簡易にかつ有効的に導電接続することができる。 According to the first means, and an external source electrode disposed on the surface of the internal source electrode and the semiconductor device embedded disposed within each trench in order to electrically conductive connections, the internal source electrodes disposed on each trench configuration, a part of the internal source electrode portion, and a rising portion which rises along the side wall surface of the trench, continuous with the rising portion, and having a stretching unit for stretching the outside direction of the trench, the extending portion since so as to conductively connected to the external auxiliary source electrode disposed on a surface of the semiconductor device, by the conductive connection means between the internal source electrode and the external auxiliary source electrode buried disposed within each trench, and easily it can be effectively conductively connected.

また、前記目的を達成させるために、本発明による半導体装置の製造方法は、半導体基板の一面にドリフト領域を形成する工程、ドリフト領域にエッチングにより複数のトレンチを形成する工程、複数のトレンチ内を含むドリフト領域上に第1絶縁膜を形成する工程、複数のトレンチ内及び第1絶縁膜上に第1導電体を形成する工程、第1導電体をエッチングし、複数のトレンチ内の底面側に配置された内部ソース電極、トレンチ壁に沿って立上る立上り部とそれに連なる延伸部とからなる内部ソース電極を形成する工程、内部ソース電極上を含むドリフト領域上に再度前記第1絶縁膜を形成する工程、第1絶縁膜をエッチングし、複数のトレンチ内の入口側及び複数のトレンチ上の各第1絶縁膜を除去する工程、第1絶縁膜を除去した部分 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention, the step of forming a drift region on one surface of a semiconductor substrate, forming a plurality of trenches by etching the drift region, the inside of a plurality of trenches forming a first insulating film on the drift region, including the step of forming a first conductor within the plurality of trenches and on the first insulating film, the first conductor is etched on the bottom side in the plurality of trenches arranged inside the source electrode, forming a rising portion and forming an internal source electrodes made of the stretching portion continuous therewith, said first insulating film again over the drift region comprising an internal source conductive finest that rises along the trench walls to process the first insulating film is etched, removing the inlet and the first insulating film on the plurality of trenches in the plurality of trenches, portions removing the first insulating film 第2絶縁膜を形成する工程、複数のトレンチ内を含む第2絶縁膜上に第2導電体を形成する工程、第2導電体をエッチングし、複数のトレンチ内の入口側に配置された内部ゲート電極とそれに連なる内部ゲート電極とを形成する工程、内部ゲート電極上を含むドリフト領域上に三度第1絶縁膜を形成する工程、第1絶縁膜をエッチングし、複数のトレンチ間にドリフト領域に達する溝部と延伸部上に延伸部に達する開口を形成する工程、溝部を通してイオン注入し、複数のトレンチ間のドリフト領域内にチャネル領域とソース領域との積層部及びチャネル領域と同じ導電型領域の単層部をそれぞれ形成する工程、溝部内を含むソース領域上、第1絶縁膜上及び半導体基板の他面上に電極材料を形成する工程、電極材料をエッチングし、外部 Interior forming a second insulating film, forming a second conductor on the second insulating film including the inside plurality of trenches, the second conductor is etched, it is placed on the inlet side of the plurality of trenches forming an internal gate electrode connected to its gate electrode, forming a thrice first insulating layer in the drift region comprising an internal gate electrode electrode, a first insulating film is etched, the drift region between the plurality of trenches forming an opening reaching the extended portion in the groove and the elongated portion on reaching the process, ion implantation through the groove, the same conductivity type region and the laminated portion and the channel region between the channel region and the source region into the drift region between the plurality of trenches forming a single-layer portions each, on the source region including the groove, forming an electrode material on the first insulating film and the other surface on the semiconductor substrate, the electrode material is etched, external ース電極、外部ゲート電極、外部補助ソース電極、外部ドレイン電極をそれぞれ形成する工程とを経て半導体装置が製造される第2の手段を具備する。 Over the source electrode, the external gate electrode, the external auxiliary source electrode, a semiconductor device and a process of forming the external drain electrodes each of which comprises a second means to be manufactured.

前記第2の手段によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチ内に埋込み配置された内部ソース電極を形成する際に、各内部ソース電極の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを形成するようにしたので、別途、各内部ソース電極と外部補助ソース電極との接続手段を形成する工程を設ける必要がなくなり、工程数を増やすことなく、かつ、簡易な接続手段を用いるだけで、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極(外部補助ソース電極)とを導電接続することが可能になる。 According to the second means, internal sources and external sources electrodes disposed on the surface of the internal source electrode and the semiconductor device embedded disposed within each trench in order to electrically conductive connections, which are buried disposed within each trench in forming the electrodes, a part of each internal source electrode, and a rising portion which rises along the side wall surface of the trench, continuous with the rising portion, to form a drawn portion which extends to the outside direction of the trench since the separately, it is not necessary to provide a step of forming a connecting means between the internal source electrode and the external auxiliary source electrode, without increasing the number of steps, and, by merely using a simple connecting means, in each trench a buried arranged inside the source electrode and the semiconductor device surface arranged external source electrodes (external auxiliary source electrode) it is possible to connect conductive to.

本発明の半導体装置によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチに配置される内部ソース電極の構成を、内部ソース電極部の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを有するものとし、この延伸部を半導体装置の表面に配置される外部補助ソース電極に導電接続するようにしているので、各トレンチ内に埋込み配置された内部ソース電極と外部補助ソース電極とを前記導電接続手段により、簡易にかつ有効的に導電接続することができるという効果がある。 According to the semiconductor device of the present invention, an external source electrode disposed on the surface of the internal source electrode and the semiconductor device embedded disposed within each trench in order to electrically conductive connections, the internal source electrodes disposed on each trench configuration, a part of the internal source electrode portion, and a rising portion which rises along the side wall surface of the trench, continuous with the rising portion, and having a stretching unit for stretching the outside direction of the trench, the extending portion since so as to conductively connected to the external auxiliary source electrode disposed on a surface of the semiconductor device, by the conductive connection means between the internal source electrode and the external auxiliary source electrode buried disposed within each trench, and easily effectively there is an effect that it is possible to conductively connected.

また、本発明の半導体装置の製造方法によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチ内に埋込み配置された内部ソース電極を形成する際に、各内部ソース電極の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを形成するようにしたので、別途、各内部ソース電極と外部補助ソース電極との接続手段を形成する工程を設ける必要がなくなり、工程数を増やすことなく、かつ、簡易な接続手段を用いるだけで、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極(外部補助ソース電極)とを導電接続することが可能に According to the manufacturing method of the semiconductor device of the present invention, an external source electrodes in order to electrically conductive connections disposed on the surface of the internal source electrode and the semiconductor device embedded disposed within each trench, buried in each trench in forming the placed internal source electrode, a part of the internal source electrode, and a rising portion which rises along the side wall surface of the trench, continuous with the rising portion, extending portion that extends to the outside direction of the trench since so as to form the door, separately, there is no need to provide a step of forming a connecting means between the internal source electrode and the external auxiliary source electrode, without increasing the number of steps, and only use simple connection means in a to be capable of conductive connection to the surface arranged external source electrodes of the internal source electrode and the semiconductor device embedded disposed within each trench (external auxiliary source electrode) るという効果がある。 There is an effect that that.

以下、本発明の実施の形態を図面を参照して説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.

図1乃至図4は、本発明による第1の実施の形態の半導体装置の要部構成であって、半導体装置としてn型電力用MOSFETの例を示すものであり、図1(a)は電極部材を除いた電力用MOSFETを表す上面図、図1(b)は電力用MOSFETにおける電極部材を表す上面図、図2(a)は図1(a)、(b)におけるA−A'線部分の断面図、図2(b)は同B−B'線部分の断面図、図3(a)は同C−C'線部分の断面図、図3(b)は同D−D'線部分の断面図、図4(a)は同E−E'線部分の断面図、図4(b)は同F−F'線部分の断面図である。 1 to 4, a main configuration of a semiconductor device of the first embodiment according to the present invention, which shows an example of n-type power MOSFET as a semiconductor device, FIG. 1 (a) electrode top view showing a power MOSFET, except for the member, and FIG. 1 (b) is a top view showing an electrode member of the power MOSFET, a-a 'line in FIG. 2 (a) Fig. 1 (a), (b) sectional view of a portion, FIG. 2 (b) the B-B 'sectional view of line portions, FIG. 3 (a) the C-C' sectional view of line portions, FIG. 3 (b) the D-D ' sectional view of the line portion, FIG. 4 (a) the E-E 'sectional view of line portions, FIG. 4 (b) the F-F' is a cross-sectional view of a line portion.

図1(a)、(b)乃至図4(a)、(b)において、1はn型半導体基板、2はn型エピタキシャル領域(ドリフト領域)、3はp型チャネル領域、4はn型ソース領域、5はp型領域、6はアクティブ領域20 1に形成したトレンチ、6Sは周辺領域20 2に形成したトレンチ、7はトレンチ6に埋込まれる内部ソース電極、7 1は立上り部、7 2は延伸部、7Sはトレンチ6Sに埋込まれる内部ソース電極、8は内部ゲート電極、8 1は内挿部、8 2は外側部、8 3は接続部、9は酸化膜(第1絶縁体)、10はゲート酸化膜(第2絶縁体)、11はn+型(高不純物濃度)領域、12は外部ドレイン電極、13は外部ソース電極、13 1は突出部、13Aは外部補助ソース電極、13A 1は連結部、14は外部ゲート電極、14 1は連結部 In FIG. 1 (a), (b) through FIG. 4 (a), (b), 1 is an n-type semiconductor substrate, 2 n-type epitaxial region (drift region), the p-type channel region 3, the 4 n-type source region, the p-type region 5, the trenches formed in the active region 20 1 6, trench 6S is formed in the peripheral region 20 2, 7 internal source electrode is embedded in the trench 6, 7 1 rising portion, 7 2 extending portion, the internal source electrode 7S is to be embedded in the trench 6S, 8 internal gate electrode, 8 1 inner interpolator, 82 the outer part, 8 3 connections, 9 oxide film (first insulating body), the gate oxide film 10 (second insulator), the n + -type (high impurity concentration) regions 11, 12 outside the drain electrode, 13 an external source electrode, 13 1 projecting portion, 13A is an external auxiliary source electrode , 13A 1 connecting portion, 14 an external gate electrode, 14 1 connecting portion 15はガードリング、15 1は連結部、16は多結晶シリコン4層保護ダイオード、17はゲートパッドである。 15 guard ring 15 1 connecting portion, 16 a polysilicon four-layer protective diode, 17 denotes a gate pad. また、20は半導体チップ、20 1はアクティブ領域、20 2は周辺領域である。 Further, 20 is a semiconductor chip, 20 1 active region, 20 2 is the peripheral region.

図1(a)に示されるように、電極部材を除いた電力用MOSFETを構成している半導体チップ20は、アクティブ領域(図1に記号なし)にストライプ状のトレンチ6が設けられ、各トレンチ6内にそれぞれ内部ソース電極7と内部ゲート電極8とが埋込み配置される。 As shown in FIG. 1 (a), the semiconductor chip 20 constituting the power MOSFET, except for the electrode member, striped trench 6 is provided in the active region (no symbol in FIG. 1), each trench and an internal source electrode 7 and the internal gate electrode 8 is buried disposed within the 6 respectively. 半導体チップ20の周辺領域(図1に記号なし)は、これらの内部ゲート電極8を相互接続する接続部8 3が設けられ、接続部8 3を囲むように各内部ソース電極7の立上り部7 1を通して相互接続された延伸部7 2が設けられる。 The peripheral region of the semiconductor chip 20 (no symbol in FIG. 1) is connected portion 8 3 is provided for these interconnections internal gate electrode 8, the rising portion 7 of each internal source electrode 7 so as to surround the connecting portion 8 3 1 interconnected extended portion 7 2 is provided through. 接続部8 3は、下部領域にトレンチ6Sが設けられ、トレンチ6Sの形成位置に対応して内部ソース電極7Sが埋込み配置される。 Connection 8 3, trench 6S is provided in the lower region, the internal source electrode 7S is buried disposed corresponding to the forming position of the trench 6S. 半導体チップ20は、1つの角部にゲートパッド17が設けられ、ゲートパッド17の周囲に保護ダイオード16が設けられている。 The semiconductor chip 20, the gate pad 17 is provided on one corner, the protection diode 16 is provided around the gate pad 17.

また、図1(b)に示されるように、電力用MOSFETを構成している電極部材は、例えばアルミニウムからなるもので、アクティブ領域(図1に記号なし)に対応した広い位置を占有するように外部ソース電極13が設けられ、この外部ソース電極13の一辺を除く3辺に外部ソース電極13と所定の間隔を隔てて外部ゲート電極14が設けられ、外部ゲート電極14の周辺に外部ゲート電極14と所定の間隔を隔てて外部補助ソース電極13Aが設けられる。 Further, as shown in FIG. 1 (b), the electrode members constituting the power MOSFET, for example made of aluminum, so as to occupy a wide position corresponding to the active area (no symbol in FIG. 1) the external source electrodes 13 are provided, the external gate electrode 14 is provided at a external source electrode 13 and the predetermined interval three sides excluding the one side of the external source electrode 13, the external gate electrode around the external gate electrode 14 external auxiliary source electrode 13A are provided at a 14 a predetermined distance. 外部ゲート電極14はゲートパッド17に導電接続されており、外部補助ソース電極13Aは外部ソース電極13の一辺において外部ソース電極13と導電接続されている。 The external gate electrode 14 is conductively connected to the gate pad 17, external auxiliary source electrode 13A is connected to the external source electrode 13 and the conductive at one side of the external source electrode 13. 周辺領域(図1に記号なし)の外縁部にはガードリング15が設けられる。 The guard ring 15 is provided on the outer edge of the peripheral area (no symbol in FIG. 1). この場合、外部ソース電極13と外部ゲート電極14の間の下部領域には接続部8 3が配置されており、外部ゲート電極14と外部補助ソース電極13Aの間の下部領域に内部ソース電極7の延伸部7 2が配置されている。 In this case, the lower region between the external source electrode 13 and the external gate electrode 14 are disposed connection 8 3, the internal source electrode 7 in the lower region between the external gate electrode 14 and the external auxiliary source electrode 13A stretching section 7 2 are arranged.

次に、図2(a)に示されるように、電力用MOSFETにおけるA−A'線部分は、右側がアクティブ領域20 1で、左側が周辺領域20 2であり、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Next, as shown in FIG. 2 (a), A-A ' line portion in the power MOSFET is right in the active region 20 1, the left side is a peripheral region 20 2, and n-type semiconductor substrate 1, the external drain electrode 12 formed on one surface thereof, and an n-type epitaxial layer 2 formed on the other surface.

アクティブ領域20 1は、n型エピタキシャル層2に形成されたp型チャネル領域3と、p型チャネル領域3上に形成されたn型ソース領域4とを有し、複数のトレンチ6は、n型ソース領域4とp型チャネル領域3とを通してn型エピタキシャル層2内にまで達している。 Active region 20 1 includes a p-type channel region 3 formed in the n-type epitaxial layer 2, and a p-type channel region 3 n-type source region 4 formed on a plurality of trenches 6, n-type It reaches through the source region 4 and the p-type channel region 3 to the n-type epitaxial layer 2. 各トレンチ6は、内部底面側に酸化膜9により厚く充填された内部ソース電極7が埋込み配置され、内部入口側にゲート酸化膜10により薄く充填された内部ゲート電極8の内挿部8 1が埋込み配置され、各トレンチ6上の外側に内挿部8 1に連結された外側部8 2が配置される。 Each trench 6, the internal source electrode 7 filling thicker oxide film 9 on the inner bottom surface side is embedded disposed, the inner insertion portion 8 of the internal inlet-side internal gate electrode 8 filled thinned by a gate oxide film 10 is buried arranged, linked outer portion 82 is disposed on the inner insertion portion 81 on the outside of the respective trenches 6. 内部ゲート電極8の外側部8 2及びその周辺の上側は酸化膜9によって被覆され、酸化膜9上に外部ソース電極13が形成配置される。 The outer portion 82 and upper periphery thereof inside the gate electrode 8 is covered by the oxide film 9, an external source electrodes 13 are formed and arranged on the oxide film 9. 外部ソース電極13は、各トレンチ6間にあって、下側に突出した複数の突出部13 1を備え、これらの突出部13 1は、酸化膜9及びn型ソース領域4を通してp型チャネル領域3にまで達している。 External source electrode 13 is the trench 6 in time, provided with a plurality of projections 13 1 protruding downward, these protrusions 13 1, the p-type channel region 3 through the oxide film 9 and the n-type source region 4 It has reached up to. なお、アクティブ領域20 1と周辺領域20 2との境界部分のn型エピタキシャル層2にp型領域が形成されている。 Note that p-type region is formed in n-type epitaxial layer 2 at the boundary between the active region 20 1 and the peripheral region 20 2.

周辺領域20 2は、アクティブ領域20 1に隣接する位置に、n型エピタキシャル層2内に伸び、各トレンチ6と同じ深さのトレンチ6Sが形成配置される。 Peripheral region 20 2 is in a position adjacent to the active region 20 1, extending in the n-type epitaxial layer 2, the trench 6S the same depth as the trenches 6 are formed and arranged. トレンチ6Sは、内部に酸化膜9により厚く充填され、トレンチ6Sの深さにほぼ等しい長さの内部ソース電極7Sが埋込み配置される。 Trench 6S is filled thicker oxide film 9 therein, the internal source electrode 7S approximately equal length to the depth of the trench 6S are embedded disposed. また、後述するように、各トレンチ6内に配置された内部ソース電極7は、その一部にトレンチ6壁に沿って立上る立上り部7 1と、その立上り部7 1に連結され、n型エピタキシャル層2上に伸びた延伸部7 2とが設けられる。 As described later, the internal source electrode 7 disposed in the trench 6, a rising portion 71 which rises along the trench 6 wall part is connected to the rising section 71, n-type the extending portion 7 2 is provided extending over the epitaxial layer 2. 各延伸部7 2は、内部ソース電極7Sとともにフィールドプレートを兼ねたもので、周辺領域20 2において各立上り部7 1を相互接続するとともに、トレンチ6S内の内部ソース電極7Sにも接続される。 Each extension part 7 2, in which also serves as a field plate with an internal source electrode 7S, each rising portion 71 in the peripheral region 20 2 with interconnecting is also connected to the internal source electrode 7S in the trench 6S. 延伸部7 2上は酸化膜9によって被覆され、酸化膜9上に離間して外部ゲート電極14と外部補助ソース電極13とが形成配置される。 On stretching section 7 2 is covered with the oxide film 9, and the external gate electrode 14 and the external auxiliary source electrode 13 spaced on the oxide film 9 is formed and arranged. 端縁部のn型エピタキシャル層2上にn+型領域11が形成され、n+型領域11上にガードリング15が形成配置される。 n + -type region 11 on the n-type epitaxial layer 2 of the edge portion is formed, the guard ring 15 on the n + -type region 11 is formed and arranged. 外部補助ソース電極13Aは、下側に突出した連結部13A 1を有し、この連結部13A 1が酸化膜9の開口を通して延伸部7 2に導電接続される。 External auxiliary source electrode 13A has a connecting portion 13A 1 which protrudes downward, the connecting portions 13A 1 is conductively connected to the extension part 7 2 through the opening of the oxide film 9. ガードリング15は、下側に突出した連結部15 1を有し、この連結部15 1が酸化膜9の開口を通してn+型領域11に接続される。 The guard ring 15 has a connecting portion 15 1 which protrudes downward, the connecting portion 15 1 is connected to the n + -type region 11 through openings in the oxide film 9. なお、図2(a)に図示されていないが、外部ゲート電極14は、接続部8 3を通して内部ゲート電極8に導電接続されている。 Although not shown in FIG. 2 (a), the external gate electrode 14 is conductively connected to the internal gate electrode 8 through the connecting section 8 3.

ところで、図2(a)においては、周辺領域20 2に1つのトレンチ6Sが形成配置されているが、耐圧レベル等に応じてトレンチ6Sの数を増やしてもよく、一方、トレンチ6Sを形成配置しなくてもよい。 Incidentally, in FIG. 2 (a), but one trench 6S in the peripheral region 20 2 are formed and arranged, may increase the number of trenches 6S according to the breakdown voltage level, etc., whereas, formed and arranged trenches 6S it may not be. そして、トレンチ6Sとそれに隣接するアクティブ領域20 1の最外周のトレンチ6との配置間隔を拡げた場合は、p型領域5とn型エピタキシャル層2とのpn接合部における電界が強くなり、アバランシェ降伏する可能性があるため、製造プロセスにおけるばらつき等を考慮し、トレンチ6Sとそれに隣接するトレンチ6との配置間隔は、各トレンチ6の相互間隔に対して1.2倍以下にすることが望ましい。 When it expand the arrangement interval between the trenches 6 outermost of the active region 20 1 adjacent thereto and the trench 6S, electric field becomes stronger at the pn junction between the p-type region 5 and the n-type epitaxial layer 2, an avalanche because it may yield, in consideration of variations in the manufacturing process, the arrangement interval between the trenches 6 adjacent thereto and trench 6S, it is desirable to 1.2 times or less with respect to spacing of the trenches 6 .

また、延伸部7 2及び内部ソース電極7Sによって構成されるフィールドプレートは、周辺領域20 2における電界の緩和に利用されるもので、p型領域5はトレンチ6Sとそれに隣接するトレンチ6との間のゲート酸化膜10の電界の緩和に利用される。 Also, the field plate constituted by the extended portion 7 2 and the internal source electrode 7S is intended to be used for electric field relaxation in the peripheral region 20 2, p-type region 5 is between the trenches 6 adjacent thereto and trench 6S It is used in the electric field relaxation of the gate oxide film 10. この場合、p型領域5の形成の深さは、ゲート酸化膜10の深さ方向の充填長と同じかそれよりも深くすれば、ゲート酸化膜10の電界の緩和を効果的に達成することができる。 In this case, the depth of formation of the p-type region 5, if equal to or deeper than the filling length of the depth direction of the gate oxide film 10, effectively achieved by an electric field relaxation of the gate oxide film 10 can. ガードリング15は、その周辺の耐圧を高めるのに利用される。 The guard ring 15 is utilized to increase the breakdown voltage of the periphery thereof.

前記構成において、動作時に外部ゲート電極14に正電圧を印加すると、p型チャネル領域3が反転し、外部ソース電極13からn型ソース領域4、n型エピタキシャル層2、n型半導体基板1を通して外部ドレイン電極12に電流が流れる。 In the above-described configuration, when a positive voltage is applied to the external gate electrode 14 during operation, p-type channel region 3 is inverted, outside through n-type source region 4, n-type epitaxial layer 2, n-type semiconductor substrate 1 from an external source electrode 13 current flows to the drain electrode 12. このとき、各内部ソース電極7が立上り部7 1 、延伸部7 2 、外部補助ソース電極13Aを通して外部ソース電極13に接続されているので、n型エピタキシャル層2の不純物濃度を高くしたとしても、各トレンチ6の底面領域の電界が緩和され、高い耐圧特性を保持したまま、低オン抵抗特性を達成することができる。 At this time, the internal source electrode 7 is rising portion 71, extending portions 7 2, because it is connected to the external source electrode 13 through an external auxiliary source electrodes 13A, even if increasing the impurity concentration of the n-type epitaxial layer 2, field of the bottom region of each trench 6 is reduced, while maintaining a high breakdown voltage, it is possible to achieve low on-resistance characteristics. また、内部ゲート電極8の占有面積が小さくなり、内部ゲート電極8とその下側にある内部ソース電極7との間に厚い酸化膜9が設けられているので、既知のこの種のMOSFETに比べ、ゲート−ドレイン間の容量を低減することができ、高速応答が可能な電力用MOSFETを形成できる。 Further, the area occupied by the internal gate electrode 8 is reduced, since a thick oxide film 9 between the inner gate electrode 8 and the internal source electrode 7 in its lower side is provided, as compared to known this type of MOSFET gate - it is possible to reduce the capacitance between the drain can be formed a power MOSFET capable of high-speed response.

次に、図2(b)に示されるように、電力用MOSFETにおけるB−B'線部分、すなわち1つのトレンチ6に沿った部分は、左側がアクティブ領域20 1で、右側が周辺領域20 2であって、図2(a)の構成と同様に、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Next, as shown in FIG. 2 (b), B-B ' line portion in the power MOSFET, i.e. the portion along one trench 6 is left in the active region 20 1 and the right side peripheral areas 20 2 a is, as in the arrangement of FIG. 2 (a), includes a n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, an n-type epitaxial layer 2 formed on the other surface there.

アクティブ領域20 1は、トレンチ6の内部底面側に酸化膜9により厚く充填された内部ソース電極7が埋込み配置され、その上のトレンチ6の内部入口側に内部ゲート電極8の内挿部8 1が配置される。 Active region 20 1, the internal source electrode 7 filling thicker oxide film 9 on the inner bottom surface side of the trench 6 is embedded disposed, the inner insertion portion 81 of the inner gate electrode 8 inside the inlet side of the trench 6 thereon There are located. 内部ゲート電極8は、内挿部8 1に連結された外側部8 2がトレンチ6の外側に設けられ、この外側部8 2上及びその周辺上に酸化膜9が形成され、酸化膜9上に外部ソース電極13が形成配置される。 Internal gate electrode 8, the outer part 82 which is connected to the inner insertion portion 81 is provided on the outside of the trench 6, oxide film 9 is formed on the outer portion 82 and on its periphery on the, oxide film 9 above external source electrode 13 is formed disposed.

周辺領域20 2は、内部ソース電極7の一部に、トレンチ6壁に沿って立上る立上り部7 1と、立上り部7 1に連結され、フィールドプレートを兼ねている延伸部7 2とが設けられる。 Peripheral region 20 2, the part of the internal source electrode 7, and the rising portion 71 which rises along the trench 6 walls, connected to the rising portion 71, the extending portion 7 2 provided that also serves as a field plate It is. 延伸部7 2上に酸化膜9を介して外部補助ソース電極13Aが形成配置され、外部補助ソース電極13Aが連結部13A 1を通して延伸部7 2に導電接続される。 External auxiliary source electrode 13A through the oxide film 9 on the extended portion 7 2 is formed and arranged, is conductively connected to the external auxiliary source electrode 13A are in the extension portion 7 2 through connecting portions 13A 1. また、延伸部7 2上に酸化膜9を介して外側部8 2に導電接続された接続部8 3が配置され、接続部8 3上に酸化膜9を介して外部ゲート電極14が形成配置される。 Further, electrically connected to the connection 8 3 is disposed through the oxide film 9 on the extended section 7 2 to the outer portion 82, the external gate electrode 14 is formed and arranged through the oxide film 9 on the connecting portions 8 3 It is. 外部ゲート電極14は連結部14 1を通して接続部8 3に導電接続される。 The external gate electrode 14 is conductively connected to the connecting portion 8 3 through connecting portions 14 1. このようにして、各トレンチ6内に埋込み配置された内部ソース電極7は、周辺領域20 2においてトレンチ6壁に沿って電力用MOSFETの表面領域まで引き出され、外部補助ソース電極13Aを通してソース電極13に導電接続される。 In this way, the internal source electrode 7 buried disposed in each trench 6, in the peripheral region 20 2 along the trench 6 wall drawn to the surface area of the power MOSFET, the source electrode 13 through an external auxiliary source electrode 13A It is conductively connected to. 周辺領域20 2には、図2(a)の構成と同様に、トレンチ6Sとp型領域5が形成され、トレンチ6S内に延伸部7 2とともにフィールドプレートを兼ねる内部ソース電極7Sが埋込み配置される。 The peripheral region 20 2, similar to the configuration of FIG. 2 (a), formed trench 6S and p-type region 5, the internal source electrode 7S which also serves as a field plate with extended section 7 2 in the trench 6S is buried arranged that.

図2(b)に示すような構造にすれば、外部ゲート電極14に接続された接続部8 3の下部領域において、各内部ソース電極7がトレンチ6壁に沿って電力用MOSFETの表面領域にまで引き出され、接続部8 3を通して外部補助ソース電極13Aに導電接続されるもので、低オン抵抗特性を有し、かつ、低いゲート−ソース間容量を持った電力用MOSFETを得ることができる。 If the structure shown in FIG. 2 (b), in the lower region of the connecting part 8 3 connected to the external gate electrode 14, the surface area of each internal source electrode 7 MOSFET power along the trench 6 wall drawn to, intended to be conductively connected to the external auxiliary source electrode 13A through the connecting portions 8 3, it has a low on-resistance characteristics, and low gate - can be obtained MOSFET power having a source capacitance.

なお、図2に図示されていないが、外部ソース電極13は、外部補助ソース電極13Aとともに多結晶シリコン4層保護ダイオード16の一端に接続され、外部ゲート電極14は、多結晶シリコン4層保護ダイオード16の他端に接続される。 Although not shown in Figure 2, an external source electrode 13 is connected to one end of the external auxiliary source electrode 13A with polysilicon four-layer protective diode 16, the external gate electrode 14, polysilicon four-layer protection diode It is connected to the 16 the other end of the.

次いで、図3(a)に示されるように、電力用MOSFETにおけるC−C'線部分、すなわち隣接する2つのトレンチ6間に沿った部分は、左側がアクティブ領域20 1で、右側が周辺領域20 2であって、図2(b)の構成と同様に、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Then, as shown in FIG. 3 (a), C-C ' line portion in the power MOSFET, namely portion along between two adjacent trenches 6 are left in the active region 20 1, the right peripheral region a 20 2, similar to the configuration of FIG. 2 (b), the organic and n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, an n-type epitaxial layer 2 formed on the other surface are doing.

アクティブ領域20 1は、n型エピタキシャル層2の上側にp型チャネル領域3が形成され、隣接するトレンチ6の間にある突出部13 1が外部ソース電極13から酸化膜9を通してp型チャネル領域3に達し、突出部13 1とp型チャネル領域3が接続されている。 Active region 20 1, p-type channel region 3 is formed above the n-type epitaxial layer 2, p-type channel region 3 through the protrusions 13 1 oxide film 9 from an external source electrode 13 that is between adjacent trenches 6 reached, the protruding portion 13 1 and the p-type channel region 3 is connected.

周辺領域20 2は、内部ソース電極7及びその立上り部7 1が図示されていない点を除けば、図2(b)に図示の構成とほぼ同じで、延伸部7 2上に酸化膜9を介して外部補助ソース電極13Aが形成配置され、外部補助ソース電極13Aが連結部13A 1を通して延伸部7 2に導電接続される。 Peripheral region 20 2, except that the internal source electrode 7 and the rising portion 71 that is not shown, substantially the same as the configuration shown in FIG. 2 (b), the oxide film 9 on the extended portion 7 2 through external auxiliary source electrode 13A and is formed and arranged, is conductively connected to the external auxiliary source electrode 13A are in the extension portion 7 2 through connecting portions 13A 1. 延伸部7 2上に酸化膜9を介して接続部8 3が配置され、接続部8 3上に酸化膜9を介して外部ゲート電極14が形成配置される。 Connection 8 3 via an oxide film 9 on the extended portion 7 2 are arranged, the external gate electrode 14 are formed and arranged through the oxide film 9 on the connecting part 8 3. 外部ゲート電極14は連結部14 1を通して接続部8 3に導電接続される。 The external gate electrode 14 is conductively connected to the connecting portion 8 3 through connecting portions 14 1.

続いて、図3(b)に示されるように、電力用MOSFETにおけるD−D'部分、すなわち隣接する2つのトレンチ6間の一方のトレンチ6に近い箇所に沿った部分は、左側がアクティブ領域20 1で、右側が周辺領域20 2であって、図3(a)の構成と同様に、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Subsequently, as shown in FIG. 3 (b), D-D 'section in the power MOSFET, i.e. one portion along the close position to the trench 6 between two adjacent trenches 6, the left side active region 20 1, right side a peripheral region 20 2, similar to the arrangement of FIG. 3 (a), the n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, is formed on the other surface and an n-type epitaxial layer 2.

アクティブ領域20 1は、n型エピタキシャル層2の上側にp型チャネル領域3が形成され、p型チャネル領域3の上側の一部にn型ソース領域4が形成される。 Active region 20 1, n-type p-type channel region 3 above the epitaxial layer 2 is formed, n-type source region 4 is formed in a portion of the upper p-type channel region 3. n型ソース領域4上に酸化膜9を介して外部ソース電極13が形成配置される。 External source electrodes 13 are formed and arranged through the oxide film 9 on the n-type source region 4.

周辺領域20 2は、図3(a)に図示の周辺領域20 2の構成とほぼ同じであるので、その構成についての説明は省略する。 Peripheral region 20 2 is substantially the same as that of the peripheral region 20 2 shown in FIG. 3 (a), the description of the configuration is omitted.

次に、図4(a)に示されるように、電力用MOSFETにおけるE−E'部分、すなわち3つのトレンチ6とゲートパッド17に沿った部分は、右側がアクティブ領域20 1で、左側が周辺領域20 2であって、図3(b)の構成と同様に、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Next, as shown in FIG. 4 (a), E-E ' portion of the power MOSFET, i.e. the portion along three of the trench 6 and the gate pad 17, right in the active region 20 1, around the left a region 20 2, similar to the configuration of FIG. 3 (b), the n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, an n-type epitaxial layer 2 formed on the other surface It has.

アクティブ領域20 1は、図2(a)に図示のアクティブ領域20 1の構成とほぼ同じであるので、その構成についての説明は省略する。 Active region 20 1 is substantially the same as that of the active region 20 1 shown in FIG. 2 (a), the description of the configuration is omitted.

周辺領域20 2は、ゲートパッド17の周囲に、n型領域16n及びp型領域16pを交互に配置した多結晶シリコン4層保護ダイオード16が酸化膜9内に充填配置される。 Peripheral region 20 2, around the gate pad 17, n-type region 16n and the p-type region 16p polysilicon four layers arranged alternately protective diode 16 is filled disposed within oxide film 9. 保護ダイオード16は、一端側が補助外部ソース電極13Aに接続され、他端側が外部ゲート電極14に接続されるもので、この電力用MOSFETのソースーゲート間にある一定以上の電圧が印加された場合、保護ダイオード16が導通し、ゲート酸化膜10等が高電圧によって破壊するのを未然に防止する役目を果たしている。 Protective diode 16, when one end connected to the auxiliary external source electrodes 13A, in which the other end is connected to the external gate electrode 14, a constant voltage higher than that between the source and gate of the power MOSFET is applied, the protection diode 16 conducts, such as a gate oxide film 10 plays a role to prevent from being destroyed by the high voltage. そして、これ以外の構成は、図2(a)に図示のアクティブ領域20 1の構成とほぼ同じであるので、これ以外の構成についての説明は省略する。 The other configuration is substantially the same as that of the active region 20 1 shown in FIG. 2 (a), a description of the other configurations will be omitted.

次いで、図4(b)に示されるように、電力用MOSFETにおけるF−F'部分、すなわち1つのトレンチ6とゲートパッド17に沿った部分は、右側がアクティブ領域20 1で、左側が周辺領域20 2であって、図4(a)の構成と同様に、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Then, as shown in FIG. 4 (b), F-F ' portion of the power MOSFET, i.e. the portion along one trench 6 and the gate pad 17, right in the active region 20 1, the left peripheral region a 20 2, similar to the arrangement of FIG. 4 (a), the organic and n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, an n-type epitaxial layer 2 formed on the other surface are doing.

アクティブ領域20 1は、図2(b)に図示のアクティブ領域20 1の構成とほぼ同じであるので、その構成についての説明は省略する。 Active region 20 1 is substantially the same as that of the active region 20 1 shown in FIG. 2 (b), the description of the configuration is omitted.

また、周辺領域20 2は、図4(a)に図示のアクティブ領域20 1の構成とほぼ同じであるので、その構成についての説明も省略する。 The peripheral region 20 2 is substantially the same as that of the active region 20 1 shown in FIG. 4 (a), an explanation about the configuration is omitted.

以上のように、図2(a)、(b)、図3(a)、(b)、図3(a)、(b)にそれぞれ図示された電力用MOSFETは、次のような特徴を有している。 As described above, FIG. 2 (a), the (b), FIG. 3 (a), (b), FIG. 3 (a), a power MOSFET illustrated respectively in (b) is of the following features It has.

その第1は、図2(b)及び図4(b)に図示されるように、各トレンチ6内に埋込み配置された内部ソース電極7の一部に立上り部7 1を設け、その立上り部7 1をトレンチ6壁に沿って立上げ、トレンチ6の外部に各立上り部7 1に連結された延伸部7 2を設け、この延伸部7 2を補助外部ソース電極13Aに導電接続することにより、外部ソース電極13に接続している点である。 The first is as illustrated in FIG. 2 (b) and 4 (b), the rising portion 71 provided on a part of the internal source electrode 7 buried disposed in each trench 6, the rising portion 7 1 startup along the trench 6 wall and provided extending portion 7 2 connected to each rising portion 71 to the outside of the trench 6, by conductively connecting the extended portion 7 2 to the auxiliary external source electrodes 13A is that connected to the external source electrode 13.

その第2は、半導体チップ20の周辺領域20 2に内部ソース電極7の延伸部7 2を配置し、この延伸部7 2をフィールドプレートに兼用している点である。 Its Second, the extended portion 7 and second internal source electrode 7 are arranged in the peripheral region 20 2 of the semiconductor chip 20, in that also serves as the extended section 7 2 to the field plate. 一般に、フィールドプレートは、外部ゲート電極14、外部ソース電極13のいずれに接続しても構わないが、外部補助ソース電極13Aと接続していることにより、内部ソース電極7と外部補助ソース電極13Aとを接続するための無駄な領域を形成する必要がなくなる。 In general, the field plate, the external gate electrode 14, but may be connected to any external source electrodes 13, by connecting to an external auxiliary source electrode 13A, the internal source electrode 7 and the external auxiliary source electrode 13A necessary to form a wasted space for connecting is eliminated.

その第3は、この電力用MOSFETの各トレンチ6がストライプ形状に配置されている点である。 Its third is that the trenches 6 of the power MOSFET is arranged in a stripe shape. 各トレンチ6をストライプ形状に配置することの利点は、隣接するトレンチ6の間隔が常に一定になるため、耐圧向上やアバランシェ耐量向上のための設計が容易になるとともに、キャリア移動度の高い面を、チャネル面にすることができる等である。 The advantage of placing each trench 6 in a stripe shape, since the distance between adjacent trench 6 is always constant, it becomes easy to design for improvement in breakdown voltage and the avalanche withstand capability improves, the high carrier mobility plane a like can be the channel surface. それに対して、内部ゲート電極8が長いストライプ形状になるため、内部ゲート電極8によるゲート抵抗が増大することになるが、この実施の形態による電力用MOSFETにおいては、ストライプ形状の各内部ゲート電極8の両端をそれぞれ外部ゲート電極14に接続するようにしていので、ゲート抵抗の増加を抑えることが可能である。 In contrast, the internal gate electrode 8 becomes long stripe, but will be the gate resistance due to the internal gate electrode 8 is increased, in the power MOSFET according to this embodiment, the internal gate electrode of the stripe 8 because have both ends of the to be connected to an external gate electrode 14, respectively, it is possible to suppress the increase in the gate resistance.

続いて、図5(a)、(b)、(c)乃至図8(a)、(b)は、本発明による電力用MOSFETの製造方法の一つの実施の形態を示す工程図であって、その主要部分の構成を示す断面図である。 Subsequently, FIG. 5 (a), (b), (c) through FIG. 8 (a), (b) is a process diagram illustrating one embodiment of a method of manufacturing the power MOSFET according to the present invention is a sectional view showing the configuration of a major portion thereof.

ここで、図5(a)、(b)、(c)乃至図8(a)、(b)を用い、この実施の形態による電力用MOSFETの製造工程について説明する。 Here, FIG. 5 (a), the reference to (b), (c) through FIG. 8 (a), (b), a description will be given of a manufacturing process of a power MOSFET according to this embodiment.

始めに、図5(a)に示すように、n型半導体基板1の一面にn型エピタキシャル層2を形成する。 First, as shown in FIG. 5 (a), to form an n-type epitaxial layer 2 on one surface of the n-type semiconductor substrate 1.

次に、図5(b)に示すように、ホトレジスト処理とシリコンエッチング処理によりn型エピタキシャル層2の露出面におけるアクティブ領域20 1に複数のトレンチ6を形成し、同時に、周辺領域20 2に1つのトレンチ6Sを形成し、熱酸化処理とデポジット処理により各トレンチ6、6Sの内部を含む露出面に厚い酸化膜9を形成する。 Next, as shown in FIG. 5 (b), a plurality of trenches 6 are formed in the active region 20 1 in the exposed surface of the n-type epitaxial layer 2 by the photoresist process and the silicon etching process, simultaneously, the peripheral region 20 2 1 One of the trenches 6S is formed, to form a thick oxide film 9 on the exposed surface including the inside of each trench 6,6S by thermal oxidation and deposition process.

次いで、図5(c)に示すように、各トレンチ6、6Sの内部に導電体7Mを埋込み、同時に酸化膜9上に導電体7Mを被着する。 Then, as shown in FIG. 5 (c), the interior conductor 7M of each trench 6,6S buried deposits a conductor 7M on the oxide film 9 at the same time.

続いて、図6(a)に示すように、導電体7Mを異方性エッチング処理し、内部ソース電極7を形成する。 Subsequently, as shown in FIG. 6 (a), a conductor 7M anisotropically etched to form the internal source electrode 7. この場合、アクティブ領域20 1の各トレンチ6においては、トレンチ6の底面部に導電体7Mの一部が残留して内部ソース電極7になるようにエッチング時間を調整したエッチングを行い、また、周辺領域20 2においては、トレンチ6S内の導電体7Mが残留して内部ソース電極7Sになり、かつ、フィールドプレートとして使用する部分の導電体7Mが残留して延伸部7 2になるように一部分のエッチングを行わない。 In this case, in each trench 6 in the active region 20 1 was etched with an adjusted etching time so that the internal source electrode 7 portion of the conductor 7M on the bottom portion of the trench 6 remains, also around region in 20 2, enters an internal source electrode 7S remaining conductor 7M in trench 6S is placed, and the portions to be used as a field plate conductor 7M is a portion to be stretched part 7 2 remaining It does not perform the etching.

次に、図6(b)に示すように、各トレンチ6の内部を含む露出面に厚い酸化膜9を形成する。 Next, as shown in FIG. 6 (b), to form a thick oxide film 9 on the exposed surface including the inside of each trench 6.

次いで、図6(c)に示すように、酸化膜9を異方性エッチングする。 Then, as shown in FIG. 6 (c), anisotropic etching of the oxide film 9. この場合、アクティブ領域20 1については、酸化膜9がトレンチ6に残留した内部ソース電極7上に適当な厚さで残留するようにエッチング時間を調整したエッチングを行い、また、周辺領域20 2においては、酸化膜9を絶縁膜及び半導体チップ20の端部保護膜として使用するためにエッチングは行わない。 In this case, for the active region 20 1, etched oxide film 9 was adjusted the etching time so as to remain in an appropriate thickness on the internal source electrode 7 remaining in the trench 6, also in the peripheral region 20 2 the etching is not performed in order to use the oxide film 9 as an end protective film of the insulating film and the semiconductor chip 20.

続いて、図7(a)に示すように、各トレンチ6内に薄いゲート酸化膜10を形成する。 Subsequently, as shown in FIG. 7 (a), to form a thin gate oxide film 10 in each trench 6.

次に、図7(b)に示すように、各トレンチ6の内部に導電体8Mを埋込み、同時に酸化膜9上に導電体8Mを被着する。 Next, as shown in FIG. 7 (b), the interior conductor 8M of each trench 6 buried deposits a conductor 8M on the oxide film 9 at the same time.

次いで、図7(c)に示すように、導電体8Mを異方性エッチング処理し、内部ゲート電極8を形成する。 Then, as shown in FIG. 7 (c), a conductor 8M anisotropically etched to form the internal gate electrode 8. この場合、アクティブ領域20 1においては、各トレンチ6の内部に内挿部8 1が、各トレンチ6の外部に外側部8 2がそれぞれ残留し、かつ、周辺領域20 2においては、接続部8 3 (図示なし)が残留するようにエッチングを行う。 In this case, in the active region 20 1, the inner insertion portion 81 to the inside of each trench 6, external outer portion 82 may remain respectively of each trench 6, and, in the peripheral region 20 2, connecting portion 8 3 etched so (not shown) remains.

続いて、図8(a)に示すように、内部ゲート電極8上を含む露出面に再度厚い酸化膜9を形成する。 Subsequently, as shown in FIG. 8 (a), to form a thick oxide film 9 again exposed surface including an upper internal gate electrode 8. その後、アクティブ領域201 の各トレンチ6間に存在する酸化膜9をエッチングする。 Thereafter, etching the oxide film 9 is present between the respective trenches 6 of the active region 201. 次いで、イオン打込みによってp型チャネル領域3、p型領域5、n型ソース領域4及びn型領域11を順次形成する。 Then, sequentially forming a p-type channel region 3, p-type region 5, n-type source region 4 and the n-type region 11 by ion implantation. このとき、P型チャネル領域3及びp型領域5は、p型イオンの打込みによって同時形成し、プロセス工程を簡素化している。 At this time, P-type channel region 3 and the p-type region 5 is simultaneously formed by implantation of p-type ions, and simplify the process steps. この後で、外部ソース電極13、外部補助ソース電極13A、外部ゲート電極14及びガードリング15と、対応する内部電極部分とをそれぞれ接続するために、酸化膜9のエッチングを行って結合穴を形成する。 After this, forming an external source electrodes 13, external auxiliary source electrode 13A, the external gate electrode 14 and the guard ring 15 and a corresponding internal electrode portions for connecting each of the coupling holes by etching the oxide film 9 to. さらに、アクティブ領域201 においては、p型チャネル領域3と外部ソース電極13とを接続するために、シリコンエッチングを行い、酸化膜9表面からn型ソース領域4を通してP型チャネル領域3に到る深いエッチング溝91 を形成する Further, in the active region 201, in order to connect the p-type channel region 3 and the external source electrode 13 performs silicon etching, deep reaches the P-type channel region 3 through the n-type source region 4 of an oxide film 9 surface forming an etch groove 91. なお、場合によっては、p型チャネル領域3と外部ソース電極13をオーミックコンタクトさせるため、シリコンエッチングをした後でp型イオンの打込みを行ってもよい。 In some cases, for the p-type channel region 3 and the external source electrode 13 is an ohmic contact may be performed implantation of p-type ions after the silicon etching.

次に、図8(b)で示すように、エッチング溝9 1内及び各結合穴内を含む露出面及びn型半導体基板1の露出面にアルミニウム(電極材料)を形成する。 Next, as shown in FIG. 8 (b), an aluminum (electrode material) on the exposed surface and the exposed surface of the n-type semiconductor substrate 1 including etching grooves 9 1 and the coupling hole. この後、アルミニウムをエッチングし、外部ソース電極13、外部補助ソース電極13A、外部ゲート電極14及びガードリング15、ドレイン電極12をそれぞれ形成して電力用MOSFETが製造される。 Thereafter, by etching the aluminum, external source electrodes 13, external auxiliary source electrode 13A, the external gate electrode 14 and the guard ring 15, it is a power MOSFET with a drain electrode 12 are formed respectively are prepared.

このような製造方法によれば、各内部ソース電極7と外部補助ソース電極13Aとを導電接続させるため、各トレンチ6内に埋込み配置された内部ソース電極7を形成する際に、各内部ソース電極7の一部に、トレンチ6の壁面に沿って立上がる立上り部7 1と、立上り部7 1に連なり、トレンチ6の外部方向に延伸する延伸部7 2とを形成しているので、別途、各内部ソース電極7と外部補助ソース電極13Aとの接続手段の形成工程を設ける必要がなく、工程数を増やさず、かつ、簡易な手段を用いるだけで、各トレンチ6内に埋込み配置された内部ソース電極7と外部補助ソース電極13Aとの導電接続が可能になる。 According to such a manufacturing method, for connecting conductive with each internal source electrode 7 and the external auxiliary source electrodes 13A, when forming the internal source electrode 7 buried disposed in each trench 6, each of the internal source electrode 7 a portion of a rising portion 71 which rises along the wall surface of the trench 6, continuous with the rising portion 71, since the form and stretching section 7 2 which extends outside direction of the trench 6, separately, it is not necessary to provide a step of forming the connecting means between each internal source electrode 7 and the external auxiliary source electrode 13A, without increasing the number of steps, and only by using a simple means, internal, which is buried disposed in each trench 6 conductive connection between the source electrode 7 and the external auxiliary source electrode 13A becomes possible.

続く、図9(a)、(b)は、本発明による電力用MOSFETの第2の実施の形態を示すもので、図9(a)は図1(a)と同様に電極部材を除いた電力用MOSFETを表す上面図であり、図9(b)は図9(a)のG−G'線に沿った部分の断面図である。 Followed Figure 9 (a), (b) is shows a second embodiment of a power MOSFET according to the present invention, FIG. 9 (a) except for the similarly electrode member as in FIG. 1 (a) a top view showing a power MOSFET, FIG. 9 (b) is a sectional view taken along line G-G 'in FIG. 9 (a).

図9(a)に示されるように、第2の実施の形態の電力用MOSFETは、トレンチ6の配置形状がメッシュ状になっており、各トレンチ6内には、底面側に内部ソース電極7が、入口側に内部ゲート電極8がそれぞれ埋込み配置されているもので、第2の実施の形態の電力用MOSFETにおける各トレンチ6の配置形状以外の構成部分は、第1の実施の形態の電力用MOSFETの構成と同じである。 As shown in FIG. 9 (a), a power MOSFET of the second embodiment, the arrangement shape of the trench 6 has become a mesh, each trench 6, the internal source electrode 7 on the bottom side but those inner gate electrode 8 is buried arranged on the inlet side, components other than the arrangement shape of each trench 6 in the power MOSFET of the second embodiment, the power of the first embodiment is the same as that of the use MOSFET configuration. このため、第2の実施の形態の電力用MOSFETの構成については、これ以上の説明を行わない。 Therefore, the configuration of a power MOSFET of the second embodiment does not perform any further explanation. なお、第2の実施の形態の電力用MOSFETにおいて、メッシュ状に配置された各トレンチ6の開口形状は、規則的な形状を有するものであれば、図9(a)に示されるような四角形状のものでも、円形状のものでも、六角形状ものであってもよい。 Incidentally, in the power MOSFET of the second embodiment, the opening shape of each trench 6 arranged in a mesh shape, as long as it has a regular shape, square as shown in FIG. 9 (a) it is of shape, be of circular shape, or may be a hexagonal shape.

また、図9(b)に示されるように、第2の実施の形態の電力用MOSFETにおけるG−G'線部分、すなわち1つのトレンチ6列に沿った部分は、左側がアクティブ領域20 1で、右側が周辺領域20 2であって、図2(a)の構成と同様に、n型半導体基板1と、その一面に形成される外部ドレイン電極12と、その他面に形成されるn型エピタキシャル層2とを有している。 Further, as shown in FIG. 9 (b), G-G ' line portion in a power MOSFET of the second embodiment, i.e., the portion along one trench 6 columns, the left is the active region 20 1 , right a peripheral region 20 2, similar to the arrangement in FIG. 2 (a), the n-type semiconductor substrate 1, and the external drain electrode 12 formed on one surface thereof, n-type epitaxial formed other surface and a layer 2.

アクティブ領域20 1は、図2(a)に図示のアクティブ領域20 1の構成とほぼ同じであるので、その構成についての説明は省略する。 Active region 20 1 is substantially the same as that of the active region 20 1 shown in FIG. 2 (a), the description of the configuration is omitted.

また、周辺領域20 2は、図2(b)に図示のアクティブ領域20 1の構成とほぼ同じであるので、その構成についての説明も省略する。 Further, second peripheral region 20 is substantially the same as that of the active region 20 1 shown in FIG. 2 (b), omitting description thereof for that configuration.

この第2の実施の形態の電力用MOSFETによれば、各トレンチ6をメッシュ形状に配置することにより、セル部分の集積度が向上し、オン抵抗をより低減させることが可能になる。 According to this second embodiment the power MOSFET of, by placing each trench 6 in mesh shape, improves the integration density of the cell portion, it is possible to further reduce the on-resistance.

次いで、図12は、本発明による電力用MOSFETをDC−DCコンバータに用いた際の回路図である。 Then, FIG. 12 is a circuit diagram when a power MOSFET according to the present invention is used for DC-DC converter.

図12において、21はハイサイド用電力用MOSFET、22はローサイド用電力用MOSFET、23は制御IC、24、25はダイオード、26はツェナダイオード、27はインダクタ、28は容量である。 12, 21 are MOSFET power for high-side, 22 low-side power MOSFET, 23 is controlled IC, it is 24, 25 diodes, 26 Zener diode, 27 inductor 28 is the capacitance.

そして、ハイサイド用電力用MOSFET21とローサイド用電力用MOSFET22は、直列接続され、その両端に入力直流電圧Vinが印加される。 Then, power low-side and power for the high side MOSFET 21 MOSFET 22 are connected in series, the input DC voltage Vin is applied to both ends thereof. ハイサイド用電力用MOSFET21にダイオード24が並列接続され、ローサイド用電力用MOSFET22にダイオード25及びツェナダイオード26が並列接続される。 Diode 24 to the high side for power MOSFET21 are connected in parallel, a diode 25 and Zener diode 26 is connected in parallel to the low-side power MOSFET 22. ハイサイド用電力用MOSFET21のゲートとローサイド用電力用MOSFET22のゲート間に制御IC23が接続される。 Control IC23 is connected between the gate of the gate and the low-side power MOSFET22 of high-side power MOSFET 21. ハイサイド用電力用MOSFET21とローサイド用電力用MOSFET22の接続点にインダクタ27の一端が接続され、インダクタ27の他端と接地点間から出力直流電圧Voutが取り出される。 One end of the inductor 27 is connected to a connection point of the high-side power MOSFET21 and low-side power MOSFET 22, and the other end to the output DC voltage Vout from between the ground point of the inductor 27 is taken out.

一般に、DC−DCコンバータの同期整流用に用いられる電力用MOSFETは、コンバータを高効率化するため、低オン抵抗特性及び低ゲート容量特性を有する電力用MOSFETが必要である。 Generally, DC-DC converter of a power MOSFET which is used for synchronous rectification to the high efficiency of the converter, electric power is necessary for the MOSFET having a low on-resistance characteristics and low gate capacitance characteristics.

特に、ローサイド用電力用MOSFT22は、主として低オン抵抗特性であることが高効率化のために必要であり、ハイサイド用電力用MOSFET21は、低オン抵抗特性であるとともに、低ゲート容量特性を有することが高効率化のためには必要である。 In particular, low-side power MOSFT22 is necessary for it is low on-resistance characteristic primarily of high efficiency, power for the high side MOSFET21 is not only a low on-resistance characteristic has a low gate capacitance characteristics it is required for the high efficiency.

本発明による電力用MOSFETは、低オン抵抗特性及び低ゲート容量特性を実現することができるので、DC−DCコンバータのローサイド用、ハイサイド用のいずれの電力用MOSFETに適用しても有効である。 A power MOSFET according to the present invention, it is possible to realize a low on-resistance characteristics and low gate capacitance characteristic, DC-DC converter for low side is effective when applied to any of the power MOSFET for high-side . 特に、低ゲート容量特性を有しているため、ハイサイド用に使用した場合、電源装置の効率の向上を期待することができる。 In particular, because it has a low gate capacitance characteristics, when used for the high-side, it is possible to expect improvement in the efficiency of the power supply.

なお、前記各実施の形態においては、半導体装置が電力用MOSFETである場合を例に挙げて説明したが、本発明による半導体装置は電力用MOSFETに限られるものではなく、電力用MOSFETに類似した他の半導体装置にも同様に適用することが可能である。 Incidentally, in the above each embodiment, a semiconductor device is described as an example where a power MOSFET, the semiconductor device according to the present invention is not limited to the power MOSFET, similar to a power MOSFET It can be similarly applied to other semiconductor devices.

本発明による第1の実施の形態の半導体装置の要部構成であって、電極部材を除いた電力用MOSFETを表す上面図及び電力用MOSFETにおける電極部材を表す上面図である。 A main configuration of a semiconductor device of the first embodiment according to the present invention, is a top view showing the electrode member in a top view and a power MOSFET represents a power MOSFET excluding the electrode member. 図1(a)、(b)における第1の実施の形態の電力用MOSFETのA−A'線部分、B−B'線部分の各断面図である。 FIG. 1 (a), a respective cross-sectional view of line A-A 'section, B-B' line portion of the power MOSFET of the first embodiment in (b). 図1(a)、(b)における第1の実施の形態の電力用MOSFETのC−C'線部分、D−D'線部分の各断面図である。 FIG. 1 (a), a respective cross-sectional view of line C-C 'portion, D-D' line portion of the first embodiment of the power MOSFET in (b). 図1(a)、(b)における第1の実施の形態の電力用MOSFETのE−E'線部分、F−F'線部分の各断面図である。 FIG. 1 (a), a respective cross-sectional view of a first line E-E 'section, F-F' of the power MOSFET of the embodiment line portion in (b). 本発明による電力用MOSFETの製造方法の一つの実施の形態を示す最初の3つの工程図であって、その主要部分の構成を示す断面図である。 A first three process diagram showing one embodiment of a method of manufacturing the power MOSFET according to the present invention, a cross-sectional view showing a configuration of the main part. 本発明による電力用MOSFETの製造方法の一つの実施の形態を示す次の3つの工程図であって、その主要部分の構成を示す断面図である。 A three step view of the next showing one embodiment of a method of manufacturing the power MOSFET according to the present invention, a cross-sectional view showing a configuration of the main part. 本発明による電力用MOSFETの製造方法の一つの実施の形態を示す次の3つの工程図であって、その主要部分の構成を示す断面図である。 A three step view of the next showing one embodiment of a method of manufacturing the power MOSFET according to the present invention, a cross-sectional view showing a configuration of the main part. 本発明による電力用MOSFETの製造方法の一つの実施の形態を示す最後の2つの工程図であって、その主要部分の構成を示す断面図である。 A two process diagram last illustrating one embodiment of a method of manufacturing the power MOSFET according to the present invention, a cross-sectional view showing a configuration of the main part. 本発明による電力用MOSFETの第2の実施の形態を示すもので、電極部材を除いた電力用MOSFETを表す上面図及びそのG−G'線部分の断面図である。 It shows a second embodiment of a power MOSFET according to the present invention, a top view and a cross-sectional view of the line G-G 'section represents the power MOSFET excluding the electrode member. 特許文献2によって提案された電力用MOSFETの要部構成を示す断面図である。 It is a sectional view showing a main configuration of the proposed power MOSFET by Patent Document 2. 特許文献2によって新たに提案された電力用MOSFETの要部構成を示す断面図である。 The patent document 2 is a sectional view showing a main configuration of the newly proposed power MOSFET. 本発明による電力用MOSFETをDC−DCコンバータに用いた際の回路図である。 The power MOSFET according to the present invention is a circuit diagram when using the DC-DC converter.

符号の説明 DESCRIPTION OF SYMBOLS

1 n型半導体基板 2 n型エピタキシャル領域(ドリフト領域) 1 n-type semiconductor substrate 2 n-type epitaxial region (drift region)
3 p型チャネル領域 4 n型ソース領域 5 p型領域 6 アクティブ領域に形成したトレンチ内部ソース電極 6S 周辺領域に形成したトレンチ 7 トレンチ6に埋込まれる内部ソース電極 7 1立上り部 7 2延伸部 7S トレンチ6Sに埋込まれる内部ソース電極 8 内部ゲート電極 8 1内挿部 8 2外側部 8 3接続部 9 酸化膜(第1絶縁体) 3 p-type channel region 4 n-type source region 5 p-type region 6 inside the source electrode 7 is embedded in the trench 7 trench 6 formed in the trench inner source electrode 6S peripheral region formed in the active region 1 rising portion 7 2 extending portion 7S insertion portion inside the source electrode 8 inside the gate electrode 8 in 1 is embedded in the trench 6S 8 2 outer part 8 3 connection 9 oxide film (first insulator)
10 ゲート酸化膜(第2絶縁体) 10 a gate oxide film (second insulator)
11 n+型(高不純物濃度)領域 12 外部ドレイン電極 13 外部ソース電極 13 1突出部 13A 外部補助ソース電極 13A 1連結部 14 外部ゲート電極 14 1連結部 15 ガードリング 15 1連結部 16 多結晶シリコン4層保護ダイオード 17 ゲートパッド 20 半導体チップ 20 1アクティブ領域 20 2周辺領域 11 n + -type (high impurity concentration) regions 12 outside the drain electrode 13 outside the source electrode 13 first protrusion 13A external auxiliary source electrode 13A first coupling portion 14 external gate electrode 14 first connection part 15 guard ring 15 first connection part 16 of polycrystalline silicon 4 layer protective diode 17 the gate pad 20 semiconductor chips 20 1 active region 20 second peripheral region

Claims (4)

  1. 第1導電型の第1半導体層と、 A first semiconductor layer of a first conductivity type,
    前記第1半導体層上に配置した第2導電型の第2半導体層と、 A second semiconductor layer of a second conductivity type disposed on the first semiconductor layer,
    前記第2半導体層上に配置した第1導電型の第3半導体層と、 A third semiconductor layer of the first conductivity type disposed in said second semiconductor layer,
    前記第3半導体層及び第2半導体層を貫き、前記第1半導体層に達する複数のトレンチと、 Penetrates the third semiconductor layer and the second semiconductor layer, a plurality of trenches reaching the first semiconductor layer,
    前記トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、 Is disposed on the bottom side in the trench, and an internal source electrode covered with an insulating film,
    少なくともその一部が前記内部ソース電極の上部側のトレンチ内に配置され、絶縁膜で被覆された内部ゲート電極と、 At least partially disposed within the upper portion of the trench of the internal source electrode, and the internal gate electrode covered with an insulating film,
    前記第1半導体層と電気的に接続されたドレイン電極と、 And electrically connected to the drain electrode and the first semiconductor layer,
    前記第3半導体層と電気的に接続されたソース電極とを備えた半導体装置において、 In the semiconductor device provided with said third semiconductor layer electrically connected to a source electrode,
    前記内部ゲート電極を接続部を介して外部と接続する外部ゲート電極と、 An external gate electrode connected to the outside via the connecting portion of the inner gate electrode,
    前記外部ゲート電極の外周に配置され、前記内部ソース電極と接続する外部補助ソース電極と、 Wherein arranged on the outer periphery of the outer gate electrode, and the external auxiliary source electrode connected to the internal source electrode,
    前記外部ゲート電極の内周に配置され、前記内部ソース電極を外部補助ソース電極を介して外部と接続する外部ソース電極を備えたことを特徴とする半導体装置。 The external gate electrode disposed on the inner periphery of the semiconductor device characterized by comprising an external source electrode connected to the outside the internal source electrode through an external auxiliary source electrode.
  2. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記トレンチ内で内部ソース電極を被覆する絶縁膜の膜厚は、前記トレンチ内で内部ゲート電極を被覆する絶縁膜の膜厚よりも大であることを特徴とする半導体装置。 Thickness of the insulating film covering the internal source electrode in said trench, wherein a than the thickness of the insulating film covering the internal gate electrode in the trench is larger.
  3. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記外部ゲート電極 、前記トレンチ、内部ソース電極及び内部ゲート電極が配置されるアクティブ領域周辺の周辺領域に配置したことを特徴とする半導体装置。 The external gate electrode, the trench, the semiconductor device characterized by an internal source electrode and the internal gate electrode disposed in the peripheral area around the active regions arranged.
  4. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    内部ゲート電極を外部ゲート電極と接続する接続部は複数の内部ゲート電極を相互に接続することを特徴とする半導体装置。 Connection portion for connecting the inner gate electrode and the external gate electrode and wherein a connecting a plurality of inner gate electrodes each other.
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