JP4146849B2 - Light emitting device - Google Patents
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Description
本発明は、発光装置に関する。 The present invention relates to a light emitting device.
この種の発光装置として、半導体発光素子と、当該半導体発光素子に並列接続されたバリスタとを備えたものが知られている(例えば、特許文献1参照)。特許文献1に記載された発光装置では、半導体発光素子は、並列接続されたバリスタによってESD(Electrostatic Discharge:静電気放電)サージから保護されている。
ところで、半導体発光素子は、その発光動作中、熱を発する。半導体発光素子が高温になると、その発光動作に影響が出る。このため、発生した熱を効率よく放散させる必要がある。特に、半導体発光素子が光学的に透明な樹脂により封止されている場合、半導体発光素子にて発生した熱を放散させることが難しくなる。 By the way, the semiconductor light emitting device emits heat during the light emitting operation. When the semiconductor light emitting element becomes high temperature, the light emitting operation is affected. For this reason, it is necessary to dissipate the generated heat efficiently. In particular, when the semiconductor light emitting element is sealed with an optically transparent resin, it is difficult to dissipate heat generated in the semiconductor light emitting element.
本発明は、半導体発光素子において発生した熱を効率よく放散することが可能な発光装置を提供することを目的とする。 An object of the present invention is to provide a light emitting device capable of efficiently dissipating heat generated in a semiconductor light emitting element.
本発明に係る発光装置は、半導体発光素子と、積層型チップバリスタと、を備えており、積層型チップバリスタが、ZnOを主成分とするバリスタ層と、当該バリスタ層を挟むように配置される複数の内部電極とを有する積層体と、積層体の外表面に形成されると共に、複数の内部電極のうち対応する内部電極にそれぞれ接続される複数の外部電極と、を有し、半導体発光素子が、積層型チップバリスタ上に配され、当該積層型チップバリスタに並列接続されるように複数の外部電極のうち対応する外部電極に接続されることを特徴とする。 A light-emitting device according to the present invention includes a semiconductor light-emitting element and a multilayer chip varistor, and the multilayer chip varistor is disposed so as to sandwich the varistor layer mainly composed of ZnO and the varistor layer. A semiconductor light emitting element comprising: a multilayer body having a plurality of internal electrodes; and a plurality of external electrodes formed on the outer surface of the multilayer body and respectively connected to corresponding internal electrodes among the plurality of internal electrodes Is arranged on a multilayer chip varistor and is connected to a corresponding external electrode among a plurality of external electrodes so as to be connected in parallel to the multilayer chip varistor.
本発明に係る発光装置では、積層型チップバリスタが半導体発光素子に並列接続されるので、半導体発光素子をESDサージから保護することができる。 In the light emitting device according to the present invention, since the multilayer chip varistor is connected in parallel to the semiconductor light emitting element, the semiconductor light emitting element can be protected from an ESD surge.
また、本発明では、積層型チップバリスタが半導体発光素子に接続する外部電極と当該外部電極に接続する内部電極とを有するので、半導体発光素子において発生した熱は、主として、外部電極及び内部電極に伝わり放散されることとなる。半導体発光素子において発生した熱の放熱パスが拡がり、半導体発光素子において発生した熱を効率よく放散することができる。ところで、バリスタ層がZnOを主成分としている。ZnOは、放熱基板として通常用いられるアルミナ等と同等程度の熱伝導率を有しており、比較的良好な熱伝導率を有する。したがって、内部電極からの熱の放散がバリスタ層により阻害されるのを抑制することができる。 In the present invention, since the multilayer chip varistor has an external electrode connected to the semiconductor light emitting element and an internal electrode connected to the external electrode, heat generated in the semiconductor light emitting element is mainly applied to the external electrode and the internal electrode. It will be transmitted and dissipated. The heat dissipation path of the heat generated in the semiconductor light emitting element is expanded, and the heat generated in the semiconductor light emitting element can be efficiently dissipated. By the way, the varistor layer is mainly composed of ZnO. ZnO has a thermal conductivity comparable to that of alumina or the like normally used as a heat dissipation substrate, and has a relatively good thermal conductivity. Therefore, it is possible to suppress the heat dissipation from the internal electrode from being inhibited by the varistor layer.
好ましくは、半導体発光素子が、積層型チップバリスタにおける積層体の積層方向に平行な方向に伸びる面に対向するように配されている。この場合、複数の内部電極が、積層型チップバリスタにおける半導体発光素子が配される面に対向する面に対して、当該面が伸びる方向に沿って併置されることとなる。これにより、各内部電極に関して、当該内部電極から積層型チップバリスタの外表面までの放熱パスが短くなり、内部電極からの熱の放散をより一層効率よく行うことができる。 Preferably, the semiconductor light emitting element is disposed so as to face a surface extending in a direction parallel to the stacking direction of the stacked body in the stacked chip varistor. In this case, the plurality of internal electrodes are juxtaposed along the direction in which the surface extends with respect to the surface of the multilayer chip varistor facing the surface on which the semiconductor light emitting element is disposed. Thereby, with respect to each internal electrode, a heat radiation path from the internal electrode to the outer surface of the multilayer chip varistor is shortened, and heat can be more efficiently dissipated from the internal electrode.
好ましくは、複数の外部電極が、一対の端子電極を含み、一対の端子電極が、互いに対向すると共に積層体の積層方向に平行な方向に伸びる一対の外表面に形成される第1の電極部分と、当該第1の電極部分が形成された一対の外表面と隣り合うと共に積層体の積層方向に平行な方向に伸びる一の外表面に形成される第2の電極部分と、をそれぞれ含んでいる。この場合、半導体発光素子は、第2の電極部分に接続することにより、積層型チップバリスタ上に実装されることとなる。したがって、半導体発光素子と外部電極とを電気的に接続するための実装を容易且つ簡易に行うことができる。 Preferably, the plurality of external electrodes include a pair of terminal electrodes, and the pair of terminal electrodes are formed on a pair of outer surfaces facing each other and extending in a direction parallel to the stacking direction of the stacked body. And a second electrode portion formed on one outer surface adjacent to the pair of outer surfaces on which the first electrode portions are formed and extending in a direction parallel to the stacking direction of the laminate. Yes. In this case, the semiconductor light emitting element is mounted on the multilayer chip varistor by being connected to the second electrode portion. Therefore, mounting for electrically connecting the semiconductor light emitting element and the external electrode can be performed easily and simply.
好ましくは、バリスタ層が、Prを含み、複数の外部電極が、積層体と同時焼成されることにより当該積層体の外表面上に形成され且つPdを含む電極層を有する。この場合、バリスタ素体と電極層との同時焼成により、積層体と外部電極との界面近傍に、PrとPdとの酸化物、例えばPr2Pd2O5やPr4PdO7等が形成され、存在することとなる。この結果、積層体と外部電極との接着強度を向上させることができる。 Preferably, the varistor layer includes Pr, and the plurality of external electrodes are formed on the outer surface of the multilayer body by co-firing with the multilayer body and have an electrode layer including Pd. In this case, by simultaneous firing of the varistor element body and the electrode layer, an oxide of Pr and Pd, such as Pr 2 Pd 2 O 5 or Pr 4 PdO 7, is formed in the vicinity of the interface between the laminate and the external electrode. , Will exist. As a result, the adhesive strength between the laminate and the external electrode can be improved.
本発明者等は、ZnOを主成分とするバリスタ素体と外部電極との接着強度を向上させ得るバリスタについて鋭意研究を行った。その結果、積層体(焼成されることにより積層体となるグリーン体)と外部電極(焼成されることにより外部電極となる導電性ペースト)とに含まれる材料に応じて積層体と外部電極との接着強度が変化するという新たな事実を見出すに至った。 The present inventors have conducted intensive research on a varistor capable of improving the adhesive strength between a varistor element body mainly composed of ZnO and an external electrode. As a result, depending on the material contained in the laminate (green body that becomes a laminate when fired) and the external electrode (conductive paste that becomes an external electrode when fired), the laminate and the external electrode It came to discover the new fact that adhesive strength changes.
ZnOを主成分とするグリーン体の外表面に導電性ペーストを付与した後に、これらを焼成して、積層体と外部電極とを得る。このとき、グリーン体がPr(プラセオジウム)を含み、導電性ペーストがPd(パラジウム)を含んでいる場合、得られたバリスタ素体と外部電極との接着強度が向上する。 After the conductive paste is applied to the outer surface of the green body mainly composed of ZnO, these are fired to obtain a laminate and an external electrode. At this time, when the green body contains Pr (praseodymium) and the conductive paste contains Pd (palladium), the adhesive strength between the obtained varistor element body and the external electrode is improved.
積層体と外部電極との接着強度が向上するという効果は、焼成時における次のような事象に起因するものと考えられる。グリーン体と導電性ペーストとを焼成する際に、グリーン体に含まれるPrがグリーン体の表面近傍、すなわちグリーン体と導電性ペーストとの界面近傍に移動する。そして、グリーン体と導電性ペーストとの界面近傍に移動したPrと導電性ペーストに含まれるPdとが相互拡散する。このとき、積層体と外部電極との界面近傍に、PrとPdとの酸化物が形成されることがある。このPrとPdとの酸化物によりアンカー効果が生じ、焼成により得られた積層体と外部電極との接着強度が向上する。 The effect of improving the adhesive strength between the laminate and the external electrode is considered to be caused by the following event during firing. When the green body and the conductive paste are fired, Pr contained in the green body moves near the surface of the green body, that is, near the interface between the green body and the conductive paste. And Pr which moved to the interface vicinity of a green body and an electrically conductive paste and Pd contained in an electrically conductive paste mutually diffuse. At this time, an oxide of Pr and Pd may be formed near the interface between the laminate and the external electrode. An anchor effect is produced by the oxide of Pr and Pd, and the adhesive strength between the laminate obtained by firing and the external electrode is improved.
好ましくは、バリスタ層が、Prを含み、複数の外部電極が、積層体の外表面上に形成され且つPdを含む電極層を有しており、積層体と電極層との界面近傍に、バリスタ層に含まれるPrと電極層に含まれるPdとの酸化物が存在する。この場合、積層体と外部電極との界面近傍に、積層体に含まれるPrと電極層に含まれるPdとの酸化物が存在しているので、積層体と外部電極との接着強度を向上させることができる。 Preferably, the varistor layer includes Pr, and the plurality of external electrodes includes an electrode layer that is formed on the outer surface of the multilayer body and includes Pd, and the varistor layer is disposed near the interface between the multilayer body and the electrode layer. There is an oxide of Pr contained in the layer and Pd contained in the electrode layer. In this case, since an oxide of Pr contained in the laminate and Pd contained in the electrode layer exists in the vicinity of the interface between the laminate and the external electrode, the adhesive strength between the laminate and the external electrode is improved. be able to.
好ましくは、電極層が、積層体と同時焼成されることにより、当該積層体の外表面に形成されている。この場合、バリスタ素体と外部電極との界面近傍に、バリスタ素体に含まれるPrと電極層に含まれるPdとの酸化物を確実に存在させることができる。 Preferably, the electrode layer is formed on the outer surface of the multilayer body by simultaneous firing with the multilayer body. In this case, an oxide of Pr contained in the varistor element body and Pd contained in the electrode layer can surely exist in the vicinity of the interface between the varistor element body and the external electrode.
好ましくは、複数の外部電極が、積層体の外表面のうち一の外表面に形成されると共に複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される一対の端子電極と、一対の端子電極が形成された外表面に対向する外表面に形成されると共に複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される一対のパッド電極と、を含み、複数の内部電極が、当該複数の内部電極のうち隣り合う内部電極間において互いに重なり合う第1の電極部分と、当該第1の電極部分から一対の端子電極が形成された外表面及び一対のパッド電極が形成された外表面に露出するように引き出された第2の電極部分と、を含んでおり、一対の端子電極及び一対のパッド電極は、対応する内部電極に第2の電極部分を通して電気的に接続されている。この場合、半導体発光素子は、パッド電極に接続することにより、積層型チップバリスタ上に実装されることとなる。したがって、半導体発光素子とパッド電極とを電気的に接続するための実装を容易且つ簡易に行うことができる。また、積層型チップバリスタは、端子電極が形成された外表面を外部基板や外部機器等に対向させた状態で、外部基板や外部機器等に実装されることとなる。したがって、積層型チップバリスタの実装も容易且つ簡易に行うことができる。 Preferably, a plurality of external electrodes are formed on one outer surface of the outer surface of the laminate, and a pair of terminal electrodes electrically connected to corresponding internal electrodes among the plurality of internal electrodes, and a pair A pair of pad electrodes formed on the outer surface opposite to the outer surface on which the terminal electrode is formed and electrically connected to the corresponding inner electrode among the plurality of inner electrodes, and the plurality of inner electrodes However, a first electrode portion that overlaps between adjacent internal electrodes among the plurality of internal electrodes, an outer surface on which a pair of terminal electrodes are formed from the first electrode portion, and a pair of pad electrodes are formed. And a pair of terminal electrodes and a pair of pad electrodes that are electrically connected to corresponding internal electrodes through the second electrode portion. There. In this case, the semiconductor light emitting element is mounted on the multilayer chip varistor by being connected to the pad electrode. Therefore, mounting for electrically connecting the semiconductor light emitting element and the pad electrode can be performed easily and simply. The multilayer chip varistor is mounted on an external substrate, an external device, or the like with the outer surface on which the terminal electrode is formed facing the external substrate, the external device, or the like. Therefore, the mounting of the multilayer chip varistor can be performed easily and simply.
好ましくは、一対の端子電極が形成された外表面及び一対のパッド電極が形成された外表面が、積層体の積層方向に平行な方向に伸びている。この場合、複数の内部電極が、一対の端子電極が形成された外表面及び一対のパッド電極が形成された外表面に対して、当該外表面が伸びる方向に沿って併置されることとなる。これにより、各内部電極に関して、当該内部電極から積層型チップバリスタの外表面までの放熱パスが短くなり、内部電極からの熱の放散をより一層効率よく行うことができる。 Preferably, the outer surface on which the pair of terminal electrodes are formed and the outer surface on which the pair of pad electrodes are formed extend in a direction parallel to the stacking direction of the stacked body. In this case, the plurality of internal electrodes are juxtaposed along the direction in which the outer surface extends with respect to the outer surface on which the pair of terminal electrodes are formed and the outer surface on which the pair of pad electrodes are formed. Thereby, with respect to each internal electrode, a heat radiation path from the internal electrode to the outer surface of the multilayer chip varistor is shortened, and heat can be more efficiently dissipated from the internal electrode.
好ましくは、半導体発光素子が、一対のパッド電極にバンプ接続されることにより、積層型チップバリスタ上に配されている。この場合、半導体発光素子の積層型チップバリスタへの実装を極めて容易且つ簡易に行うことができる。 Preferably, the semiconductor light emitting element is disposed on the multilayer chip varistor by being bump-connected to the pair of pad electrodes. In this case, the semiconductor light emitting element can be mounted on the multilayer chip varistor very easily and simply.
好ましくは、半導体発光素子が、第1導電型の半導体領域と第2導電型の半導体領域とを有し、当該第1導電型の半導体領域と当該第2導電型の半導体領域との間に印加される電圧に応じて発光する。 Preferably, the semiconductor light emitting element has a first conductivity type semiconductor region and a second conductivity type semiconductor region, and is applied between the first conductivity type semiconductor region and the second conductivity type semiconductor region. Emits light according to the applied voltage.
本発明によれば、半導体発光素子において発生した熱を効率よく放散することが可能な発光装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the light-emitting device which can dissipate the heat generate | occur | produced in the semiconductor light-emitting element efficiently can be provided.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.
(第1実施形態)
図1〜図4を参照して、第1実施形態に係る発光装置LE1の構成を説明する。図1は、第1実施形態に係る積層型チップバリスタを示す概略上面図である。図2は、第1実施形態に係る積層型チップバリスタを示す概略下面図である。図3は、図1におけるIII−III線に沿った断面構成を説明するための図である。図4は、図1におけるIV−IV線に沿った断面構成を説明するための図である。
(First embodiment)
With reference to FIGS. 1-4, the structure of light-emitting device LE1 which concerns on 1st Embodiment is demonstrated. FIG. 1 is a schematic top view showing the multilayer chip varistor according to the first embodiment. FIG. 2 is a schematic bottom view showing the multilayer chip varistor according to the first embodiment. FIG. 3 is a diagram for explaining a cross-sectional configuration along the line III-III in FIG. 1. FIG. 4 is a diagram for explaining a cross-sectional configuration along the line IV-IV in FIG. 1.
発光装置LE1は、図1〜図4に示されるように、半導体発光素子1と、積層型チップバリスタ11とを備えている。半導体発光素子1は、積層型チップバリスタ11上に配されている。
As shown in FIGS. 1 to 4, the light emitting device LE <b> 1 includes a semiconductor
まず、積層型チップバリスタ11の構成について説明する。積層型チップバリスタ11は、略直方体形状とされたバリスタ素体21と、複数(本実施形態においては、一対)の外部電極25,26と、複数(本実施形態においては、一対)の外部電極27,28と、を備えている。一対の外部電極25,26は、バリスタ素体21の一方の主面(外表面)22にそれぞれ形成されている。一対の外部電極27,28は、バリスタ素体21の他方の主面(外表面)23にそれぞれ形成されている。バリスタ素体21は、例えば、縦が1.0mm程度に設定され、横が0.5mm程度に設定され、厚みが0.3mm程度に設定されている。外部電極25は、積層型チップバリスタ11の入力端子電極として機能し、外部電極26は、積層型チップバリスタ11の出力端子電極として機能する。外部電極27,28は、後述する半導体発光素子1に電気的に接続されるパッド電極として機能する。
First, the configuration of the
バリスタ素体21は、電圧非直線特性(以下、「バリスタ特性」と称する)を発現する複数のバリスタ層と、それぞれ複数の第1の内部電極31及び第2の内部電極41とが積層された積層体として構成されている。第1の内部電極31と第2の内部電極41とは、バリスタ素体21内においてバリスタ層の積層方向(以下、単に「積層方向」と称する。)に沿ってそれぞれ一層ずつ配置されている。第1の内部電極31と第2の内部電極41とは、互いの間に少なくとも一層のバリスタ層を挟むように配置されている。バリスタ素体21の一対の主面22,23は、バリスタ層の積層方向に平行な方向及びバリスタ層に平行な方向に伸びている。第1の内部電極31と第2の内部電極41とは、バリスタ層の積層方向に沿って併置されている。実際の積層型チップバリスタ11では、複数のバリスタ層は、互いの間の境界が視認できない程度に一体化されている。
The
バリスタ層は、ZnO(酸化亜鉛)を主成分として含むと共に、副成分として希土類金属元素、Co、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、アルカリ金属元素(K、Rb、Cs)及びアルカリ土類金属元素(Mg、Ca、Sr、Ba)等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層は、副成分としてPr、Co、Cr、Ca、Si、K、Al等を含んでいる。これにより、バリスタ層における第1の内部電極31と第2の内部電極41とに重なる領域が、ZnOを主成分とすると共にPrを含むこととなる。
The varistor layer contains ZnO (zinc oxide) as a main component and also includes rare earth metal elements, Co, group IIIb elements (B, Al, Ga, In), Si, Cr, Mo, alkali metal elements (K, K) as subcomponents. Rb, Cs) and simple earth metals such as alkaline earth metal elements (Mg, Ca, Sr, Ba) and element bodies containing these oxides. In the present embodiment, the varistor layer contains Pr, Co, Cr, Ca, Si, K, Al, and the like as subcomponents. As a result, a region of the varistor layer that overlaps the first
本実施形態では、希土類金属として、Prを用いている。Prは、バリスタ特性を発現させるための材料となる。Prを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。バリスタ層におけるZnOの含有量は、特に限定されないが、バリスタ層を構成する全体の材料を100質量%とした場合に、通常、99.8〜69.0質量%である。バリスタ層の厚みは、例えば5〜60μm程度である。 In the present embodiment, Pr is used as the rare earth metal. Pr is a material for expressing varistor characteristics. The reason for using Pr is that voltage non-linearity is excellent and characteristic variation during mass production is small. Although content of ZnO in a varistor layer is not specifically limited, When the whole material which comprises a varistor layer is 100 mass%, it is 99.8-69.0 mass% normally. The thickness of the varistor layer is, for example, about 5 to 60 μm.
第1の内部電極31は、図3にも示されるように、第1の電極部分33と、第2の電極部分35a,35bとを含んでいる。第1の電極部分33は、積層方向から見て、後述する第3の内部電極41の第1の電極部分43と互いに重なり合う。第1の電極部分33は、略矩形状を呈している。第2の電極部分35aは、第1の電極部分33から一方の主面22に露出するように引き出されており、引き出し導体として機能する。第2の電極部分35aは、外部電極25に物理的及び電気的に接続されている。第2の電極部分35bは、第1の電極部分33から他方の主面23に露出するように引き出されており、引き出し導体として機能する。第2の電極部分35bは、外部電極27に物理的及び電気的に接続されている。第1の電極部分33は、第2の電極部分35aを通して外部電極25に電気的に接続されると共に、第2の電極部分35bを通して外部電極27に電気的に接続されている。第2の電極部分35a,35bは、第1の電極部分33と一体に形成されている。
As shown also in FIG. 3, the first
第2の内部電極41は、図4にも示されるように、第1の電極部分43と、第2の電極部分45a,45bとを含んでいる。第1の電極部分43は、積層方向から見て、第1の内部電極31の第1の電極部分33と互いに重なり合う。第1の電極部分43は、略矩形状を呈している。第2の電極部分45aは、第1の電極部分43から一方の主面22に露出するように引き出されており、引き出し導体として機能する。第2の電極部分45aは、外部電極26に物理的及び電気的に接続されている。第2の電極部分45bは、第1の電極部分43から他方の主面23に露出するように引き出されており、引き出し導体として機能する。第2の電極部分45bは、外部電極28に物理的及び電気的に接続されている。各第1の電極部分43は、第2の電極部分45aを通して外部電極26に電気的に接続されると共に、第2の電極部分45bを通して外部電極28に電気的に接続されている。第2の電極部分45a,45bは、第1の電極部分43と一体に形成されている。
The second
第1及び第2の内部電極31,41は導電材を含んでいる。第1及び第2の内部電極31,41に含まれる導電材としては、特に限定されないが、PdまたはAg−Pd合金からなることが好ましい。第1及び第2の内部電極31,41の厚みは、例えば0.5〜5μm程度である。
The first and second
外部電極25と外部電極26とは、一方の主面22上において、バリスタ層の積層方向に垂直且つ他方の主面22に平行な方向に所定の間隔を有して配されている。外部電極25,26は、矩形状(本実施形態では、正方形状)を呈している。外部電極25,26は、例えば、各一辺の長さが300μm程度に設定され、厚みが5μm程度に設定されている。
The
外部電極27と外部電極28とは、他方の主面23上において、バリスタ層の積層方向に垂直且つ他方の主面23に平行な方向に所定の間隔を有して配されている。外部電極27,28は、矩形状(本実施形態では、正方形状)を呈している。外部電極27,28は、例えば、各一辺の長さが300μm程度に設定され、厚みが5μm程度に設定されている。
The
外部電極25〜28は、第1の電極層25a〜28a及び第2の電極層25b〜28bをそれぞれ有している。第1の電極層25a〜28aは、バリスタ素体21の外表面に形成されており、Pdを含んでいる。第1の電極層25a〜28aは、後述するように導電性ペーストが焼成されることにより形成されている。導電性ペーストには、Pd粒子を主成分とする金属粉末に、有機バインダ及び有機溶剤を混合したものが用いられている。金属粉末は、Ag−Pd合金粒子を主成分とするものであってもよい。
The
第2の電極層25b〜28bは、第1の電極層25a〜28a上に印刷法あるいはめっき法により形成されている。第2の電極層25b〜28bは、AuあるいはPtからなる。印刷法を用いる場合は、Au粒子あるいはPt粒子を主成分とする金属粉末に、有機バインダ及び有機溶剤を混合した導電性ペーストを用意し、当該導電性ペーストを第1の電極層25a〜28a上に印刷し、焼付あるいは焼成することにより第2の電極層25b〜28bを形成する。めっき法を用いる場合は、真空めっき法(真空蒸着法、スパッタリング法、イオンプレーティング法等)により、AuあるいはPtを蒸着させるにより第2の電極層25b〜28bを形成する。第2の電極層25b〜28bは、Pt/Auの積層体として構成してもよい。 The second electrode layers 25b to 28b are formed on the first electrode layers 25a to 28a by a printing method or a plating method. The second electrode layers 25b to 28b are made of Au or Pt. In the case of using the printing method, a conductive paste in which an organic binder and an organic solvent are mixed in a metal powder mainly composed of Au particles or Pt particles is prepared, and the conductive paste is applied to the first electrode layers 25a to 28a. The second electrode layers 25b to 28b are formed by printing and baking or baking. When the plating method is used, the second electrode layers 25b to 28b are formed by vapor-depositing Au or Pt by a vacuum plating method (vacuum evaporation method, sputtering method, ion plating method, or the like). The second electrode layers 25b to 28b may be configured as a Pt / Au laminate.
第1の内部電極31の第1の電極部分33と第3の内部電極41の第1の電極部分43とは、上述したように、隣り合う第1の内部電極31の第1の電極部分33との間において互いに重なり合う。したがって、バリスタ層における第1の電極部分33と第1の電極部分43とに重なる領域がバリスタ特性を発現する領域として機能する。上述した構成を有する積層型チップバリスタ11においては、第1の電極部分33と、第1の電極部分43と、バリスタ層における第1の電極部分33及び第1の電極部分43に重なる領域とにより、一つのバリスタ部が構成されることとなる。
As described above, the
続いて、図5及び図6を参照して、上述した構成を有する積層型チップバリスタ11の製造過程について説明する。図5は、第1実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。図6は、第1実施形態に係る積層型チップバリスタの製造過程を説明するための図である。
Subsequently, a manufacturing process of the
まず、バリスタ層を構成する主成分であるZnOと、Pr、Co、Cr、Ca、Si、K及びAlの金属又は酸化物等の微量添加物とを所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する(ステップS101)。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて20時間程度混合・粉砕を行ってスラリーを得る。 First, after weighing ZnO, which is a main component constituting the varistor layer, and trace additives such as Pr, Co, Cr, Ca, Si, K, and Al metals or oxides so as to have a predetermined ratio. The varistor material is adjusted by mixing the components (step S101). Then, an organic binder, an organic solvent, an organic plasticizer, etc. are added to this varistor material, and it mixes and grinds for about 20 hours using a ball mill etc., and obtains a slurry.
このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ30μm程度の膜を形成する。こうして得られた膜をフィルムから剥離してグリーンシートを得る(ステップS103)。 The slurry is applied onto a film made of, for example, polyethylene terephthalate by a known method such as a doctor blade method, and then dried to form a film having a thickness of about 30 μm. The film thus obtained is peeled from the film to obtain a green sheet (step S103).
次に、グリーンシートに、第1及び第2の内部電極31,41に対応する電極部分を複数(後述する分割チップ数に対応する数)形成する(ステップS105)。第1及び第2の内部電極31,41に対応する電極部分は、Pd粒子を主成分とする金属粉末、有機バインダ及び有機溶剤を混合した導電性ペーストをスクリーン印刷等の印刷法にて印刷し、乾燥させることにより形成する。
Next, a plurality of electrode portions corresponding to the first and second
次に、電極部分が形成された各グリーンシートと、電極部分が形成されていないグリーンシートとを所定の順序で重ねてシート積層体を形成する(ステップS107)。こうして得られたシート積層体をチップ単位に切断して、分割された複数のグリーン体GL1(図6参照)を得る(ステップS109)。得られたグリーン体GL1では、第1の内部電極31に対応する電極部分EL1が形成されたグリーンシートGS1と、第2の内部電極41に対応する電極部分EL2が形成されたグリーンシートGS2と、電極部分EL1,EL2が形成されていないグリーンシートGS3とが順次積層されている。グリーンシートGS1とグリーンシートGS2との間に位置するグリーンシートGS3は、複数枚積層してもよく、また、無くてもよい。
Next, a sheet laminate is formed by stacking each green sheet on which electrode portions are formed and a green sheet on which electrode portions are not formed in a predetermined order (step S107). The thus obtained sheet laminate is cut into chips, and a plurality of divided green bodies GL1 (see FIG. 6) are obtained (step S109). In the obtained green body GL1, a green sheet GS1 in which an electrode portion EL1 corresponding to the first
次に、グリーン体GL1の外表面に、外部電極25〜28の第1の電極層25a〜28a用の導電性ペースト及び外部電極25〜28の第2の電極層25b〜28b用の導電性ペーストを付与する(ステップS111)。ここでは、グリーン体GL1の一方の主面上に、対応する電極部分EL1,EL2に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、第1の電極層25a,26aに対応する電極部分を形成する。そして、第1の電極層25a,26aに対応する電極部分上に、導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、第2の電極層25b,26bに対応する電極部分を形成する。また、グリーン体GL1の他方の主面上に、対応する電極部分EL1,EL2に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、第1の電極層27a,28aに対応する電極部分を形成する。そして、第1の電極層27a,28aに対応する電極部分上に、導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、第2の電極層27b,28bに対応する電極部分を形成する。
Next, the conductive paste for the first electrode layers 25a to 28a of the
第1の電極層25a〜28a用の導電性ペーストには、上述したように、Ag−Pd合金粒子あるいはPd粒子を主成分とする金属粉末に、有機バインダ及び有機溶剤を混合したものを用いることができる。第2の電極層25b〜28b用の導電性ペーストには、上述したように、Pt粒子を主成分とする金属粉末に、有機バインダ及び有機溶剤を混合したものを用いることができる。なお、これらの導電性ペーストは、ガラスフリットを含んでいない。 As described above, the conductive paste for the first electrode layers 25a to 28a is a mixture of an organic binder and an organic solvent in a metal powder mainly composed of Ag-Pd alloy particles or Pd particles. Can do. As described above, the conductive paste for the second electrode layers 25b to 28b may be a mixture of a metal powder containing Pt particles as a main component and an organic binder and an organic solvent. These conductive pastes do not contain glass frit.
次に、導電性ペーストが付与されたグリーン体GL1に、180〜400℃、0.5〜24時間程度の加熱処理を実施して脱バインダを行った後、さらに、1000〜1400℃、0.5〜8時間程度の焼成を行い(ステップS113)、バリスタ素体21と第1の電極層25a〜28aと第2の電極層25b〜28bとを得る。この焼成によって、グリーン体GL1におけるグリーンシートGS1〜GS3はバリスタ層となる。電極部分EL1は、第1の内部電極31となる。電極部分EL2は、第2の内部電極41となる。
Next, the green body GL1 provided with the conductive paste was subjected to a heat treatment at 180 to 400 ° C. for about 0.5 to 24 hours to remove the binder, and then further to 1000 to 1400 ° C. and 0. Baking is performed for about 5 to 8 hours (step S113), and the
以上の過程により、積層型チップバリスタ11が得られることとなる。なお、焼成後に、バリスタ素体21の表面からアルカリ金属(例えば、Li、Na等)を拡散させてもよい。
Through the above process, the
次に、図3及び図4を参照して、半導体発光素子1の構成について説明する。
Next, the configuration of the semiconductor
半導体発光素子1は、GaN(窒化ガリウム)系半導体の発光ダイオード(LED:Light-Emitting Diode)であり、基板2と、当該基板2上に形成された層構造体LSとを備えている。GaN系の半導体LEDは、周知であり、その説明を簡略化する。基板2は、サファイアからなる光学的に透明且つ電気絶縁性を有する基板である。層構造体LSは、積層された、n型(第1導電型)の半導体領域3と、発光層4と、p型(第2導電型)の半導体領域5とを含んでいる。半導体発光素子1は、n型の半導体領域3とp型の半導体領域5との間に印加される電圧に応じて発光する。
The semiconductor light-emitting
n型の半導体領域3は、n型の窒化物半導体を含んで構成されている。本実施形態では、n型の半導体領域3は、基板2上にGaNがエピタキシャル成長されて成り、例えばSiといったn型ドーパントが添加されてn型の導電性を有している。また、n型の半導体領域3は、発光層4よりも屈折率が小さく且つバンドギャップが大きくなるような組成を有していてもよい。この場合、n型の半導体領域3は、発光層4に対して下部クラッドとしての役割を果たす。
The n-type semiconductor region 3 includes an n-type nitride semiconductor. In this embodiment, the n-type semiconductor region 3 is formed by epitaxially growing GaN on the
発光層4は、n型の半導体領域3上に形成され、n型の半導体領域3及びp型の半導体領域5から供給されたキャリア(電子及び正孔)が再結合することにより発光領域において光を発生する。発光層4は、例えば、障壁層と井戸層とが複数周期にわたって交互に積層された多重量子井戸(MQW:Multiple Quantum Well)構造とすることができる。この場合、障壁層及び井戸層がInGaNからなり、In(インジウム)の組成を適宜選択することによって障壁層のバンドギャップが井戸層のバンドギャップより大きくなるように構成される。発光領域は、発光層4において、キャリアが注入される領域に生じる。
The
p型の半導体領域5は、p型の窒化物半導体を含んで構成されている。本実施形態では、p型の半導体領域5は、発光層4上にAlGaNがエピタキシャル成長されて成り、例えばMgといったp型ドーパントが添加されてp型の導電性を有している。また、p型の半導体領域5は、発光層4よりも屈折率が小さく且つバンドギャップが大きくなるような組成を有していてもよい。この場合、p型の半導体領域5は、発光層4に対して上部クラッドとしての役割を果たす。
The p-type semiconductor region 5 includes a p-type nitride semiconductor. In the present embodiment, the p-type semiconductor region 5 is formed by epitaxially growing AlGaN on the
n型の半導体領域3上には、カソード電極6が形成されている。カソード電極6は、導電性材料からなり、n型の半導体領域3との間にオーミック接触が実現されている。p型の半導体領域5上には、アノード電極7が形成されている。アノード電極7は、導電性材料からなり、p型の半導体領域5との間にオーミック接触が実現されている。カソード電極6及びアノード電極7には、バンプ電極8が形成されている。
A
上述した構成の半導体発光素子1では、アノード電極7(バンプ電極8)とカソード電極6(バンプ電極8)との間に所定の電圧が印加されて電流が流れると、発光層4の発光領域において発光が生じることとなる。
In the semiconductor
半導体発光素子1は、一対の外部電極27,28にバンプ接続されている。すなわち、カソード電極6は、バンプ電極8を介して外部電極28に電気的且つ物理的に接続されている。アノード電極7は、バンプ電極8を介して外部電極27に電気的且つ物理的に接続されている。これにより、第1の電極部分33と、第1の電極部分43と、バリスタ層における第1の電極部分33,43に重なる領域とにより構成されるバリスタ部が半導体発光素子1に並列接続されることとなる。
The semiconductor
以上のように、本第1実施形態によれば、積層型チップバリスタ11が半導体発光素子1に並列接続されるので、半導体発光素子1をESDサージから保護することができる。
As described above, according to the first embodiment, since the
また、本第1実施形態では、積層型チップバリスタ11が半導体発光素子1に接続する外部電極27,28と当該外部電極27,28に接続する内部電極31,41とを有するので、半導体発光素子1において発生した熱は、主として、外部電極27,28及び内部電極31,41に伝わり放散されることとなる。半導体発光素子1において発生した熱の放熱パスが拡がり、半導体発光素子1において発生した熱を効率よく放散することができる。
In the first embodiment, since the
本第1実施形態においては、バリスタ層がZnOを主成分としている。ZnOは、放熱基板として通常用いられるアルミナ等と同等程度の熱伝導率を有しており、比較的良好な熱伝導率を有する。したがって、内部電極31,41からの熱の放散がバリスタ層により阻害されるのを抑制することができる。
In the first embodiment, the varistor layer is mainly composed of ZnO. ZnO has a thermal conductivity comparable to that of alumina or the like normally used as a heat dissipation substrate, and has a relatively good thermal conductivity. Therefore, it is possible to suppress the heat dissipation from the
ところで、第1実施形態の積層型チップバリスタ11では、入力端子電極として機能する外部電極25と出力端子電極として機能する外部電極26とが共に、バリスタ素体21の一方の主面22に配されている。すなわち、積層型チップバリスタ11は、BGA(Ball Grid Array)パッケージとされた積層型チップバリスタである。この積層型チップバリスタ11は、はんだボールやバンプ電極等を用いて各外部電極25,26と当該各外部電極25,26に対応するランドとを電気的及び機械的に接続することにより、外部基板や外部機器等に実装される。
By the way, in the
また、第1実施形態によれば、グリーン体GL1がPrを含み、外部電極25〜28の第1の電極層25a〜28a用の導電性ペーストがPdを含み、当該導電性ペーストが付与されたグリーン体GL1を焼成して、バリスタ素体21と第1の電極層25a〜28aとを得るので、バリスタ素体21と第1の電極層25a〜28aとが同時焼成されることとなる。これにより、バリスタ素体21と外部電極25〜28(第1の電極層25a〜28a)との接着強度を向上させることができる。
Further, according to the first embodiment, the green body GL1 includes Pr, the conductive paste for the first electrode layers 25a to 28a of the
バリスタ素体21と外部電極25〜28との接着強度が向上するという効果は、焼成時における次のような事象に起因するものと考えられる。グリーン体GL1と導電性ペーストとを焼成する際に、グリーン体GL1に含まれるPrがグリーン体GL1の表面近傍、すなわちグリーン体GL1と導電性ペーストとの界面近傍に移動する。そして、グリーン体GL1と導電性ペーストとの界面近傍に移動したPrと導電性ペーストに含まれるPdとが相互拡散する。PrとPdとが相互拡散するとき、バリスタ素体21と外部電極25〜28との界面近傍(界面も含む)に、PrとPdとの酸化物(例えば、Pr2Pd2O5やPr4PdO7等)が形成されることがある。このPrとPdとの酸化物によりアンカー効果が生じ、焼成により得られたバリスタ素体21と外部電極25〜28との接着強度が向上する。
The effect of improving the adhesive strength between the
BGAパッケージとされた積層型チップバリスタは、入出力端子電極あるいはグランド端子電極として機能する外部電極の面積が特に小さい。このため、バリスタ素体と外部電極との接着強度が低くなり、外部電極がバリスタ素体から剥がれてしまう懼れがある。しかしながら、第1実施形態の積層型チップバリスタ11では、上述したようにバリスタ素体21と外部電極25〜28(第1の電極層25a〜28a)との接着強度が向上しているので、外部電極25〜28がバリスタ素体21から剥がれることはない。
A multilayer chip varistor formed as a BGA package has a particularly small area of an external electrode functioning as an input / output terminal electrode or a ground terminal electrode. For this reason, the adhesive strength between the varistor element body and the external electrode is lowered, and the external electrode may be peeled off from the varistor element body. However, in the
第1の電極層25a〜28aを形成するための導電性ペーストがガラスフリットを含んでいる場合、焼成の際に、ガラス成分が第1の電極層25a〜28aの表面に析出することがあり、めっき性やはんだ付与性が悪化する懼れがある。しかしながら、本第1実施形態では、第1の電極層25a〜28aを形成するための導電性ペーストがガラスフリットを含んでいないため、めっき性やはんだ付与性が悪化することはない。 When the conductive paste for forming the first electrode layers 25a to 28a contains glass frit, a glass component may be deposited on the surfaces of the first electrode layers 25a to 28a during firing. Plating properties and solderability may be deteriorated. However, in the first embodiment, since the conductive paste for forming the first electrode layers 25a to 28a does not include glass frit, the plating property and the solderability are not deteriorated.
本第1実施形態においては、一対の外部電極25,26がバリスタ素体21の一方の主面22に形成され、一対の外部電極27,28が一方の主面22に対向する他方の主面23に形成されている。第1及び第2の内部電極31,41は、互いに重なり合う第1の電極部分33,43と、当該第1の電極部分33,43から一方の主面22及び他方の主面23に露出するように引き出された第2の電極部分35a,35b,45a,45bと、を含んでいる。複数の外部電極25〜28は、対応する内部電極31,41に第2の電極部分35a,35b,45a,45bを通して電気的に接続されている。この場合、半導体発光素子1は、外部電極27,28に接続することにより、積層型チップバリスタ11に実装されることとなる。したがって、半導体発光素子1と外部電極27,28とを電気的及び物理的に接続するための実装を容易且つ簡易に行うことができる。また、積層型チップバリスタ11は、外部電極25,26が形成された一方の主面22を外部基板や外部機器等に対向させた状態で、外部基板や外部機器等に実装されることとなる。したがって、積層型チップバリスタ11の実装も容易且つ簡易に行うことができる。
In the first embodiment, a pair of
本第1実施形態では、半導体発光素子1が、一対の外部電極27,28にバンプ接続されることにより、積層型チップバリスタ11上に配されている。これにより、半導体発光素子1の積層型チップバリスタ11への実装を極めて容易且つ簡易に行うことができる。
In the first embodiment, the semiconductor
また、本第1実施形態においては、一方の主面22及び他方の主面23が、バリスタ素体21の積層方向、すなわちバリスタ層の積層方向に平行な方向に伸びている。これにより、内部電極31,41が、一方の主面22及び他方の主面23に対して、一方の主面22及び他方の主面23が伸びる方向に沿って併置されることとなる。この結果、各内部電極31,41に関して、当該内部電極31,41からバリスタ素体21の一方の主面22及び他方の主面23までの放熱パス、すなわち積層型チップバリスタ11の外表面までの放熱パスが短くなり、内部電極31,41からの熱の放散をより一層効率よく行うことができる。
In the first embodiment, one
(第2実施形態)
図7を参照して、第2実施形態に係る発光装置LE2の構成を説明する。図7は、第2実施形態に係る積層型チップバリスタの断面構成を説明するための図である。第2実施形態に係る発光装置LE2は、積層型チップバリスタの構成に関して第1実施形態に係る発光装置LE1と相違する。
(Second Embodiment)
With reference to FIG. 7, the structure of light-emitting device LE2 which concerns on 2nd Embodiment is demonstrated. FIG. 7 is a view for explaining a cross-sectional configuration of the multilayer chip varistor according to the second embodiment. The light emitting device LE2 according to the second embodiment is different from the light emitting device LE1 according to the first embodiment with respect to the configuration of the multilayer chip varistor.
発光装置LE2は、図7に示されるように、半導体発光素子1と、積層型チップバリスタ51とを備えている。半導体発光素子1は、積層型チップバリスタ51上に配されている。積層型チップバリスタ51は、積層体53と、当該積層体53にそれぞれ形成される一対の外部電極55,56とを備えている。外部電極55は、積層型チップバリスタ51の入力端子電極として機能し、外部電極56は、積層型チップバリスタ51の出力端子電極として機能する。
The light emitting device LE2 includes a semiconductor
積層体53は、バリスタ部57と、当該バリスタ部57を挟むように配置される一対の外層部59とを有し、バリスタ部57と一対の外層部59とが積層されることにより構成されている。積層体53は、直方体形状を呈している。積層体53は、互いに対向すると共に当該積層体53の積層方向に平行な方向に伸びる一対の端面(外表面)53a,53bと、一対の端面53a,53bと隣り合うと共に互いに対向する一対の側面(外表面)53c,53dとを含んでいる。一対の側面53c,53dは、積層体53の積層方向に直交している。
The
バリスタ部57は、バリスタ特性を発現するバリスタ層61と、当該バリスタ層61を挟むように配置される複数の内部電極63,64とを含んでいる。バリスタ部57では、バリスタ層61と内部電極63,64とが交互に積層されている。バリスタ層61における隣り合う一対の内部電極63,64に重なる領域がバリスタ特性を発現する領域としてそれぞれ機能する。内部電極63,64の厚みは、例えば0.5〜5μm程度である。実際の積層型チップバリスタ51は、バリスタ層61間の境界、及び、バリスタ層61と外層部59と間の境界が視認できない程度に一体化されている。
The
バリスタ層61は、ZnO(酸化亜鉛)を主成分として含むと共に、副成分として希土類金属元素、Co、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、アルカリ金属元素(K、Rb、Cs)及びアルカリ土類金属元素(Mg、Ca、Sr、Ba)等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層は、副成分としてPr、Co、Cr、Ca、Si、K、Al等を含んでいる。これにより、互いに隣り合う一対の内部電極63,64に重なる領域が、ZnOを主成分とすると共にPrを含むこととなる。本実施形態では、第1実施形態と同様に、希土類金属として、Prを用いている。
The
複数の内部電極63,64は、それぞれの一端が積層体53において対向する端面53a,53bに交互に露出するように略平行に設けられている。これらの内部電極63,64は、導電材を含んでいる。内部電極63,64に含まれる導電材としては、特に限定されないが、PdまたはAg−Pd合金からなることが好ましい。複数の内部電極63,64は、積層体53の積層方向、すなわち一対の側面53c,53dの対向方向に沿って併置されている。
The plurality of
外層部59は、バリスタ層61と同様に、ZnOを主成分として含むと共に、副成分として希土類金属元素、Co、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、アルカリ金属元素(K、Rb、Cs)及びアルカリ土類金属元素(Mg、Ca、Sr、Ba)等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、外層部59は、外層部59に含まれる副成分としてPr、Co、Cr、Ca、Si、K、Al等を含んでいる。本実施形態では、希土類金属として、Prを用いている。
Similar to the
一対の外部電極55,56は、積層体53の両端部を覆うようにそれぞれ設けられている。一対の外部電極55,56は、第1の電極部分55a,56a、第2の電極部分55b,56b、及び第3の電極部分55c,56cをそれぞれ含んでいる。第1の電極部分55aは、一方の端面53aに形成されている。第1の電極部分56aは、他方の端面53bに形成されている。第2の電極部分55bは、第1の電極部分55aに連続するように、一方の側面53cに形成されている。第2の電極部分56bは、第1の電極部分56aに連続するように、一方の側面53cに形成されている。第3の電極部分55cは、第1の電極部分55aに連続するように、他方の側面53dに形成されている。第3の電極部分56cは、第1の電極部分56aに連続するように、他方の側面53dに形成されている。
The pair of external electrodes 55 and 56 are provided so as to cover both end portions of the
内部電極63は、端面53aに露出する一端において外部電極55の第1の電極部分55aと電気的且つ物理的に接続されている。内部電極64は、端面53bに露出する一端において外部電極56の第1の電極部分56aと電気的且つ物理的に接続されている。
The
外部電極55,56は、Pdを含んでいる。外部電極55,56は、導電性ペーストが焼成されることにより形成されている。導電性ペーストには、Ag−Pd合金粒子を主成分とする金属粉末に、有機バインダ及び有機溶剤を混合したものが用いられている。金属粉末は、Pd粒子を主成分とするものであってもよい。外部電極55,56は、第1実施形態と同様に、積層体53と同時焼成されることにより得られる。外部電極55,56の表面には、当該外部電極55,56を覆うように、金属層を形成してもよい。この金属層の材料として、Au、Pt、Sn、Sn合金、あるいはAg等を用いることができる。金属層は、めっき法等により、形成することができる。
The external electrodes 55 and 56 contain Pd. The external electrodes 55 and 56 are formed by baking a conductive paste. As the conductive paste, a mixture of a metal powder containing Ag—Pd alloy particles as a main component and an organic binder and an organic solvent is used. The metal powder may be mainly composed of Pd particles. The external electrodes 55 and 56 are obtained by simultaneous firing with the
半導体発光素子1は、積層体53(バリスタ層61)の積層方向に直交する側面53c上に配されており、一対の外部電極55,56にバンプ接続されている。すなわち、カソード電極6は、バンプ電極8を介して外部電極55に電気的且つ物理的に接続されている。アノード電極7は、バンプ電極8を介して外部電極56に電気的且つ物理的に接続されている。
The semiconductor
以上のように、本第2実施形態によれば、積層型チップバリスタ51が半導体発光素子1に並列接続されるので、半導体発光素子1をESDサージから保護することができる。
As described above, according to the second embodiment, since the
また、本第2実施形態では、積層型チップバリスタ11が半導体発光素子1に接続する外部電極55,56と当該外部電極55,56に接続する内部電極63,64とを有するので、半導体発光素子1において発生した熱は、主として、外部電極55,56及び内部電極63,64に伝わり放散されることとなる。半導体発光素子1において発生した熱の放熱パスが拡がり、半導体発光素子1において発生した熱を効率よく放散することができる。
In the second embodiment, since the
本第2実施形態においては、バリスタ層61がZnOを主成分としている。ZnOは、放熱基板として通常用いられるアルミナ等と同等程度の熱伝導率を有しており、比較的良好な熱伝導率を有する。したがって、内部電極63,64からの熱の放散がバリスタ層61により阻害されるのを抑制することができる。
In the second embodiment, the
また、第2実施形態によれば、第1実施形態と同様に、積層体53と外部電極55,56とが同時焼成により得られるので、積層体53と外部電極55,56との接着強度を向上させることができる。 Further, according to the second embodiment, since the laminate 53 and the external electrodes 55 and 56 are obtained by simultaneous firing as in the first embodiment, the adhesive strength between the laminate 53 and the external electrodes 55 and 56 is increased. Can be improved.
(第3実施形態)
図8及び図9を参照して、第3実施形態に係る発光装置LE3の構成を説明する。図8は、第3実施形態に係る積層型チップバリスタの断面構成を説明するための図である。図9は、図8におけるIX−IX線に沿った断面構成を説明するための図である。第3実施形態に係る発光装置LE3は、積層型チップバリスタの構成に関して第1実施形態に係る発光装置LE1と相違する。
(Third embodiment)
With reference to FIG.8 and FIG.9, the structure of light-emitting device LE3 which concerns on 3rd Embodiment is demonstrated. FIG. 8 is a view for explaining a cross-sectional configuration of the multilayer chip varistor according to the third embodiment. FIG. 9 is a diagram for explaining a cross-sectional configuration along the line IX-IX in FIG. 8. The light emitting device LE3 according to the third embodiment is different from the light emitting device LE1 according to the first embodiment with respect to the configuration of the multilayer chip varistor.
発光装置LE3は、図8及び図9に示されるように、半導体発光素子1と、積層型チップバリスタ71とを備えている。半導体発光素子1は、積層型チップバリスタ71上に配されている。
The light emitting device LE3 includes a semiconductor
積層型チップバリスタ71は、第2実施形態の積層型チップバリスタ51と同じく、積層体53と、一対の外部電極55,56とを備えている。積層型チップバリスタ71では、複数の内部電極63,64が、積層体53(バリスタ層61)の積層方向(一対の側面53c,53dの対向方向)と一対の端面53a,53bの対向方向に直交する方向に沿って併置されている。積層体53は、一対の端面53a,53bと隣り合うと共に互いに対向する一対の側面(外表面)53e,53fとを含んでいる。一対の側面53e,53fは、積層体53の積層方向に平行な方向に伸びている。
Similar to the
外部電極55の第1の電極部分55aは、一方の端面53aに形成されている。外部電極56の第1の電極部分56aは、他方の端面53bに形成されている。第2の電極部分55b,56bは、対応する第1の電極部分55a,56aに連続するように、一方の側面53eに形成されている。第3の電極部分55c,56cは、第1の電極部分55a,56aに連続するように、他方の側面53fに形成されている。半導体発光素子1は、積層型チップバリスタ71における積層体53の積層方向に平行な方向に伸びる面、すなわち積層体53の側面53e上に配されている。
The first electrode portion 55a of the external electrode 55 is formed on one
本第3実施形態では、積層型チップバリスタ71が半導体発光素子1に並列接続されるので、半導体発光素子1をESDサージから保護することができる。
In the third embodiment, since the
本第3実施形態においても、第2実施形態と同様に、積層型チップバリスタ11が半導体発光素子1に接続する外部電極55,56と当該外部電極55,56に接続する内部電極63,64とを有するので、半導体発光素子1において発生した熱は、主として、外部電極55,56及び内部電極63,64に伝わり放散されることとなる。半導体発光素子1において発生した熱の放熱パスが拡がり、半導体発光素子1において発生した熱を効率よく放散することができる。また、バリスタ層61がZnOを主成分としているので、内部電極63,64からの熱の放散がバリスタ層61により阻害されるのを抑制することができる。
Also in the third embodiment, as in the second embodiment, the
本第3実施形態においては、半導体発光素子1が、積層型チップバリスタ71における積層体53の積層方向に平行な方向に伸びる面に対向するように配されている。これにより、複数の内部電極63,64が、積層型チップバリスタ71における半導体発光素子1が配される面に対向する面に対して、当該面が伸びる方向に沿って併置されることとなる。この結果、各内部電極63,64に関して、当該内部電極63,64から積層型チップバリスタ71の外表面までの放熱パスが短くなり、内部電極63,64からの熱の放散をより一層効率よく行うことができる。
In the third embodiment, the semiconductor
また、本第3実施形態においては、一対の外部電極55,56が、互いに対向すると共に積層体53の積層方向に平行な方向に伸びる一対の端面53a,53bに形成される第1の電極部分55a,56aと、当該第1の電極部分55a,56aが形成された一対の端面53a,53bと隣り合うと共に積層体53の積層方向に平行な方向に伸びる一の側面53eに形成される第2の電極部分55b,56bと、をそれぞれ含んでいる。この場合、半導体発光素子1は、第2の電極部分55b,56bに接続することにより、積層型チップバリスタ71上に実装されることとなる。したがって、半導体発光素子1と外部電極55,56とを電気的に接続するための実装を容易且つ簡易に行うことができる。
In the third embodiment, the pair of external electrodes 55 and 56 are first electrode portions formed on the pair of end faces 53 a and 53 b that face each other and extend in a direction parallel to the stacking direction of the stacked
第1〜第3実施形態に係る積層型チップバリスタ11,51では、バリスタ素体21,53(バリスタ層)がBiを含んでいない。バリスタ素体21,53がBiを含まない理由は、以下の通りである。バリスタ素体が、ZnOを主成分とすると共にBiを含み、外部電極が、バリスタ素体と同時焼成されることにより当該バリスタ素体の外表面に形成され且つPdを含む電極層を有する場合、バリスタ素体と電極層との同時焼成により、BiとPdとが合金化し、バリスタ素体と電極層との界面にBiとPdとの合金が形成されることとなる。BiとPdとの合金は、特に、バリスタ素体との濡れ性が悪く、バリスタ素体と電極層との接着強度を低下させるように作用する。このため、バリスタ素体と電極層との接着強度を所望の状態に確保することが困難となる。
In the
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。 The preferred embodiments of the present invention have been described above, but the present invention is not necessarily limited to these embodiments.
上述した積層型チップバリスタ11においては、一対の内部電極31,41を有しているが、これに限られない。例えば、第2及び第3実施形態の積層型チップバリスタ51,71と同様に、第1の内部電極31及び第2の内部電極41を複数層ずつ有していてもよい。
The
第1〜第3実施形態では、半導体発光素子1としてGaN系の半導体LEDを用いているが、これに限られない。半導体発光素子1として、例えば、GaN系以外の窒化物系半導体LED(例えば、InGaNAs系の半導体LED等)や窒化物系以外の化合物半導体LEDやレーザーダイオード(LD:Laser Diode)を用いてもよい。
In the first to third embodiments, a GaN-based semiconductor LED is used as the semiconductor
1…半導体発光素子、11…積層型チップバリスタ、21…バリスタ素体、22…一方の主面、23…他方の主面、25〜28…外部電極、25a〜28a…第1の電極層、25b〜28b…第2の電極層、31…第1の内部電極、33…第1の電極部分、35a,35b…第2の電極部分、41…第2の内部電極、43…第1の電極部分、45a,45b…第2の電極部分、51…積層型チップバリスタ、53…積層体、53a,53b…端面、53c〜53f…側面、55…外部電極、55a…第1の電極部分、55b…第2の電極部分、55c…第3の電極部分、56…外部電極、56a…第1の電極部分、56b…第2の電極部分、56c…第3の電極部分、61…バリスタ層、63,64…内部電極、71…積層型チップバリスタ、LE1〜LE3…発光装置。
DESCRIPTION OF
Claims (8)
前記積層型チップバリスタが、
ZnOを主成分とするバリスタ層と、当該バリスタ層を挟むように配置される複数の内部電極とを有する積層体と、
前記積層体の外表面に形成されると共に、前記複数の内部電極のうち対応する内部電極にそれぞれ接続される複数の外部電極と、を有し、
前記半導体発光素子が、前記積層型チップバリスタにおける前記積層体の積層方向に平行な方向に伸びる面に対向するように前記積層型チップバリスタ上に配され、当該積層型チップバリスタに並列接続されるように前記複数の外部電極のうち対応する外部電極に接続されることを特徴とする発光装置。 A semiconductor light emitting device and a multilayer chip varistor,
The multilayer chip varistor is
A laminate having a varistor layer mainly composed of ZnO and a plurality of internal electrodes arranged so as to sandwich the varistor layer;
A plurality of external electrodes formed on the outer surface of the laminate and connected to corresponding internal electrodes among the plurality of internal electrodes, and
The semiconductor light emitting element is disposed on the multilayer chip varistor so as to face a surface of the multilayer chip varistor that extends in a direction parallel to the stacking direction of the multilayer body, and is connected in parallel to the multilayer chip varistor. Thus, the light emitting device is connected to a corresponding external electrode among the plurality of external electrodes.
前記一対の端子電極が、
互いに対向すると共に前記積層体の積層方向に平行な方向に伸びる一対の外表面に形成される第1の電極部分と、
当該第1の電極部分が形成された前記一対の外表面と隣り合うと共に前記積層体の積層方向に平行な方向に伸びる一の外表面に形成される第2の電極部分と、をそれぞれ含むことを特徴とする請求項1に記載の発光装置 The plurality of external electrodes include a pair of terminal electrodes,
The pair of terminal electrodes are
A first electrode portion formed on a pair of outer surfaces facing each other and extending in a direction parallel to the stacking direction of the stacked body;
Each including a second electrode portion formed on one outer surface adjacent to the pair of outer surfaces on which the first electrode portions are formed and extending in a direction parallel to the stacking direction of the stacked body. The light-emitting device according to claim 1.
前記複数の外部電極が、前記積層体と同時焼成されることにより当該積層体の前記外表面上に形成され且つPdを含む電極層を有することを特徴とする請求項1に記載の発光装置。 The varistor layer comprises Pr;
2. The light emitting device according to claim 1, wherein the plurality of external electrodes have an electrode layer formed on the outer surface of the multilayer body by being simultaneously fired with the multilayer body and including Pd.
前記複数の外部電極が、前記積層体の前記外表面上に形成され且つPdを含む電極層を有しており、
前記積層体と前記電極層との界面近傍に、前記バリスタ層に含まれるPrと前記電極層に含まれるPdとの酸化物が存在することを特徴とする請求項1に記載の発光装置。 The varistor layer comprises Pr;
The plurality of external electrodes have an electrode layer formed on the outer surface of the laminate and including Pd,
2. The light emitting device according to claim 1, wherein an oxide of Pr contained in the varistor layer and Pd contained in the electrode layer exists in the vicinity of an interface between the stacked body and the electrode layer.
前記積層体の外表面のうち一の外表面に形成されると共に前記複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される一対の端子電極と、
前記一対の端子電極が形成された前記外表面に対向する外表面に形成されると共に前記複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される一対のパッド電極と、を含み、
前記複数の内部電極が、
当該複数の内部電極のうち隣り合う内部電極間において互いに重なり合う第1の電極部分と、
当該第1の電極部分から前記一対の端子電極が形成された前記外表面及び前記一対のパッド電極が形成された前記外表面に露出するように引き出された第2の電極部分と、を含んでおり、
前記一対の端子電極及び前記一対のパッド電極は、前記対応する内部電極に前記第2の電極部分を通して電気的に接続され、
前記一対の端子電極が形成された前記外表面及び前記一対のパッド電極が形成された前記外表面が、前記積層体の積層方向に平行な方向に伸びており、
前記半導体発光素子が、前記一対のパッド電極に接続されることにより、前記積層型チップバリスタ上に配されることを特徴とする請求項1に記載の発光装置。 The plurality of external electrodes are
A pair of terminal electrodes formed on one outer surface of the outer surfaces of the laminate and electrically connected to corresponding internal electrodes among the plurality of internal electrodes,
A pair of pad electrodes formed on an outer surface opposite to the outer surface on which the pair of terminal electrodes are formed and electrically connected to corresponding internal electrodes among the plurality of internal electrodes,
The plurality of internal electrodes are
A first electrode portion overlapping between adjacent internal electrodes of the plurality of internal electrodes;
A second electrode portion that is drawn from the first electrode portion so as to be exposed on the outer surface on which the pair of terminal electrodes are formed and on the outer surface on which the pair of pad electrodes are formed. And
The pair of terminal electrodes and the pair of pad electrodes are electrically connected to the corresponding internal electrodes through the second electrode portion ,
The outer surface on which the pair of terminal electrodes are formed and the outer surface on which the pair of pad electrodes are formed extend in a direction parallel to the stacking direction of the stacked body,
The semiconductor light emitting element, by being connected to the pair of pad electrodes, the light emitting device according to claim 1, characterized in Rukoto disposed on the multilayer chip varistor.
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