JP4146395B2

JP4146395B2 - 記憶装置

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Publication number: JP4146395B2
Application number: JP2004171260A
Authority: JP
Inventors: 賢一室岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-09
Filing date: 2004-06-09
Publication date: 2008-09-10
Anticipated expiration: 2024-06-09
Also published as: US7379324B2; US20070285973A1; JP2005353744A; US7706171B2; US20050275617A1

Description

本発明は、電極間の粒子の移動を利用した記憶装置に関する。

近年、半導体装置の集積度が高くなるに伴い、これを構成するＬＳＩ素子の回路パターンは益々微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。

従来、ＤＲＡＭ，ＳＲＡＭ，フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィー工程コストの上昇、即ち製品コストの上昇要因となっている（例えば、特許文献１，２参照）。

一方、このような微細加工の課題を根本的に解消する技術として、所望の分子構造を人工的に合成し、得られた分子の均一性を利用して、均一の特性の素子を得る試みがある。しかし、合成された分子を所望の位置に配置する技術や、配置された電極との電気的な接触を得ることに大きな課題があるばかりでなく、このような素子は極少数の電荷を用いて記憶を行うため、自然放射線等の外乱による誤動作の確率が非常に大きくなる課題を抱えている。
応用物理第６９巻第１０号ｐｐ1233−1240，2000年「半導体メモリー；ＤＲＡＭ」応用物理第６９巻第１２号ｐｐ1462−1466，2000年「フラッシュメモリー，最近の話題」

このように、従来から用いられているＭＯＳＦＥＴをセルに使用したメモリは、パターンの微細化に伴い、パターンの寸法精度や位置合せ精度が厳しくなり、技術的な困難に加えて、製造コストの上昇要因を抱えている。一方、分子構造を利用したメモリは、分子の操作や電極との接触に関する課題に加えて、外乱による誤動作の確率が大きいことが懸念されている。

本発明は、上記の事情を考慮して成されたもので、その目的とするところは、製造が容易で外乱の影響を受け難い高集積の記憶装置を提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち、本発明の一態様に係わる記憶装置は、第１の電極と、第１の電極に間隙を介して一部がそれぞれ対向配置された複数の第２の電極と、第１の電極と第２の電極との間隙中に選択的に配置され、第１及び第２の電極間及び隣接する第２の電極間で移動可能な粒子と、を具備してなることを特徴とする。

また、本発明の別の一態様に係わる記憶装置は、平行配置された複数本の行線が設けられた第１の基板と、平行配置された複数本の列線が設けられ、該列線が前記行線と交差するように、第１の基板と間隙を介して対向配置された第２の基板と、前記行線と前記列線との各交差部に選択的に配置され、且つ対向する行線と列線間及び隣接する交差部間で移動可能な粒子と、を具備してなることを特徴とする。

本発明によれば、第１の電極（行線）と第２の電極（列線）との間の粒子の有無を利用することにより、記憶装置として機能させることができる。そしてこの場合、メモリ部の回路パターンとしては第１の電極と第２の電極の配線を形成するのみで済み、構造が極めて簡単であり、ＭＯＳＦＥＴを用いた場合に比してセル内での位置合わせやパターン寸法精度が緩くなるため、製造コストを抑えることができる。さらに、データの記憶に、電荷の蓄積ではなく粒子の存在位置を利用しているため、外乱の影響に強い耐性を有する。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる記憶装置のセル部構成を示す斜視図である。

第１の基板１０の表面部に、平行配置された複数本の行線（第１の電極）１１が埋め込み形成され、第２の基板２０の表面部に、平行配置された複数本の列線（第２の電極）２１が埋め込み形成されている。そして、これらの基板１０，２０は、各々の表面部を向かい合わせ、行線１１と列線２１が互いに直交する関係となるように、一定の間隙ｄを介して対向配置されている。

ここで、通常のＭＯＳ型メモリセルに合わせて、行線１１をワード線と称し、列線２１をビット線と称することにする。

ワード線１１とビット線２１との交差部がメモリセルに相当し、各々の交差部のワード線１１とビット線２１との間隙内に、隣接する電極間を移動可能な粒子３０が選択的に配置されている。ここで、粒子３０は、ワード線１１及びビット線２１に垂直な方向のみではなく、ワード線１１或いはビット線２１と平行な方向にも移動が可能となっている。即ち、基板１０，２０の対向方向と共に、隣接するワード線間又は隣接するビット線間で移動可能となっている。

このような構造では、第１の基板１０に設けるワード線１１及び第２の基板２０に設けるビット線２１は単なるラインアンドスペースのパターンであり、ワード線１１とビット線２１とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際にセル内の位置合せ精度が不要であり、製造を容易に行うことが可能となる。

図２を用いて、本構造の動作原理を解説する。図２は、本実施形態の動作原理を説明するための模式図であり、図１のＡ−Ａ断面に相当する。

電極（ワード線１１，ビット線２１）上の半径ａの粒子３０が電荷ｑを帯び、粒子３０が電極に印加された電圧による電場Ｅの中に置かれると、この粒子３０には、電荷が電場より受ける力に加えて、電極に誘起される鏡像電荷、及び鏡像双極子から受ける力が加わる。そして、これらの合力Ｆは電極が無限に広い場合で近似すると、以下の（１）式で与えられる。

但し、ε₀は真空の誘電率（約８．８５×１０^-12Ｆ／ｍ）、ε_rは粒子の比誘電率である。

間隙が大気中の場合には、厳密には誘電率の補正が必要となるが、その差は極めて小さいので無視することが可能であり、式（１）をそのまま使用することができる。電荷ｑは必ず素電荷ｅ（約１．６×１０^-19Ｃ）の整数倍となるので、ｑ＝ｎｅと表すことができる。また、電場Ｅは、対向する電極間の電位差をＶ、間隔をｄとすると、Ｅ＝Ｖ／ｄで近似できる。

一方、粒子３０の静電容量ＣはＣ＝４πε₀ａで与えられ、これによる帯電エネルギーは（１／２）ｑ²／Ｃ＝ｎ²ｅ²／８πε₀ａとなる。このエネルギーを越えるエネルギーを有する電子（或いは正孔）のみが粒子３０へ移動可能となる、クーロン障壁と呼ばれる現象が存在する。このため、ｅＶ＞ｎ²ｅ²／８πε₀ａを満たす電位差Ｖの場合にのみ、ｎ個目の電子（或いは正孔）が粒子３０へ移動する。これらの事情を考慮して、式（１）で規定される粒子３０に働く力Ｆをグラフ化すると、図３を得る。

図３は、ｎ＝１とｎ＝２の場合のみを示すが、本実施形態の説明には十分である。前述のクーロン障壁の存在のため、各帯電状態は図中の点線Ａ１，Ａ２で示された個所よりも右側で実現すると共に、帯電しても電場がある一定以上の強度になるまでは、鏡像による引力が勝り、粒子が電極から離脱しないことが分かる。最も重要なことは、図３にハッチングで示した区間では、必ずｎ＝１の条件で離脱が発生することである。なお、図３中のＥ１はｎ＝１の場合に離脱に必要な下限電界、Ｅ２はｎ＝２の場合に帯電に必要な下限電圧（クーロン障壁）を示している。

電極から離脱した粒子は加速されて反対電極に到達し、そこで電荷を放出すると共に、新たに反対符号の電荷を受け取り、再び離脱して元の電極へ到達する、という過程を繰り返す。この一連の過程によって電荷が運ばれるため、電極間の電流として検出することが可能である。前述のように、これらの過程が必ずｎ＝１で発生すると、一定電流が流れることとなり、粒子の有無が容易に検出可能となる。さらに、同じ電極間に２個の粒子が存在した場合、電荷を運ぶ担体が２倍になることに加え、移動距離が短くなるため、２倍以上の電流が検出されることから、粒子が２個有ることが明確に検出可能である。

具体的には、粒子の半径ａを１０ｎｍ、電極の間隔ｄを６０ｎｍとすると、上述のｎ＝１の状態での粒子の離脱と往復運動は、電極間電圧Ｖが０．２２Ｖから０．２９Ｖの範囲で起こる。電極間電圧Ｖを０．２８Ｖとし、交点を選択する上側の電極にＶ／２に相当する＋０．１４Ｖを、交点を選択する下側の電極に−Ｖ／２に相当する−０．１４Ｖを印加し、他の電極を０Ｖに設定した。この場合に、選択された交点に存在する離脱直後の粒子に働く力は約０．２ｐＮであり、片道の運動に要する時間は約４０ｎｓｅｃと見積もられる。そして、粒子１個の片道運動につき１個の電荷が運ばれるため、約４ｐＡの電流が検出されることが分かる。従って、この電流を測定することにより、上下の電極の交点に存在する粒子の有無（数）を検出することが可能である。

同時に、近傍の粒子、特に同一電極上の隣接する部分に存在する粒子にも、電場が印加されるが、その強度は距離に反比例する。このため、電極の横方向のピッチｐを４０ｎｍとすると、直近の粒子に対する電場は約８３％、第２近接の粒子に対する電場は約７３％に減少する。前述の、電極間電圧Ｖが０．２８Ｖの場合、直近の粒子は離脱が可能であるが、第２近接の粒子に加わる電場は離脱に必要な下限に達することは無い。このため、直近の粒子のみが相互作用の対象となり、後に記すように、書き込み動作に利用される。なお、電極間電圧Ｖを０．２６Ｖ以下とすると、直近の粒子に加わる電場も離脱に必要な下限に達しないため、相互作用の無い、読み出し専用モードとして利用することが可能である。

また、本実施形態を構成する最小の単位は、１本の線状電極と、これに間隙を介して対向する少なくとも２個の電極と、間隙中に配置される少なくとも１個の粒子であり、この粒子が電極間を二次元的に移動可能であることを利用して情報の記憶を行っていることが分かる。

なお、各パラメータの大きさは、上述の例に限定されることなく幅広い範囲から選択することが可能であり、先の近似に基づくと以下に述べる範囲が原理的に可能となる。式を簡単にするために、電極の間隔ｄと粒子の半径ａの比をｋ（ｄ＝ｋａ）、電極の横方向のピッチｐと電極の間隔ｄの比をκ（ｐ＝κｄ）とし、ｂ及びβを以下の（２）（３）式で定義する。

このとき、相互作用のあるモードで使用する場合には、以下の（４）式の成り立つ範囲でパラメータを選択することが可能となる。

また、読み出し専用モードで使用する場合には、以下の（５）式の成り立つ範囲でパラメータを選択することが可能となる。

一方、上述のように第２近接の粒子との相互作用を引き起こさないためには、予め以下の式（６）の成り立つ設計とするか、式（７）の成り立つ条件で使用することが必要となる。

さらに、選択した交点への電圧印加に関しても、上述のように電極間電圧Ｖを＋Ｖ／２と−Ｖ／２に分けて上下の選択線に印加する方法に限らず、クロストークの発生しない以下の条件を満たす範囲で選択することが可能である。非選択線の電位を０Ｖとし、上下の選択線に印加する電圧の絶対値を比較して、大きい方をＶｍとして、電極間電圧Ｖとの比をγとする（Ｖｍ＝γＶ、０．５≦γ≦１）。このとき、以下の式（８）が成り立つ条件で使用するか、予め式（９）の成り立つ設計とすることが要請される。

参考として、先の例における各パラメータの値を明示すると、ｋ＝６，κ＝２／３，ｂ＝１．００３，β＝１．３９×１０⁹［１／Ｖ・ｍ］，γ＝０．５である。

交点間の相互作用は、直近の４箇所のみを考えれば良く、実際に起きる現象は、選択した交点への直近領域からの粒子の移動であるが、前述の電場分布の例では、移動は水平方向には起きず、必ず上下方向の移動を伴う。即ち、図４に示すように、選択した交点３１と共通の配線上の粒子３０が、選択した交点３１の上下反対側に移動する特徴があり、例え直近に粒子が存在しても、共通の配線上に存在しない場合には移動は起きない。

従って、ある交点ａに存在する粒子を、直近の別の交点ｂに確実に移動させたい場合には、次のようにする必要がある。即ち、交点ｂに所定の電圧を印加し、交点ｂで検出される電流が既定の値となるか否かを確認し、既定の値とならなかった場合には交点ａに電圧を印加することにより交点ａでの粒子の上下位置を振り動かし、再び交点ｂに所定の電圧を印加する、という手順を、交点ｂで検出される電流が既定の値となるまで繰り返す必要がある。

この事情を鑑み、本記憶装置への書き込み方法として、図５に模式的に示される三つの例が用いられる。なお、図５に示されている部分は、図６のメモリセル配列４１の一部であり、従来のメモリと同様に、各行配線には行デコーダ４２が、各列配線には読み出し回路を含むドライバ４３と列デコーダ４４が接続されている。さらに、各デコーダ４２，４４には、アドレスデータの付与とデータ入出力のための上位ブロック４５が接続されている。このような構成にすることにより、同一行に含まれる全ての列の情報を、一度に一括して読み出すことが可能となる。

図５（ａ）は、一つの交点で一つのセルを構成し、そこに１ビットの情報を割り当てる方式で、該当交点に存在する粒子の数が所定の値よりも大きいか小さいかの情報に基づき、該当ビットが“０”であるか“１”であるかを記憶する。粒子数の大小関係と、ビットの“０”，“１”の対応関係には任意性があり、どちらを選択することも可能であるが、ここでは粒子数が所定値よりも小さい場合をビット値“０”に、大きい場合をビット値“１”に対応させる。前述のように、交点に存在する粒子の数と交点に流れる電流には明確な対応があるので、このビット情報の読み出しは、前述の読み出しモードの電圧を印加した状態で、該当交点に流れる電流を所定の基準値と比較することにより行う。

読み出しは、任意の交点を選択する、いわゆるランダム・アクセスが可能であるが、書き込みには、以下のような手法を用いる。メモリセル配列４１の最終行の外側に粒子の貯留所を形成しておき、まず、ここからメモリセルの最終行（第ｎ行）の交点のうち、メモリセルの第１行に書き込む予定のデータ列に対応する交点に所定の電圧を印加して粒子を取り込む。

具体的には、行デコーダ４２により最終行（第ｎ行）のみを選択した状態で、第１行にビット値“１”を書き込む予定の列のみ列デコーダ４４により選択し、最終行（第ｎ行）に第１行の内容を形成する。次に、列デコーダ４４の選択状態を保ったまま、行デコーダ４２の操作により、最終行（第ｎ行）の選択をオフとし、第（ｎ−１）行の選択を行う。

前述のように、一度の操作では全ての粒子が第ｎ行から第（ｎ−１）行へ移動しない場合がある。そこで、このまま各列の電流を検出して第（ｎ−１）行の内容を読み出し、所望の状態になっていない場合には、第（ｎ−１）行の選択をオンのまま第ｎ行の選択もオンとし、１クロック・サイクル以上経過した後に第ｎ行の選択をオフとし、再度第（ｎ−１）行のデータの内容を確認する、という一連の作業を、第（ｎ−１）行の内容が所望の状態となるまで繰り返す。第ｎ行の選択をオンにする際に、第（ｎ−１）行の選択もオンのままとしておくことにより、粒子が第（ｎ−１）行から第ｎ行へ後戻りすることを防止しつつ、第ｎ行に残された粒子の上下位置を振り動かすことが可能である。

引き続き、列デコーダ４４の選択状態を保ったまま、同様な行デコーダ４２の操作により第（ｎ−１）行の内容を第（ｎ−２）行へ移動させる。

この操作を順に繰り返すことにより、第１行の内容を所望の状態に設定することができる。同様に、第２行に書き込む予定のデータ列も、第ｎ行から順に移動させることにより第３行まで転送するが、最後に第２行へ移動させる前に、まず第１行の選択をオンとした状態で、第２行の選択をオンにする操作を行う。これにより、第１行に存在する粒子が第２行へ後戻りすることを防止しつつ、第３行の粒子を第２行へ移動させることが可能となる。

以下、同様に第３行への書き込みを行うが、最後の第４行から第３行に移動させるまでの間、第１行及び第２行の選択をオンのままとしておいてもかまわない。なお、第ｎ行から第４行までの移動の間、第１行及び第２行の選択をオフとする場合には、書き込んであるデータの保護のために両者のオフと再オンは同時に行う必要がある。以下同様に、第４行への書き込み、第５行への書き込み、第ｎ行への書き込み、と実行することにより、メモリセル内の全てのデータを所望の状態に設定することができる。

消去の際には、列デコーダ４４で全ての列を選択した状態で、書き込みの際と同様な手順を用いて、第ｎ行の粒子を全て貯留所に移動し、引き続き、第（ｎ−１）行の粒子を第ｎ行を経由して貯留所へ移動する。この手順を順次第１行の粒子まで行うことにより、全ての粒子をメモリセル配列から取り除き、消去動作が完了する。本方式は、書き込み・消去動作が複雑であるが、集積度が高くなる利点がある。

図５（ｂ）は、二つの隣接する交点で構成されるセルに１ビットの情報を割り当てる方式で、二つの交点のどちらに多くの粒子が存在するかに対応して、該当ビットが“０”であるか“１”であるかを記憶する。隣接する交点を上下方向にするか左右方向にするか、或いは上下・左右のどちらに多くの粒子が存在する場合をビット値“１”に対応させるかについては任意性がある。図示された例では、行方向に並んだ左右の組を用い、右側の交点に存在する粒子の数が左側よりも多い場合にビット値“１”を対応させ、右側の交点に存在する粒子の数が左側よりも少ない場合にビット値“０”を対応させている。

この方式におけるビット情報の読み出しは、該当する交点を行レコーダ４２及び列レコーダ４４によって選択し、右側交点を流れる電流から左側交点を流れる電流を引いた値の正負に応じて、ビット値“１”或いは“０”を対応させることにより行う。

具体的には、右側交点を流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、左側交点を流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力し、差動増幅器の出力の符号を検出することによって、符号の正負に対応してビット値“１”或いは“０”を対応させる。この読み出し方法は、共通の行アドレス線を流れる電流の差分を用いてビット値の判定を行うため、行アドレス線の抵抗ばらつき等の存在する場合にも高精度に検出が可能であり、マージンの拡大を図ることが可能である。列アドレス線に関しても、高密度の隣接する配線を用いて差分検出を行っているので、大域的な抵抗ばらつきには同等の効果があることが分かる。

従来のように、セル毎に駆動ＭＯＳＦＥＴを設ける記憶装置では、ＭＯＳＦＥＴの閾値制御が必要なため、線幅の１０％以下、望ましくは５％以下の線幅ばらつきに抑える必要があった。これに対し本実施形態を用いることにより、そのような厳しい線幅制御を必要とせず、容易にセルを構成することが可能となる。

書き込みは、“１”を書き込む場合には、まず該当セルの右側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加する。前述のように、一度の操作では粒子が移動しない場合があるので、この状態で読み出し操作、即ち右側交点と左側交点を列デコーダ４４により選択し、両者を流れる電流の比較を行う。所望の状態となっていない場合には、再び右側交点を行デコーダ４２及び列デコーダ４４を用いて選択して所定の電圧を所定の時間印加し、再度該当セルのデータの内容を確認する、という一連の動作を所望の状態となるまで繰り返す。

或いは、該当セルの右側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加し、このまま左側交点を追加選択して該当両交点の電流を検出し、該当セルの内容を読み出す。そして、読み出し結果が所望の状態になっていない場合には、右側交点の選択をオンのまま左側交点の選択をオフとし、１クロック・サイクル以上経過した後に左側交点の選択をオンとし、再度該当セルのデータの内容を確認する、という一連の作業を所望の状態となるまで繰り返す。

この方法では、デコーダ４２，４４による選択と非選択の切り替え回数を節減することが可能となる。“０”を書き込む場合には、“１”を書き込む場合と左右を入れ替えてやればよく、まず該当セルの左側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加する。前述のように、一度の操作では粒子が移動しない場合があるので、この状態で読み出し操作、即ち左側交点と右側交点を列デコーダ４４により選択し、両者を流れる電流の比較を行う。所望の状態となっていない場合には、再び左側交点を行デコーダ４２及び列デコーダ４４を用いて選択して所定の電圧を所定の時間印加し、再度該当セルのデータの内容を確認する、という一連の動作を所望の状態となるまで繰り返す。

或いは、デコーダ４２，４４による選択と非選択の切り替え回数を節減する場合には、該当セルの左側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加し、このまま右側交点を追加選択して該当両交点の電流を検出し、該当セルの内容を読み出す。そして、読み出し結果が所望の状態になっていない場合には、左側交点の選択をオンのまま右側交点の選択をオフとし、１クロック・サイクル以上経過した後に右側交点の選択をオンとし、再度該当セルのデータの内容を確認する、という一連の作業を所望の状態となるまで繰り返す。

先の例と異なり、書き込みに関してもランダム・アクセスが可能であることが本方式の特徴の一つとなる。なお、図示された例では一つのセル内で１個の粒子を左右でやり取りする形が描かれているが、一つのセルで２個以上の複数の粒子を保持し、その中の少なくとも１個以上をやり取りすることによっても書き込みは可能である。これは、読み出しの原理上、左右の交点の粒子数の大小関係が入れ替われば、ビット値が反転することによるものである。一例をあげると、セル内に３個の粒子が存在する場合、１個の粒子のやり取りによって、左右の交点の粒子数が２対１の場合と１対２の状態を形成することが可能となり、それぞれビット値“０”と“１”に対応していることが分かる。

図５（ｃ）は、四つの交点で構成されるセルに１ビットの情報を割り当てる方式で、四つの交点を、右上がりの対角線の２個の交点（Ｂ，Ｃ）と、右下がりの対角線の２個の交点（Ａ，Ｄ）の、二つの組に分けて、どちらの組に多くの粒子が存在するかに対応して、該当ビットが“０”であるか“１”であるかを記憶する。どちらの組に多くの粒子が存在する場合をビット値“１”に対応させるかについては任意性がある。図示された例では、右上がりの対角線の組に存在する粒子の数が右下がりの対角線の組よりも多い場合にビット値“１”を対応させ、右上がりの対角線の組に存在する粒子の数が右下がりの対角線の組よりも少ない場合にビット値“０”を対応させている。

このビット情報の読み出しは、該当する四つの交点を行レコーダ４２及び列レコーダ４４によって選択し、右上がりの対角線の組を流れる電流の和から右下がりの対角線の組を流れる電流の和を引いた値の正負に応じて、ビット値“１”或いは“０”を対応させることにより行う。

具体的には、交点Ｂを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、交点Ａを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力する。そして、差動増幅器の出力を検出することによって交点Ｂに存在する粒子数から交点Ａに存在する粒子数を引いた値を得て、この値（交点Ｂ−交点Ａ）をドライバ内に一時的に保管する。次に、交点Ｄを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、交点Ｃを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力する。そして、差動増幅器の出力を検出することによって、交点Ｄに存在する粒子数から交点Ｃに存在する粒子数を引いた値（交点Ｄ−交点Ｃ）を得る。

その後、先にドライバ内に一時保管した（交点Ｂ−交点Ａ）の値から、（交点Ｄ−交点Ｃ）の値を引くことにより、（交点Ｂ＋交点Ｃ−交点Ａ−交点Ｄ）の値を得る。この値の符号の正負に対応してビット値“１”或いは“０”を対応させる。

この読み出し方法は、共通の行及び列アドレス線を流れる電流の差分を用いてビット値の判定を行うため、行及び列アドレス線の抵抗ばらつき等の存在する場合にも高精度に検出が可能であり、マージンの拡大を図ることが可能である。従来のように、セル毎に駆動ＭＯＳＦＥＴを設ける記憶装置では、ＭＯＳＦＥＴの閾値制御が必要なため、線幅の１０％以下、望ましくは５％以下の線幅ばらつきに抑える必要があった。これに対し本実施形態を用いることにより、そのような厳しい線幅制御を必要とせず、容易にセルを構成することが可能となる。

書き込みは、“１”を書き込む場合には、該当セルの交点Ｂ及び交点Ｃを行レコーダ４２及び列デコーダ４４を用いて順次選択し所定の電圧を印加する。先の例と異なり、交点Ｂへの一度の電圧印加と交点Ｃへの一度の電圧印加により、書き込み動作は完了する。これは前述の通り、行アドレス線上の粒子は行アドレス線に沿った方向に、列アドレス線上の粒子は列アドレス線に沿った方向に移動するためである。例えば、交点Ａに存在している粒子は、交点Ｂと交点Ｃの二方向から粒子を引き寄せることにより、行アドレス線上に存在している場合でも列アドレス線上に存在している場合でも、移動することが可能なためである。

なお、記憶の信頼性を増すために、書き込み直後に読み出し操作を行い、書き込んだ情報が正しく記憶されていることを確かめてもかまわない。同様に、“０”を書き込む場合には、該当セルの交点Ａ及び交点Ｄを行レコーダ４２及び列デコーダ４４を用いて順次選択し所定の電圧を印加すればよく、交点Ａへの一度の電圧印加と交点Ｄへの一度の電圧印加により、書き込み動作は完了する。

このように、本方式では書き込み動作を簡単に短時間で行うことのできる利点がある。また、本方式においても、読み出し・書き込み共にランダム・アクセスが可能であることが特徴の一つとなる。なお、図示された例では一つのセル内で２個の粒子を異なる対角線の組でやり取りする形が描かれているが、一つのセルで１個或いは３個以上の複数の粒子を保持し、その中の少なくとも１個以上をやり取りすることによっても書き込みは可能である。これは、先の例と同様に、読み出しの原理上、異なる対角線上の交点の組に存在する粒子数の大小関係が入れ替われば、ビット値が反転することによるものである。

これまでに説明したように、本実施形態では、情報の読み書きには電荷を用いているが、記憶には蓄積された電荷ではなく粒子の存在位置を用いているため、記憶内容が自然放射線の影響を受けにくい特徴がある。さらに、粒子の大きさが前述の例のように１０ｎｍのオーダーなので、粒子に働く重力は高々１０^-18Ｎ程度に過ぎず、粒子に働く重力や外部衝撃に起因する粒子の運動は無視することが可能であり、当然のことではあるが、磁性も利用していないので、磁場の影響を受けることもなく、外乱の影響を極めて受けにくい記憶装置となる。

（第２の実施形態）
図７は、本発明の第２の実施形態に係わる記憶装置の全体構成を示す斜視図である。

通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、この上に複数のメモリセル部５４を含む層５３が形成されている。図７の個々のメモリセル部５４が前記図６のメモリセル配列４１に対応し、また、図６のドライバ・デコーダ及び上位ブロックを含む、通常のメモリにおいて周辺回路と呼ばれている部分が図７のＣＭＯＳ回路５２に含まれている。

なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、９０ｎｍデザインルールで設計製作を行った。１個のメモリセル部５４は約１１μｍ角の領域を占有し、２５６×２５６の交点を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される、装置の入出力部５５が、図７に示すように、メモリセル部５４を含む層５３の端部に形成されている。

このような構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となり、一方、メモリセル部５４とＣＭＯＳ回路５２が垂直方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。

また、前述のように１個のメモリセル部５４には２５６×２５６の交点が存在するので、四つの交点で構成されるセルに１ビットの情報を割り当てる場合には、１２８×１２８＝１６３８４ビットの情報を割り当てることが可能である。しかし、メモリの信頼度を向上させるために、この一部に誤り訂正符号ビットを割り当てて用いることもある。例えば、外部との入出力データ８ビットにつき１ビットの誤り訂正符合ビットを割り当てると、同じ配列には約１４３３６〜１４５６３ビットの正味の情報を割り当てることになる。これにより、同一配列に収納することのできる情報量は減少するが、メモリの信頼性を大幅に向上することが可能となる。

誤り訂正符合は、メモリセル部５４内の同一行内に配置する場合や、同一のメモリセル部５４内に配置する場合、或いはデータも含めて複数のメモリセル部５４に分散して配置する場合が可能であり、ＣＭＯＳ回路５２により、いずれの配置を行うかを決めることができる。高速のデータ読み書きのためには、メモリセル部５４内の同一行内に配置することが望ましく、データの冗長性を増すためには、できる限り広い範囲にデータが分散していることが望ましいので、複数のメモリセル部５４に分散して配置する方が有利である。同一のメモリセル部５４内に配置する場合は、両者の中間的な特性となる。

さらに、通常のメモリと同様に、製造時の欠陥を救済するリダンダンシ回路に対応して、メモリセル部５４内に予備の行配線と列配線を備えておくことにより、製造歩留まりを向上させることが可能である。本実施形態では、１個のメモリセル部５４の大きさが約１１μｍ角と小さいので、メモリセル部５４の予備を設けておくことにより、２５６×２５６の交点を含むブロックを一括して回路的に入れ替えて、欠陥を救済する方法も可能である。

そして、救済回路とは別に、メモリセル部５４の周辺部に記憶領域として使用しない行配線或いは列配線、或いは行配線と列配線の両方を配置しておくことにより、メモリセル部５４の内部で粒子の過不足が発生した場合に、粒子を供給或いは保管しておく領域を確保することが可能となる。この領域は、行デコーダ，列デコーダ，ドライバ等の回路は、記憶領域として用いる部分と同様に接続されており、外見上の差異は無い。機能の差を与えているのはＣＭＯＳ回路５２の上位ブロックであり、具体的には次のような初期化手順で利用される。

まず、メモリセル部５４内の各交点に順次所定の電圧を印加して流れる電流を測定し、各交点に存在する粒子の数を測定する。次に、記憶領域として用いる部分に粒子の数の過不足があった場合には、隣接する交点に順次粒子を動かすことにより、過不足を解消する。この際、記憶領域全体で不足がある場合には、記憶領域外の保管領域から粒子を供給する。逆に、記憶領域全体で粒子が過剰の場合には、記憶領域外の保管領域に粒子を収納する。最後に、記憶領域の交点に存在する粒子の数を再測定し、所定の粒子数となっていることを確認する。

（第３の実施形態）
図８〜図１１は、本発明の第３の実施形態に係わる記憶装置の製造工程を示す断面図である。これは、第２の実施形態で説明した記憶装置の製造工程を記述したものである。

まず、図８（ａ）に示すように、厚さ６２５μｍのＳｉ基板５１の一主面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路５２を形成する。このＣＭＯＳ回路５２は、通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。続いて、図８（ｂ）に示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ₂からなる膜厚３０ｎｍの絶縁膜６１を形成する。

次いで、図８（ｃ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターン（図示せず）を形成し、得られたレジストパターンをマスクとして、ＣＨＦ₃及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ₂膜６１をパターニングする。続いて、図８（ｄ）に示すように、スパッタリング法によりＡｌ膜を形成した後、いわゆるリフロー処理を行い、パターン溝内にＡｌ膜６２を凝集埋め込み後、ＣＭＰ法により余分なＡｌ膜の除去を行った。

一方、図９（ａ）に示すように、別の厚さ６２５μｍの希フッ酸により洗浄処理されたＳｉ基板７１を用意し、この基板７１の全面に温度９５０℃で膜厚３００ｎｍの熱酸化膜７２を形成する。続いて、図９（ｂ）に示すように、ＬＰＣＶＤ法により膜厚２００ｎｍのＳｉ₃Ｎ₄膜７３を形成した後、裏面側のＳｉ₃Ｎ₄膜７３及びＳｉＯ₂膜７２を剥離する。その後、図９（ｃ）に示すように、基板表面側のＳｉ₃Ｎ₄膜７３上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ₂からなる膜厚３０ｎｍの絶縁膜７４を形成する。

次いで、図９（ｄ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターン（図示せず）を形成し、得られたレジストパターンをマスクとして、ＣＨＦ₃及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ₂膜７４をパターニングする。続いて、図９（ｅ）に示すように、スパッタリング法によりＡｌ膜を形成した後、いわゆるリフロー処理を行い、パターン溝内にＡｌ膜７５を凝集埋め込み後、ＣＭＰ法により余分なＡｌ膜の除去を行った。

次いで、図９（ｆ）に示すように、プラズマ窒化処理を行いＳｉＯ₂表面に極薄いＳｉＮ層７６を形成した後、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ₂からなる膜厚６０ｎｍの絶縁膜７７を形成する。

次いで、図１０（ｇ）に示すように、フォトリソグラフィー工程により、ＣＭＯＳ回路５２との接続部のパターニングを行い、レジストパターン（図示せず）をマスクとして、ＣＨＦ₃及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ₂膜７７をパターニングする。続いて、図１０（ｈ）に示すように、再びスパッタリング法によりＡｌ膜を形成した後、いわゆるリフロー処理を行い、得られた開口部にＡｌ膜７８を凝集埋め込み後、ＣＭＰ法により余分なＡｌ膜の除去を行った。

次いで、図１０（ｉ）に示すように、フォトリソグラフィー工程により、メモリセル配列部のパターニングを行い、レジストパターン（図示せず）をマスクとして、ＣＨＦ₃及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ₂膜７７をパターニングする。このとき、先に界面に形成した極薄ＳｉＮ層７６がエッチング停止層として機能する。続いて、図１０（ｊ）に示すように、逆ミセル法により形成された粒径２０ｎｍのコロイダルシリカ粒子をイソプロピルアルコール中に分散したゾル溶液を、メモリセル配列部に噴霧し、イソプロピルアルコールを気化させることにより、所望量の粒子３０をメモリセル配列部に配置する。

次に、図１１（ａ）に示すように、前記図９及び図１０の工程により得られた基板を上下反転した後、Ａｌ膜７５からなる配線が所定の方向となるように回転し、前記図８の工程により得られた基板と位置合せを行い、一気圧の乾燥窒素雰囲気の下で直接接合により２枚の基板を貼り合わせる。図１１（ｂ）が貼り合わせた状態である。この図において、Ａｌ膜６２がワード線、Ａｌ膜７５がビット線となり、これらの線６２，７５は互いに直交配置されている。

直接接合の強度を確実にするために、貼り合わせ後に２００℃の窒素雰囲気で１時間の熱処理を行った。最後に、上側基板７１のＳｉ部分をポリッシングにより除去し、入出力部となる配線接続部５５を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。

なお、上述のＣＭＰ工程において、プロセスがオーバー状態になると、図１２の（ａ）或いは（ｂ）に示すように、ワード線１１などの配線中央部が配線端部よりも後退した形状となる。この場合、粒子３０が動作時に離脱する際に軌道が上下方向に揃い易く、記憶された情報の保持特性が良くなる利点がある。

一方、プロセスがアンダー状態になると、図１２（ｃ）に示すように、ワード線１１などの配線中央部が配線端部よりも突き出た形状となる。この場合には、粒子３０が動作時に離脱する際に軌道が左右に分散しやすく、記憶の書き換え特性が良くなる利点がある。従って、どちらの特性を重視するかに依って、プロセスを微調整することも可能である。

（第４の実施形態）
図１３は、本発明の第４の実施形態に係わる記憶装置における読み出し部構成を示す回路構成図である。なお、図中の８１は増幅器、８２，８２ａ，８２ｂはスイッチ、８３は差動増幅器を示している。

本実施形態では、読み出し時に、基準抵抗を用いることなく、隣接する交点を流れる電流の差を電圧として検知する。前記図５（ｂ）に示したように、二つの交点で構成されるセルに１ビットの情報を割り当てる例においては、図１３（ａ）に示すように、列配線を接地電位（０Ｖ）から浮遊状態に開放した後、他の行配線を０Ｖに保ったまま、隣接する行配線に＋Ｖと−Ｖの電圧を印加する。

すると、図１３（ｂ）の等価回路を見ると明らかなように、列配線の電位は、電流の大きい方の交点の電位に近づいていき、やがて電位差が粒子の離脱下限に達するところで飽和する。従って、増幅器８１を用いて列配線の電位を増幅することにより、列配線の電位が正に変動する場合には、＋Ｖの電圧が印加されている交点を流れる電流が、−Ｖの電圧が印加されている交点を流れる電流よりも多いことが検知できる。逆に、列配線の電位が負に変動する場合には、−Ｖの電圧が印加されている交点を流れる電流が、＋Ｖの電圧が印加されている交点を流れる電流よりも多いことが検知できる。なお、読み出し回路を並列に並べることにより、同じ行に配置されている全ての列のセルから同時にデータを読み出すことが可能である。

先の実施形態と同じ幾何学的配置の場合、Ｖの値としては０．２５Ｖ程度が望ましく、このとき、列配線は交点を流れる電流の大小関係に依存して±０．０３Ｖ変動する。この際、電流の少ない方の交点には０．２８Ｖの電位差が印加されることになるが、この電圧でも電荷１個のみで帯電する条件が守られるので、不都合は発生しない。さらに、隣接セル間の相互作用を完全に排除した読み出しモードとして用いるには、Ｖの値としては０．２４Ｖ程度が望ましく、このとき、列配線は交点を流れる電流の大小関係に依存して±０．０２Ｖ変動する。この際、電流の少ない方の交点には０．２６Ｖの電位差が印加されることになるが、この電圧では隣接セル間に相互作用の無い読み出し専用モードとなる条件が守られる。

また、前記図５（ｃ）に示したように、四つの交点で構成されるセルに１ビットの情報を割り当てる場合には、２回の差動増幅器からの読み出し操作と、読み出し結果の比較が必要であったが、これを１回の差動増幅器からの読み出しで処理することが可能となる。図１３（ｃ）に示すように、四つの交点のうち、ＡとＢの接続されている行配線には−Ｖの電圧を、ＣとＤの接続されている行配線には＋Ｖの電圧を印加し、他の行配線は０Ｖに固定する。そして、ＡとＣの接続されている列配線を差動増幅器８３のプラス入力端に接続し、ＢとＤの接続されている列配線を差動増幅器８３のマイナス入力端に接続する。

すると、交点Ｃを流れる電流が交点Ａを流れる電流よりも大きいときに、差動増幅器８３のプラス入力は正となり、交点Ｂを流れる電流が交点Ｄを流れる電流よりも大きいときに、差動増幅器８３のマイナス入力は負となり、差動増幅器８３の出力は正となる。逆に、交点Ａを流れる電流が交点Ｃを流れる電流よりも大きいときに、差動増幅器８３のプラス入力は負となり、交点Ｄを流れる電流が交点Ｂを流れる電流よりも大きいときに、差動増幅器８３のマイナス入力は正となり、差動増幅器８３の出力は負となる。

従って、（交点Ｃ−交点Ａ＋交点Ｂ−交点Ｄ）の符号と差動増幅器８３の出力の符号が対応することとなり、セルのビット情報を１個の差動増幅器８３の１回の読み出し操作で読み取ることができる。そして、これにより読み出し時間の短縮が可能となる。なお、図１２に記されているスイッチ８２，８２ａ，８２ｂは、機械的なものではなく、ＦＥＴのスイッチング動作を利用し、こちらも高速で切り替えが可能となっている。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第１及び第２の電極共に複数本の例を説明したが、本発明の基本構成としては、図１４（ａ）に示すように、少なくとも一つの第１の電極９１と、この電極９１に間隙を介して対向配置される少なくとも二つの第２の電極９２，９３と、第１の電極９１と第２の電極９２，９３間に選択的に配置される粒子９４とを、を含むものであればよい。

ここで、第１の電極９１及び第２の電極９２，９３の具体的配置関係としては、図１４（ｂ）（ｃ）が考えられる。図１４（ｂ）は、第１の電極９１及び第２の電極９２，９３を平面的に配置したものであり、第２の電極９２，９３が基板９０の表面上に離間して配置されている。図１４（ｃ）は第２の電極９２，９３を立体的に配置したものであり、第２の電極９２，９３が絶縁層９５を介して積層されている。何れの構成においても、第１の電極９１と第２の電極９２，９３との間に流れる電流を検出することにより、粒子９４の有無を検出することができ、メモリとして用いることが可能となる。

また、実施形態ではメモリ動作に用いる粒子として、酸化シリコンからなる絶縁体であるコロイダルシリカを用いたが、他の無機酸化物、例えば酸化アルミニウム，酸化チタンを用いることも可能であり、ポリスチレン等の有機物を用いることも可能である。さらに、原理的に絶縁体である必要はないので、例えば導電体であるクロム，ニッケル，銅，金，チタン，アルミニウム等の金属粒子や、それらを含む合金からなる粒子、或いは炭素粒子、半導体であるシリコン粒子等を用いても構わない。粒子の形状も球状である必要は無く、多面体形状や楕円体，柱状であっても構わない。

また、行線と列線とは必ずしも直交配置する必要はなく、交差配置されている関係であればよい。さらに、第１及び第２の電極間の間隙長や粒子の大きさ等の条件は、仕様に応じて適宜変更可能である。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わる記憶装置のセル部構成を示す斜視図。第１の実施形態の動作原理を説明するための模式図。粒子に働く力をグラフ化して示す特性図。粒子の移動の様子を模式的に示す斜視図。交差部とセルの関係、及び粒子による記憶状態を示す模式図。周辺回路を含んだ記憶装置の概略構成を示すブロック図。第２の実施形態に係わる記憶装置の全体構成を示す斜視図。第３の実施形態に係わる記憶装置の製造工程を示す断面図。第３の実施形態に係わる記憶装置の製造工程を示す断面図。第３の実施形態に係わる記憶装置の製造工程を示す断面図。第３の実施形態に係わる記憶装置の製造工程を示す断面図。配線の埋め込み状態と粒子の関係を示す断面図。第４の実施形態に係わる記憶装置における読み出し部構成を示す回路構成図。本発明の変形例を説明するための図。

符号の説明

１０…第１の基板
１１，９１…行線（第１の電極）
２０…第１の基板
２１，９２，９３…列線（第２の電極）
３０，９４…粒子
３１…選択した交点
３５…セル
４１…メモリセル配列
４２…行デコーダ
４３…ドライバ
４４…列デコーダ
４５…上位ブロック
５１，７１…Ｓｉ基板
５２…ＣＭＯＳ回路
５３…メモリセルを含む層
５４…メモリセル部
５５…入出力部
６１，７２，７４，７７…ＳｉＯ₂膜（絶縁膜）
６２，７５，７８…Ａｌ膜
７３…Ｓｉ₃Ｎ₄膜
７６…ＳｉＮ膜
８１…増幅器
８２，８２ａ，８２ｂ…スイッチ
８３…差動増幅器
９０…基板
９５…絶縁層

Claims

第１の電極と、
第１の電極に間隙を介して一部がそれぞれ対向配置された複数の第２の電極と、
第１の電極と第２の電極との間隙中に選択的に配置され、第１及び第２の電極間及び隣接する第２の電極間で移動可能な粒子と、
を具備してなることを特徴とする記憶装置。
平行配置された複数本の行線が設けられた第１の基板と、
平行配置された複数本の列線が設けられ、該列線が前記行線と交差するように、第１の基板と間隙を介して対向配置された第２の基板と、
前記行線と前記列線との各交差部に選択的に配置され、且つ対向する行線と列線間及び隣接する交差部間で移動可能な粒子と、
を具備してなることを特徴とする記憶装置。
前記行線を選択する行選択手段と、
前記列線を選択する列選択手段と、
前記行選択手段により選択された選択行線と前記列選択手段により選択された選択列線にそれぞれ所定の読み出し電圧を印加し、前記選択行線と前記選択列線との交差部に流れる電流を検出して、該交差部における前記粒子の有無を検出するデータ読み出し手段と、
を更に具備してなることを特徴とする請求項２記載の記憶装置。
前記選択行線と前記選択列線にそれぞれ所定の書き込み電圧を印加し、前記選択行線及び前記選択列線の交差部とそれに隣接する交差部との間で前記粒子を移動させるデータ書き込み手段と、
を更に具備してなることを特徴とする請求項３記載の記憶装置。
前記交差部は一つの交差部で一つのセルを構成するものであり、
前記データ読み出し手段は、前記セル内の一つの交差部を通る行線と列線の選択により該交差部に流れる電流を検出し、この電流の大きさを参照値と比較することにより該セルの記憶状態を判定するものであることを特徴とする請求項３記載の記憶装置。
前記交差部は隣接する二つの交差部で一つのセルを構成するものであり、
前記データ読み出し手段は、前記セル内の交差部を通る１本の行線と２本の列線の選択により、該セル内の一方の交差部に流れる電流の大きさと他方の交差部に流れる電流の大きさとを比較することにより、該セルの記憶状態を判定するものであることを特徴とする請求項３記載の記憶装置。
前記交差部は行線方向及び列線方向にそれぞれ隣接する四つの交差部で一つのセルを構成するものであり、
前記データ読み出し手段は、セル内の交差部を通る２本の行線と２本の列線の選択により、該セル内の対角線方向の二つの交差部に流れる電流の和と、別の対角線方向の二つの交差部に流れる電流の和とを比較することにより、該セルの記憶状態を判定するものであることを特徴とする請求項３記載の記憶装置。
前記交差部は一つの交差部で一つのセルを構成するものであり、
前記データ書き込み手段は、前記セルに書き込むべきデータに応じて、該セルに対応する交差部又はそれに隣接する交差部を通る行線と列線の選択により、隣接する交差部間で前記粒子を移動させることによってデータ書き込みを行うものであることを特徴とする請求項４記載の記憶装置。
前記交差部は隣接する二つの交差部で一つのセルを構成するものであり、
前記データ書き込み手段は、前記セルに書き込むべきデータに応じて、該セルに対応する二つの交差部の一方又は他方を通る行線と列線の選択により、隣接する交差部間で前記粒子を移動させることによってデータ書き込みを行うものであることを特徴とする請求項４記載の記憶装置。
前記交差部は行線方向及び列線方向にそれぞれ隣接する四つの交差部で一つのセルを構成するものであり、
前記データ書き込み手段は、前記セルに書き込むべきデータに応じて、該セルに対応する四つの交差部のうち、対角線方向の二つの交差部又は別の対角線方向の二つの交差部を、前記行選択手段及び前記列選択手段により順次選択し、隣接する交差部間で前記粒子を移動させることによってデータ書き込みを行うものであることを特徴とする請求項４記載の記憶装置。
前記データ書き込み手段は、前記行線及び列線の書き込みのための選択により前記セルへのデータ書き込みを行った後、前記セルに対応する交差部を通る行線と列線の読み出しのための選択により該交差部に流れる電流の大きさを参照値と比較し、この比較の結果が既定の値に満たない場合には、前記書き込みのために選択した行線と列線を、追加書き込みのために再選択するものであることを特徴とする請求項８記載の記憶装置。
前記データ書き込み手段は、前記行線及び列線の書き込みのための選択により前記セルへのデータ書き込みを行った後、前記セルに対応する交差部を通る行線と列線の読み出しのための選択により、前記セルに対応する一方の交差部に流れる電流の大きさと他方の交差部に流れる電流の大きさとを比較し、この大小関係が所望の状態と異なる場合には、前記書き込みのために選択した行線と列線を、追加書き込みのために再選択するものであることを特徴とする請求項９記載の記憶装置。
前記データ書き込み手段は、前記行線及び列線の書き込みのための選択により前記セルへのデータ書き込みを行った後、前記セルに対応する交差部を通る行線と列線の読み出しのための選択により、前記セルに対応する四つの交差部のうち、対角線方向の二つの交差部に流れる電流の和と、別の対角線方向の二つの交差部に流れる電流の和とを比較し、この大小関係が所望の状態と異なる場合には、前記書き込みのために選択した行線と列線を、追加書き込みのために再選択するものであることを特徴とする請求項１０記載の記憶装置。
前記行線と前記列線は、互いに直交配置されていることを特徴とする請求項２記載の記憶装置。
前記行線及び前記列線は、それぞれ前記基板内に埋め込み形成されていることを特徴とする請求項２記載の記憶装置。
前記交差部に選択的に配置する粒子は、一つの交差部に対して１個であることを特徴とする請求項２記載の記憶装置。
前記行線には行デコーダが接続され、前記列線には電流検出回路を含むドライバと列デコーダが接続されていることを特徴とする請求項２記載の記憶装置。