JP4140366B2 - Interlayer connection via hole inspection method and multilayer circuit wiring board - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子を搭載する層間接続ビアホールの接続信頼性を検査する方法及び多層回路配線板に関する。
【0002】
【従来の技術】
半導体大規模集積回路(LSI)等の半導体素子には、近年、動作速度がクロック周波数で1GHzに達するものが出現している。この様な高速半導体素子では、トランジスターの集積度が高く、その結果入出力端子数が1000を越えることもある。
【0003】
このような多端子数の半導体素子をプリント配線基板に実装するために、半導体素子とプリント基板の間にはインターポーザと呼ばれる多層回路配線板が配置され、両者の電気的接合の橋渡しを担っている。インターポーザは、高密集した半導体素子の端子との接合に対応するため、プリント配線基板よりも非常に薄い層構造と、微細なライン・アンド・スペースを有する配線パターンを持つ。現在広く実用化されているインターポーザとしては、例えばBGA(Ball Grid Array)やCSP(Chip Size Package)等が挙げられる。
【0004】
最近では、さらなる高密度実装への対応、また、高動作周波数化への要望に答えるため、ポリイミド樹脂フィルムなどに配線パターンを形成したものを積層してインターポーザ全体の厚さを薄くするとともに、層間接続長を短くすることにより高周波数に対応させたものも開発されてきている。
【0005】
インターポーザにおける多層配線パターンの層間の電気的接続は、ビアホールと呼ばれる微小な柱状の導体によってなされる。ビアホールも配線パターンと同様、高動作周波数化への対応のため、ビアホール直径は微小化、アスペクト比(ビアホール直径と長さの比)は上昇(1〜1以上へ)する傾向にある。
【0006】
半導体素子を搭載したインターポーザからなる半導体パッケージは、その製造プロセス中のハンダリフロー工程や、デバイス内に実装後の動作時において高温状態に置かれることが多い。そのため、熱応力負荷に対する高い信頼性が要求される。特に、ビアホール接続の信頼性が重要である。
【0007】
これまで、インターポーザの熱負荷に対する信頼性試験としては、熱サイクル試験が広く実施されてきている。この試験は、予め高温と低温での試験温度を設定しておき、一定時間間隔で試験片を高温と低温状態に交互に晒すものである。
【0008】
しかしながら、広く行われている気槽型の熱サイクル試験の場合、試験開始から熱疲労破壊が発生するまでに要する時間が非常に長く、試験が終了するまで一ヶ月以上かかる場合も少なくなく、製造した製品の良否を直ちに検査することは困難であった。
【0009】
一方、熱サイクル試験とは異なるが、BGAなどにおいて表面電極に接合したハンダボールや、表面電極自体の接合強度の良否を検査する方法として、プル試験が広く行われてきている(例えば、特許文献1参照)。これは、種々の方法で、ハンダボールや表面電極とプル試験用のプローブピンの先端を固定した後、ハンダボールや表面電極がはく離するまでプローブピンを引き上げ、その際の荷重を測定することにより良否を判断するものである。
【0010】
【特許文献1】
特開平8-111417号公報
【0011】
接合(プル)試験は、製品の良否が直ちに検査出来る点において優れた方法であるが、通常、ビアホールは表面に露出せずに絶縁層中に埋没しているためにこの方法を適用する事は困難であった。
【0012】
【発明が解決しようとする課題】
本発明は、以上の事情に鑑みて考えられたものであり、その目的とするところは、半導体素子を搭載する多層回路配線板における層間接続ビアホールの接続信頼性を直ちに検査する方法及び多層回路配線板を提供することである。
【0013】
【課題を解決するための手段】
上記目的を実現するために、本発明では、以下のような手段を講じる。
すなわち、請求項1の発明は、多層回路配線板の内部に形成されたビアホールの接合強度を検査する方法において、検査対象のビアホールの周囲に堀を形成することによりこれを周囲から孤立させた後、このビアホールが接続されている表面のランド電極と電極接合強度試験用のプローブピンを接合させ、プローブピンを引き上げる際の荷重を測定し、検査する。
【0014】
請求項2の発明は、多層回路配線板の内部に形成されたビアホールの接合強度を検査する方法において、検査対象のビアホールを取り囲み、かつ、繋がっている堀を形成することにより、確実に検査対象のビアホールを周囲から機械的に孤立させ、このビアホールが接続されている表面のランド電極と電極接合強度試験用のプローブピンを接合させ、プローブピンを引き上げる際の荷重を測定し、検査する。
【0015】
請求項3の発明は、多層回路配線板の内部に形成されたビアホールの接合強度を検査する方法において、検査対象のビアホールが接合されている内部導体層の底面よりも、堀の深さを浅く形成させている。これにより、確実に検査対象のビアホールの接合箇所の強度を測定し、検査する。
【0016】
請求項4の発明は、多層回路配線板の内部に形成されたビアホールの接合強度を検査する方法において、検査対象のビアホール周囲に形成する堀内側の表面での面積をビアホールの面積より大きくし、ビアホールが接続されている表面のランド電極と電極接合強度試験用のプローブピンとの充分な接合面積を確保することにより、確実に検査対象のビアホールの接合強度を測定し、検査する。
【0017】
請求項5の発明は、多層回路配線板の内部に形成されたビアホールの接合強度を検査する方法において、検査対象のビアホール周囲に形成する堀内側の面積の深さ方向の分布は、少なくとも、ビアホールの接合部深さでの面積が他の深さ位置での値よりも大きくならないようにしている。これにより、強度を測定する深さ位置での応力値を他の深さ位置よりも高める事ができ、確実に検査対象のビアホールの接合強度を測定し、検査する。
【0018】
請求項6の発明は、多層回路配線板の内部に形成されたビアホールの接合強度を検査する方法において、検査対象のビアホールの周囲に堀を形成することによりこれを周囲から孤立させた後、このビアホールが接続されている表面のランド電極と電極接合強度試験用のプローブピンを接合させ、プローブピンを引き上げる際の荷重を測定して検査対象のビアホールの接合強度を試験するとともに、試験後に、最終破断箇所を特定し、その箇所の違いを比較することによっても、接合強度の良否を判断する。
【0019】
請求項7の発明は、請求項1〜6の記載の層間接続ビアホールの検査方法により、接合強度(σ)が100MPa以下のビアホールが存在しなければ、多層配線基板に要求される機械特性、電気特性を満たすことができる。
【0020】
従って、以上に示すような本発明の多層回路配線板における層間接続ビアホールの接続信頼性を検査する方法においては、以上のような手段を講じることにより、層間接続ビアホールの接続強度の良否を直ちに検査することが可能となる。
【0021】
【発明の実施の形態】
以下には本発明に係わる多層回路配線板及び層間接続ビアホールの接続信頼性を検査する方法の実施例を、図面を基にさらに詳細に説明する。
【0022】
図1は、本発明の作用及び効果を検証するために、本実施例で被験体として用いた多層回路配線板の断面模式図である。導体層1は全部で4層あり、それらの層間は絶縁性の樹脂層2と接着剤層3により構成されている。本実施例では、導体層1、絶縁層2、接着剤層3にはそれぞれ、銅箔(厚さ12μm)、ポリイミド樹脂(厚さ13μm)、エポキシ系樹脂(厚さ5μm)を用いた。導体層間の導通のためにビアホール4が形成してある。本実施例では、ビアホール4のための穴を紫外線レーザーを用いて形成した後、電解銅めっきによりビアホール4を形成した。ビアホール4の寸法は、直径50μm、長さ20μmとした。なお、本発明の検査方法が適用可能な材料系、厚さ構成、ビアホール寸法は、本実施例に限定されるものではない。
【0023】
次に、この多層回路配線板のビアホール4の周囲に堀5を形成した.本実施例では、ビアホール穴を形成する際に用いた紫外線レーザーを用い、以下に記すように請求項2〜5を満たす堀5を形成した(図2参照)。すなわち、堀の形状は、幅50μm、深さは内部導体層6の表面まで、内側の面積は深さ方向に一定に7.85×10-9m2とした.具体的には、内側形状を直径100μmの円形とし、直径50μmのビアホールの面積1.96×10-9m2より大きくした。
【0024】
なお、本実施例では、紫外線レーザーを用いたが、他に、CO2レーザーやエキシマレーザー、また機械ドリルなどを用いて堀を形成しても良い。また、堀の形状も請求項の条件を満足していれば本実施例に限定されるものではない。
【0025】
次に、図3に示すように表面ランド電極7にプル試験用のプローブピン8を接合した後、プル試験機により、これを一定速度で垂直方向(離反する方向)に引き上げてビアホール4の接合面で破断させ、その際の荷重データを記録した。本実施例では、先端にハンダめっきが施されている曲率半径100μmの銅製のプローブピン8を用い、表面ランド電極7とはハンダ接合した。プローブピンの引き上げ速度は5μm/secで行った。なお、表面ランド電極7とプローブピン8との接合手段やプル試験の条件については、本実施例に限定されるものではない。
【0026】
図4に、ビアホールを含む領域のプル試験の結果取得された荷重データを示す。プル荷重は、引き上げ開始後から徐々に増加していき、最大荷重値である約40gfに達した後、急激に減少しており最終破断が生じたことが分かる。
【0027】
また、ビアホールがなく絶縁層と接着剤層のみが存在する部分に掘りを形成したものについてプル試験を行った結果、最大荷重値は20gf程度であった。ビアホールが存在することにより最大荷重が明確に増加していることから、本発明の検査方法によりビアホールの接合強度が再現性よく測定可能であることが確認された。
【0028】
なお、接合強度は、「σ(ビアホールを含む領域−絶縁層と接着剤層のみ)=最大荷重値(ビアホールを含む領域−絶縁層と接着剤層のみ)/ビア接合面でのビア面積」で求められる。本実施例では、σ(良好な電気特性のビアホールを含む領域−絶縁層と接着剤層のみ)=(40gf-20gf)/1.96×10-9m2=102MPaとなった。
【0029】
また、電解めっきを行う時間を1/2とした以外は実施例と同様な条件で形成した多層回路配線板のビアホールを含む領域のプル試験を行ったところ、最大荷重値は約30gfに達した後、最終破断が生じたことが分かった。よって、σ(異常な電気特性のビアホールを含む領域−絶縁層と接着剤層のみ)=(30gf-20gf)/1.96×10-9m2=51MPaとなった。
【0030】
従って、良否判定の閾値を100MPaと設定し、もし、その値を下回るビアホールが検出された時には、その時の製造プロセスに何らかの問題が発生し、接合強度が低下していることを直ちに調べることが可能である。
【0031】
また、引き抜いた後のビアホール試料を樹脂中に包埋して断面試料を作成し、観察することにより、あるいは、簡便には、引き抜いたビアホールの長さを、高さ方向に測長機能を持った光学顕微鏡などで測定することにより、実際の破断箇所を特定する事が可能である。これにより、正常プロセス時と異なる破断箇所が測定された場合には、プロセス上に異変が生じた事を直ちに調べることが可能である。
【0032】
【発明の効果】
以上説明したように、本発明によれば、半導体素子を搭載する多層回路配線板における層間接続ビアホールの接続信頼性を直ちに検査することが可能となる。
【0033】
【図面の簡単な説明】
【図1】多層回路配線板の断面模式図と上面図。
【図2】ビアホールの周囲に形成した堀の例を示す断面模式図と上面図。
【図3】ビアホールのプル試験を行う際の表面ランド電極とプローブピン先端の接合の形態例を示した断面模式図。
【図4】ビアホールのプル試験を行った際のプル荷重値の測定例を示すグラフ図。
【符号の説明】
1・・・導体層(銅箔)
2・・・絶縁層(ポリイミド層)
3・・・接着層
4・・・ビアホール
5・・・堀
6・・・内部導体層
7・・・表面ランド電極
8・・・プローブピンの先端部分[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for inspecting connection reliability of an interlayer connection via hole on which a semiconductor element is mounted, and a multilayer circuit wiring board.
[0002]
[Prior art]
In recent years, semiconductor devices such as semiconductor large-scale integrated circuits (LSIs) whose operating speed reaches 1 GHz in clock frequency have appeared. In such a high-speed semiconductor device, the degree of integration of transistors is high, and as a result, the number of input / output terminals may exceed 1000.
[0003]
In order to mount such a multi-terminal semiconductor element on a printed wiring board, a multilayer circuit wiring board called an interposer is arranged between the semiconductor element and the printed board, and is responsible for bridging the electrical connection between them. . The interposer has a wiring pattern having a very thin layer structure and fine lines and spaces than a printed wiring board in order to cope with bonding with terminals of highly dense semiconductor elements. Examples of interposers currently in widespread use include BGA (Ball Grid Array) and CSP (Chip Size Package).
[0004]
Recently, in order to respond to the demand for higher density mounting and higher operating frequency, the thickness of the entire interposer is reduced by laminating polyimide resin film and other wiring patterns, and the interlayer Some have been developed to cope with high frequencies by shortening the connection length.
[0005]
The electrical connection between the layers of the multilayer wiring pattern in the interposer is made by a minute columnar conductor called a via hole. Similarly to the wiring pattern, the via hole has a tendency that the via hole diameter is miniaturized and the aspect ratio (ratio of via hole diameter to length) is increased (to 1 to 1 or more) in order to cope with a higher operating frequency.
[0006]
A semiconductor package including an interposer on which a semiconductor element is mounted is often placed in a high temperature state during a solder reflow process during the manufacturing process or during operation after mounting in a device. Therefore, high reliability with respect to thermal stress load is required. In particular, the reliability of via-hole connection is important.
[0007]
Until now, a thermal cycle test has been widely performed as a reliability test for a thermal load of an interposer. In this test, a test temperature at a high temperature and a low temperature is set in advance, and the test piece is alternately exposed to a high temperature and a low temperature state at regular time intervals.
[0008]
However, in the case of an air tank type thermal cycle test that is widely performed, the time required from the start of the test to the occurrence of thermal fatigue failure is very long, and it often takes more than a month to complete the test. It was difficult to immediately check the quality of the finished product.
[0009]
On the other hand, although it is different from the thermal cycle test, a pull test has been widely performed as a method for inspecting the solder balls bonded to the surface electrode in BGA or the like and the bonding strength of the surface electrode itself (for example, patent documents). 1). After fixing the solder ball or surface electrode and the tip of the probe pin for pull test by various methods, the probe pin is pulled up until the solder ball or surface electrode peels off, and the load at that time is measured. It is a judgment of pass / fail.
[0010]
[Patent Document 1]
[Patent Document 1] Japanese Patent Laid-Open No. 8-11417
The joint (pull) test is an excellent method in that the quality of the product can be inspected immediately. Normally, this method is not applied because the via hole is not exposed on the surface but is buried in the insulating layer. It was difficult.
[0012]
[Problems to be solved by the invention]
The present invention has been conceived in view of the above circumstances, and an object of the present invention is to immediately inspect the connection reliability of the interlayer connection via hole in the multilayer circuit wiring board on which the semiconductor element is mounted, and the multilayer circuit wiring. Is to provide a board.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the present invention takes the following measures.
That is, the invention of claim 1 is a method for inspecting the bonding strength of a via hole formed inside a multilayer circuit wiring board, and after isolating it from the periphery by forming a moat around the via hole to be inspected. The land electrode on the surface to which the via hole is connected and the probe pin for electrode joint strength test are joined, and the load when the probe pin is pulled up is measured and inspected.
[0014]
According to a second aspect of the present invention, in the method for inspecting the bonding strength of the via hole formed in the multilayer circuit wiring board, the object to be inspected is surely formed by forming a moat surrounding and surrounding the via hole to be inspected. The via hole is mechanically isolated from the surroundings, the land electrode on the surface to which the via hole is connected, and the probe pin for electrode bonding strength test are bonded, and the load when the probe pin is pulled up is measured and inspected.
[0015]
According to a third aspect of the present invention, in the method for inspecting the bonding strength of via holes formed inside a multilayer circuit wiring board, the depth of the moat is made shallower than the bottom surface of the internal conductor layer to which the via hole to be inspected is bonded. It is formed. Thereby, the strength of the joint portion of the via hole to be inspected is reliably measured and inspected.
[0016]
The invention of
[0017]
According to a fifth aspect of the present invention, in the method for inspecting the bonding strength of via holes formed inside a multilayer circuit wiring board, the distribution in the depth direction of the area inside the moat formed around the via hole to be inspected is at least via holes. The area at the junction depth is not larger than the value at other depth positions. As a result, the stress value at the depth position at which the strength is measured can be higher than that at other depth positions, and the bonding strength of the via hole to be inspected is reliably measured and inspected.
[0018]
According to a sixth aspect of the present invention, there is provided a method for inspecting the bonding strength of a via hole formed in a multilayer circuit wiring board, by forming a moat around the via hole to be inspected, The land electrode on the surface to which the via hole is connected and the probe pin for electrode bonding strength test are bonded, and the load when the probe pin is pulled up is measured to test the bonding strength of the via hole to be inspected. It is also possible to determine whether the joint strength is good or not by specifying a broken portion and comparing the difference between the portions.
[0019]
According to the seventh aspect of the present invention, if there is no via hole having a bonding strength (σ) of 100 MPa or less according to the method for inspecting an interlayer connection via hole according to any one of the first to sixth aspects, The characteristics can be satisfied.
[0020]
Accordingly, in the method for inspecting the connection reliability of the interlayer connection via hole in the multilayer circuit wiring board of the present invention as described above, the quality of the connection strength of the interlayer connection via hole is immediately inspected by taking the above-described means. It becomes possible to do.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a method for inspecting connection reliability of a multilayer circuit wiring board and interlayer connection via holes according to the present invention will be described below in more detail with reference to the drawings.
[0022]
FIG. 1 is a schematic cross-sectional view of a multilayer circuit wiring board used as a subject in this example in order to verify the operation and effects of the present invention. The conductor layer 1 has a total of four layers, and these layers are constituted by an insulating
[0023]
Next, a moat 5 was formed around the via
[0024]
In this embodiment, an ultraviolet laser is used, but a moat may be formed using a CO 2 laser, an excimer laser, a mechanical drill, or the like. Further, the shape of the moat is not limited to this embodiment as long as the conditions of the claims are satisfied.
[0025]
Next, after a
[0026]
FIG. 4 shows load data acquired as a result of a pull test in a region including a via hole. It can be seen that the pull load gradually increased after the start of pulling up, and after reaching the maximum load value of about 40 gf, it decreased rapidly and the final fracture occurred.
[0027]
Further, as a result of conducting a pull test on a portion where a dug was formed in a portion where there was no via hole and only the insulating layer and the adhesive layer were present, the maximum load value was about 20 gf. Since the maximum load is clearly increased due to the presence of the via hole, it was confirmed that the bonding strength of the via hole can be measured with good reproducibility by the inspection method of the present invention.
[0028]
The bonding strength is “σ (region including via hole−insulating layer and adhesive layer only) = maximum load value (region including via hole−insulating layer and adhesive layer only) / via area at via bonding surface”. Desired. In this example, σ (region including a via hole with good electrical characteristics−insulating layer and adhesive layer only) = (40 gf−20 gf) /1.96×10 −9 m 2 = 102 MPa.
[0029]
In addition, when a pull test was performed on a region including the via hole of the multilayer circuit wiring board formed under the same conditions as in the example except that the time for performing the electrolytic plating was halved, the maximum load value reached about 30 gf. Later, it was found that the final break occurred. Therefore, σ (region including via holes with abnormal electrical characteristics—only the insulating layer and the adhesive layer) = (30 gf−20 gf) /1.96×10 −9 m 2 = 51 MPa.
[0030]
Therefore, the pass / fail judgment threshold is set to 100 MPa, and if a via hole lower than that value is detected, it is possible to immediately check that a problem has occurred in the manufacturing process at that time and the bonding strength has been reduced. It is.
[0031]
In addition, by embedding the extracted via hole sample in a resin to create a cross-sectional sample and observing it, or simply, the length of the extracted via hole has a length measuring function in the height direction. By measuring with an optical microscope or the like, it is possible to specify the actual fracture location. As a result, when a fractured portion different from that in the normal process is measured, it is possible to immediately check that a change has occurred in the process.
[0032]
【The invention's effect】
As described above, according to the present invention, it is possible to immediately inspect the connection reliability of the interlayer connection via hole in the multilayer circuit wiring board on which the semiconductor element is mounted.
[0033]
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view and a top view of a multilayer circuit wiring board.
FIG. 2 is a schematic cross-sectional view and a top view showing an example of a moat formed around a via hole.
FIG. 3 is a schematic cross-sectional view showing an example of a form of bonding between a surface land electrode and a probe pin tip when a via hole pull test is performed.
FIG. 4 is a graph showing a measurement example of a pull load value when a via hole pull test is performed.
[Explanation of symbols]
1 ... Conductor layer (copper foil)
2 ... Insulating layer (polyimide layer)
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Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002353432A JP4140366B2 (en) | 2002-12-05 | 2002-12-05 | Interlayer connection via hole inspection method and multilayer circuit wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002353432A JP4140366B2 (en) | 2002-12-05 | 2002-12-05 | Interlayer connection via hole inspection method and multilayer circuit wiring board |
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---|---|
JP2004186535A JP2004186535A (en) | 2004-07-02 |
JP4140366B2 true JP4140366B2 (en) | 2008-08-27 |
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ID=32754721
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Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP4140366B2 (en) |
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---|---|---|---|---|
JP6349279B2 (en) * | 2015-03-25 | 2018-06-27 | 日本発條株式会社 | Electronic component bonding strength test apparatus and bonding strength test method |
JP7324559B2 (en) * | 2019-07-22 | 2023-08-10 | 株式会社伸光製作所 | printed wiring board |
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2002
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JP2004186535A (en) | 2004-07-02 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050916 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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