JP4140332B2 - Light emitting device and self-scanning light emitting device array chip - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイに関する。
【0002】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ICと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてPNPN構造を持つ3端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願(特許文献1,2,3,4参照)し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ(SLED)を作製できること等を示した。
【0003】
さらに本発明者らは、スイッチ素子(発光サイリスタ)アレイをシフト部として、発光部である発光素子(発光サイリスタ)アレイと分離した構造の自己走査型発光素子アレイを提案している(特許文献5参照)。
【0004】
図1に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ100の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子T1 ,T2 ,T3 …、発光素子L1 ,L2 ,L3 …からなる。スイッチ素子および発光素子のいずれも3端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードD(D1 ,D2 ,…)で結合されている。VGAは電源(通常−5V)であり、共通電源ライン113から負荷抵抗RL を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子T1 のゲート電極は、スタートパルス端子φS に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン111,112を経て、クロックパルス端子φ1,φ2に接続されている。抵抗R1,R2は、ライン111,112にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光信号ライン110を経て、発光信号端子φI に接続されている。抵抗RI は、ライン110に挿入された電流制限用抵抗である。スタートパルス端子φS 、クロックパルス端子φ1,φ2、発光信号端子φI は、駆動回路(図示せず)に接続される。
【0005】
動作を簡単に説明する。まず転送用クロックパルスφ2の電圧がLレベルで、スイッチ素子T2 がオン状態であるとする。このとき、スイッチ素子T2 のゲート電極の電位はVGAの−5Vからほぼ0Vにまで上昇する。この電位上昇の影響はダイオードDによってスイッチ素子T3 のゲート電極に伝えられ、その電位を約−1Vに(ダイオードDの順方向立上り電圧(拡散電位に等しい))に設定する。しかし、ダイオードDは逆バイアス状態であるためゲート電極G1 への電位の接続は行われず、ゲート電極G1 の電位は約−5Vのままとなる。発光サイリスタのオン電圧は、ゲート電極電圧+ゲート・カソード間のpn接合の拡散電位(約1V)で近似されるから、次の転送用クロックパルスφ2のHレベル電圧は約−2V(スイッチ素子T3 をオンせるために必要な電圧)以下でありかつ約−4V(スイッチ素子T5 をオンさせるために必要な電圧)以上に設定しておけばスイッチ素子T3 のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って2本の転送用クロックパルスでオン状態が転送されることになる。
【0006】
スタートパルスφS は、このような転送動作を開示させるためのパルスであり、スタートパルスφS をHレベル(約0V)にすると同時に転送用クロックパルスφ2 をLレベル(約−2〜約−4V)とし、スイッチ素子T1 をオンさせる。その後すぐ、スタートパルスφS はLレベルに戻される。
【0007】
いま、スイッチ素子T2 がオン状態にあるとすると、スイッチ素子T2 のゲート電極の電位は、VGAより上昇し、約0Vとなる。したがって、発光信号φI の電圧が、PN接合の拡散電位(約1V)以下であれば、発光素子L2 を発光状態とすることができる。
【0008】
これに対し、スイッチ素子T1 のゲート電極は約−5Vであり、スイッチ素子T3 のゲート電極は約−1Vとなる。したがって、発光素子L1 のオン電圧は約−6V、発光素子L3 のオン電圧は約−2Vとなる。これから、発光素子L2 をオンできる発光信号φI の電圧は、−1〜−2Vの範囲となる。発光素子L2 がオン、すなわち発光状態に入ると、発光強度は発光信号φI に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φI ラインの電圧を一度0Vにまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【0009】
以上は、発光サイリスタのアノード電極を共通に接地しているが、極性を変えることによって、カソード電極を共通に接地したものであってもよい。
【0010】
また、本発明者らは、発光サイリスタの光の取り出し効率を上げるために、電極直下に電流が流れないように、既に次の3つの考案を示している。
(1)電極の真下に絶縁膜を設ける(特許文献6参照)
(2)透明電極により電流を供給する(特許文献7参照)
(3)絶縁性基板上にエピタキシャル層を積層し、共通電極を基板表面からとる(特許文献8参照)
【0011】
【特許文献1】
特開平1−238962号公報
【0012】
【特許文献2】
特開平2−14584号公報
【0013】
【特許文献3】
特開平2−92650号公報
【0014】
【特許文献4】
特開平2−92651号公報
【0015】
【特許文献5】
特開平2−263668号公報
【0016】
【特許文献6】
特開平9−92885号公報
【0017】
【特許文献7】
特開平9−283801号公報
【0018】
【特許文献8】
特開平9−283794号公報
上記(1),(2),(3)の技術を簡単に説明する。図2(A),(B)は、(1)の技術を説明する図であり、図2(A)はPNPN構造の発光サイリスタの断面図を、図2(B)は平面図を示す。
【0019】
この発光サイリスタは、p型半導体基板1上に積層されたp型半導体層24,n型半導体層23,p型半導体層22,n型半導体層21を備えており、n型半導体層21にオーミック接触するように形成されたカソード電極40とを備えている。カソード電極を部分40aおよび40bよりなるT字型電極40とし、電極部40aの下側に絶縁層47を設けた構造となっている。電極部40aは矩形状、電極部40bは細長い矩形状である。この電極部40bのみが、n型半導体層21にオーミック接触している。電極40aは、光を透過する絶縁被膜(図示せず)に設けられたコンタクトホールCを経てAl配線110と電気的に接続される。
【0020】
このような構造の発光サイリスタにおいては、コンタクトホールCのある電極部40aの下側には絶縁層47が設けられているので、図2(A)に示すように、電流は電極部40aの直下には流れず、矢印で示すように電極部40bから下側のn型半導体層へ流れる。発光中心は、Al配線110の下にないので、光の取出し効率が高くなる。
【0021】
図3は、(2)の技術を説明する図である。この発光サイリスタは、p型半導体基板1上にGaAsよりなるp型半導体層24,n型半導体層23,p型半導体層22,n型半導体層21が順に積層されている。n型半導体層21上にAuGe/Niよりなる微小なカソード電極25、p型半導体層22上にAuZnよりなるゲート電極26、p型基板1の裏面にアノード電極(図示せず)が設けられている。
【0022】
このPNPN構造は、SiO2 よりなる絶縁被膜27で覆われ、カソード電極25を含む発光面に開口が設けられる。開口および絶縁被膜27の一部は透明電極材料である酸化インジウムスズ(ITO)膜28で被覆される。このITO膜28上に、発光面を覆わないようにして、Al配線110が設けられている。
【0023】
この発光サイリスタによれば、AuGe/Niよりなるカソード電極25と下側のGaAs層21とはオーミック接触がとれるので、カソード電極より注入された電流は、点線矢印で示すように、アノード電極に向かって拡がって流れていく。ゲート層22,23中で発生した光は、微小電極25により一部遮られるものの、大半は透明なITO膜28を透過して外部へ取出されるので、光の取出し効率は高くなる。
【0024】
図4は、(3)の技術を説明する図である。この発光サイリスタは、絶縁性基板31上に、p型半導体層24,n型半導体層23,p型半導体層22,n型半導体層21が順に積層されている。n型層21上にカソード電極36、p型層22上にゲート電極37、p型層24上にアノード電極(共通電極)38が設けられている。カソード電極36の真下よりアノード電極38に至るシート抵抗回路を考えた場合、n型層21のシート抵抗値をRn 、p型層24のシート抵抗値をRp とすると、シート抵抗値Rn ,Rp はn型半導体層21,p型半導体層24のサイズおよび不純物濃度で定まる。シート抵抗値Rn をシート抵抗値Rp よりも小さくすると、点線矢印で示すように電流が端に集中するので、光の取出し効率、すなわち外部発光効率が上がる。
【0025】
【発明が解決しようとする課題】
上記(1),(2)の方法では、やはり電極直下の電流密度が最も高く、電極の遮蔽による光量の損失を無くすことはできない。上記(3)の方法では、電流経路を電極直下からずらすことが可能であり、電極の遮蔽による光量の損失を無くすることが可能である。しかし、(3)の方法では、共通電極38の配線抵抗が問題となる。例えば、1200dpi,256ビットの自己走査型発光素子アレイチップを想定すると、共通電極の長さは、約5.4mmとなる。いま、共通電極38に、幅10μm,厚さ0.1μmの金を使ったとすると、金の体積抵抗率は2.4×10-8Ωmとして、130Ωの抵抗値となる。実際には、この共通電極には純金ではなく、半導体層とオーミックコンタクトをとるために、Ge,Ni,Znなどとの合金が使われるため、更に抵抗値は数倍となり、実測値では500Ω程度となった。通常、10〜20mAの電流を発光部に流して使用するため、共通電極での電圧降下は5〜10Vとなり、5V電源では使用できない。定電圧で駆動する場合、チップ内の電流変動を5%以下に抑えようとすると、配線抵抗は10Ω以下である必要がある。このためには、共通電極の断面積を50倍に増やす必要がある。例えば、幅100μm、厚さが0.5μmの共通電極配線が必要となる。このため、チップ面積が増加してしまう。
【0026】
また、絶縁性基板を使うと共通電極のためのボンディングパッドを基板表面に設ける必要があるため、チップ面積が増加してしまうという問題点もある。
【0027】
本発明の目的は、上記従来技術の問題点を解決し、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイチップを提供することにある。
【0028】
本発明の他の目的は、自己走査型発光素子アレイチップを構成するスイッチ素子および/または発光素子に用いる発光素子を提供することにある。
【0029】
本発明のさらに他の目的は、自己走査型発光素子アレイチップを用いた光プリンタヘッドおよび光プリンタを提供することにある。
【0030】
【課題を解決するための手段】
本発明の発光素子によれば、PNPN構造の最下層と逆導電型の導電性基板を用い、最下層と基板とは短絡部材により電気的短絡し、共通電極は基板裏面から取る。このような構造の発光素子では、絶縁性基板を用いたときと同様に電流経路を電極直下からずらすことが可能であり、電極の遮蔽による光量の損失を無くすることが可能である。
【0031】
このような構造の発光素子を用いる本発明の自己走査型発光素子アレイチップは、2つのタイプがある。
【0032】
第1のタイプは、シフト部と発光部とを共用したものであり、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列し、各発光素子の前記制御電極をその近傍に位置する少なくとも1つの発光素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各発光素子に電源ラインを負荷抵抗を介して前記制御電極に接続し、かつ各発光素子にクロックラインを接続して形成した自己走査型発光素子アレイチップである。
【0033】
第2のタイプは、シフト部と発光部とを分離したものであり、スイッチング動作のためのしきい電圧またはしきい電流の制御電極を有するスイッチ素子を複数個配列し、各スイッチ素子の前記制御電極をその近傍に位置する少なくとも1つのスイッチ素子の制御電極に、接続用抵抗または電気的に一方向性を有する電気素子を介して接続するとともに、各スイッチ素子の制御電極に電源ラインを負荷抵抗を介して接続し、かつ各スイッチ素子にクロックパルスラインを接続して形成したスイッチ素子アレイと、発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップである。
【0034】
以上のような構造の自己走査型発光素子アレイチップに本発明の発光素子を用いた場合、PNPN最下層と導電性基板が短絡部材により短距離で結ばれるため、配線抵抗はほとんど問題とならない。さらに共通電極を、導電性基板の裏面から取れるので、チップ面積を小さくできる。
【0035】
【発明の実施の形態】
以下、本発明を図面を参照して説明するが、アノード電極を共通電極とする自己走査型発光素子アレイチップを例にとり説明する。
【0036】
【実施例1】
自己走査型発光素子アレイチップに用いられる発光サイリスタの断面図を図5に示す。ここでは、一例として、n型GaAs基板上に有機金属気相化学成長法(MOCVD)で成長したGaAsのPNPN構造を例に説明する。
【0037】
n型基板51上に、p型半導体層24,n型半導体層23,p型半導体層22,n型半導体層21が順に積層されている。n型半導体層21の上にはカソード電極36が形成され、エッチングにより一部露出されたp型半導体層22上にゲート電極37が形成され、エッチングにより一部露出されたp型半導体層24上に、短絡用の基板側共通電極38が形成されている。さらに、エッチングによって露出されたn型半導体基板51上に短絡用の基板表面共通電極52が形成されている。電極38と電極52は接続線60によって互いに接続されている。このようにして、n型基板51とp型半導体層とは電気的に短絡される。
【0038】
基板51の裏面には、裏面共通電極(アノード電極)53が形成されている。なお、各電極は形成されている各半導体層とオーミック接触となるように作られている。具体的には、p型用電極としてはAuZn/Au、n型用電極としてはAuGe/Ni/Auを用いた。
【0039】
n型基板51とp型半導体層とによって形成されるpn接合は、発光サイリスタの機能とは無関係であり、発光サイリスタがオンのとき、このpn接合は導通状態にない。したがって、図13に点線で示すように、発光サイリスタのオン時にカソード電極36からの電流は、図4の発光サイリスタと同様に、共通電極38に向かって流れ、接続線60,共通電極52を経て、共通電極(アノード電極)53に流れる。このように、電流が端に集中するので、光の取出し効率、すなわち外部発光効率が上がる。
【0040】
以上のような構造の発光サイリスタを用いた自己走査型発光素子アレイチップの製造プロセスを図6〜図13を参照して説明する。
(a)まず、図6に示すように、n型GaAs基板51上に、p型GaAs層24,n型GaAs層23,p型GaAs層22,n型GaAs層21をMOCVDによって積層する。
(b)次に図7に示すように、半導体層21上に、リフトオフにより電流供給電極であるカソード電極(AuGe/Ni/Au)36を形成する。電極は、真空蒸着によって半導体層21上に、AuGe,Ni,Auの順で成膜した。
(c)次に図8に示すように、カソード層21の一部をエッチングで取り去り、リフトオフによりゲート電極(AuZn/Au)37を形成する。電極は、真空蒸着によってカソード層21上に、AuZn,Auの順で成膜した。
(d)次に図9に示すように、アノード層24の一部を露出させ、リフトオフにより共通電極であるアノード電極(AuZn/Au)38を形成する。電極は、真空蒸着によってアノード層24上に、AuZn,Auの順で成膜した。なお、アノード層24は、すべての半導体島に対して分離されない構造である。
(e)次に図10に示すように、n型基板51を露出させ、リフトオフにより基板側共通電極52を形成する。
(f)次に図11に示すように、裏面電極53を真空蒸着で形成し、アニールを行うことにより、各電極36,37,38,52と半導体層との間のオーミックコンタクトを取った。
(g)次に図12に示すように、電極38と電極52をつなぐ配線60をリフトオフで形成した。配線には、真空蒸着で成膜した純金膜を使った。
(h)次に図13に示すように、図12の構造上に保護膜61を形成し、コンタクトホールを開け、アルミ膜をスパッタで形成しアルミ配線62のパターニングを行う。
【0041】
以上のようにして作製された自己走査型発光素子アレイチップ(SLED−A)を上から見た構造を図14に示す。ここでは、簡単のためにシフト部の構造を省略している。図14において、共通電極38,52が平行に延び、これら電極間を、接続線60が接続していることがわかる。電流は、これら電極および配線の長手方向に流れないので、本実施例の場合、これらの配線抵抗は問題にはならない。したがって、これらの断面は小さくてよいので、図4で示した従来例のように、チップ面積を増大することはない。
【0042】
また、本実施例の構造では、アノード電極53はn型基板53の裏面に設けられているので、アノード電極のためのボンディングパッドを基板表面に設ける必要がないので、チップ面積を小さくできる。
【0043】
さらに比較のため、図4で示した絶縁性基板上にPNPN構造を形成した自己走査型発光素子アレイ(SLED−B)と、最下層と同一導電型のp型基板上にPNPN構造を形成した自己走査型発光素子アレイ(SLED−C)とを作製した。図15にSLED−Bを上から見た構造を、図16にSLED−Cを上から見た構造を示す。
【0044】
図15において、共通電極38が、p型層24上に延びていることがわかる。また、図16において、共通電極(アノード電極)はp型基板の裏面に設けられている。
【0045】
これらSLED−A,B,Cの性能を比較した。128bit−SLEDを、定抵抗,定電圧で駆動した場合の電流分布を図17(A)に示す。横軸は発光点(発光素子)番号を、縦軸は各発光素子に流れる電流(mA)を示している。これによれば、SLED−Bでは、共通電極38の配線抵抗が大きいため、電流分布が大きくなっていることがわかる。この電流分布の改善のためには共通電極38の断面積を増やす必要があるが、前述したように、この配線を太くするとチップ面積が大きくなってしまう。
【0046】
また、光量分布を図17(B)に示す。横軸は発光点(発光素子)番号を、縦軸は各発光素子の発光光量(μW)を示している。SLED−Bの光量分布は電流分布に由来したものである。SLED−AとSLED−Cはともにほぼチップ内光量は一定となっているが、SLED−Aの光量はSLED−Cの光量よりも1.3倍程度大きい。また、第128発光点側で言えば、SLED−AとSLED−Bの光量はほぼ等しい。このことから、SLED−Aの光量の増加は、絶縁性基板を使ったSLED−Bと同じ効果が得られていることがわかる。
【0047】
なお、本実施例では、すべての金属電極を形成後アニールによってオーミックコンタクトを取ったが、各層の不純物濃度や電極の組成によっては、ノンアロイでもオーミックコンタクトが取れる場合もあるので、アニールのタイミングは本実施例に限らない。また、本実施例はGaAsのホモ接合PNPN構造について説明したが、発光波長を調整するためにAlGaAsを使ってもよい。さらに、2元系,3元系または4元系のIII-V 族化合物半導体、またはII-VI 族化合物半導体のいずれかのホモ,シングルヘテロ,またはダブルヘテロ構造をもったPNPN構造でもよい。また、一つの導電型層の中で、例えば、不純物濃度や3元系,4元系組成などを変化させてもよい。
【0048】
【実施例2】
実施例1では、共通電極(アノード電極)38と基板側共通電極52を別々に、別の合金を用いて作製し、アニール後に純金膜で両電極を接続している。本実施例では、アノード層24およびn型基板52を、不純物濃度が1019/cm3 を越えるように選べば、ノンアロイでオーミックコンタクトを取ることができることに着目して、図18に示すように、一度のリフトオフで接続線63を形成しp層24およびn層51の両層を接続した。ここで、アノードp層24は高不純物濃度でも活性率の高いCドープのGaAsを使った。また、ノンアロイ電極としてはCr/Auを用いたが、Ag,Au,Pt,Pd,W,Ti,Ni,Crのいずれの金属の単体、または組み合わせを用いてもよい。
【0049】
【実施例3】
図19〜図21は、自己走査型発光素子アレイチップの実施例を示す図である。図19は平面図、図20は図19のA−A′線断面図、図21は図19のB−B′線断面図である。なお、図面を簡単にするために、図19ではAl配線を太線で示している。
【0050】
実施例1では、アノード層24はすべての半導体島に対して分離されない構造であったが、本実施例では、p型半導体層24は、アノード島75毎に分離されており、それぞれ別個に導電性基板51に接続されている。アノード島75毎に分離された発光サイリスタは、図19に示すように、図において偶数番発光点と奇数番発光点とが上下に反転した構造となっている。図中、62−1はVGAアルミ配線、62−2はφ1アルミ配線、62−3はφ2アルミ配線、62−4はビット間結合線、74は抵抗器電極、77はダイオードを示している。
【0051】
図22に、この自己走査型発光素子アレイチップの等価回路を示す。
【0052】
この構造をとることにより、例えば、偶数番発光点と奇数番発光点で給電線の向きを変える場合、配線によって隠れない方に電流を集中することが可能となる。
【0053】
【実施例4】
本発明の発光素子は、PNPN4層構造に限らず、PNPNPN6層構造の素子であってもよい。図23は、6層構造の発光素子の断面図である。図中、29はp型半導体層、30はn型半導体層であり、LED構造を形成している。
【0054】
本実施例のPNPNPN6層構造の素子は、図18に示したサイリスタ構造の上に前述したLED構造を積層したもので、スイッチとしてのサイリスタ構造と発光素子としてのLED構造を別々に最適化できるメリットを持つ。なお図中、81は発光部カソード電極、82はサイリスタ部カソード電極、83はカソード端子、84は抵抗である。
【0055】
なお、半導体基板51とp型半導体層24とを電気的に短絡する構造は、図13に示した、短絡用電極を接続線で接続する構造であってもよい。
【0056】
このようなPNPNPNの6層構造の発光素子を用いた自己走査型発光素子アレイチップの例を、図24および図25に示す。図25は、シフト部と発光部が分離されたタイプの自己走査型発光素子アレイチップであり、発光部に6層構造の発光素子を用いている。
【0057】
【実施例5】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【0058】
図26は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板130上に複数個の自己走査型発光素子アレイチップ132を千鳥配置で配列して構成された自己走査型発光素子アレイ134と、複数個の正立等倍レンズ(ロッドレンズ)136を配列して構成された正立等倍レンズアレイ138とを備えている。
【0059】
発光素子アレイ134から出た光は、レンズアレイ138により集光されて、感光ドラム(図示せず)上に照射される。
【0060】
図27は、このような光プリンタヘッド140を備える光プリンタの構成を示す。円筒形の感光ドラム142の表面に、アモルファスSi等の光導電性を持つ材料(感光体)が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器144で一様に帯電させる。そして、光プリンタヘッド140で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器148で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器150でカセット152中から送られてきた用紙154上に、トナーを転写する。用紙は、定着器146にて熱等を加えられ定着され、スタッカ158に送られる。一方、転写の終了したドラムは、消去ランプ160で帯電が全面にわたって中和され、清掃器162で残ったトナーが除去される。
【0061】
【発明の効果】
本発明によれば、チップ面積を増大させることなしに、光の取出し効率を大きくすることのできる自己走査型発光素子アレイチップを実現できる。さらには、このような自己走査型発光素子アレイチップに使用するに適した発光素子を提供することができる。
【図面の簡単な説明】
【図1】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図2】従来技術を説明する図である。
【図3】従来技術を説明する図である。
【図4】従来技術を説明する図である。
【図5】自己走査型発光素子アレイチップに用いられる発光サイリスタの断面図である。
【図6】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図7】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図8】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図9】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図10】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図11】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図12】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図13】自己走査型発光素子アレイチップの製造プロセスを示す図である。
【図14】自己走査型発光素子アレイチップ(SLED−A)を上から見た構造を示す図である。
【図15】自己走査型発光素子アレイチップ(SLED−B)を上から見た構造を示す図である。
【図16】自己走査型発光素子アレイチップ(SLED−C)を上から見た構造を示す図である。
【図17】SLED−A,B,Cの電流分布および光量分布を示す図である。
【図18】短絡部材を接続線のみで形成した発光サイリスタを示す図である。
【図19】自己走査型発光素子アレイチップの実施例を示す平面図である。
【図20】図19のA−A′線断面図である。
【図21】図19のB−B′線断面図である。
【図22】図19の自己走査型発光素子アレイチップの等価回路図である。
【図23】6層構造の発光素子の断面図である。
【図24】PNPNPNの6層構造の発光素子を用いた自己走査型発光素子アレイチップの例を示す図である。
【図25】PNPNPNの6層構造の発光素子を用いた自己走査型発光素子アレイチップの他の例を示す図である。
【図26】光プリンタヘッドの主要部を示す斜視図である。
【図27】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
21 n型半導体層
22 p型半導体層
23 n型半導体層
24 p型半導体層
29 p型半導体層
30 n型半導体層
36 カソード電極
37 ゲート電極
38 短絡用の基板側共通電極
51 n型基板
52 短絡用の基板表面共通電極
53 裏面共通電極(アノード電極)
60 接続線
62−1 VGAアルミ配線
62−2 φ1アルミ配線
62−3 φ2アルミ配線
62−4 ビット間結合線
63 接続線
74 抵抗器電極
75 アノード島
77 ダイオード
81 発光部カソード電極
82 サイリスタ部カソード電極
83 カソード端子
84 抵抗
130 実装基板
132 自己走査型発光素子アレイチップ
134 自己走査型発光素子アレイ
136 ロッドレンズ
140 光プリンタヘッド[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a self-scanning light-emitting element array, and more particularly to a self-scanning light-emitting element array that can increase the light extraction efficiency without increasing the chip area.
[0002]
[Prior art]
A light emitting element array in which a large number of light emitting elements are integrated on the same substrate is used as an optical writing head such as an optical printer head in combination with a driving IC. The inventors have paid attention to a three-terminal light-emitting thyristor having a PNPN structure as a constituent element of the light-emitting element array, and have already filed a patent application (see
[0003]
Furthermore, the present inventors have proposed a self-scanning light-emitting element array having a structure separated from a light-emitting element (light-emitting thyristor) array, which is a light-emitting part, using a switch element (light-emitting thyristor) array as a shift part (Patent Document 5). reference).
[0004]
FIG. 1 shows an equivalent circuit diagram of a diode-coupled self-scanning light emitting
[0005]
The operation will be briefly described. First, the voltage of the transfer clock pulse φ2 is L level, and the switch element T 2 Is on. At this time, the switch element T 2 The potential of the gate electrode is V GA From -5V to almost 0V. The influence of this potential rise is caused by the diode D and the switch element T. Three The potential is set to about −1V (the forward rising voltage of the diode D (equal to the diffusion potential)). However, since the diode D is in a reverse bias state, the gate electrode G 1 No potential connection to the gate electrode G 1 Remains at about -5V. Since the ON voltage of the light emitting thyristor is approximated by the gate electrode voltage + the diffusion potential (about 1V) of the pn junction between the gate and the cathode, the H level voltage of the next transfer clock pulse φ2 is about −2V (switch element T Three Is less than or equal to a voltage necessary to turn on the switch) and is about -4V (switch element T Five Switch element T if it is set higher than the voltage required to turn on Three Only the other switch elements can be left off. Therefore, the ON state is transferred by two transfer clock pulses.
[0006]
Start pulse φ S Is a pulse for disclosing such a transfer operation, and the start pulse φ S Is set to H level (about 0V) and at the same time the transfer clock pulse φ 2 Is set to L level (about −2 to about −4 V), and the switch element T 1 Turn on. Immediately after that, start pulse φ S Is returned to the L level.
[0007]
Now, switch element T 2 Is in the ON state, the switch element T 2 The potential of the gate electrode of V is V GA It rises further and reaches about 0V. Therefore, the emission signal φ I Is less than the diffusion potential of the PN junction (about 1 V), the light emitting element L 2 Can be in a light emitting state.
[0008]
In contrast, the switch element T 1 The gate electrode of the switch element T is about −5V, and the switch element T Three The gate electrode is about -1V. Therefore, the light emitting element L 1 ON voltage is about -6V, light emitting element L Three The on-state voltage is about −2V. From now on, the light emitting element L 2 Light-emitting signal that can be turned on I Is in the range of −1 to −2V. Light emitting element L 2 Is turned on, that is, when the light emission state is entered, the light emission intensity is the light emission signal φ I The image can be written at an arbitrary intensity. In order to transfer the light emission state to the next light emitting element, the write signal φ I It is necessary to set the line voltage to 0 V once and turn off the light emitting element that emits light.
[0009]
Although the anode electrodes of the light emitting thyristors are commonly grounded as described above, the cathode electrodes may be commonly grounded by changing the polarity.
[0010]
In addition, the present inventors have already shown the following three ideas in order to increase the light extraction efficiency of the light emitting thyristor so that no current flows directly under the electrode.
(1) An insulating film is provided directly below the electrode (see Patent Document 6).
(2) Supplying current with a transparent electrode (see Patent Document 7)
(3) An epitaxial layer is laminated on an insulating substrate, and a common electrode is taken from the substrate surface (see Patent Document 8).
[0011]
[Patent Document 1]
JP-A-1-238996
[0012]
[Patent Document 2]
Japanese Patent Laid-Open No. 2-14584
[0013]
[Patent Document 3]
Japanese Patent Laid-Open No. 2-92650
[0014]
[Patent Document 4]
JP-A-2-92651
[0015]
[Patent Document 5]
JP-A-2-263668
[0016]
[Patent Document 6]
Japanese Patent Laid-Open No. 9-92985
[0017]
[Patent Document 7]
Japanese Patent Laid-Open No. 9-283801
[0018]
[Patent Document 8]
Japanese Patent Laid-Open No. 9-283794
The techniques (1), (2), and (3) will be briefly described. 2A and 2B are diagrams for explaining the technique (1). FIG. 2A is a cross-sectional view of a light-emitting thyristor having a PNPN structure, and FIG. 2B is a plan view.
[0019]
The light emitting thyristor includes a p-
[0020]
In the light emitting thyristor having such a structure, since the insulating
[0021]
FIG. 3 is a diagram for explaining the technique (2). In this light-emitting thyristor, a p-
[0022]
This PNPN structure is SiO 2 An opening is provided on the light emitting surface including the
[0023]
According to this light emitting thyristor, the
[0024]
FIG. 4 is a diagram for explaining the technique (3). In the light-emitting thyristor, a p-
[0025]
[Problems to be solved by the invention]
In the methods (1) and (2), the current density directly under the electrode is the highest, and the loss of light quantity due to the shielding of the electrode cannot be eliminated. In the method (3), it is possible to shift the current path from directly below the electrode, and it is possible to eliminate the loss of light amount due to the shielding of the electrode. However, in the method (3), the wiring resistance of the
[0026]
In addition, when an insulating substrate is used, it is necessary to provide a bonding pad for the common electrode on the surface of the substrate, which increases the chip area.
[0027]
An object of the present invention is to provide a self-scanning light-emitting element array chip that can solve the above-described problems of the prior art and increase the light extraction efficiency without increasing the chip area.
[0028]
Another object of the present invention is to provide a light emitting element used for a switch element and / or a light emitting element constituting a self-scanning light emitting element array chip.
[0029]
Still another object of the present invention is to provide an optical printer head and an optical printer using a self-scanning light emitting element array chip.
[0030]
[Means for Solving the Problems]
According to the light emitting device of the present invention, the conductive layer having the reverse conductivity type and the lowermost layer of the PNPN structure are used, the lowermost layer and the substrate are electrically short-circuited by the short-circuit member, and the common electrode is taken from the rear surface of the substrate. In the light emitting element having such a structure, it is possible to shift the current path from directly below the electrode as in the case of using an insulating substrate, and it is possible to eliminate the loss of light amount due to the shielding of the electrode.
[0031]
There are two types of the self-scanning light-emitting element array chip of the present invention using the light-emitting element having such a structure.
[0032]
In the first type, the shift unit and the light emitting unit are shared, and a plurality of light emitting elements having threshold voltage or threshold current control electrodes for light emitting operation are arranged, and the control of each light emitting element is performed. The electrode is connected to the control electrode of at least one light emitting element located in the vicinity thereof via a connecting resistor or an electrically unidirectional electric element, and a power line is connected to each light emitting element via a load resistor. It is a self-scanning light emitting element array chip formed by connecting to the control electrode and connecting a clock line to each light emitting element.
[0033]
In the second type, the shift unit and the light emitting unit are separated, and a plurality of switch elements having threshold voltage or threshold current control electrodes for switching operation are arranged, and the control of each switch element is performed. The electrode is connected to the control electrode of at least one switch element located in the vicinity thereof via a connection resistor or an electrically unidirectional electric element, and a power supply line is connected to the control electrode of each switch element. A light emitting device in which a plurality of light emitting devices having a threshold voltage or a threshold current control electrode for light emitting operation are arranged, and a switch device array formed by connecting a clock pulse line to each switch device. An array of elements, each control electrode of the light emitting element array is connected to the control electrode of the switch element by electrical means, and each light emitting element emits light Is a self-scanning light-emitting element array chip in which a wiring for supplying a current for.
[0034]
When the light-emitting element of the present invention is used for the self-scanning light-emitting element array chip having the above structure, the wiring resistance is hardly a problem because the lowermost layer of the PNPN and the conductive substrate are connected by a short-circuit member. Furthermore, since the common electrode can be taken from the back surface of the conductive substrate, the chip area can be reduced.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described with reference to the drawings. A self-scanning light-emitting element array chip having an anode electrode as a common electrode will be described as an example.
[0036]
[Example 1]
A cross-sectional view of a light-emitting thyristor used in the self-scanning light-emitting element array chip is shown in FIG. Here, as an example, a GaAs PNPN structure grown on an n-type GaAs substrate by metal organic chemical vapor deposition (MOCVD) will be described as an example.
[0037]
On the n-
[0038]
A back surface common electrode (anode electrode) 53 is formed on the back surface of the
[0039]
The pn junction formed by the n-
[0040]
A manufacturing process of a self-scanning light-emitting element array chip using the light-emitting thyristor having the above structure will be described with reference to FIGS.
(A) First, as shown in FIG. 6, a p-
(B) Next, as shown in FIG. 7, a cathode electrode (AuGe / Ni / Au) 36 that is a current supply electrode is formed on the
(C) Next, as shown in FIG. 8, a part of the
(D) Next, as shown in FIG. 9, a part of the
(E) Next, as shown in FIG. 10, the n-
(F) Next, as shown in FIG. 11, the
(G) Next, as shown in FIG. 12, the
(H) Next, as shown in FIG. 13, a
[0041]
FIG. 14 shows a structure of the self-scanning light emitting element array chip (SLED-A) manufactured as described above as viewed from above. Here, the structure of the shift portion is omitted for simplicity. In FIG. 14, it can be seen that the
[0042]
In the structure of this embodiment, since the
[0043]
For further comparison, a self-scanning light emitting element array (SLED-B) in which a PNPN structure is formed on the insulating substrate shown in FIG. 4 and a PNPN structure are formed on a p-type substrate having the same conductivity type as the lowermost layer. A self-scanning light emitting element array (SLED-C) was produced. FIG. 15 shows the structure of SLED-B as viewed from above, and FIG. 16 shows the structure of SLED-C as viewed from above.
[0044]
In FIG. 15, it can be seen that the
[0045]
The performance of these SLED-A, B, and C was compared. FIG. 17A shows a current distribution when a 128-bit SLED is driven with a constant resistance and a constant voltage. The horizontal axis represents the light emitting point (light emitting element) number, and the vertical axis represents the current (mA) flowing through each light emitting element. According to this, in SLED-B, since the wiring resistance of the
[0046]
Further, the light quantity distribution is shown in FIG. The horizontal axis indicates the light emitting point (light emitting element) number, and the vertical axis indicates the light emission quantity (μW) of each light emitting element. The light quantity distribution of SLED-B is derived from the current distribution. In both SLED-A and SLED-C, the light amount in the chip is almost constant, but the light amount of SLED-A is about 1.3 times larger than the light amount of SLED-C. Speaking on the 128th emission point side, the light amounts of SLED-A and SLED-B are substantially equal. From this, it can be seen that the increase in the amount of light of SLED-A has the same effect as SLED-B using an insulating substrate.
[0047]
In this example, ohmic contact was obtained by annealing after all metal electrodes were formed. However, depending on the impurity concentration of each layer and the composition of the electrode, ohmic contact may be obtained even if non-alloyed. It is not restricted to an Example. In this embodiment, the GaAs homojunction PNPN structure has been described. However, AlGaAs may be used to adjust the emission wavelength. Further, a PNPN structure having a homo-, single-hetero, or double-hetero structure of a binary, ternary or quaternary III-V group compound semiconductor or II-VI group compound semiconductor may be used. Further, for example, the impurity concentration, ternary system, quaternary system composition, etc. may be changed in one conductivity type layer.
[0048]
[Example 2]
In Example 1, the common electrode (anode electrode) 38 and the substrate-side
[0049]
[Example 3]
19 to 21 are diagrams showing examples of self-scanning light emitting element array chips. 19 is a plan view, FIG. 20 is a sectional view taken along line AA ′ of FIG. 19, and FIG. 21 is a sectional view taken along line BB ′ of FIG. In order to simplify the drawing, the Al wiring is shown by a bold line in FIG.
[0050]
In the first embodiment, the
[0051]
FIG. 22 shows an equivalent circuit of the self-scanning light emitting element array chip.
[0052]
By adopting this structure, for example, when the direction of the feeder line is changed between the even-numbered light-emitting points and the odd-numbered light-emitting points, the current can be concentrated in a direction that is not hidden by the wiring.
[0053]
[Example 4]
The light-emitting device of the present invention is not limited to a PNPN four-layer structure, and may be a PNPNPN six-layer device. FIG. 23 is a cross-sectional view of a light-emitting element having a six-layer structure. In the figure, 29 is a p-type semiconductor layer, and 30 is an n-type semiconductor layer, which form an LED structure.
[0054]
The element of the PNPNPN 6-layer structure of this embodiment is obtained by laminating the above-described LED structure on the thyristor structure shown in FIG. 18, and has the advantage that the thyristor structure as a switch and the LED structure as a light-emitting element can be optimized separately. have. In the figure, 81 is a light emitting portion cathode electrode, 82 is a thyristor portion cathode electrode, 83 is a cathode terminal, and 84 is a resistor.
[0055]
Note that the structure in which the
[0056]
An example of a self-scanning light emitting element array chip using such a PNPNPN light emitting element having a six-layer structure is shown in FIGS. FIG. 25 shows a self-scanning light-emitting element array chip in which the shift part and the light-emitting part are separated, and a light-emitting element having a six-layer structure is used for the light-emitting part.
[0057]
[Example 5]
Next, an optical printer head using the self-scanning light emitting element array chip described above and an optical printer using such an optical printer head will be described.
[0058]
FIG. 26 is a perspective view showing the main part of the optical printer head. The optical printer head includes a self-scanning light-emitting
[0059]
The light emitted from the light emitting
[0060]
FIG. 27 shows a configuration of an optical printer including such an
[0061]
【The invention's effect】
According to the present invention, it is possible to realize a self-scanning light emitting element array chip that can increase the light extraction efficiency without increasing the chip area. Furthermore, a light emitting element suitable for use in such a self-scanning light emitting element array chip can be provided.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of a diode-coupled self-scanning light emitting element array chip in which a shift unit and a light emitting unit are separated.
FIG. 2 is a diagram illustrating a conventional technique.
FIG. 3 is a diagram illustrating a conventional technique.
FIG. 4 is a diagram illustrating a conventional technique.
FIG. 5 is a cross-sectional view of a light emitting thyristor used in a self-scanning light emitting element array chip.
FIG. 6 is a diagram showing a manufacturing process of the self-scanning light emitting element array chip.
FIG. 7 is a diagram showing a manufacturing process of a self-scanning light emitting element array chip.
FIG. 8 is a diagram showing a manufacturing process of a self-scanning light emitting element array chip.
FIG. 9 is a diagram showing a manufacturing process of the self-scanning light emitting element array chip.
FIG. 10 is a diagram showing a manufacturing process of the self-scanning light emitting element array chip.
FIG. 11 is a diagram showing a manufacturing process of the self-scanning light emitting element array chip.
FIG. 12 is a diagram showing a manufacturing process of the self-scanning light emitting element array chip.
FIG. 13 is a diagram showing a manufacturing process of the self-scanning light emitting element array chip.
FIG. 14 is a view showing a structure of a self-scanning light emitting element array chip (SLED-A) viewed from above.
FIG. 15 is a view showing a structure of a self-scanning light emitting element array chip (SLED-B) viewed from above.
FIG. 16 is a diagram showing a structure of a self-scanning light emitting element array chip (SLED-C) viewed from above.
FIG. 17 is a diagram showing current distribution and light amount distribution of SLED-A, B, and C.
FIG. 18 is a view showing a light-emitting thyristor in which a short-circuit member is formed only with a connection line.
FIG. 19 is a plan view showing an embodiment of a self-scanning light emitting element array chip.
20 is a cross-sectional view taken along line AA ′ of FIG.
21 is a cross-sectional view taken along the line BB ′ of FIG.
22 is an equivalent circuit diagram of the self-scanning light-emitting element array chip of FIG.
FIG. 23 is a cross-sectional view of a light-emitting element having a six-layer structure.
FIG. 24 is a diagram showing an example of a self-scanning light-emitting element array chip using light-emitting elements having a six-layer structure of PNPNPN.
FIG. 25 is a diagram showing another example of a self-scanning light-emitting element array chip using light-emitting elements having a six-layer structure of PNPNPN.
FIG. 26 is a perspective view showing a main part of the optical printer head.
FIG. 27 is a diagram illustrating a configuration of an optical printer including an optical printer head.
[Explanation of symbols]
21 n-type semiconductor layer
22 p-type semiconductor layer
23 n-type semiconductor layer
24 p-type semiconductor layer
29 p-type semiconductor layer
30 n-type semiconductor layer
36 Cathode electrode
37 Gate electrode
38 Common electrode on substrate side for short circuit
51 n-type substrate
52 Common electrode on substrate surface for short circuit
53 Back side common electrode (Anode electrode)
60 connection lines
62-1 V GA Aluminum wiring
62-2 φ1 aluminum wiring
62-3 φ2 aluminum wiring
62-4 Inter-bit coupling line
63 Connection line
74 Resistor electrode
75 Anode Island
77 Diode
81 Light Emitting Cathode Electrode
82 Thyristor cathode
83 Cathode terminal
84 Resistance
130 Mounting board
132 Self-scanning light emitting device array chip
134 Self-Scanning Light Emitting Element Array
136 Rod lens
140 Optical printer head
Claims (10)
前記半導体基板上に、前記第1導電型とは逆導電型である第2導電型の第1の半導体層と、第1導電型の第2の半導体層と、第2導電型の第3の半導体層と、第1導電型の第4の半導体層とが順に積層された4層の半導体層よりなる発光サイリスタ構造と、
前記第4の半導体層上に形成された第1の電極と、
前記第3の半導体層上に形成された第2の電極と、
前記半導体基板の底面に設けられた第3の電極と、
前記半導体基板と前記第1の半導体層とを電気的に短絡する部材と、
を備える発光素子。A first conductivity type semiconductor substrate;
On the semiconductor substrate, a first semiconductor layer of a second conductivity type opposite to the first conductivity type, a second semiconductor layer of a first conductivity type, and a third semiconductor of a second conductivity type. A light-emitting thyristor structure composed of four semiconductor layers in which a semiconductor layer and a fourth semiconductor layer of a first conductivity type are sequentially stacked;
A first electrode formed on the fourth semiconductor layer;
A second electrode formed on the third semiconductor layer;
A third electrode provided on the bottom surface of the semiconductor substrate;
A member for electrically short-circuiting the semiconductor substrate and the first semiconductor layer;
A light emitting device comprising:
前記半導体基板上に、前記第1導電型とは逆導電型である第2導電型の第1の半導体層と、第1導電型の第2の半導体層と、第2導電型の第3の半導体層と、第1導電型の第4の半導体層とが順に積層された4層の半導体層よりなる発光サイリスタ構造と、
前記第4の半導体層上に第2導電型の第5の半導体層と、第1導電型の第6の半導体層とが順に積層された2層の半導体層よりなる発光ダイオード構造と、
前記第6の半導体層上に形成された第1の電極と、
前記第4の半導体層上に形成された第2の電極と、
前記第3の半導体層上に形成された第3の電極と、
前記半導体基板の底面に設けられた第4の電極と、
前記第1の電極と前記第2の電極とを接続する抵抗と、
前記半導体基板と前記第1の半導体層とを電気的に短絡する部材と、
を備える発光素子。A first conductivity type semiconductor substrate;
On the semiconductor substrate, a first semiconductor layer of a second conductivity type opposite to the first conductivity type, a second semiconductor layer of a first conductivity type, and a third semiconductor of a second conductivity type. A light-emitting thyristor structure composed of four semiconductor layers in which a semiconductor layer and a fourth semiconductor layer of a first conductivity type are sequentially stacked;
A light emitting diode structure composed of two semiconductor layers in which a second conductive type fifth semiconductor layer and a first conductive type sixth semiconductor layer are sequentially stacked on the fourth semiconductor layer;
A first electrode formed on the sixth semiconductor layer;
A second electrode formed on the fourth semiconductor layer;
A third electrode formed on the third semiconductor layer;
A fourth electrode provided on the bottom surface of the semiconductor substrate;
A resistor connecting the first electrode and the second electrode;
A member for electrically short-circuiting the semiconductor substrate and the first semiconductor layer;
A light emitting device comprising:
前記半導体基板上に形成された第1の短絡用電極と、
前記第1の半導体層上に形成された第2の短絡用電極と、
前記第1および第2の短絡用電極を接続する導電体と、
からなる請求項1または2に記載の発光素子。The short-circuit member is
A first short-circuit electrode formed on the semiconductor substrate;
A second short-circuit electrode formed on the first semiconductor layer;
A conductor connecting the first and second shorting electrodes;
The light emitting device according to claim 1, comprising:
前記発光素子は、請求項1〜6のいずれかに記載の発光素子よりなることを特徴とする自己走査型発光素子アレイチップ。A plurality of light emitting elements having threshold voltage or threshold current control electrodes for light emitting operation are arranged, and the control electrode of each light emitting element is connected to the control electrode of at least one light emitting element located in the vicinity thereof. Connected via resistors or electrically unidirectional electrical elements, connected to each light emitting element through a load resistor to the control electrode, and connected to each light emitting element via a clock line In the self-scanning light emitting element array chip,
The self-scanning light-emitting element array chip, wherein the light-emitting element comprises the light-emitting element according to claim 1.
発光動作のためのしきい電圧またはしきい電流の制御電極を有する発光素子を複数個配列した発光素子アレイとからなり、
前記発光素子アレイの各制御電極を前記スイッチ素子の制御電極と電気的手段にて接続し、各発光素子に発光のための電流を供給する配線を設けた自己走査型発光素子アレイチップにおいて、
前記発光素子および/またはスイッチ素子は、それぞれ、請求項1〜6のいずれかに記載の発光素子よりなることを特徴とする自己走査型発光素子アレイチップ。A plurality of switch elements having threshold voltage or threshold current control electrodes for switching operation are arranged, and the control electrode of each switch element is connected to the control electrode of at least one switch element located in the vicinity thereof. Connected via resistors or electrically unidirectional electrical elements, connected to the control electrode of each switch element via a load resistor, and connected to each switch element via a clock pulse line Switch element array,
A light-emitting element array in which a plurality of light-emitting elements having threshold voltage or threshold current control electrodes for light-emitting operation are arranged;
In the self-scanning light emitting element array chip in which each control electrode of the light emitting element array is electrically connected to the control electrode of the switch element, and a wiring for supplying a current for light emission to each light emitting element is provided.
The self-scanning light emitting element array chip, wherein each of the light emitting elements and / or the switch elements is made of the light emitting element according to any one of claims 1 to 6.
Priority Applications (1)
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JP2002289519A JP4140332B2 (en) | 2002-10-02 | 2002-10-02 | Light emitting device and self-scanning light emitting device array chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002289519A JP4140332B2 (en) | 2002-10-02 | 2002-10-02 | Light emitting device and self-scanning light emitting device array chip |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004128175A JP2004128175A (en) | 2004-04-22 |
JP4140332B2 true JP4140332B2 (en) | 2008-08-27 |
Family
ID=32281661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002289519A Expired - Fee Related JP4140332B2 (en) | 2002-10-02 | 2002-10-02 | Light emitting device and self-scanning light emitting device array chip |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4140332B2 (en) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4817774B2 (en) * | 2005-09-14 | 2011-11-16 | 株式会社沖データ | Semiconductor composite device optical print head and image forming apparatus |
JP2007250961A (en) * | 2006-03-17 | 2007-09-27 | Fuji Xerox Co Ltd | Light-emitting element array |
DE102006051745B4 (en) * | 2006-09-28 | 2024-02-08 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | LED semiconductor body and use of an LED semiconductor body |
JP5109742B2 (en) * | 2008-03-21 | 2012-12-26 | サンケン電気株式会社 | Semiconductor light emitting device |
JP2011054760A (en) * | 2009-09-02 | 2011-03-17 | Oki Data Corp | Semiconductor composite device, method for manufacturing the same, optical print head, and image forming apparatus |
JP5636655B2 (en) | 2009-09-16 | 2014-12-10 | 富士ゼロックス株式会社 | Light emitting chip, print head, and image forming apparatus |
KR101742617B1 (en) | 2010-11-02 | 2017-06-01 | 엘지이노텍 주식회사 | Light emitting device |
JP6222388B1 (en) * | 2017-02-13 | 2017-11-01 | 富士ゼロックス株式会社 | Light emitting component, print head, and image forming apparatus |
JP6369613B1 (en) * | 2017-09-21 | 2018-08-08 | 富士ゼロックス株式会社 | Light emitting component, print head, and image forming apparatus |
JP6332543B2 (en) * | 2017-11-06 | 2018-05-30 | 富士ゼロックス株式会社 | Light emitting component, print head, and image forming apparatus |
JP2020120018A (en) * | 2019-01-25 | 2020-08-06 | 富士ゼロックス株式会社 | Light-emitting device, optical device, optical measuring device, and image formation device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2790631B2 (en) * | 1988-07-01 | 1998-08-27 | 日本板硝子株式会社 | Self-scanning light emitting element array |
JP2784010B2 (en) * | 1988-09-30 | 1998-08-06 | 日本板硝子株式会社 | Self-scanning light emitting element array |
JP2784011B2 (en) * | 1988-09-30 | 1998-08-06 | 日本板硝子株式会社 | Self-scanning light emitting element array |
JP2577034B2 (en) * | 1988-03-18 | 1997-01-29 | 日本板硝子株式会社 | Self-scanning light emitting element array and driving method thereof |
JP2577089B2 (en) * | 1988-11-10 | 1997-01-29 | 日本板硝子株式会社 | Light emitting device and driving method thereof |
JP3482709B2 (en) * | 1994-10-19 | 2004-01-06 | 株式会社デンソー | Semiconductor device |
JPH0992885A (en) * | 1995-09-25 | 1997-04-04 | Nippon Sheet Glass Co Ltd | Surface light emitting element and self-scanning light emitting device |
JPH09283794A (en) * | 1996-04-08 | 1997-10-31 | Nippon Sheet Glass Co Ltd | Surface light-emitting element and self-scanning type light-emitting device |
JP3647968B2 (en) * | 1996-04-10 | 2005-05-18 | 日本板硝子株式会社 | Self-scanning light emitting device |
JPH11330541A (en) * | 1998-05-12 | 1999-11-30 | Nippon Sheet Glass Co Ltd | End face light emitting element |
JP4352573B2 (en) * | 2000-04-06 | 2009-10-28 | 富士ゼロックス株式会社 | Self-scanning light emitting device array |
JP2001308375A (en) * | 2000-04-24 | 2001-11-02 | Nippon Sheet Glass Co Ltd | Light-emitting element and light-emitting element array |
JP4649701B2 (en) * | 2000-04-24 | 2011-03-16 | 富士ゼロックス株式会社 | Self-scanning light emitting device |
-
2002
- 2002-10-02 JP JP2002289519A patent/JP4140332B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004128175A (en) | 2004-04-22 |
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JP4352573B2 (en) | Self-scanning light emitting device array |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050720 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070409 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070409 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070410 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080515 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080602 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140620 Year of fee payment: 6 |
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LAPS | Cancellation because of no payment of annual fees |