JP4134405B2

JP4134405B2 - 半導体素子の製造方法及び半導体素子

Info

Publication number: JP4134405B2
Application number: JP33075298A
Authority: JP
Inventors: 次郎井田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-11-20
Filing date: 1998-11-20
Publication date: 2008-08-20
Anticipated expiration: 2018-11-20
Also published as: JP2000156379A

Description

【０００１】
【発明の属する技術分野】
本発明は，半導体素子の製造方法及び半導体素子にかかり，特に，配線層とコンタクトの構造に特徴を有する半導体素子の製造方法及び半導体素子に関する。
【０００２】
【従来の技術】
近年における半導体集積回路のコンパクト化や歩留まりの向上等の要請により，半導体素子の製造過程において通常のフォトリソグラフィにより得られる線幅よりも微細な素子加工技術が要求される場合がある。かかる微細な配線層もしくはホールを形成しようとする際の素子加工技術を，図６を参照しながら説明する。なお，以下では，例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により堆積された酸化膜上に配線層を形成する場合について説明するが，酸化膜上にコンタクトホールを形成する場合等にも実質的に同様の技術が適用される。
【０００３】
まず，配線層を形成する領域である酸化膜４１に通常のフォトリソグラフィ技術によるエッチングで配線層を埋め込む溝４１ａを形成する（図６（ａ）参照のこと）。次いで，配線層を埋め込む溝４１ａの側壁に沿って，例えば窒化膜を形成する。配線層を埋め込む溝４１ａの側壁に沿って窒化膜（以下「サイドウォール」と称する。）を形成し，サイドウォールをマスクとして用いることにより，その下層に，通常のフォトリソグラフィにより得られる線幅よりも微細な配線層を形成することが可能である。
【０００４】
上述のサイドウォールの形成は以下のように行われる。まず，配線層を埋め込む溝４１ａが形成された酸化膜４１の上面全体に所定の厚さの窒化膜４２を堆積させる（図６（ｂ）参照のこと）。なお，窒化膜の代わりに酸化膜を堆積させる場合もある。次いで，異方性エッチングにより窒化膜４１をエッチングして配線層を埋め込む溝４１ａの側壁に沿ってサイドウォール４３を形成する。この際，サイドウォール４３の上面に湾曲部４３ａが形成される（図６（ｃ）参照のこと）。
【０００５】
次いで，サイドウォール４３が側壁に形成された溝４１ａの全面に配線層を形成する金属４４をＣＶＤ法，スパッタ法，リフロー技術等で堆積させる（図６（ｄ）参照のこと）。金属４４としては，例えばアルミニウム（Ａｌ），銅（Ｃｕ），タングステン（Ｗ），ポリシリコン（Ｐｏｌｙｓｉｌｉｃｏｎ）等が用いられる。さらに，金属４４をエッチバック，もしくは，化学機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により平坦化し，配線層４５を形成する（図６（ｅ）参照のこと）。
【０００６】
以上説明したように，サイドウォール形成を利用することで，通常のフォトリソグラフィにより得られる線幅より微細な寸法の配線やコンタクトホールの形成が可能となる。
【０００７】
【発明が解決しようとする課題】
ところで，上述のように，サイドウォール４３形成時には，図６（ｃ）に示したように，サイドウォール４３の上面に湾曲部４３ａが形成される。従って，サイドウォール４３の上部に形成された湾曲部４３ａの形状に反映されて，配線層４５は，図６（ｅ）に示したように，上部が広がった形状になる。
【０００８】
上記半導体素子の製造方法をＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のスタックトキャパシタセルに応用した場合の断面模式図を図７に示す。ビット線４６は，図７に示したように，上部が広がった形状となる。そのため，セル・コンタクト４７とのアライメント余裕（図中の符号ａ）を小さくしてしまい，歩留りを下げるという問題があった。また，ストレージノード４８とセル・コンタクト４７との余裕（図中の符号ｂ）も小さくなり歩留りを下げるという問題があった。
【０００９】
さらに，上記方法により配線層を形成し，窒化膜等の比誘電率の高い膜でサイドウォールを形成すると，微細配線で問題となる配線間の隣接容量をさらに増大させることになるという問題があった。また，配線層の下層にコンタクトを形成する場合には，その形成が困難になるという問題があった。
【００１０】
本発明は，従来の半導体素子の製造方法及び半導体素子が有する上記問題点に鑑みてなされたものであり，本発明の目的は，サイドウォール形成による微細加工技術において，配線層の上部が広がった形になることなく，歩留まりを上げることの可能な，新規かつ改良された半導体素子の製造方法及び半導体素子を提供することである。
【００１１】
さらに，本発明の別の目的は，サイドウォール形成による微細加工技術において，配線層の厚さを正確に制御でき，歩留まりを上げることの可能な，新規かつ改良された半導体素子の製造方法及び半導体素子を提供することである。
【００１２】
さらに，本発明の別の目的は，サイドウォール形成による微細加工技術において隣接容量を低減することの可能な，新規かつ改良された半導体素子の製造方法及び半導体素子を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するため，請求項１によれば，半導体素子の製造方法において：酸化膜に開口部を形成する第１工程と；開口部の側壁に沿って絶縁膜を形成する第２工程と；開口部に金属を埋め込んだ後，当該金属を酸化膜に対して平坦化させる第３工程と；絶縁膜の上部に形成される湾曲部が突出するように，酸化膜をエッチングする第４工程と；第４工程により突出させた絶縁膜の湾曲部と当該湾曲部に対応した金属とを，第４工程でエッチングされた酸化膜上面と実質的に同一の高さになるまで除去して，酸化膜，絶縁膜及び金属を平坦化する第５工程とを含むことを特徴とする半導体素子の製造方法が提供される。なお，絶縁膜は，請求項２に記載のように，窒化膜であってもよい。
【００１４】
かかる製造方法によれば，側壁に沿って形成された絶縁膜を使用することにより，開口部を通常のフォトリソグラフィにより得られる線幅より微細化することが可能である。さらに，埋め込まれた金属の上部の広がった部分を除去することにより，金属の上層が広がった形状でないパターンとすることができ，歩留まりを向上させることが可能である。
【００１５】
さらに，第５工程，すなわち絶縁膜及び金属を除去する工程は，請求項３に記載のように，化学機械研磨（ＣＭＰ）により行われることが好ましい。かかる方法によれば，ＣＭＰの機械的研磨の性質から，容易に，絶縁膜及び金属を同時に除去することが可能である。
【００１６】
また，請求項４によれば，半導体素子の製造方法において：下層酸化膜，窒化膜，上層酸化膜を所定の膜厚で順次堆積させ層間膜を形成する第１工程と；層間膜に開口部を形成する第２工程と；開口部の側壁に沿って絶縁膜を形成する第３工程と；開口部に金属を埋め込んだ後，当該金属を上層酸化膜に対して平坦化させる第４工程と；絶縁膜の上部に形成される湾曲部が突出するように，上層酸化膜をエッチングする第５工程と；第５工程により突出させた絶縁膜の湾曲部と当該湾曲部に対応した金属とを，窒化膜上面と実質的に同一の高さになるまで除去して，酸化膜，絶縁膜及び金属を平坦化する第６工程とを含み，第１工程では，第２工程で絶縁膜の上部に形成される湾曲部が窒化膜上面から突出する高さまで，当該窒化膜を堆積させることを特徴とする半導体素子の製造方法が提供される。なお，絶縁膜は，請求項５に記載のように，窒化膜であってもよい。
【００１７】
かかる製造方法によれば，配線層加工の際に，窒化膜を使用した選択エッチで制御しているので，配線層の形状を正確に制御することができ，歩留まりを向上させることが可能である。
【００１８】
さらに，第６工程，すなわち絶縁膜及び金属を除去する工程は，請求項６に記載のように，化学機械研磨（ＣＭＰ）により行われることが好ましい。かかる方法によれば，ＣＭＰの機械的研磨の性質から，容易に，絶縁膜及び金属を同時に除去することが可能である。
【００２５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体素子の製造方法及び半導体素子の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２６】
（第１の実施の形態）
第１の実施の形態にかかる半導体素子の製造方法を，図１を参照しながら説明する。なお，以下では酸化膜上に配線層を形成する場合について説明するが，本発明はこれに限定されるものではなく，例えば，酸化膜上にコンタクトホールを形成する場合等にも本発明は適用可能である。
【００２７】
まず，配線層を形成する領域である酸化膜１１に通常のフォリソグラフィ技術によるエッチングで配線層を埋め込む溝１１ａを形成する（図１（ａ）参照のこと）。次いで，配線層を埋め込む溝１１ａが形成された酸化膜１１の上面全体に所定の厚さの窒化膜１２を堆積させる（図１（ｂ）参照のこと）。なお，窒化膜の代わりに酸化膜を堆積させてもよい。
【００２８】
次いで，異方性エッチングにより窒化膜１２をエッチングして配線層を埋め込む溝１１ａの側壁にサイドウォール１３を形成する。この際，サイドウォール１３の上面に湾曲部１３ａが形成される（図１（ｃ）参照のこと）。このサイドウォール１３の膜厚を調整することで，仕上がり時の配線幅を調整することが可能である。
【００２９】
次いで，サイドウォール１３が側壁に形成された溝１１ａの全面に配線層を形成する金属１４をＣＶＤ法，スパッタ法，リフロー技術等で堆積させる（図１（ｄ）参照のこと）。金属１４としては，例えばアルミニウム（Ａｌ），銅（Ｃｕ），タングステン（Ｗ），ポリシリコン（Ｐｏｌｙｓｉｌｉｃｏｎ）等が用いられる。さらに，金属をエッチバック，もしくは，ＣＭＰにより平坦化し，配線層１５を形成する。（図１（ｅ）参照のこと）。
【００３０】
その後，酸化膜１１を所定の深さまでエッチングする。酸化膜１１のエッチングは，後述の工程において，サイドウォール１３の上部に形成された湾曲部１３ａを削除することができる深さｄまで行われる（図１（ｆ）参照のこと）。
【００３１】
次いで，金属系のＣＭＰ技術を使うことにより，酸化膜１１の上面より上部に突出した金属層１５を選択的に除去する。この時，ＣＭＰの機械的研磨の性質から，酸化膜１１の上面より上部に突出したサイドウォール１３も同時に除去されるため，酸化膜１１の上面は平坦化される（図１（ｇ）参照のこと）。その後，平坦化された酸化膜１１の上面全体に不図示の絶縁膜を堆積し，さらに，不図示の上層の配線層や保護膜を堆積することにより半導体素子が完成する。
【００３２】
以上説明したように，本実施の形態にかかる半導体素子の製造方法によれば，サイドウォール１３を使用することにより，配線を通常のフォトリソグラフィにより得られる線幅より微細化することが可能である。さらに，配線層の上部の広がった部分をＣＭＰにより除去することにより，上層が広がらない形状でないパターンとずることができ，歩留まりを向上させることが可能である。
【００３３】
（第２の実施の形態）
第２の実施の形態にかかる半導体素子の製造方法を，図２及び図３を参照しながら説明する。なお，本実施の形態は，第１の実施の形態にかかる半導体素子の製造方法の製造の制御性をさらに向上させた方法である。また，以下では下層酸化膜，窒化膜，上層酸化膜から成る膜（以下，「層間膜」と称する。）上に配線層を形成する場合について説明するが，本発明はこれに限定されるものではなく，例えば，層間膜上にコンタクトホールを形成する場合等にも本発明は適用可能である。
【００３４】
まず，下層酸化膜２１１，窒化膜２１２，上層酸化膜２１３を順次堆積させることにより，層間膜２１を形成する。次いで，層間膜２１に通常のフォトリソグラフィ技術によるエッチングで配線層を埋め込む溝２１ａを形成する（図２（ａ）参照のこと）。次いで，配線層を埋め込む溝２１ａが形成された層間膜２１の上面全体に所定の厚さの窒化膜２２を堆積させる（図２（ｂ）参照のこと）。なお，窒化膜の代わりに酸化膜を堆積させてもよい。
【００３５】
次いで，異方性エッチングにより窒化膜２２をエッチングして配線層を埋め込む溝２１ａの側壁にサイドウォール２３を形成する。この際，サイドウォール２３の上面に湾曲部２３ａが形成される（図２（ｃ）参照のこと）。このサイドウォール２３の膜厚を調整することで，仕上がり時の配線幅を調整することが可能である。
【００３６】
次いで，サイドウォール２３が側壁に形成された溝２１ａの全面に配線層を形成する金属２４をＣＶＤ法，スパッタ法，リフロー技術等で堆積させる（図２（ｄ）参照のこと）。金属２４としては，例えばアルミニウム（Ａｌ），銅（Ｃｕ），タングステン（Ｗ），ポリシリコン（Ｐｏｌｙｓｉｌｉｃｏｎ）等が用いられる。さらに，金属をエッチバック，もしくは，ＣＭＰにより平坦化し，配線層２５を形成する（図２（ｅ）参照のこと）。
【００３７】
次いで，上層酸化膜２１３をエッチングする。このとき，第２の酸化膜２１３と窒化膜２１２の選択比がとれるエッチング条件により行い，エッチングが窒化膜２１２上面で確実に終了するようにする（図２（ｆ）参照のこと）。
【００３８】
次いで，金属系のＣＭＰ技術を使うことにより，窒化膜２１２の上面より上部に突出した金属層２５を選択的に除去する。この時，ＣＭＰの機械的研磨の性質から，窒化膜２１２の上面より上部に突出したサイドウォール２３も同時に除去されるため，窒化膜２１２の上面は平坦化される（図２（ｇ）参照のこと）。その後，不図示の絶縁膜を堆積し，さらに，平坦化された窒化膜２１２の上面全体に不図示の上層の配線層や保護膜を堆積することにより半導体素子が完成する。
【００３９】
以上説明したように，本実施の形態にかかる半導体素子の製造方法によれば，第１の実施の形態の場合と同様の効果が得られるほか，窒化膜２１２を使用した選択エッチで制御しているので，サイドウォール２３の湾曲部２３ａを除去する際のエッチング深さを正確に制御することができ，略垂直な形状の配線層を正確に制御することが可能である。
【００４０】
上記第１の実施の形態または第２の実施の形態をＤＲＡＭのスタックト・キャパシタ・セルに応用した場合について，図３に示した断面模式図を参照しながら説明する。ビット線２６は，図３に示したように，フォトリソグラフィで決まる寸法以下に微細化され，さらに，上部も広がった形状になっていない。そのため，セル・コンタクト２７とのアライメント余裕（図中の符号ａ）を十分にとることができ，歩留りを向上させることが可能である。また，ストレージ・ノード２８と，セル・コンタクト２７との余裕（図中の符号ｂ）も大きくなり，この点でもさらに歩留りを向上させることが可能である。
【００４１】
（第３の実施の形態）
第３の実施の形態にかかる半導体素子の製造方法を，図４及び図５を参照しながら説明する。なお，本実施の形態は，配線層の下に小さいコンタクトホールを開け，さらに，配線間容量も下げられるようにした構造の製造方法である。なお，以下では下層酸化膜上にコンタクトを形成し，上層酸化膜上に配線層を形成する場合について説明するが，本発明はこれに限定されるものではなく，例えば，上層酸化膜上にコンタクトを形成する場合等にも本発明は適用可能である。
【００４２】
まず，コンタクト層を形成する領域である下層酸化膜３０を堆積させ，その上面に，配線層を形成する領域である上層酸化膜３１１を堆積させる。さらに，上層酸化膜３１１の上面には，第２の実施の形態と同様に，エッチングを確実に終了させるための窒化膜３１２を堆積させておくことが望ましい。窒化膜３１２の膜厚は，コンタクトホールをエッチングする際に，なくならない程度の膜厚を選択すればよい。
【００４３】
次いで，配線層を形成する領域である上層酸化膜３１１に通常のフォトリソグラフィ技術によるエッチングで配線層を埋め込む溝３１ａを形成する（図４（ａ）参照のこと）。次いで，配線層を埋め込む溝３１ａが形成された上層酸化膜３１１の上面全体に所定の厚さの窒化膜３２を堆積させる（図４（ｂ）参照のこと）。なお，窒化膜の代わりに酸化膜を堆積させてもよい。
【００４４】
次いで，異方性エッチングにより窒化膜３２をエッチングして配線層を埋め込む溝１１ａの側壁にサイドウォール３３を形成する。この際，サイドウォール３３の上部に湾曲部３３ａが形成される（図４（ｃ）参照のこと）。このサイドウォール３３の膜厚を調整することで，仕上がり時の配線幅を調整することが可能である。さらに，上面に堆積した窒化膜３１２，及び，側面に堆積したサイドウォール３３をマスクに，異方性エッチングにより下層のコンタクト層が形成される下層酸化膜３０にコンタクトホール３０ａを形成する（図４（ｃ）参照のこと）。
【００４５】
次いで，サイドウォール３３が側壁に形成された溝３１ａ，及びコンタクトホール３０ａの全面に配線層及びコンタクトを形成する金属３４をＣＶＤ法，スパッタ法，リフロー技術等で堆積させる（図４（ｄ）参照のこと）。金属３４としては，例えばアルミニウム（Ａｌ），銅（Ｃｕ），タングステン（Ｗ），ポリシリコン（Ｐｏｌｙｓｉｌｉｃｏｎ）等が用いられる。さらに，金属をエッチバック，もしくは，ＣＭＰにより平坦化し，配線層及びコンタクト３５を形成する（図５（ｅ）参照のこと）。
【００４６】
次いで，等方性エッチングにより上面の窒化膜３１２，及び，配線層及びコンタクト３５の側面のサイドウォール３３を選択的に除去する（図５（ｆ）参照のこと）。
【００４７】
次いで，上層酸化膜３１１の上面に酸化膜３６を堆積する。この時，ＣＶＤ法の条件を調整する等してステップカバレージ（段差被覆性）の悪い条件を使用し，配線層の側面には空洞３７を残すように，酸化膜３６を堆積する（図５（ｇ）参照のこと）。ステップカバレージの悪い条件とするには，例えば，シラン（ＳｉＨ_４）を原料ガスとし，さらに，リンをドーピングする方法等がある。
【００４８】
以上説明したように，本実施の形態にかかる半導体素子の製造方法によれば，サイドウォール３３をマスクとして用いて，下層のコンタクトホール３０ａを開口しており，フォトリソグラフィの限界で決まる寸法以下のホールを形成できる。従って，コンタクトと配線とのマスク合わせのずれが発生することがない。従って，微細な配線と微細なコンタクトとの接触から成る半導体素子を歩留り良く製造することが可能である。
【００４９】
さらに，配線層の側壁窒化膜を除去することにより，配線層の両隣りに，寸法の制御性の良く，確実に空洞を形成することができる。配線層の両隣りに空洞を形成することで，配線が平行に複数本走る場合，配線間のカップリング容量（隣接容量）を大幅に低減することができ，配線負荷容量を小さくし，ＬＳＩの動作速度の向上，消費電力の低減を図ることが可能である。
【００５０】
以上，添付図面を参照しながら本発明にかかる半導体素子の製造方法及び半導体素子の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５１】
例えば，本発明は，ＤＲＡＭに代表されるメモリセル内の配線，及び，コンタクト，また，Ｌｏｇｉｃ系に代表される多層配線，Ｖｉａホール等，ＬＳＩの配線，及び，コンタクト形成に対して一般的に応用できる。
【００５２】
また，上記実施の形態では，窒化膜によりサイドウォールを形成する場合について説明したが，本発明はこれに限定されない。例えば，酸化膜によりサイドウォールを形成する場合であっても同様に本発明は適用可能である。
【００５３】
また，上記第３の実施の形態では，配線とコンタクトとを同様の組成の金属で形成する場合について説明したが，本発明はこれに限定されない。配線とコンタクトとを異なる組成の金属で形成する場合であっても同様に本発明は適用可能である。
【００５４】
【発明の効果】
以上説明したように，本発明にかかる半導体素子の製造方法及び半導体素子によれば，以下のような優れた効果を奏する。
【００５５】
請求項１または２に記載の半導体素子の製造方法によれば，側壁に沿って形成された絶縁膜を使用することにより，開口部を通常のフォトリソグラフィにより得られる線幅より微細化することが可能である。さらに，埋め込まれた金属の上部の広がった部分を除去することにより，金属の上層が広がった形状でないパターンとすることができ，歩留まりを向上させることが可能である。
【００５６】
請求項３または６に記載の半導体素子の製造方法によれば，ＣＭＰの機械的研磨の性質から，容易に，絶縁膜及び金属を同時に除去することが可能である。
【００５７】
請求項４または５に記載の半導体素子の製造方法によれば，配線層加工の際に，窒化膜を使用した選択エッチで制御しているので，配線層の形状を正確に制御することができ，歩留まりを向上させることが可能である。
【００５８】
請求項７，８または９のいずれかに記載の半導体素子の製造方法によれば，開口部の側壁に沿って形成された絶縁膜をマスクとして用いて，下層の酸化膜に開口部を形成しており，フォトリソグラフィの限界で決まる寸法以下の開口部を，上層の酸化膜に形成する開口部と同時に形成できる。従って，上層の酸化膜に形成される開口部と下層の酸化膜に形成される開口部とにマスク合わせのずれが発生することがない。従って，例えば，上層の酸化膜に配線を形成し，下層の酸化膜にコンタクトを形成する場合，配線とコンタクトとの接触を高精度で実現できる。
【００５９】
さらに，上層の開口部の側壁に形成された絶縁膜を除去することにより，配線層の両隣りに，寸法の制御性良く，確実に空洞を作ることができる。このことは，配線が平行に複数本走る場合，その間のカップリング容量（隣接容量）を大幅に低減することに効果があり，配線負荷容量を小さくし，ＬＳＩの動作速度の向上，消費電力の低減に有効である。
【００６０】
請求項１０に記載の半導体素子によれば，素子基板において配線が平行に複数形成される場合，配線間のカップリング容量（隣接容量）を大幅に低減することができ，配線負荷容量を小さくし，ＬＳＩの動作速度の向上，消費電力の低減等に有効である。
【００６１】
請求項１１に記載の半導体素子は，上記半導体素子と同様の効果を奏するだけでなく，少ない工程数で容易に製造することが可能である。
【図面の簡単な説明】
【図１】発明の第１の実施の形態にかかる半導体素子の製造方法の説明図である。
【図２】発明の第２の実施の形態にかかる半導体素子の製造方法の説明図である。
【図３】第２の実施の形態にかかる半導体素子の製造方法をＤＲＡＭのスタックト・キャパシタ・セルに応用した場合の断面図である。
【図４】発明の第３の実施の形態にかかる半導体素子の製造方法の第１〜第４工程の説明図である。
【図５】発明の第３の実施の形態にかかる半導体素子の製造方法の第５〜第７工程の説明図である。
【図６】従来の半導体素子の製造方法の説明図である。
【図７】従来の半導体素子の製造方法をＤＲＡＭのスタックト・キャパシタ・セルに応用した場合の断面図である。
【符号の説明】
１１酸化膜
１１ａ溝
１２窒化膜
１３サイドウォール
１３ａ湾曲部
１４金属
１５配線層

Claims

半導体素子の製造方法において：
酸化膜に開口部を形成する第１工程と；
前記開口部の側壁に沿って絶縁膜を形成する第２工程と；
前記開口部に金属を埋め込んだ後，当該金属を前記酸化膜に対して平坦化させる第３工程と；
前記絶縁膜の上部に形成される湾曲部が突出するように，前記酸化膜をエッチングする第４工程と；
前記第４工程により突出させた前記絶縁膜の湾曲部と当該湾曲部に対応した前記金属とを，前記第４工程でエッチングされた前記酸化膜上面と実質的に同一の高さになるまで除去して，前記酸化膜，前記絶縁膜及び前記金属を平坦化する第５工程と；
を含むことを特徴とする，半導体素子の製造方法。
前記絶縁膜は，窒化膜であることを特徴とする，請求項１に記載の半導体素子の製造方法。
前記第５工程は，化学機械研磨により行われることを特徴とする，請求項１または２に記載の半導体素子の製造方法。
半導体素子の製造方法において：
下層酸化膜，窒化膜，上層酸化膜を所定の膜厚で順次堆積させ層間膜を形成する第１工程と；
前記層間膜に開口部を形成する第２工程と；
前記開口部の側壁に沿って絶縁膜を形成する第３工程と；
前記開口部に金属を埋め込んだ後，当該金属を前記上層酸化膜に対して平坦化させる第４工程と；
前記絶縁膜の上部に形成される湾曲部が突出するように，前記上層酸化膜をエッチングする第５工程と；
前記第５工程により突出させた前記絶縁膜の湾曲部と当該湾曲部に対応した前記金属とを，前記窒化膜上面と実質的に同一の高さになるまで除去して，前記酸化膜，前記絶縁膜及び前記金属を平坦化する第６工程と；
を含み，
前記第１工程では，前記第２工程で前記絶縁膜の上部に形成される前記湾曲部が前記窒化膜上面から突出する高さまで，当該窒化膜を堆積させることを特徴とする，半導体素子の製造方法
前記絶縁膜は，窒化膜であることを特徴とする，請求項４に記載の半導体素子の製造方法。
前記第６工程は，化学機械研磨により行われることを特徴とする，請求項４または５に記載の半導体素子の製造方法。