JP4115099B2

JP4115099B2 - Display device

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Publication number: JP4115099B2
Application number: JP2001095259A
Authority: JP
Inventors: 良一横山; みちる千田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2008-07-09
Anticipated expiration: 2021-03-29
Also published as: JP2002297102A

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に携帯可能な表示装置に用いて好適な表示装置に関する。
【０００２】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【０００３】
図６に従来例に係る液晶表示装置の一表示画素の回路構成図を示す。絶縁性基板（不図示）上に、ゲート信号線５１、ドレイン信号線６１とが交差して形成されており、その交差部近傍に両信号線５１、６１に接続された画素選択薄膜トランジスタ７２が設けられている。以下、薄膜トランジスタをＴＦＴと略す。画素選択ＴＦＴ７２のソース１１ｓは液晶２１の表示電極８０に接続されている。
【０００４】
また、表示電極８０の電圧を１フィールド期間、保持するための補助容量８５が設けられており、この補助容量８５の一方の端子８６は画素選択ＴＦＴ７２のソース１１ｓに接続され、他方の電極８７には各表示画素に共通の電位が印加されている。
【０００５】
ここで、ゲート信号線５１に走査信号（Ｈレベル）が印加されると、画素選択ＴＦＴ７２はオン状態となり、ドレイン信号線６１からアナログ映像信号が表示電極８０に伝達されると共に、補助容量８５に保持される。表示電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。
【０００６】
したがって、動画像、静止画像に関係なく液晶表示を行うことができる。かかる液晶表示装置に静止画像を表示する場合は、例えば携帯電話の液晶表示部の一部に携帯電話を駆動するためのバッテリの残量表示として、乾電池の画像を表示する。
【０００７】
しかしながら、上述した構成の液晶表示装置においては、静止画像を表示する場合であっても、動画像を表示する場合と同様に、走査信号で画素選択ＴＦＴ７２をオン状態にして、映像信号を各表示画素に再書き込みする必要が生じていた。
【０００８】
そのため、走査信号及び映像信号等の駆動信号を発生するためのドライバ回路、及びドライバ回路の動作タイミングを制御するための各種信号を発生する外部ＬＳＩは常時動作するため、常に大きな電力を消費していた。このため、限られた電源しか備えていない携帯電話等では、その使用可能時間が短くなるという欠点があった。
【０００９】
これに対して、各表示画素にスタティック型メモリを備えた液晶表示装置が特開平８−１９４２０５号に開示されている。同公報の一部を引用して説明すると、この液晶表示装置は、図７に示すように、２段インバータＩＮＶ１，ＩＮＶ２を正帰還させた形のメモリ、即ちスタティック型メモリをデジタル映像信号の保持回路として用いることにより、消費電力を低減するものである。
【００１０】
ここで、スタティック型メモリに保持された２値デジタル映像信号に応じて、スイッチ素子２４は参照線Ｖrefと表示電極８０との間の抵抗値を制御し、液晶２１のバイアス状態を調整している。一方、共通電極には交流信号Ｖcomを入力する。本装置は理想上、静止画像のように表示画像に変化がなければ、メモリへのリフレッシュは不要である。
【００１１】
【発明が解決しようとする課題】
上述したように、デジタル映像信号を保持するための保持回路（スタティック型メモリ）を備えた液晶表示装置では、低階調度の静止画像を表示すると共に、消費電力を低減するのに適している。
【００１２】
しかしながら、上述した構成の液晶表示装置は以下の問題点を有していた。この問題点について図８を参照しながら説明する。いま、画素選択ＴＦＴ７２のソース１１ｓが「Ｌ（ロウ）」レベルであり、インバータＩＮＶ１の出力ノードに「Ｈ（ハイ）」レベルが保持されているとする。
【００１３】
この保持状態から、外部回路よりドレイン信号線６１に「Ｈ」を出力し、スタティック型メモリに「Ｈ」の書き込みを行う場合、インバータＩＮＶ２のＮチャネル型ＴＦＴがオンしているので、図８（ａ）の破線で示すように、ドレイン信号線６１→画素選択ＴＦＴ７２→Ｎチャネル型ＴＦＴの経路で電流が流れる。つまり、「Ｈ」レベルと「Ｌ」レベルの引っ張り合いが起こり、「Ｈ」の低下により誤書き込みが生じるおそれがある。「Ｈ」のデータを正常に書き込むためには、画素選択ＴＦＴ７２のソース１１ｓの電位がインバータＩＮＶ１のしきい値電圧より高いという条件を満足しなければならないが、上記の電流経路が存在するために画素選択ＴＦＴ７２のソース１１ｓが低下することによりこの条件を満足しないおそれがある。
【００１４】
同様の問題は、ＩＮＶ１の出力ノードに「Ｌ」レベルが保持されている場合も生じる（図８（ｂ）を参照）。この保持状態から、外部回路よりドレイン信号線６１に「Ｌ」を出力し、スタティック型メモリに「Ｌ」の書き込みを行う場合、インバータＩＮＶ２のＰチャネル型ＴＦＴがオンしているので、図の破線で示すように、Ｐチャネル型ＴＦＴ→画素選択ＴＦＴ７２→ドレイン信号線６１の経路で電流が流れる。「Ｌ」のデータを正常に書き込むためには、画素選択ＴＦＴ７２のソース１１ｓの電位がインバータＩＮＶ１のしきい値電圧より低いという条件を満足しなければならないが、上記の電流経路が存在するために画素選択ＴＦＴ７２のソース１１ｓが上昇することによりこの条件を満足しないおそれがある。
【００１５】
本発明は上述した従来技術の課題に鑑みて為されたものであり、表示画素内に設けられ、映像信号を保持する保持回路への誤書き込みを防止することを目的とする。
【００１６】
【課題を解決するための手段】
本願に開示される発明のうち、主なものは以下の通りである。
【００１７】
本発明の表示装置は、基板上の一方向に配置された複数のゲート信号線と、ゲート線と交差する方向に配置された複数のドレイン信号線と、ゲート信号線からの走査信号により表示画素を選択する画素選択トランジスタと、表示画素内に配置され、画素選択トランジスタを通して前記ドレイン信号線から入力される映像信号を保持する保持回路とを備え、保持回路に保持された映像信号に応じて表示を行う表示装置であって、保持回路はドレイン信号線からの映像信号が入力される第１のインバータ回路と、第１のインバータ回路の出力を入力に正帰還する第２のインバータ回路と、から成り、第２のインバータ回路の出力抵抗を画素選択トランジスタのオン抵抗より大きく設定することにより、ドレイン信号線からの映像信号に応じて第１のインバータ回路が反転動作を行うことを可能としたことを特徴とする。
【００１８】
かかる構成によれば、第２のインバータ回路の出力抵抗を画素選択トランジスタのオン抵抗より大きく設定しているので、ドレイン信号線から入力される映像信号に応じた画素選択トランジスタのソース電位（第１のインバータ回路の入力電位）の変化が、第２のインバータ回路の出力状態に影響されることが極力抑制され、保持回路への誤書き込みが防止される。
【００１９】
また、この発明の好ましい実施態様は次の通りである。
【００２０】
（Ａ）第１及び第２のインバータ回路はＣＭＯＳ型インバータ回路であって、第２のインバータ回路のＮチャネル型トランジスタのオン抵抗は画素選択トランジスタのオン抵抗より大きい。
【００２１】
第１のインバータ回路の出力ノードに「Ｈ」レベルが保持されており、ドレイン信号線から「Ｈ」レベルの映像信号が入力された場合、ドレイン信号線から第２のインバータ回路のＮチャネル型トランジスタへの電流経路が生じる。第１のインバータ回路の入力電位がそのしきい値電圧以上となるようにオン抵抗の設定がされるので、かかる映像信号は正確に書き込まれ、かつ保持される。
【００２２】
（Ｂ）Ｎチャネル型トランジスタのＬ／Ｗ（Ｌはチャネル長、Ｗはチャネル幅）は、画素選択トランジスタのＬ／Ｗより大きい。かかる構成によれば、トランジスタのサイズ比により、オン抵抗を正確に設定することができる。
【００２３】
（Ｃ）第１及び第２のインバータ回路はＣＭＯＳ型インバータ回路であって、前記第２のインバータのＰチャネル型トランジスタのオン抵抗を画素選択トランジスタのオン抵抗より大きく設定した。
【００２４】
第１のインバータ回路の出力ノードに「Ｌ」レベルが保持されており、ドレイン信号線から「Ｌ」レベルの映像信号が入力された場合、第２のインバータ回路のＰチャネル型トランジスタからドレイン信号線への電流経路が生じるが、かかる構成によれば、第１のインバータ回路の入力電位がそのしきい値電圧以下となるようにオン抵抗の設定がされるので、かかる映像信号は正確に書き込まれ、かつ保持される。
【００２５】
（Ｄ）Ｐチャネル型トランジスタのＬ／Ｗ（Ｌはチャネル長、Ｗはチャネル幅）は、画素選択トランジスタのＬ／Ｗより大きい。かかる構成によれば、トランジスタのサイズ比により、オン抵抗を正確に設定することができる。
【００２６】
【発明の実施の形態】
本発明の第１の実施形態に係る表示装置について図１の回路構成図を参照しながら説明する。本実施形態は液晶表示装置に応用した場合に対応する。
【００２７】
絶縁性基板（不図示）上に、ゲート信号線５１、ドレイン信号線６１とが交差して形成されており、その交差部近傍に両信号線５１、６１に接続された画素選択薄膜ＴＦＴ７２が設けられている。
【００２８】
保持回路１１０は、正帰還ループを構成する第１及び第２のインバータ回路ＩＮＶ１，ＩＮＶ２から成る。第１のインバータ回路ＩＮＶ１の入力には、画素選択ＴＦＴ７２のソース１１ｓが接続され、その出力は第２のインバータ回路ＩＮＶ２に入力されている。そして第２のインバータ回路ＩＮＶ２の出力は、第１のインバータ回路ＩＮＶ１の入力に接続されている。
【００２９】
第１のインバータ回路ＩＮＶ１は、ＣＭＯＳ型インバータ回路であって、電源電圧ＶDDと接地電圧ＶSSの間に縦列に接続されたＰチャネル型のＴＦＴＱP１とＮチャネル型のＴＦＴＱN１から成る。第２のインバータ回路ＩＮＶ２は、同様にＣＭＯＳ型インバータ回路であって、電源電圧ＶDDと接地電圧ＶSSの間に縦列に接続されたＰチャネル型のＴＦＴＱP２とＮチャネル型のＴＦＴＱN２から成る。
【００３０】
本実施形態によれば、デジタル映像信号を保持する保持回路１１０への書き込みを円滑に行えるようにするため、以下の構成を採用した。
【００３１】
第１の構成は、第２のインバータ回路ＩＮＶ２の出力抵抗は画素選択ＴＦＴ７２のオン抵抗より大きく設定されており、後述するようにドレイン信号線６１からの映像信号データに応じて第１のインバータ回路ＩＮＶ１が反転動作可能に構成されている。
【００３２】
具体的には、第２のインバータ回路ＩＮＶ２のＮチャネル型ＴＦＴＱN２のオン抵抗を画素選択ＴＦＴ７２のオン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Ｎチャネル型ＴＦＴＱN２のＬ／Ｗ（Ｌはチャネル長、Ｗはチャネル幅）は、画素選択ＴＦＴ７２のＬ／Ｗより大きくすればよい。
【００３３】
第１のインバータ回路の出力ノードに「Ｈ」レベルが保持されており、ドレイン信号線から「Ｈ」レベルのデジタル映像信号が入力された場合、ドレイン信号線６１からＮチャネル型ＴＦＴＱN２への電流経路が生じるが、かかる構成によれば、第１のインバータ回路ＩＮＶ１の入力電位である、画素選択ＴＦＴ７２のソース１１ｓの電位が、第１のインバータ回路ＩＮＶ１のしきい値電圧以上となるように、オン抵抗の設定がされるので、かかるデジタル映像信号は正確に書き込まれ、かつ保持される。
【００３４】
また同様に、第２のインバータ回路ＩＮＶ２のＰチャネル型ＴＦＴＱP２のオン抵抗は、画素選択ＴＦＴ７２のオン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Ｐチャネル型ＴＦＴＱP２のＬ／Ｗ（Ｌはチャネル長、Ｗはチャネル幅）は、画素選択ＴＦＴ７２のＬ／Ｗより大きくすればよい。
【００３５】
第１のインバータ回路ＩＮＶ１の出力ノードに「Ｌ」レベルが保持されており、ドレイン信号線６１から「Ｌ」レベルのデジタル映像信号が入力される場合、第２のインバータ回路ＩＮＶ２のＰチャネル型ＴＦＴＱP２からドレイン信号線への電流経路が生じるが、かかる構成によれば、第１のインバータ回路ＩＮＶ１の入力電位である、画素選択ＴＦＴ７２のソース１１ｓの電位が、第１のインバータ回路ＩＮＶ１のしきい値電圧以下となるように、オン抵抗の設定がされるので、かかる映像信号は正確に書き込まれ、かつ保持される。
【００３６】
第２の構成は、第１のインバータ回路ＩＮＶ１のしきい値ＶＴ１は前記第２のインバータ回路ＩＮＶ２のしきい値ＶＴ２より小さく設定されている。そのようなしきい値の設定を行うために、第１のインバータ回路ＩＮＶ１のＰチャネル型ＴＦＴＱP１のＬ／Ｗ（例えば、Ｌ／Ｗ＝１２μｍ／２μｍ）を第２のインバータ回路ＩＮＶ２のＰチャネル型ＴＦＴＱP２のＬ／Ｗ（例えば、Ｌ／Ｗ＝１０μｍ／２μｍ）より大きくした。また、第１のインバータ回路ＩＮＶ１のＮチャネル型ＴＦＴＱN１のＬ／Ｗ（例えば、Ｌ／Ｗ＝１０μｍ／５μｍ）を第２のインバータ回路ＩＮＶ２のＮチャネル型ＴＦＴＱN２のＬ／Ｗ（例えば、Ｌ／Ｗ＝１２μｍ／２μｍ）より小さくした。
【００３７】
いま、第１のインバータ回路ＩＮＶ１の出力ノードに「Ｈ」レベルが保持されており、ドレイン信号線６１から保持回路１１０に「Ｈ」の書き込みを行う場合を考えると、前述したように、「Ｈ」レベルと「Ｌ」レベルの引っ張り合いが起こり、第１のインバータ回路ＩＮＶ１の入力電位が低下するが、第１のインバータ回路ＩＮＶ１のしきい値ＶＴ１は低く設定されているので、保持回路１１０に供給される電源電圧VDDが低くても、入力電位がＶＴ１より高いという書き込み条件を満足しやすい。
【００３８】
これにより第１のインバータ回路ＩＮＶ１の出力は「Ｈ」から「Ｌ」にすみやかに反転する。また、第２のインバータ回路ＩＮＶ２のしきい値ＶＴ２は相対的に高く設定されているので、第１のインバータ回路ＩＮＶ１の出力が「Ｈ」から「Ｌ」に反転するのを受けて、第２のインバータ回路ＩＮＶ２の出力は「Ｌ」から「Ｈ」に反転しやすくなる。こうして、保持回路１１０の新たな保持ループがすみやかに形成されるので、映像信号データの書き込みを高速にかつ確実に行うことができる。
【００３９】
画素選択ＴＦＴ７２がＮチャネル型である場合、ドレイン信号線６１から「Ｈ」のデジタル映像信号を書き込む際に、画素選択ＴＦＴ７２のしきい値Vtn分の電圧ロスが生じるため、書き込み条件は厳しくなり、上述した構成は特に有効である。また、反対に、第１のインバータ回路ＩＮＶ１の出力ノードに「Ｌ」レベルが保持されており、ドレイン信号線６１から保持回路１１０に「Ｌ」の書き込みを行う場合には、そのような電圧ロスは生じない。したがって、第１のインバータ回路ＩＮＶ１のしきい値ＶＴ１を低く設定した場合の弊害は生じない。
【００４０】
保持回路１１０に保持された２値のデジタル映像信号は、相補的な出力信号Ｄ，＊Ｄとして、信号選択回路１２０の信号選択ＴＦＴ１２１，１２２のゲートに印加されている。信号選択回路１２０は出力信号Ｄ，＊Ｄに応じて信号Ａ，信号Ｂのいずれかを選択して液晶２１の表示電極に印加する。信号選択ＴＦＴ１２１，１２２はＮチャネル型ＴＦＴである。
【００４１】
次に、上述した構成の装置の動作を説明する。ゲート信号線５１からの走査信号Ｇが「Ｈ」に立ち上がり、画素選択ＴＦＴ７２がオンする。そして、ドレイン信号線６１からのデジタル映像信号が画素選択ＴＦＴ７２を介して保持回路１１０に書き込まれる。ここで、ドレイン信号線６１からのデジタル映像信号を切り換える時に、レベルの引っ張り合いが起こっても、上述した構成により誤書き込みが防止される。
【００４２】
次に、本発明の第２の実施形態に係る表示装置について図２、図３を参照しながら説明する。本実施形態は液晶表示装置に応用した場合に対応する。図２は、一表示画素２００の構成を示す回路図であり、図３はこの表示画素２００を含む表示装置の全体回路図である。本表示装置は、アナログ映像信号に応じた表示（フルカラーの動画像）を行うアナログ表示モードと、保持回路１１０で保持したデジタル映像信号に応じた表示（静止画像）を行うデジタル表示モードとを選択可能な液晶表示装置である。
【００４３】
絶縁基板１０（不図示）上に、走査信号を供給するゲートドライバ５０に接続された複数のゲート信号線５１が一方向に配置されており、これらのゲート信号線５１と交差する方向に複数のドレイン信号線６１が配置されている。
【００４４】
ドレイン信号線６１には、ドレインドライバ６０から出力されるサンプリングパルスのタイミングに応じて、サンプリングトランジスタＳＰ１，ＳＰ２，…，ＳＰｎがオンし、データ信号線６２のデータ信号（アナログ映像信号又はデジタル映像信号）が供給される。
【００４５】
液晶表示パネル１００は、ゲート信号線５１からの走査信号により選択されると共に、ドレイン信号線６１からのデータ信号が供給される複数の表示画素２００がマトリックス状に配置されて構成されている。
【００４６】
以下、表示画素２００の詳細な構成について説明する。ゲート信号線５１とドレイン信号線６１の交差部近傍には、Ｐチャネル型ＴＦＴ４１及びＮチャネル型ＴＦＴ４２から成る回路選択回路４０が設けられている。ＴＦＴ４１，４２の両ドレインはドレイン信号線６１に接続されると共に、それらの両ゲートは回路選択信号線８８に接続されている。ＴＦＴ４１，４２は、回路選択信号線８８からの選択信号に応じていづれか一方がオンする。また、後述するように回路選択回路４０と対を成して、回路選択回路４３が設けられている。
【００４７】
これにより、後述するアナログ表示モード（フルカラー動画像対応）とデジタル表示モード（低消費電力、静止画像対応）とを選択して切換えることが可能となる。また、回路選択回路４０に隣接して、Ｎチャネル型ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成る画素選択回路７０が配置されている。画素選択ＴＦＴ７１，７２はそれぞれ回路選択回路４０の回路選択ＴＦＴ４１，４２と縦列に接続されると共に、それらの両ゲートにはゲート信号線５１が接続されている。画素選択ＴＦＴ７１，７２はゲート信号線５１からの走査信号に応じて両方が同時にオンするように構成されている。
【００４８】
また、アナログ映像信号を保持するための補助容量８５が設けられている。補助容量８５の一方の電極８６は画素選択ＴＦＴ７１のソース７１ｓに接続されている。他方の電極８７は共通の補助容量線ＳＣＬに接続され、バイアス電圧Ｖscが供給されている。画素選択ＴＦＴ７１のゲートが開いてアナログ映像信号が液晶２１に印加されると、その信号は１フィールド期間保持されなければならないが、液晶２１のみではその信号の電圧は時間経過とともに次第に低下してしまう。そうすると、表示むらとして現れてしまい良好な表示が得られなくなる。そこで、その電圧を１フィールド期間保持するために補助容量８５を設けている。
【００４９】
この補助容量８５と液晶２１との間には、回路選択回路４３のＰチャネル型ＴＦＴ４４が設けられ、回路選択回路４３のＴＦＴ４１と同時にオンオフするように構成されている。また、画素選択回路７０のＴＦＴ７２と液晶２１の表示電極８０との間には、保持回路１１０、信号選択回路１２０が設けられている。
【００５０】
保持回路１１０は、図２に示したように、正帰還ループを構成する第１及び第２のインバータ回路ＩＮＶ１，ＩＮＶ２から成る。第１のインバータ回路ＩＮＶ１の入力には、画素選択ＴＦＴ７２のソース１１ｓが接続され、その出力は第２のインバータ回路ＩＮＶ２に入力されている。そして第２のインバータ回路ＩＮＶ２の出力は、第１のインバータ回路ＩＮＶ１の入力に接続されている。
【００５１】
デジタル表示モードにおいては、回路選択信号線８８の電位が「Ｈ」となり、かつゲート信号線５１の走査信号が「Ｈ」となると、保持回路１１０は書き込み可能となる。
【００５２】
デジタル映像信号を保持する保持回路１１０への書き込みを円滑に行えるようにするため、第１の実施形態と同様な以下の構成を採用した。
【００５３】
第１の構成は、第２のインバータ回路ＩＮＶ２の出力抵抗は画素選択ＴＦＴ７２のオン抵抗より大きく設定されており、後述するようにドレイン信号線６１からのデジタル映像信号に応じて第１のインバータ回路ＩＮＶ１が反転動作可能に構成されている。
【００５４】
具体的には、第２のインバータ回路ＩＮＶ２のＮチャネル型ＴＦＴＱN２のオン抵抗を画素選択ＴＦＴ７２及び回路選択ＴＦＴ４２の合成オン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Ｎチャネル型ＴＦＴＱN２のＬ／Ｗ（Ｌはチャネル長、Ｗはチャネル幅）は、画素選択ＴＦＴ７２のＬ／Ｗと回路選択ＴＦＴ４２のＬ／Ｗの和よりより大きくすればよい。
【００５５】
第１のインバータ回路の出力ノードに「Ｈ」レベルが保持されており、ドレイン信号線から「Ｈ」レベルのデジタル映像信号が入力された場合、ドレイン信号線６１から、画素選択ＴＦＴ７２及び回路選択ＴＦＴ４２を経由して、Ｎチャネル型ＴＦＴＱN２への電流経路が生じるが、かかる構成によれば、第１のインバータ回路ＩＮＶ１の入力電位が、第１のインバータ回路ＩＮＶ１のしきい値電圧以上となるように、オン抵抗の設定がされるので、かかるデジタル映像信号は正確に書き込まれ、かつ保持される。
【００５６】
また同様に、第２のインバータ回路ＩＮＶ２のＰチャネル型ＴＦＴＱP２のオン抵抗は、画素選択ＴＦＴ７２と回路選択ＴＦＴ４２の合成オン抵抗より大きく設定されている。そのようなオン抵抗の設定のためには、例えば、Ｐチャネル型ＴＦＴＱP２のＬ／Ｗ（Ｌはチャネル長、Ｗはチャネル幅）は、画素選択ＴＦＴ７２のＬ／Ｗと回路選択ＴＦＴ４２のＬ／Ｗの和より大きくすればよい。
【００５７】
第１のインバータ回路ＩＮＶ１の出力ノードに「Ｌ」レベルが保持されており、ドレイン信号線６１から「Ｌ」レベルのデジタル映像信号が入力される場合、第２のインバータ回路ＩＮＶ２のＰチャネル型ＴＦＴから、画素選択ＴＦＴ７２及び回路選択ＴＦＴ４２を経由して、ドレイン信号線への電流経路が生じるが、かかる構成によれば、第１のインバータ回路ＩＮＶ１の入力電位が、第１のインバータ回路ＩＮＶ１のしきい値電圧以下となるように、オン抵抗の設定がされるので、かかる映像信号は正確に書き込まれ、かつ保持される。
【００５８】
第２の構成は、第１のインバータ回路ＩＮＶ１のしきい値ＶＴ１は前記第２のインバータ回路ＩＮＶ２のしきい値ＶＴ２より小さく設定されている。詳細な構成については第１の実施形態と同様なので説明を省略する。
【００５９】
信号選択回路１２０は、保持回路１１０に保持されたデジタル映像信号に応じて信号を選択する回路であって、２つのＮチャネル型ＴＦＴ１２１、１２２で構成されている。ＴＦＴ１２１、１２２のゲートには保持回路１２０からの相補的な出力信号がそれぞれ印加されているので、ＴＦＴ１２１、１２２は相補的にオンオフする。
【００６０】
ここで、ＴＦＴ１２２がオンすると交流駆動信号（信号Ｂ）が選択され、ＴＦＴ１２１がオンするとその対向電極信号ＶCOM（信号Ａ）が選択され、回路選択回路４３のＴＦＴ４５を介して、液晶２１に電圧を印加する表示電極８０に供給される。
【００６１】
次に、表示画素２００の周辺回路について説明すると、表示画素２００の絶縁性基板１０とは別基板の外付け回路基板９０には、ドライバスキャン用ＬＳＩ９１が設けられている。この外付け回路基板９０のドライバスキャン用ＬＳＩ９１から垂直スタート信号ＳＴＶがゲートドライバ５０に入力され、水平スタート信号ＳＴＨがドレインドライバ６０に入力される。また映像信号がデータ信号線６２に入力される。
【００６２】
次に、図２乃至図４を参照しながら、上述した構成の表示装置の駆動方法について説明する。図４は、液晶表示装置がデジタル表示モードに選択された場合のタイミング図である。
（１）アナログ表示モードの場合
モード切換信号ＭＤに応じて、アナログ表示モードが選択されると、データ信号線６２にアナログ映像信号が出力される状態に設定されると共に、回路選択信号線８８が「Ｌ」となり、回路選択回路４０，４３のＴＦＴ４１，４４がオンする。
【００６３】
また、水平スタート信号ＳＴＨに基づくサンプリング信号に応じてサンプリングトランジスタＳＰがオンしデータ信号線６２のアナログ映像信号がドレイン信号線６１に供給される。
【００６４】
また、垂直スタート信号ＳＴＶに基づいて、走査信号がゲート信号線５１に供給される。走査信号に応じて、ＴＦＴ７１がオンすると、ドレイン信号線６１からアナログ映像信号Ｓｉｇが表示電極８０に伝達されると共に、補助容量８５に保持される。表示電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。
【００６５】
このアナログ表示モードでは、フルカラーの動画像を表示するのに好適である。ただし、外付け回路基板９０のＬＳＩ９１、各ドライバ５０，６０にはそれらを駆動するために、絶えず電力が消費されている。
（２）デジタル表示モード
モード切換信号ＭＤに応じて、デジタル表示モードが選択されると、データ信号線６２にデジタル映像信号が出力される状態に設定されると共に、回路選択信号線８８の電位が「Ｈ」となり、保持回路１１０が動作可能な状態になる。また、回路選択回路４０，４３のＴＦＴ４１，４４がオフすると共に、ＴＦＴ４２，４５がオンする。
【００６６】
また、外付け回路基板９０のドライバスキャン用ＬＳＩ９１から、ゲートドライバ５０及びドレインドライバ６０にスタート信号ＳＴＶ，ＳＴＨがそれぞれ入力される。それに応じてサンプリング信号が順次発生し、それぞれのサンプリング信号に応じてサンプリングトランジスタＳＰ１，ＳＰ２，…，ＳＰｎが順にオンしてデジタル映像信号Ｓｉｇをサンプリングして各ドレイン信号線６１に供給する。
【００６７】
ここで第１行、即ち走査信号Ｇ１が印加されるゲート信号線５１について説明する。まず、走査信号Ｇ１によってゲート信号線５１に接続された各表示画素Ｐ１１、Ｐ１２、…Ｐ１ｎの各ＴＦＴが１水平走査期間オンする。
【００６８】
第１行第１列の表示画素Ｐ１１に注目すると、サンプリング信号ＳＰ１によってサンプリングしたデジタル映像信号Ｓ１１がドレイン信号線６１に入力される。そして走査信号Ｇ１が「Ｈ」になり、ＴＦＴ７０がオン状態になっているので、そのドレイン信号Ｄ１が保持回路１１０に書き込まれる。
【００６９】
この書き込み時には、データを書き換える場合に、レベル引っ張り合いが起こるが、上述した構成によれば、誤書き込みが防止される。
【００７０】
この保持回路１１０で保持された信号は、信号選択回路１２０に入力されて、この信号選択回路１２０で信号Ａ又は信号Ｂを選択して、その選択した信号が表示電極８０に印加され、その電圧が液晶２１に印加される。こうしてゲート信号線５１から最終行のゲート信号線５１まで走査することにより、１画面分（１フィールド期間）の書き込みが終了する。
【００７１】
その後、保持回路１１０に保持されたデータに基づく表示（静止画像の表示）を行う。なお、このデジタル表示モード時には、ゲートドライバ５０並びにドレインドライバ６０及び外付けのドライバスキャン用ＬＳＩ９１への電圧供給を停止しそれらの駆動を止める。保持回路１１０には常に電圧ＶDD，ＶSSを供給して駆動し、また対向電極電圧を対向電極３２に、各信号Ａ及びＢを信号選択回路１２０に供給する。
【００７２】
即ち、保持回路１１０にこの保持回路を駆動するためのＶDD、ＶSSを供給し、対向電極には対向電極電圧ＶCOM（信号Ａ）を印加し、液晶表示パネル１００がノーマリーホワイト（ＮＷ）の場合には、信号Ａには対向電極３２と同じ電位の電圧を印加し、信号Ｂには液晶を駆動するための交流電圧（例えば６０Ｈｚ）を印加するのみである。そうすることにより、１画面分を保持して静止画像として表示することができる。また他のゲートドライバ５０、ドレインドライバ６０及び外付けＬＳＩ９１には電圧が印加されていない状態である。
【００７３】
このとき、ドレイン信号線６１にデジタル映像信号で「Ｈ（ハイ）」が保持回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１には「Ｌ」が入力されることになるので第１のＴＦＴ１２１はオフとなり、他方の第２のＴＦＴ１２２には「Ｈ」が入力されることになるので第２のＴＦＴ１２２はオンとなる。
【００７４】
そうすると、信号Ｂが選択されて液晶には信号Ｂの電圧が印加される。即ち、信号Ｂの交流電圧が印加され、液晶が電界によって立ち上がるため、ＮＷの表示パネルでは表示としては黒表示として観察できる。
【００７５】
ドレイン信号線６１にデジタル映像信号で「Ｌ」が保持回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１には「Ｈ」が入力されることになるので第１のＴＦＴ１２１はオンとなり、他方の第２のＴＦＴ１２２には「Ｌ」が入力されることになるので第２のＴＦＴ１２２はオフとなる。そうすると、信号Ａが選択されて液晶には信号Ａの電圧が印加される。即ち、対向電極３２と同じ電圧が印加されるため、電界が発生せず液晶は立ち上がらないため、ＮＷの表示パネルでは表示としては白表示として観察できる。
【００７６】
このように、１画面分を書き込みそれを保持することにより静止画像として表示できるが、その場合には、各ドライバ５０，６０及びＬＳＩ９１の駆動を停止するので、その分、低消費電力化することができる。
【００７７】
上述したように、本発明の実施形態によれば、１つの液晶表示パネル１００でフルカラーの動画像表示（アナログ表示モードの場合）と、デジタル階調表示（デジタル表示モードの場合）という２種類の表示に対応することができる。また、保持回路１１０の書き込み時の誤動作を防止することができる。
【００７８】
また、上述の実施形態ではアナログ表示モードとデジタル表示モードを選択可能な表示装置について説明したが、本発明はデジタル映像信号を書き込み、保持する回路１１０を備え、その保持信号に応じて画像表示を行う表示装置に広く適用することができるものである。
【００７９】
また、本発明の表示装置は、液晶表示装置の中でも特に、反射型液晶表示装置に適用することが好ましい。そこで、この反射型液晶表示装置のデバイス構造について図５を参照しながら説明する。
【００８０】
図５に示すように、一方の絶縁性基板１０上に、多結晶シリコンから成り島化された半導体層１１上にゲート絶縁膜１２を形成し、半導体層１１の上方であってゲート絶縁膜１２上にゲート電極１３を形成する。
【００８１】
ゲート電極１３の両側に位置する下層の半導体層１１には、ソース１１ｓ及びドレイン１１ｄが形成されている。ゲート電極１３及びゲート絶縁膜１２上には層間絶縁膜１４を堆積し、そのドレイン１１ｄに対応した位置及びソース１１ｓに対応した位置にコンタクトホール１５が形成されており、そのコンタクトホール１５を介してドレイン１１ｄはドレイン電極１６に接続されており、ソース１１ｓは層間絶縁膜１４上に設けた平坦化絶縁膜１７に設けたコンタクトホール１８も介して表示電極１９に接続されている。
【００８２】
平坦化絶縁膜１７上に形成された各表示電極１９はアルミニウム（Ａｌ）等の反射材料から成っている。各表示電極１９及び平坦化絶縁膜１７上には液晶２１を配向するポリイミド等から成る配向膜２０が形成されている。
【００８３】
他方の絶縁性基板３０上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色を呈するカラーフィルタ３１、ＩＴＯ（Indium Tin Oxide）等の透明導電性膜から成る対向電極３２、及び液晶２１を配向する配向膜３３が順に形成されている。カラー表示としない場合にはカラーフィルタ３１は不要である。
【００８４】
こうして形成された一対の絶縁性基板１０，３０の周辺を接着性シール材によって接着し、それによって形成された空隙に液晶２１を充填して、反射型液晶表示装置が完成する。
【００８５】
図中点線矢印で示すように、観察者１側から入射した外光は、対向電極基板３０から順に入射し、表示電極１９によって反射されて、観察者１側に出射し、表示を観察者１が観察することができる。
【００８６】
このように、反射型液晶表示装置は外光を反射させて表示を観察する方式であり、透過型の液晶表示装置のように、観察者側と反対側にいわゆるバックライトを用いる必要が無いため、そのバックライトを点灯させるための電力を必要としない。従って、本発明の表示装置として、バックライト不要で低消費電力化に適した反射型液晶表示装置であることが好ましい。
【００８７】
上述の実施の形態においては、１画面の全ドットスキャン期間には、対向電極電圧及び信号Ａ及びＢの電圧は印加している場合について示したが、本発明はそれに限定されるものではなく、この期間においてもこれらの各電圧を印加しなくても良い。しかしながら消費電力を低減させるためには、好ましくは印加しない方が良い。
【００８８】
また、上述の実施の形態においては、デジタル表示モードにおいて、１ビットのデジタルデータ信号を入力した場合について説明したが、本発明はそれに限定されるものではなく、複数ビットのデジタルデータ信号の場合でも適用することが可能である。
【００８９】
そうすることにより、多階調の表示を行うことができる。その際、入力するビット数に応じた保持回路及び信号選択回路の数にする必要がある。
【００９０】
また、上述の実施の形態においては、静止画像を液晶表示パネルの一部に表示する場合を説明したが、本願はそれに限定されるものではなく、全表示画素に静止画を表示することも可能であり、本願発明の特有の効果を奏するものである。
【００９１】
上述の実施の形態においては、反射型液晶表示装置の場合について説明したが、１画素内でＴＦＴ、保持回路、信号選択回路及び信号配線を除く領域に透明電極を配置することにより、透過型液晶表示装置にも用いることができる。また、透過型液晶表示装置に用いた場合にも、１画面を表示した後に、ゲートドライバそれに限定されるものではなく、この期間においてもこれらの各電圧を印加しなくても良い。しかしながら消費電力を低減させるためには、好ましくは印加しない方が良い。
【００９２】
また、上述の実施の形態においては、デジタル表示モードにおいて、１ビットのデジタルデータ信号を入力した場合について説明したが、本発明はそれに限定されるものではなく、複数ビットのデジタルデータ信号の場合でも適用することが可能である。
【００９３】
そうすることにより、多階調の表示を行うことができる。その際、入力するビット数に応じた保持回路及び信号選択回路の数にする必要がある。
【００９４】
また、上述の実施の形態においては、静止画像を液晶表示パネルの一部に表示する場合を説明したが、本願はそれに限定されるものではなく、全表示画素に静止画を表示することも可能であり、本願発明の特有の効果を奏するものである。
【００９５】
上述の実施の形態においては、反射型液晶表示装置の場合について説明したが、１画素内でＴＦＴ、保持回路、信号選択回路及び信号配線を除く領域に透明電極を配置することにより、透過型液晶表示装置にも用いることができる。また、透過型液晶表示装置に用いた場合にも、１画面を表示した後に、ゲートドライバ５０並びにドレインドライバ６０及び外付けのドライバスキャン用ＬＳＩ９１への電圧供給を停止することにより、その分の消費電力の低減を図ることができる。
【００９６】
【発明の効果】
本発明の表示装置によれば、ドレイン信号線から入力される映像信号を保持する保持回路の第２のインバータ回路の出力抵抗を画素選択トランジスタのオン抵抗より大きく設定しているので、映像信号に応じた第１のインバータ回路の入力電位の変化が、第２のインバータ回路の出力状態に影響されることが極力抑制されるので、保持回路への誤書き込みを防止し、この保持回路に保持された映像信号に応じて正確な表示を行うことができる。
【００９７】
また、低消費電力化のために、アナログ表示モードとデジタル表示モードを選択可能な表示装置においては、保持回路の第２のインバータの出力抵抗を前記画素選択トランジスタ及び前記回路選択トランジスタの合成オン抵抗より大きく設定することにより、デジタル表示モードにおいて、保持回路への誤書き込みを防止し、この保持回路に保持された映像信号に応じて正確な表示を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示装置の一表示画素を示す回路構成図である。
【図２】本発明の第２の実施形態に係る液晶表示装置の一表示画素を示す回路構成図である。
【図３】本発明の第２の実施形態に係る表示装置を液晶表示装置に応用した場合の装置全体の回路構成図である。
【図４】液晶表示装置がデジタル表示モードに選択された場合のタイミング図である。
【図５】反射射型液晶表示装置の断面図である。
【図６】従来例に係る液晶表示装置の回路構成図である。
【図７】従来例に係る液晶表示装置の他の回路構成図である。
【図８】従来例に係る液晶表示装置の問題点を示す回路構成図である。
【符号の説明】
２１液晶
４０回路選択回路
４１，４２回路選択ＴＦＴ
４３回路選択回路
５０ゲートドライバ
５１ゲート信号線
６０ドレインドライバ
６１ドレイン信号線
６２データ信号線
７０画素選択回路
７１，７２画素選択ＴＦＴ
８０表示電極
８５補助容量
８８回路選択信号線
１００液晶表示パネル
１１０保持回路
１２０信号選択回路
２００表示画素[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device, and more particularly to a display device suitable for use in a portable display device.
[0002]
[Prior art]
In recent years, portable display devices such as mobile TVs and mobile phones have been required as market needs. In response to such demands, research and development has been actively conducted in order to cope with the reduction in size, weight, and power consumption of display devices.
[0003]
FIG. 6 shows a circuit configuration diagram of one display pixel of a liquid crystal display device according to a conventional example. A gate signal line 51 and a drain signal line 61 are formed so as to intersect each other on an insulating substrate (not shown), and a pixel selection thin film transistor 72 connected to both signal lines 51 and 61 is provided in the vicinity of the intersection. It has been. Hereinafter, the thin film transistor is abbreviated as TFT. The source 11 s of the pixel selection TFT 72 is connected to the display electrode 80 of the liquid crystal 21.
[0004]
Further, an auxiliary capacitor 85 for holding the voltage of the display electrode 80 for one field period is provided. One terminal 86 of the auxiliary capacitor 85 is connected to the source 11 s of the pixel selection TFT 72, and the other electrode 87 is connected to the other electrode 87. A common potential is applied to each display pixel.
[0005]
Here, when a scanning signal (H level) is applied to the gate signal line 51, the pixel selection TFT 72 is turned on, and an analog video signal is transmitted from the drain signal line 61 to the display electrode 80 and also to the auxiliary capacitor 85. Retained. A video signal voltage applied to the display electrode 80 is applied to the liquid crystal 21, and the liquid crystal 21 is aligned according to the voltage, whereby a liquid crystal display can be obtained.
[0006]
Therefore, liquid crystal display can be performed regardless of a moving image or a still image. When a still image is displayed on such a liquid crystal display device, for example, an image of a dry cell is displayed as a battery remaining amount display for driving the mobile phone on a part of the liquid crystal display unit of the mobile phone.
[0007]
However, in the liquid crystal display device having the above-described configuration, even when a still image is displayed, the pixel selection TFT 72 is turned on by a scanning signal to display a video signal as in the case of displaying a moving image. There was a need to rewrite the pixels.
[0008]
For this reason, driver circuits for generating drive signals such as scanning signals and video signals, and external LSIs for generating various signals for controlling the operation timing of the driver circuits always operate, and thus always consume large power. It was. For this reason, a mobile phone or the like having only a limited power source has a drawback that the usable time is shortened.
[0009]
On the other hand, a liquid crystal display device having a static memory in each display pixel is disclosed in Japanese Patent Laid-Open No. 8-194205. Describing a part of the publication, this liquid crystal display device, as shown in FIG. 7, retains a digital video signal in a memory in which two-stage inverters INV1 and INV2 are positively fed back, that is, a static memory. By using it as a circuit, power consumption is reduced.
[0010]
Here, according to the binary digital video signal held in the static memory, the switch element 24 controls the resistance value between the reference line Vref and the display electrode 80 and adjusts the bias state of the liquid crystal 21. . On the other hand, an AC signal Vcom is input to the common electrode. Ideally, this apparatus does not require a refresh to the memory if there is no change in the display image as in a still image.
[0011]
[Problems to be solved by the invention]
As described above, a liquid crystal display device provided with a holding circuit (static memory) for holding a digital video signal is suitable for displaying a low gradation still image and reducing power consumption.
[0012]
However, the liquid crystal display device having the above-described configuration has the following problems. This problem will be described with reference to FIG. Now, it is assumed that the source 11s of the pixel selection TFT 72 is at the “L (low)” level and the “H (high)” level is held at the output node of the inverter INV1.
[0013]
In this holding state, when “H” is output from the external circuit to the drain signal line 61 and “H” is written to the static memory, the N-channel TFT of the inverter INV2 is turned on. As indicated by a broken line in a), a current flows through the path of the drain signal line 61 → the pixel selection TFT 72 → the N-channel TFT. That is, the “H” level and the “L” level are pulled, and there is a possibility that erroneous writing occurs due to the decrease in “H”. In order to normally write “H” data, the condition that the potential of the source 11s of the pixel selection TFT 72 is higher than the threshold voltage of the inverter INV1 must be satisfied. This condition may not be satisfied because the source 11s of the pixel selection TFT 72 is lowered.
[0014]
The same problem occurs when the “L” level is held at the output node of INV1 (see FIG. 8B). In this holding state, when “L” is output from the external circuit to the drain signal line 61 and “L” is written to the static memory, the P-channel TFT of the inverter INV2 is turned on. As shown in FIG. 5, current flows through a path of P-channel TFT → pixel selection TFT 72 → drain signal line 61. In order to normally write “L” data, the condition that the potential of the source 11s of the pixel selection TFT 72 is lower than the threshold voltage of the inverter INV1 must be satisfied. If the source 11s of the pixel selection TFT 72 rises, this condition may not be satisfied.
[0015]
The present invention has been made in view of the above-described problems of the prior art, and an object thereof is to prevent erroneous writing to a holding circuit which is provided in a display pixel and holds a video signal.
[0016]
[Means for Solving the Problems]
Among the inventions disclosed in the present application, main ones are as follows.
[0017]
A display device according to the present invention includes a plurality of gate signal lines arranged in one direction on a substrate, a plurality of drain signal lines arranged in a direction crossing the gate line, and a display pixel by a scanning signal from the gate signal line. And a holding circuit that is arranged in the display pixel and holds the video signal input from the drain signal line through the pixel selection transistor, and displays according to the video signal held in the holding circuit The holding circuit includes: a first inverter circuit to which a video signal from the drain signal line is input; and a second inverter circuit that positively feeds back the output of the first inverter circuit to the input. And by setting the output resistance of the second inverter circuit to be larger than the ON resistance of the pixel selection transistor, the first resistance is set according to the video signal from the drain signal line. Inverter circuit is characterized in that it possible to perform the reverse operation.
[0018]
According to such a configuration, since the output resistance of the second inverter circuit is set to be larger than the on-resistance of the pixel selection transistor, the source potential (first potential) of the pixel selection transistor corresponding to the video signal input from the drain signal line is set. The change in the input potential of the inverter circuit) is suppressed as much as possible by the output state of the second inverter circuit, and erroneous writing to the holding circuit is prevented.
[0019]
The preferred embodiments of the present invention are as follows.
[0020]
(A) The first and second inverter circuits are CMOS inverter circuits, and the on-resistance of the N-channel transistor of the second inverter circuit is larger than the on-resistance of the pixel selection transistor.
[0021]
When the “H” level is held at the output node of the first inverter circuit and an “H” level video signal is input from the drain signal line, the N-channel type transistor of the second inverter circuit from the drain signal line A current path to Since the on-resistance is set so that the input potential of the first inverter circuit is equal to or higher than the threshold voltage, the video signal is accurately written and held.
[0022]
(B) The L / W (L is the channel length and W is the channel width) of the N-channel transistor is larger than the L / W of the pixel selection transistor. According to this configuration, the on-resistance can be accurately set according to the transistor size ratio.
[0023]
(C) The first and second inverter circuits are CMOS inverter circuits, and the on-resistance of the P-channel transistor of the second inverter is set larger than the on-resistance of the pixel selection transistor.
[0024]
When the “L” level is held at the output node of the first inverter circuit and an “L” level video signal is input from the drain signal line, the drain signal line from the P-channel transistor of the second inverter circuit However, according to such a configuration, the on-resistance is set so that the input potential of the first inverter circuit is equal to or lower than the threshold voltage, so that the video signal is accurately written. And held.
[0025]
(D) L / W of the P-channel transistor (L is the channel length and W is the channel width) is larger than L / W of the pixel selection transistor. According to this configuration, the on-resistance can be accurately set according to the transistor size ratio.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
A display device according to a first embodiment of the present invention will be described with reference to the circuit configuration diagram of FIG. This embodiment corresponds to a case where it is applied to a liquid crystal display device.
[0027]
A gate signal line 51 and a drain signal line 61 are formed on an insulating substrate (not shown) so as to intersect with each other, and a pixel selection thin film TFT 72 connected to both signal lines 51 and 61 is provided in the vicinity of the intersection. It has been.
[0028]
The holding circuit 110 includes first and second inverter circuits INV1 and INV2 that constitute a positive feedback loop. The source 11s of the pixel selection TFT 72 is connected to the input of the first inverter circuit INV1, and the output thereof is input to the second inverter circuit INV2. The output of the second inverter circuit INV2 is connected to the input of the first inverter circuit INV1.
[0029]
The first inverter circuit INV1 is a CMOS type inverter circuit, and is composed of a P-channel type TFT QP1 and an N-channel type TFT QN1 connected in series between the power supply voltage VDD and the ground voltage VSS. Similarly, the second inverter circuit INV2 is a CMOS inverter circuit, and includes a P-channel TFT QP2 and an N-channel TFT QN2 connected in series between the power supply voltage VDD and the ground voltage VSS.
[0030]
According to the present embodiment, the following configuration is adopted to enable smooth writing to the holding circuit 110 that holds the digital video signal.
[0031]
In the first configuration, the output resistance of the second inverter circuit INV2 is set to be larger than the ON resistance of the pixel selection TFT 72, and the first inverter circuit according to the video signal data from the drain signal line 61 as will be described later. INV1 is configured to be capable of inverting operation.
[0032]
Specifically, the on-resistance of the N-channel TFT QN2 of the second inverter circuit INV2 is set larger than the on-resistance of the pixel selection TFT 72. For such on-resistance setting, for example, the L / W of the N-channel TFT QN2 (L is the channel length and W is the channel width) may be made larger than the L / W of the pixel selection TFT 72.
[0033]
When the “H” level is held at the output node of the first inverter circuit and the “H” level digital video signal is input from the drain signal line, the current path from the drain signal line 61 to the N-channel TFT QN2 However, according to such a configuration, the input potential of the first inverter circuit INV1 is turned on so that the potential of the source 11s of the pixel selection TFT 72 is equal to or higher than the threshold voltage of the first inverter circuit INV1. Since the resistance is set, the digital video signal is accurately written and held.
[0034]
Similarly, the on-resistance of the P-channel TFT QP2 of the second inverter circuit INV2 is set larger than the on-resistance of the pixel selection TFT 72. In order to set such on-resistance, for example, the L / W of the P-channel TFT QP2 (L is the channel length and W is the channel width) may be set larger than the L / W of the pixel selection TFT 72.
[0035]
When the “L” level is held at the output node of the first inverter circuit INV1, and the “L” level digital video signal is input from the drain signal line 61, the P-channel TFT QP2 of the second inverter circuit INV2 is input. In this configuration, the potential of the source 11s of the pixel selection TFT 72, which is the input potential of the first inverter circuit INV1, is the threshold value of the first inverter circuit INV1. Since the on-resistance is set so as to be equal to or lower than the voltage, the video signal is accurately written and held.
[0036]
In the second configuration, the threshold value VT1 of the first inverter circuit INV1 is set smaller than the threshold value VT2 of the second inverter circuit INV2. In order to set such a threshold value, L / W (for example, L / W = 12 μm / 2 μm) of the P-channel TFT QP1 of the first inverter circuit INV1 is used as the P-channel TFT QP2 of the second inverter circuit INV2. L / W (for example, L / W = 10 μm / 2 μm). Further, L / W (for example, L / W = 10 μm / 5 μm) of the N-channel TFT QN1 of the first inverter circuit INV1 is L / W (for example, L / W of the N-channel TFT QN2 of the second inverter circuit INV2). = 12 μm / 2 μm).
[0037]
Considering the case where “H” level is held at the output node of the first inverter circuit INV1 and “H” is written from the drain signal line 61 to the holding circuit 110, as described above, “H”. ”Level and“ L ”level are pulled, and the input potential of the first inverter circuit INV1 is lowered. However, since the threshold value VT1 of the first inverter circuit INV1 is set low, the holding circuit 110 Even if the supplied power supply voltage VDD is low, it is easy to satisfy the write condition that the input potential is higher than VT1.
[0038]
As a result, the output of the first inverter circuit INV1 is quickly inverted from “H” to “L”. Further, since the threshold value VT2 of the second inverter circuit INV2 is set to be relatively high, the second inverter circuit INV2 receives the inversion of the output of the first inverter circuit INV1 from “H” to “L”. The output of the inverter circuit INV2 is easily inverted from “L” to “H”. In this way, a new holding loop of the holding circuit 110 is formed promptly, so that video signal data can be written at high speed and reliably.
[0039]
When the pixel selection TFT 72 is an N-channel type, a voltage loss corresponding to the threshold value Vtn of the pixel selection TFT 72 occurs when writing a digital video signal of “H” from the drain signal line 61, so that the writing condition becomes severe. The above-described configuration is particularly effective. On the other hand, when the “L” level is held at the output node of the first inverter circuit INV1, and “L” is written from the drain signal line 61 to the holding circuit 110, such a voltage loss occurs. Does not occur. Therefore, no adverse effect occurs when the threshold value VT1 of the first inverter circuit INV1 is set low.
[0040]
The binary digital video signal held in the holding circuit 110 is applied to the gates of the signal selection TFTs 121 and 122 of the signal selection circuit 120 as complementary output signals D and * D. The signal selection circuit 120 selects either the signal A or the signal B in accordance with the output signals D and * D and applies it to the display electrode of the liquid crystal 21. The signal selection TFTs 121 and 122 are N-channel TFTs.
[0041]
Next, the operation of the apparatus configured as described above will be described. The scanning signal G from the gate signal line 51 rises to “H”, and the pixel selection TFT 72 is turned on. Then, the digital video signal from the drain signal line 61 is written into the holding circuit 110 via the pixel selection TFT 72. Here, even when level pulling occurs when switching the digital video signal from the drain signal line 61, the above-described configuration prevents erroneous writing.
[0042]
Next, a display device according to a second embodiment of the present invention will be described with reference to FIGS. This embodiment corresponds to a case where it is applied to a liquid crystal display device. FIG. 2 is a circuit diagram showing a configuration of one display pixel 200, and FIG. 3 is an overall circuit diagram of a display device including the display pixel 200. This display device selects an analog display mode for performing display (full-color moving image) according to an analog video signal and a digital display mode for performing display (still image) according to a digital video signal held by the holding circuit 110. It is a possible liquid crystal display device.
[0043]
On the insulating substrate 10 (not shown), a plurality of gate signal lines 51 connected to a gate driver 50 that supplies a scanning signal are arranged in one direction, and a plurality of gate signal lines 51 intersect with these gate signal lines 51. A drain signal line 61 is arranged.
[0044]
Sampling transistors SP1, SP2,..., SPn are turned on to the drain signal line 61 in accordance with the timing of the sampling pulse output from the drain driver 60, and the data signal (analog video signal or digital video signal) of the data signal line 62 is turned on. ) Is supplied.
[0045]
The liquid crystal display panel 100 is configured by a plurality of display pixels 200 which are selected by a scanning signal from the gate signal line 51 and are supplied with a data signal from the drain signal line 61 arranged in a matrix.
[0046]
Hereinafter, a detailed configuration of the display pixel 200 will be described. In the vicinity of the intersection of the gate signal line 51 and the drain signal line 61, a circuit selection circuit 40 including a P-channel TFT 41 and an N-channel TFT 42 is provided. Both drains of the TFTs 41 and 42 are connected to the drain signal line 61, and both gates thereof are connected to the circuit selection signal line 88. One of the TFTs 41 and 42 is turned on in response to a selection signal from the circuit selection signal line 88. Further, as will be described later, a circuit selection circuit 43 is provided in a pair with the circuit selection circuit 40.
[0047]
As a result, it is possible to select and switch between an analog display mode (corresponding to a full-color moving image) and a digital display mode (corresponding to low power consumption and still images) described later. In addition, a pixel selection circuit 70 including an N-channel TFT 71 and an N-channel TFT 72 is disposed adjacent to the circuit selection circuit 40. The pixel selection TFTs 71 and 72 are connected in series with the circuit selection TFTs 41 and 42 of the circuit selection circuit 40, respectively, and a gate signal line 51 is connected to both gates thereof. The pixel selection TFTs 71 and 72 are configured so that both are turned on simultaneously according to the scanning signal from the gate signal line 51.
[0048]
In addition, an auxiliary capacitor 85 for holding an analog video signal is provided. One electrode 86 of the auxiliary capacitor 85 is connected to the source 71 s of the pixel selection TFT 71. The other electrode 87 is connected to a common auxiliary capacitance line SCL and supplied with a bias voltage Vsc. When the gate of the pixel selection TFT 71 is opened and an analog video signal is applied to the liquid crystal 21, the signal must be held for one field period. However, with only the liquid crystal 21, the voltage of the signal gradually decreases with time. . If it does so, it will appear as display unevenness and a good display cannot be obtained. Therefore, an auxiliary capacitor 85 is provided to hold the voltage for one field period.
[0049]
A P-channel TFT 44 of the circuit selection circuit 43 is provided between the auxiliary capacitor 85 and the liquid crystal 21, and is configured to be turned on / off simultaneously with the TFT 41 of the circuit selection circuit 43. A holding circuit 110 and a signal selection circuit 120 are provided between the TFT 72 of the pixel selection circuit 70 and the display electrode 80 of the liquid crystal 21.
[0050]
As shown in FIG. 2, the holding circuit 110 includes first and second inverter circuits INV1 and INV2 constituting a positive feedback loop. The source 11s of the pixel selection TFT 72 is connected to the input of the first inverter circuit INV1, and the output thereof is input to the second inverter circuit INV2. The output of the second inverter circuit INV2 is connected to the input of the first inverter circuit INV1.
[0051]
In the digital display mode, when the potential of the circuit selection signal line 88 becomes “H” and the scanning signal of the gate signal line 51 becomes “H”, the holding circuit 110 becomes writable.
[0052]
In order to enable smooth writing to the holding circuit 110 that holds the digital video signal, the following configuration similar to that of the first embodiment is employed.
[0053]
In the first configuration, the output resistance of the second inverter circuit INV2 is set larger than the on-resistance of the pixel selection TFT 72, and the first inverter circuit according to the digital video signal from the drain signal line 61 as will be described later. INV1 is configured to be capable of inverting operation.
[0054]
Specifically, the on-resistance of the N-channel TFT QN2 of the second inverter circuit INV2 is set larger than the combined on-resistance of the pixel selection TFT 72 and the circuit selection TFT. In order to set such on-resistance, for example, the L / W of the N-channel TFT QN2 (L is the channel length, W is the channel width) is the L / W of the pixel selection TFT 72 and the L / W of the circuit selection TFT 42. It may be larger than the sum of.
[0055]
When the “H” level is held at the output node of the first inverter circuit and the “H” level digital video signal is input from the drain signal line, the pixel selection TFT 72 and the circuit selection TFT 42 are supplied from the drain signal line 61. A current path to the N-channel TFT QN2 is generated via the circuit, but with this configuration, the input potential of the first inverter circuit INV1 is equal to or higher than the threshold voltage of the first inverter circuit INV1. Since the on-resistance is set, the digital video signal is accurately written and held.
[0056]
Similarly, the on-resistance of the P-channel TFT QP2 of the second inverter circuit INV2 is set larger than the combined on-resistance of the pixel selection TFT 72 and the circuit selection TFT. For such on-resistance setting, for example, the L / W of the P-channel TFT QP2 (L is the channel length and W is the channel width) is the L / W of the pixel selection TFT 72 and the L / W of the circuit selection TFT 42. Larger than the sum of
[0057]
When the “L” level is held at the output node of the first inverter circuit INV1, and the “L” level digital video signal is input from the drain signal line 61, the P-channel TFT of the second inverter circuit INV2 Then, a current path to the drain signal line is generated via the pixel selection TFT 72 and the circuit selection TFT 42. According to such a configuration, the input potential of the first inverter circuit INV1 is set to the first inverter circuit INV1. Since the on-resistance is set so as to be lower than the threshold voltage, the video signal is accurately written and held.
[0058]
In the second configuration, the threshold value VT1 of the first inverter circuit INV1 is set smaller than the threshold value VT2 of the second inverter circuit INV2. Since the detailed configuration is the same as that of the first embodiment, description thereof is omitted.
[0059]
The signal selection circuit 120 is a circuit that selects a signal according to the digital video signal held in the holding circuit 110, and includes two N-channel TFTs 121 and 122. Since complementary output signals from the holding circuit 120 are applied to the gates of the TFTs 121 and 122, the TFTs 121 and 122 are turned on and off in a complementary manner.
[0060]
Here, when the TFT 122 is turned on, the AC drive signal (signal B) is selected, and when the TFT 121 is turned on, the counter electrode signal VCOM (signal A) is selected, and a voltage is applied to the liquid crystal 21 via the TFT 45 of the circuit selection circuit 43. It is supplied to the display electrode 80 to be applied.
[0061]
Next, a peripheral circuit of the display pixel 200 will be described. A driver scan LSI 91 is provided on an external circuit substrate 90 which is a separate substrate from the insulating substrate 10 of the display pixel 200. A vertical start signal STV is input to the gate driver 50 from the driver scan LSI 91 of the external circuit board 90, and a horizontal start signal STH is input to the drain driver 60. A video signal is input to the data signal line 62.
[0062]
Next, a method for driving the display device having the above-described configuration will be described with reference to FIGS. FIG. 4 is a timing chart when the liquid crystal display device is selected in the digital display mode.
(1) Analog display mode
When the analog display mode is selected according to the mode switching signal MD, an analog video signal is set to be output to the data signal line 62, and the circuit selection signal line 88 is set to “L”. The TFTs 41 and 44 of 40 and 43 are turned on.
[0063]
Further, the sampling transistor SP is turned on according to the sampling signal based on the horizontal start signal STH, and the analog video signal of the data signal line 62 is supplied to the drain signal line 61.
[0064]
A scanning signal is supplied to the gate signal line 51 based on the vertical start signal STV. When the TFT 71 is turned on according to the scanning signal, the analog video signal Sig is transmitted from the drain signal line 61 to the display electrode 80 and held in the auxiliary capacitor 85. A video signal voltage applied to the display electrode 80 is applied to the liquid crystal 21, and the liquid crystal 21 is aligned according to the voltage, whereby a liquid crystal display can be obtained.
[0065]
This analog display mode is suitable for displaying a full-color moving image. However, the LSI 91 and the drivers 50 and 60 of the external circuit board 90 are constantly consuming power to drive them.
(2) Digital display mode
When the digital display mode is selected in accordance with the mode switching signal MD, the digital video signal is set to be output to the data signal line 62, and the potential of the circuit selection signal line 88 becomes “H” and held. The circuit 110 becomes operable. Further, the TFTs 41 and 44 of the circuit selection circuits 40 and 43 are turned off, and the TFTs 42 and 45 are turned on.
[0066]
Further, start signals STV and STH are input from the driver scan LSI 91 of the external circuit board 90 to the gate driver 50 and the drain driver 60, respectively. In response to this, sampling signals are sequentially generated, and the sampling transistors SP1, SP2,..., SPn are sequentially turned on in accordance with the respective sampling signals to sample the digital video signal Sig and supply it to each drain signal line 61.
[0067]
Here, the first row, that is, the gate signal line 51 to which the scanning signal G1 is applied will be described. First, the TFTs of the display pixels P11, P12,... P1n connected to the gate signal line 51 by the scanning signal G1 are turned on for one horizontal scanning period.
[0068]
When attention is paid to the display pixel P11 in the first row and first column, the digital video signal S11 sampled by the sampling signal SP1 is inputted to the drain signal line 61. Then, since the scanning signal G 1 becomes “H” and the TFT 70 is turned on, the drain signal D 1 is written in the holding circuit 110.
[0069]
At the time of writing, level pulling occurs when data is rewritten, but according to the configuration described above, erroneous writing is prevented.
[0070]
The signal held by the holding circuit 110 is input to the signal selection circuit 120, the signal selection circuit 120 selects the signal A or the signal B, the selected signal is applied to the display electrode 80, and the voltage Is applied to the liquid crystal 21. By scanning from the gate signal line 51 to the gate signal line 51 in the last row in this way, writing for one screen (one field period) is completed.
[0071]
Thereafter, display based on the data held in the holding circuit 110 (display of a still image) is performed. In the digital display mode, voltage supply to the gate driver 50, the drain driver 60, and the external driver scan LSI 91 is stopped to stop driving them. The holding circuit 110 is always driven by supplying the voltages VDD and VSS, the counter electrode voltage is supplied to the counter electrode 32, and the signals A and B are supplied to the signal selection circuit 120.
[0072]
That is, VDD and VSS for driving the holding circuit are supplied to the holding circuit 110, the counter electrode voltage VCOM (signal A) is applied to the counter electrode, and the liquid crystal display panel 100 is normally white (NW). For the signal A, a voltage having the same potential as that of the counter electrode 32 is applied to the signal A, and an AC voltage (for example, 60 Hz) for driving the liquid crystal is only applied to the signal B. By doing so, one screen can be held and displayed as a still image. In addition, no voltage is applied to the other gate driver 50, drain driver 60, and external LSI 91.
[0073]
At this time, when “H (high)” is input to the drain signal line 61 as a digital video signal to the holding circuit 110, “L” is input to the first TFT 121 in the signal selection circuit 120. Therefore, the first TFT 121 is turned off, and “H” is input to the other second TFT 122, so that the second TFT 122 is turned on.
[0074]
Then, the signal B is selected and the voltage of the signal B is applied to the liquid crystal. That is, since the alternating voltage of signal B is applied and the liquid crystal rises by an electric field, the display can be observed as a black display on the NW display panel.
[0075]
When “L” is input to the drain signal line 61 as a digital video signal to the holding circuit 110, “H” is input to the first TFT 121 in the signal selection circuit 120. Is turned on, and “L” is input to the other second TFT 122, so that the second TFT 122 is turned off. Then, the signal A is selected and the voltage of the signal A is applied to the liquid crystal. That is, since the same voltage as that of the counter electrode 32 is applied, no electric field is generated and the liquid crystal does not stand up, so that the display can be observed as white display on the NW display panel.
[0076]
In this way, it is possible to display a still image by writing one screen and holding it, but in this case, the driving of each driver 50, 60 and LSI 91 is stopped, so that the power consumption is reduced accordingly. Can do.
[0077]
As described above, according to the embodiment of the present invention, two types of display, that is, full-color moving image display (in the case of the analog display mode) and digital gradation display (in the case of the digital display mode) are performed on one liquid crystal display panel 100. Can correspond to the display. Further, malfunction during writing of the holding circuit 110 can be prevented.
[0078]
In the above-described embodiment, the display device capable of selecting the analog display mode and the digital display mode has been described. However, the present invention includes a circuit 110 that writes and holds a digital video signal, and displays an image according to the held signal. The present invention can be widely applied to display devices.
[0079]
Further, the display device of the present invention is preferably applied to a reflective liquid crystal display device among liquid crystal display devices. The device structure of this reflective liquid crystal display device will be described with reference to FIG.
[0080]
As shown in FIG. 5, on one insulating substrate 10, a gate insulating film 12 is formed on a semiconductor layer 11 made of polycrystalline silicon and formed into an island, and above the semiconductor layer 11, the gate insulating film 12 is formed. A gate electrode 13 is formed thereon.
[0081]
A source 11 s and a drain 11 d are formed in the lower semiconductor layer 11 located on both sides of the gate electrode 13. An interlayer insulating film 14 is deposited on the gate electrode 13 and the gate insulating film 12, and a contact hole 15 is formed at a position corresponding to the drain 11d and a position corresponding to the source 11s. The drain 11 d is connected to the drain electrode 16, and the source 11 s is connected to the display electrode 19 through a contact hole 18 provided in the planarization insulating film 17 provided on the interlayer insulating film 14.
[0082]
Each display electrode 19 formed on the planarization insulating film 17 is made of a reflective material such as aluminum (Al). An alignment film 20 made of polyimide or the like for aligning the liquid crystal 21 is formed on each display electrode 19 and the planarization insulating film 17.
[0083]
On the other insulating substrate 30, a color filter 31 exhibiting each color of red (R), green (G), and blue (B), a counter electrode 32 made of a transparent conductive film such as ITO (Indium Tin Oxide), And the alignment film 33 which orientates the liquid crystal 21 is formed in order. When color display is not used, the color filter 31 is not necessary.
[0084]
The periphery of the pair of insulating substrates 10 and 30 thus formed is adhered with an adhesive sealing material, and the liquid crystal 21 is filled in the gap formed thereby, thereby completing the reflective liquid crystal display device.
[0085]
As indicated by the dotted arrows in the figure, the external light incident from the viewer 1 side enters from the counter electrode substrate 30 in order, is reflected by the display electrode 19, is emitted to the viewer 1 side, and the display is viewed by the viewer 1. Can be observed.
[0086]
Thus, the reflective liquid crystal display device is a method of observing the display by reflecting external light, and unlike the transmissive liquid crystal display device, it is not necessary to use a so-called backlight on the side opposite to the viewer side. Does not require power to turn on its backlight. Therefore, the display device of the present invention is preferably a reflective liquid crystal display device that does not require a backlight and is suitable for low power consumption.
[0087]
In the above-described embodiment, the case where the counter electrode voltage and the voltages of the signals A and B are applied during the entire dot scan period of one screen has been described, but the present invention is not limited thereto. It is not necessary to apply these voltages during this period. However, in order to reduce power consumption, it is preferable not to apply.
[0088]
In the above-described embodiment, the case where a 1-bit digital data signal is input in the digital display mode has been described. However, the present invention is not limited thereto, and even in the case of a multi-bit digital data signal. It is possible to apply.
[0089]
By doing so, multi-gradation display can be performed. At that time, it is necessary to set the number of holding circuits and signal selection circuits according to the number of input bits.
[0090]
In the above-described embodiment, the case where a still image is displayed on a part of a liquid crystal display panel has been described. However, the present application is not limited thereto, and a still image can be displayed on all display pixels. Thus, the present invention has a characteristic effect of the present invention.
[0091]
In the above-described embodiment, the case of the reflective liquid crystal display device has been described. However, by disposing a transparent electrode in a region excluding the TFT, the holding circuit, the signal selection circuit, and the signal wiring in one pixel, the transmissive liquid crystal It can also be used for a display device. Also, when used in a transmissive liquid crystal display device, the display device is not limited to the gate driver after displaying one screen, and it is not necessary to apply these voltages during this period. However, in order to reduce power consumption, it is preferable not to apply.
[0092]
In the above-described embodiment, the case where a 1-bit digital data signal is input in the digital display mode has been described. However, the present invention is not limited thereto, and even in the case of a multi-bit digital data signal. It is possible to apply.
[0093]
By doing so, multi-gradation display can be performed. At that time, it is necessary to set the number of holding circuits and signal selection circuits according to the number of input bits.
[0094]
In the above-described embodiment, the case where a still image is displayed on a part of a liquid crystal display panel has been described. However, the present application is not limited thereto, and a still image can be displayed on all display pixels. Thus, the present invention has a characteristic effect of the present invention.
[0095]
In the above-described embodiment, the case of the reflective liquid crystal display device has been described. However, by disposing a transparent electrode in a region excluding the TFT, the holding circuit, the signal selection circuit, and the signal wiring in one pixel, the transmissive liquid crystal It can also be used for a display device. Also, when used in a transmissive liquid crystal display device, after displaying one screen, the voltage supply to the gate driver 50, the drain driver 60, and the external driver scan LSI 91 is stopped, thereby consuming the corresponding amount. Electric power can be reduced.
[0096]
【The invention's effect】
According to the display device of the present invention, the output resistance of the second inverter circuit of the holding circuit that holds the video signal input from the drain signal line is set to be larger than the on-resistance of the pixel selection transistor. Accordingly, the change in the input potential of the first inverter circuit is suppressed as much as possible from being influenced by the output state of the second inverter circuit, so that erroneous writing to the holding circuit is prevented and the change is held in this holding circuit. An accurate display can be performed according to the received video signal.
[0097]
In a display device capable of selecting an analog display mode and a digital display mode in order to reduce power consumption, the output resistance of the second inverter of the holding circuit is the combined on-resistance of the pixel selection transistor and the circuit selection transistor. By setting the value larger, in the digital display mode, erroneous writing to the holding circuit can be prevented, and accurate display can be performed according to the video signal held in the holding circuit.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing one display pixel of a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a circuit configuration diagram showing one display pixel of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 3 is a circuit configuration diagram of the entire device when a display device according to a second embodiment of the present invention is applied to a liquid crystal display device.
FIG. 4 is a timing chart when the liquid crystal display device is selected in a digital display mode.
FIG. 5 is a cross-sectional view of a reflective liquid crystal display device.
FIG. 6 is a circuit configuration diagram of a liquid crystal display device according to a conventional example.
FIG. 7 is another circuit configuration diagram of a liquid crystal display device according to a conventional example.
FIG. 8 is a circuit configuration diagram showing a problem of a liquid crystal display device according to a conventional example.
[Explanation of symbols]
21 liquid crystal
40 Circuit selection circuit
41, 42 Circuit selection TFT
43 Circuit selection circuit
50 Gate driver
51 Gate signal line
60 Drain driver
61 Drain signal line
62 Data signal line
70 pixel selection circuit
71,72 pixel selection TFT
80 display electrode
85 Auxiliary capacity
88 Circuit selection signal line
100 LCD panel
110 Holding circuit
120 signal selection circuit
200 display pixels

Claims

Pixel selection for selecting a display pixel by a plurality of gate signal lines arranged in one direction on the substrate, a plurality of drain signal lines arranged in a direction crossing the gate line, and a scanning signal from the gate signal line A transistor,
A display electrode disposed in the display pixel;
A first display circuit that is arranged for each display pixel and sequentially supplies a video signal input from the drain signal line to a display electrode;
A holding circuit which is arranged corresponding to the display pixel and holds a video signal input from a drain signal line through the pixel selection transistor; and a voltage signal corresponding to the signal held by the holding circuit is applied to the display electrode A second display circuit to supply;
A circuit selection transistor connected to the pixel selection transistor in a column and selecting either the first display circuit or the second display circuit in response to a circuit selection signal;
Further, the holding circuit includes a first inverter circuit to which a video signal from the drain signal line is input, and a second inverter circuit that positively feeds back an output of the first inverter circuit to the input. The output resistance of the inverter circuit of 2 is set larger than the combined on-resistance of the pixel selection transistor and the circuit selection transistor ;
The first and second inverter circuits are CMOS inverter circuits, and an on-resistance of the N-channel transistor of the second inverter circuit is set larger than a combined on-resistance of the pixel selection transistor and the circuit selection transistor. Thus, the display device is characterized in that the first inverter circuit can perform an inverting operation in accordance with a video signal from the drain signal line.

L / W (L is the channel length, W is the channel width) of the N-channel-type transistor, according to claim 1, wherein the greater than the sum of the L / W of L / W and the circuit selection transistor of the pixel selection transistor The display device described in 1.

Pixel selection for selecting a display pixel by a plurality of gate signal lines arranged in one direction on the substrate, a plurality of drain signal lines arranged in a direction crossing the gate line, and a scanning signal from the gate signal line A transistor,
A display electrode disposed in the display pixel;
A first display circuit that is arranged for each display pixel and sequentially supplies a video signal input from the drain signal line to a display electrode;
A holding circuit which is arranged corresponding to the display pixel and holds a video signal input from a drain signal line through the pixel selection transistor; and a voltage signal corresponding to the signal held by the holding circuit is applied to the display electrode A second display circuit to supply;
A circuit selection transistor connected to the pixel selection transistor in a column and selecting either the first display circuit or the second display circuit in response to a circuit selection signal;
Further, the holding circuit includes a first inverter circuit to which a video signal from the drain signal line is input, and a second inverter circuit that positively feeds back an output of the first inverter circuit to the input. The output resistance of the inverter circuit of 2 is set larger than the combined on-resistance of the pixel selection transistor and the circuit selection transistor ;
The first and second inverter circuits are CMOS inverter circuits, and an on-resistance of a P-channel transistor of the second inverter is set larger than a combined on-resistance of the pixel selection transistor and the circuit selection transistor. Thus, the display device is characterized in that the first inverter circuit can perform an inverting operation in accordance with a video signal from the drain signal line.

4. The L / W of the P-channel transistor (L is a channel length and W is a channel width) is larger than the sum of L / W of the pixel selection transistor and L / W of the circuit selection transistor. The display device described in 1.