JP4197852B2

JP4197852B2 - Active matrix display device

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Publication number: JP4197852B2
Application number: JP2001115375A
Authority: JP
Inventors: みちる千田; 良一横山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-04-13
Filing date: 2001-04-13
Publication date: 2008-12-17
Anticipated expiration: 2021-04-13
Also published as: JP2002311910A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置に関するものであり、特に画素に対応して複数の保持回路が設けられたアクティブマトリクス型表示装置に関するものである。
【０００２】
【従来の技術】
近年、表示装置は携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。各表示画素にスタティック型メモリ（Static Random Access Memory；ＳＲＡＭ）を備え、静止画像を表示する液晶表示装置が特開平２０００−２８２１６８号に開示されている。
【０００３】
図５に従来例に係る液晶表示装置（Liquid Crystal Display；ＬＣＤ）の回路構成図を示す。液晶表示パネル１００には、絶縁基板１０上に複数の画素電極１７がマトリックス状に配置されている。そして、ゲート信号を供給するゲートドライバ５０に接続された複数のゲート信号線５１が一方向に配置されており、これらのゲート信号線５１と交差する方向に複数のドレイン信号線６１が配置されている。
【０００４】
ドレイン信号線６１には、ドレインドライバ６０から出力されるサンプリングパルスのタイミングに応じて、サンプリングトランジスタＳＰ１，ＳＰ２，・・・，ＳＰｎがオンし、データ信号線６２のデータ信号（アナログ映像信号又はデジタル映像信号）が供給される。
【０００５】
ゲートドライバ５０は、あるゲート信号線５１を選択し、これにゲート信号を供給する。選択された行の画素電極１７にはドレイン信号線６１からデータ信号が供給される。
【０００６】
以下、各画素の詳細な構成について説明する。ゲート信号線５１とドレイン信号線６１の交差部近傍には、Ｐチャネル型回路選択ＴＦＴ４１及びＮチャネル型回路選択ＴＦＴ４２から成る回路選択回路４０が設けられている。回路選択ＴＦＴ４１，４２の両ドレインはドレイン信号線６１に接続されると共に、それらの両ゲートは回路選択信号線８８に接続されている。回路選択ＴＦＴ４１，４２は、選択信号線８８からの選択信号に応じていずれか一方がオンする。また、後述するように回路選択回路４０と対を成して、回路選択回路４３が設けられている。回路選択回路４０、４３は、それぞれのトランジスタが相補的に動作すればよく、Ｐチャネル、Ｎチャネルは逆でももちろんよい。
【０００７】
これにより、後述する通常動作モードであるアナログ映像信号表示（フルカラー動画像対応）とメモリ動作モードであるデジタル映像表示（低消費電力、静止画像対応）とを選択して切換えることが可能となる。また、回路選択回路４０に隣接して、Ｎチャネル型画素選択ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成る画素選択回路７０が配置されている。画素選択ＴＦＴ７１，７２はそれぞれ回路選択回路４０の回路選択ＴＦＴ４１，４２と縦列に接続されると共に、それらのゲートにはゲート信号線５１が接続されている。画素選択ＴＦＴ７１，７２はゲート信号線５１からのゲート信号に応じて両方が同時にオンするように構成されている。
【０００８】
また、アナログ映像信号を保持するための補助容量８５が設けられている。補助容量８５の一方の電極は画素選択ＴＦＴ７１のソースに接続されている。他方の電極は共通の補助容量線８７に接続され、バイアス電圧Ｖｓｃが供給されている。また、画素選択ＴＦＴ７１のソースは回路選択ＴＦＴ４４及びコンタクト１６を介して画素電極１７に接続されている。ゲート信号によって画素選択ＴＦＴ７１のゲートが開くと、ドレイン信号線６１から供給されるアナログ映像信号はコンタクト１６を介して画素電極１７に入力され、画素電圧として液晶を駆動する。画素電圧は画素選択ＴＦＴ７１の選択が解除され、次に再び選択されるまでの１フィールド期間保持されなければならないが、液晶の容量のみでは、画素電圧は時間経過とともに次第に低下してしまい、１フィールド期間十分に保持されない。そうすると、その画素電圧の低下が表示むらとして現れてしまい良好な表示が得られなくなる。そこで画素電圧を１フィールド期間保持するために補助容量８５を設けている。補助容量８５は所定の面積を有して対向する１組の電極によって構成され、その一方の電極は画素選択ＴＦＴ７１と一体の半導体層、他方の電極は補助容量線８７である。補助容量線８７は、行方向の複数画素で連結されており、電圧V_SCが印加されている。
【０００９】
この補助容量８５と画素電極１７との間には、回路選択回路４３のＰチャネル型ＴＦＴ４４が設けられ、回路選択回路４０の回路選択ＴＦＴ４１と同時にオンオフするように構成されている。回路選択ＴＦＴ４１がオンし、アナログ信号を随時供給して液晶を駆動する動作モードを通常動作モード、もしくはアナログ動作モードと呼ぶ。
【００１０】
また、画素選択回路７０のＴＦＴ７２と画素電極１７との間には、保持回路１１０が設けられている。保持回路１１０は、正帰還された２つのインバータ回路と信号選択回路１２０から成り、デジタル２値を保持するＳＲＡＭを構成している。
【００１１】
また、信号選択回路１２０は、２つのインバータからの信号に応じて信号を選択する回路であって、２つのＮチャネル型ＴＦＴ１２１、１２２で構成されている。ＴＦＴ１２１、１２２のゲートには２つのインバータからの相補的な出力信号がそれぞれ印加されているので、ＴＦＴ１２１、１２２は相補的にオンオフする。
【００１２】
ここで、ＴＦＴ１２１がオンすると直流電圧の対向電極信号ＶCOM（信号Ａ）が選択され、ＴＦＴ１２２がオンするとその対向電極信号ＶCOMを中心とした交流電圧であって液晶を駆動するための交流駆動信号（信号Ｂ）が選択され、回路選択回路４３のＴＦＴ４５、コンタクト１６を介して、液晶の画素電極１７に供給される。回路選択ＴＦＴ４２がオンし、保持回路１１０に保持されたデータに基づいて表示をする動作モードをメモリモードもしくはデジタル動作モードと呼ぶ。
【００１３】
上述した構成を要約すれば、画素選択素子である画素選択ＴＦＴ７１及びアナログ映像信号を保持する補助容量８５から成る回路（アナログ表示回路）と、画素選択素子であるＴＦＴ７２、２値のデジタル映像信号を保持する保持回路１１０から成る回路（デジタル表示回路）とが１つの表示画素内に設けられ、更に、これら２つの回路を選択するための回路選択回路４０，４３が設けられている。
【００１４】
次に、液晶パネル１００の周辺回路について説明する。液晶パネル１００の絶縁性基板１０とは別基板の外付け回路基板９０には、駆動信号発生回路９１、昇圧回路９２、電圧生成回路９３が設けられている。外付け回路基板９０には電池９５が接続されている。
【００１５】
電池９５は電池電圧VBを出力し、昇圧回路９２がこれをより高い昇圧電圧VVDDに昇圧し、電圧生成回路９３はＬＣＤパネル１００の各部に接続された配線にそれぞれ所定の電圧を出力する。昇圧VVDDは例えばゲートドライバ５０の駆動用正電圧として用いられる。昇圧負電圧VVEEはゲートドライバの駆動用負電圧として用いられる。基準電圧VSSは通常グランドである。信号Ａ、信号Ｂは保持回路１１０の保持データによって選択されて液晶に印加される電圧である。PCG、PCDはドレイン信号線６１をプリチャージするための信号である。また、駆動信号発生回路９１から垂直スタート信号ＳＴＶがゲートドライバ５０に入力され、水平スタート信号ＳＴＨがドレインドライバ６０に入力される。また映像信号がデータ線６２に入力される。
【００１６】
次に、上述した構成の表示装置の駆動方法について説明する。
（１）通常動作モード（アナログ動作モード）の場合
モード信号に応じて、アナログ表示モードが選択されると、駆動信号発生回路９１はデータ信号線６２にアナログ信号を供給する状態に設定されると共に、回路選択信号線８８の電位がＬ（ロウ）となり、回路選択回路４０，４３のＰチャネル回路選択ＴＦＴ４１，４４がオンし、Ｎチャネル回路選択ＴＦＴ４２、４５がオフする。
【００１７】
また、水平スタート信号ＳＴＨに基づくサンプリング信号に応じてサンプリングトランジスタＳＰ１，ＳＰ２，・・・，ＳＰｎが順次オンしデータ信号線６２のアナログ映像信号がドレイン信号線６１に供給される。
【００１８】
また、垂直スタート信号ＳＴＶに基づいて、ゲート信号がゲート信号線５１に供給される。ゲート信号に応じて、画素選択ＴＦＴ７１がオンすると、ドレイン信号線６１からアナログ映像信号Ａｎ．Ｓｉｇが画素電極１７に伝達されると共に、補助容量８５に保持される。画素電極１７に印加された映像信号電圧が液晶に印加され、その電圧に応じて液晶が配向することにより液晶表示を得ることができる。
【００１９】
ドレイン信号線６１は、多くのトランジスタに接続されているため、容量が大きく、映像信号を瞬時に印加することが困難である。そこで、プリチャージトランジスタＰＣＴ１，、ＰＣＴ２、・・・、ＰＣＴｎより、各ドレイン信号線６１に所定電圧のプリチャージ信号PCDを供給する。プリチャージトランジスタはプリチャージ信号PCGによって、水平帰線期間毎にオンする。
【００２０】
このアナログ表示モードでは、随時入力されるアナログ信号に応じて随時液晶を駆動するので、フルカラーの動画像を表示するのに好適である。ただし、外付け回路基板９０の駆動信号発生回路９１、各ドライバ５０，６０にはそれらを駆動するために、絶えず電力が消費されている。
（２）メモリ動作モード（デジタル表示モード）の場合
モード信号に応じて、デジタル表示モードが選択されると、駆動信号発生回路９１は映像信号をデジタル変換して上位１ビットを抽出したデジタルデータをデータ信号線６２に出力する状態に設定されると共に、回路選択信号線８８の電位がハイとなり、回路選択回路４０，４３の回路選択ＴＦＴ４１，４４がオフすると共に、回路選択ＴＦＴ４２，４５がオンして保持回路１１０が有効な状態になる。
【００２１】
また、外付け回路基板９０の駆動信号発生回路９１から、ゲートドライバ５０及びドレインドライバ６０にスタート信号ＳＴＶ、ＳＴＨがそれぞれ入力される。それに応じてサンプリング信号が順次発生し、それぞれのサンプリング信号に応じてサンプリングトランジスタＳＰ１，ＳＰ２，・・・，ＳＰｎが順にオンしてデジタル映像信号Ｄ．Ｓｉｇをサンプリングして各ドレイン信号線６１に供給する。
【００２２】
次に保持回路１１０について説明する。まず、ゲート信号Ｇ１によってゲート信号線５１に接続された各表示画素の各画素選択ＴＦＴ７２が１水平走査期間オンする。第１行第１列の表示画素に注目すると、サンプリング信号ＳＰ１によってサンプリングしたデジタル映像信号Ｓ１１がドレイン信号線６１に入力される。そして画素選択ＴＦＴ７２がゲート信号によってオン状態になるとそのデジタル信号Ｄ．Ｓｉｇが保持回路１１０に入力され、２つのインバータによって保持される。
【００２３】
このインバータで保持された信号は、信号選択回路１２０に入力されて、この信号選択回路１２０で信号Ａ又は信号Ｂを選択して、その選択した信号が画素電極１７に印加され、その電圧が液晶に印加される。
【００２４】
こうして１行目のゲート信号線から最終行のゲート信号線まで走査することにより、１画面分（１フィールド期間）のスキャン、即ち全ドットスキャンが終了し１画面が表示される。
【００２５】
ここで、１画面が表示されると、ゲートドライバ５０並びにドレインドライバ６０及び外付け基板の駆動信号発生回路９１への電圧供給を停止しそれらの駆動を止める。保持回路１１０には常に参照電圧として昇圧電圧VVDD，基準電圧ＶSSを供給して駆動し、また対向電極電圧を対向電極に、各信号Ａ及びＢを選択回路１２０に供給する。
【００２６】
即ち、保持回路１１０にこの保持回路を駆動するためのVVDD、ＶSSを供給し、対向電極には対向電極電圧ＶCOMを印加し、液晶表示パネル１００がノーマリーホワイト（ＮＷ）の場合には、信号Ａには対向電極電圧と同じ電位の交流駆動電圧を印加し、信号Ｂには液晶を駆動するための交流電圧（例えば６０Ｈｚ３０Ｈｚ）を印加するのみである。そうすることにより、１画面分を保持して静止画像として表示することができる。また他のゲートドライバ５０、ドレインドライバ６０及び駆動信号発生回路９１には電圧が印加されていない状態である。
【００２７】
このとき、ドレイン信号線６１にデジタル映像信号で「Ｈ（ハイ）」が保持回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１にはロウが入力されることになるので第１のＴＦＴ１２１はオフとなり、他方の第２のＴＦＴ１２２にはハイが入力されることになるので第２のＴＦＴ１２２はオンとなる。そうすると、信号Ｂが選択されて液晶には信号Ｂの電圧が印加される。即ち、信号Ｂの交流電圧が印加され、液晶が電界によって立ち上がるため、ＮＷの表示パネルでは表示としては黒表示として観察できる。
【００２８】
ドレイン信号線６１にデジタル映像信号でロウが保持回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１にはハイが入力されることになるので第１のＴＦＴ１２１はオンとなり、他方の第２のＴＦＴ１２２にはロウが入力されることになるので第２のＴＦＴ１２２はオフとなる。そうすると、信号Ａが選択されて液晶には信号Ａの電圧が印加される。即ち、対向電極と同じ電圧が印加されるため、電界が発生せず液晶は立ち上がらないため、ＮＷの表示パネルでは表示としては白表示として観察できる。
【００２９】
このように、１画面分を書き込みそれを保持することにより静止画像として表示できるが、その場合には、各ドライバ５０，６０及び駆動信号発生回路９１の駆動を停止するので、その分低消費電力化することができる。
【００３０】
【発明が解決しようとする課題】
しかしながら、従来の保持回路つきアクティブマトリクス型表示装置は、メモリ動作モード時に画素電極に供給される電圧は、外付け回路基板９０から供給され、外付け回路基板９０に配置される駆動信号発生回路９１及び昇圧回路９２の動作を完全に停止させることができず、メモリ動作モード時の消費電力が大きいという課題があった。
【００３１】
そこで、本発明は、保持回路を有するアクティブマトリクス表示装置において、メモリ動作モード時に用いる電源数や制御信号数を削減し、更なる低消費電力化を達成することを目的とする。
【００３２】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされ、基板上の一方向に配置された複数のゲート信号線と、ゲート信号線に交差する方向に配置された複数のドレイン信号線と、ゲート信号線からの走査信号により選択されると共にドレイン信号線から映像信号が供給される複数の画素電極と、複数の画素電極に対向する対向電極と、画素電極に対応して配置され、映像信号に応じたデータを記憶する保持回路とを有し、随時入力される映像信号に応じた画素電圧を随時印加して表示する通常動作モードと、保持回路が記憶したデータに応じて表示するメモリ動作モードとを有するアクティブマトリクス型表示装置において、複数の画素電極が配置される画素部の周囲に、メモリ動作モード時に所定周期の第１の交流信号と、第１の交流信号を反転した第２の交流信号とを画素部に出力する発振部が配置され、発振部は、複数の薄膜トランジスタよりなる複数段のインバータと、メモリ動作モード時にオンする出力トランジスタとを有し、出力トランジスタのオン抵抗は、複数のインバータのうち画素部に最も近いインバータを構成する複数の薄膜トランジスタのオン抵抗よりも高く設定され、保持回路の保持するデータに応じて第１もしくは第２の交流信号を選択して画素電極に供給するアクティブマトリクス型表示装置である。
【００３３】
さらに、発振部は、第１及び第２の交流信号よりも早い周期で出力する発振器と、発振器の出力を分周する分周回路とを有する。
【００３４】
さらに、第１もしくは第２の交流信号の一方が対向電極に供給される。
【００３５】
さらに、発振部は、通常動作モード時に動作を停止する。
【００３６】
さらに、出力トランジスタは、通常動作モード時にオフとなる。
【００３７】
さらに、発振部を構成する回路の少なくとも一部は、通常動作モード時に所定の電位に固定される。
【００３８】
【発明の実施の形態】
本発明の実施形態に係る表示装置について説明する。図１に本発明の表示装置を液晶表示装置に応用した場合の回路構成図を示す。本実施形態の表示装置の画素部分は従来とほぼ同様である。即ち、本実施形態は、回路選択回路４０、４３によって選択ＴＦＴ７１、補助容量８５を有するアナログ動作回路と、保持回路１１０を有するメモリ動作回路とを切り換えることによって、通常動作モードとメモリ動作モードとを切り換えて表示する。従来と同様の構成については同一の番号を付し、詳しい説明を省略する。
【００３９】
本実施形態の表示装置は、ＬＣＤパネル１００内部に、昇圧回路２００、発振部３００、接地スイッチ４０１、接地スイッチ４０２を有する点で、従来の表示装置と大きく異なっている。そして、保持回路には高低２種類の参照電圧が入力されている点では従来の表示装置と同様であるが、本願においては、高い方の参照電圧として、昇圧回路２００の出力Ｃ１が供給されている点で従来と異なっている。低い方の参照電圧は従来同様、基準電位VSSであり、通常グランド電位である。
【００４０】
まず、昇圧回路２００について説明する。図２は昇圧回路２００をより詳細に示した図である。昇圧回路２００は電池電圧VBと基準電圧VSSが供給されたチャージポンプ２０１と、切換信号が供給される第１の切換回路２０２、昇圧電圧VVDDが供給される第２の切換回路２０３、トランジスタ２０４を有する。
【００４１】
チャージポンプ２０１は、電源電圧VBが供給され、これを昇圧して所定の電圧LVDDを出力する。第１の切換回路２０２は、ＰチャネルトランジスタとＮチャネルトランジスタのゲート電極に切り換え信号が入力され、切り換え信号に応じてチャージポンプの出力LVDDと負電圧VVEEとを選択して第１の制御信号Ｃ１を出力する。第２の切換回路２０３は、ＰチャネルトランジスタとＮチャネルトランジスタのゲート電極にVVDDが入力され、VVDDに応じてチャージポンプの出力LVDDと負電圧VVEEとを選択して第２の制御信号Ｃ２を出力する。
【００４２】
昇圧回路２００の第１の制御信号Ｃ１は、回路選択回路４０，４３のゲート電圧として、及び、保持回路１１０の高電圧側参照電圧として供給されている。第２の制御信号Ｃ２は、発振部３００、接地スイッチ４０１、接地スイッチ４０２の各トランジスタのゲート電圧として供給されている。
【００４３】
次に発振部３００について説明する。図３は発振部３００をより詳細に示した図である。発振部３００は発信回路３０１、分周回路３０２、複数のインバータを有する。発信回路３０１は、例えば１２０Ｈｚ周期の矩形波を出力する。分周回路３０２は、発信回路３０１の出力を４分周し、３０Ｈｚ周期の矩形波を出力する。分周回路３０２の出力は、インバータ３０７、３０８で２回反転された後、第１出力トランジスタ３０３を介して第１の交流信号として出力される。また、分周回路３０２の出力は、インバータ３０７、３０９、３１０で３回反転された後、第２出力トランジスタ３０４を介して第２の交流信号として出力される。第１と第２の交流信号は互いに反転された矩形波である。
【００４４】
次に、本実施形態の動作について、図４を用いて３つの場合に分けて順次説明する。図４は昇圧回路２００と発振部３００とを詳細に記し、図面の簡略化のために、画素部を１画素のみ描き他の画素を省略した図であり、図１と同様の実施形態を示している。
【００４５】
（１）通常動作モード
まず、通常動作モードにおいて、外付け回路基板９０の昇圧回路９２は動作しており、ゲートドライバ５０の駆動用正電圧として所定電圧のVVDDが出力されている。通常動作モード時、ゲートドライバ５０とドレインドライバ６０は、駆動信号発生回路９１が出力する各種タイミング信号に基づいて動作している。切換信号はハイになっており、昇圧回路２００の第１の切換回路２０２は、低電圧VVEEを選択して第１の制御信号Ｃ１として出力し、Ｐチャネル回路選択ＴＦＴ４１，４４がオンし、Ｎチャネル回路選択ＴＦＴ４２、４５がオフする。これによって、ゲート信号に応じて、画素選択ＴＦＴ７１がオンすると、ドレイン信号線６１からアナログ映像信号Ａｎ．Ｓｉｇが画素電極１７、補助容量８５に伝達されて表示を行う。
【００４６】
この時、保持回路１１０の高電圧参照電圧は第１の制御信号Ｃ１が供給されているため、保持回路１１０は、保持内容が消去され、動作を停止している。通常動作モード時には保持回路１１０は不要であるので、回路選択回路４０、４３のゲート電極と信号を共有し、画素内の省スペース化を実現している。さらに、チャージポンプ２０１に電源である電池電圧VBを供給するトランジスタ２０４が切換信号に応じてオフするので、チャージポンプ２０１も動作を停止し、チャージポンプ２０１の動作電流を、回路のリーク電流なども含めて、削減できる。
【００４７】
また、VVDDがハイであるので、第２の切換回路２０３も低電圧VVEEを選択し、第２の制御信号Ｃ２として出力し、発振部３００の第１出力トランジスタ３０３，第２出力トランジスタ３０４、接地スイッチ４０１、接地スイッチ４０２の各トランジスタはオフする。そして、発振器３０１に電源を供給するトランジスタ３０５がオフするので、発振器３０１は動作を停止し、発振器３０１の動作電流を削減することができる。一方、第３の出力トランジスタ３０６はオンするので、補助容量SC85の電極に所定の電圧VSCが印加される。
【００４８】
発振部３００は、後述するメモリ動作モードで用い、通常動作モードでは用いない。ところが、トランジスタ３０３、３０４をオフにしただけでは、発振器３００を構成する回路素子の一部がフローティングとなり、周囲の回路の動作によってそれら回路の一部の電位が変動し、表示に予期しないノイズを乗せる恐れがある。そこで、本実施形態においては、ゲートに第２の制御信号Ｃ２が入力される一対のＰチャネルトランジスタ３１１、３１２が設置されている。トランジスタ３１１、３１２は通常動作モード時にオンし、発振部３００の回路素子を接地することで、予期しないノイズによる影響を防止している。トランジスタ３１１、３１２の接続する位置は、発振部３００を構成する回路で、通常動作モード時にフローティングとなる個所であれば、どこに接地しても効果を奏するが、図示したように、最終段のインバータ３０８、３１０と発振部３００の出力トランジスタ３０３、３０４との間に接続すれば、最も確実にノイズによる影響を防止することができる。
【００４９】
（２）保持回路書き込みモード
次に、保持回路書き込みモードにおいて、外付け回路基板９０の昇圧回路９２は動作しており、ゲートドライバ５０の駆動用正電圧として所定電圧のVVDDが出力されている。ゲートドライバ５０とドレインドライバ６０は、各種タイミング信号に基づいて動作している。切換信号がロウに切り替わる。これによって昇圧回路２００のトランジスタ２０４がオンし、チャージポンプ２０１が動作する。そして第１の切換回路２０２がチャージポンプ２０１の出力を第１の制御信号として出力し、Ｐチャネル回路選択ＴＦＴ４１，４４がオフし、Ｎチャネル回路選択ＴＦＴ４２、４５がオンする。保持回路１１０の参照電圧もオンとなるので、保持回路１１０が動作し、ゲートドライバ５０、ドレインドライバ６０の制御に基づいて、各画素の保持回路１１０に映像信号に基づいたデータが順次書き込まれる。
【００５０】
保持回路書き込みモードにおいて、昇圧回路９２からVVDDが出力されているので、昇圧回路２００の出力する第２の制御信号Ｃ２は、ロウのままである。従って、発振部３００のトランジスタ３０３、３０４、３０５はオフのままである。
【００５１】
（３）メモリ動作モード
そして、メモリ動作モードになると、外付け回路基板９０の駆動信号発生回路９１及び昇圧回路９２は動作を停止する。従って、ゲートドライバ５０の駆動用電圧VVDDがロウとなり、ゲートドライバ５０やドレインドライバ６０も動作を停止する。切換信号はハイのままであるので、回路選択回路４０、４３は保持回路１１０を選択し、表示装置は保持回路１１０に保持された映像データに応じた表示を行う。
【００５２】
本実施形態において、メモリ動作モード時には、外付け回路基板９０に配置される駆動信号発生回路９１及び昇圧回路９２は、完全に動作を停止し、何らの出力も行わない。唯一電池９５から供給される電池電圧VBが直接液晶表示パネル１００に供給されるのみである。保持回路１１０に供給するための参照電圧は、液晶表示パネル１００内部に配置される昇圧回路２００によって電池電圧VBを昇圧して用いる。従って、外付け回路基板９０に対する電圧供給を完全に停止することができ、メモリ動作モードにおける消費電力は、従来に比較して大きく削減される。
【００５３】
また、外付けの昇圧回路９２が停止することによってVVDDがロウになり、昇圧回路２００の第２の選択回路２０３がチャージポンプ２０１の出力を選択して第２の制御信号Ｃ２として出力するように切り替わる。これによって、発振器３０１に電源を供給するトランジスタ３０５がオンし、発振器３０１が動作する。発振器３０１の出力は、分周回路３０２によって分周されて、インバータ３０７〜３１０によって反転され、トランジスタ３０３、３０４を介して出力される。同時に、トランジスタ３０６はオフとなる。トランジスタ３０３の出力を第１の交流信号、トランジスタ３０４の出力を第２の交流信号と呼ぶ。第１、第２の交流信号は、位相が互いに１８０度ずれた波形となる。保持回路１１０は、映像データに応じてトランジスタ１２１、１２２の一方をオン、他方をオフするので、トランジスタ１２１がオンの時第１の交流信号が、トランジスタ１２２がオンの時第２の交流信号がそれぞれ液晶に供給される。第２の交流信号は、図示しない対向電極にも対向電極信号ＶCOMとして供給されている。従って、トランジスタ１２２が選択された画素では、液晶が駆動されず、ノーマリーブラックの場合は「黒」表示となる。
【００５４】
なお、通常動作モード時対向電極に供給される電圧VSCは、メモリ動作モード時にフローティングとなる場合は、トランジスタ３０６は設置しなくてもよい。しかし、VSCは外付け回路基板９０から供給され、外付け回路基板９０と配線で接続されているので、この配線がノイズを拾って動作に支障をきたす恐れもある。従って、トランジスタ３０６は設置する方がより好適である。
【００５５】
本実施形態において、メモリ動作モード時には、外付け回路基板９０に配置される駆動信号発生回路９１及び昇圧回路９２は、完全に動作を停止し、液晶に印加される電圧は、液晶表示パネル１００内部に配置される発振部３００によって電池電圧VBを用いて作成する。従って、外付け回路基板９０に対する電圧供給を完全に停止することができ、メモリ動作モードにおける消費電力は、従来に比較して大きく削減される。
【００５６】
次に、昇圧回路２００の出力電位について説明する。昇圧回路２００の出力は、発振部３００の出力が取りうる最も高い電位よりも高い電位となるように設定する。発振部３００の出力は、データ出力トランジスタ１２１もしくは１２２、回路選択回路４３のトランジスタ４５を順次介して画素電極１７に入力される。この時、回路選択トランジスタ４５、データ出力トランジスタ１２１、１２２のゲート電位がこの発振部３００の電位よりも低い場合、トランジスタ４５、１２１、１２２を確実にオンすることができなくなってしまう。従って、トランジスタ４５、１２１、１２２のゲート電圧は、発振部３００の出力する最大の電圧よりもさらに高くする必要がある。本実施形態の場合、回路選択トランジスタ４５のゲート電圧は昇圧回路２００の出力電圧であり、データ出力トランジスタ１２１、１２２をオンするときのゲート電圧は、保持回路１００の高い参照電圧、即ちこちらも昇圧回路２００の出力電圧である。従って、昇圧回路２００の出力電位を、発振部３００の出力が取りうる最も高い電位よりもトランジスタ４５、１２１、１２２のしきい値だけ高く設定しておけば、トランジスタ４５を確実にオンすることができる。
【００５７】
発振部３００の出力振幅は、電池電圧VBによって左右される。発振部３００の振幅によって、液晶に印加する電圧が決定されるので、もしも電池電圧VBのみで得られる出力振幅で表示を行ってオン、オフのコントラスト比が充分に得られない場合は、発振器３０１とトランジスタ３０５との間に昇圧回路を挿入し、電圧を高める必要がある。本実施形態においては、電池電圧VBを3Vにすることで、充分なコントラスト比を得ることができ、発振器３０１とトランジスタ３０５との間に昇圧回路は挿入する必要がなかった。
【００５８】
ところで、液晶表示パネル１００上の回路素子は、アモルファスシリコンをレーザなどによって結晶化させたポリシリコンを用いて形成される。このポリシリコンは、結晶化レーザの出力ばらつきなどに起因して結晶性がばらつくため、半導体ウエハ上に形成する回路素子に比較して、特性のばらつきが大きい。その為、発振器３０１は、出力信号のデューティ、即ちハイとロウとのバランスが崩れる場合がある。デューティバランスが崩れると、液晶に直流成分の電圧がかかってしまい、液晶の劣化を招く。これに対し、本実施形態によれば、発振器３０１の出力を分周回路３０２によって分周して出力するので、発振器３０１の出力デューティを補正し、デューティのそろった波形の出力を得ることができる。また、第１、第２の交流信号は、３０Ｈｚを例示しているが、液晶の劣化を招かない程度の周期で反転すれば充分であり、ゲートドライバ５０の動作周期などに比較して遅い周期である。このような遅い周期の交流出力を発振器３０１で直接出力するためには、発振器３０１を構成する容量や抵抗を大きくしたり、インバータの段数を多く設定せねばならず、大きな回路面積が必要となるが、本実施形態では、高い周波数の発振器３０１の出力を分周回路３０２で分周するので、発振器３０１を構成する容量や抵抗を小さくし、インバータの段数を少なく設定することができるので、より回論面積を縮小することができる。
【００５９】
次にインバータ３０８、３１０について説明する。分周回路３０２の出力は、それぞれトランジスタ１２１、１２２を介して液晶に印加されるが、分周回路３０２は画素部の周辺に配置され、配線によって各画素に供給される。この配線は、細く長い。また、各画素には液晶容量やラインクロス容量があるので、分周回路の出力先は、大きな負荷であると言える。このように大きな負荷に対してインバータ３０７の出力を供給すると、インバータ３０７の出力波形がなまってしまう。インバータの出力波形がなまると、出力が完全に反転するまでの間に貫通電流が流れてしまい、消費電力が大きくなる。インバータ３０７のサイズを大きくすることで、ある程度出力波形を急峻にすることはできるが、回路面積の増大につながってしまう。そこで、インバータ３０８、３１０を配置することによって電流駆動能力を高め、出力波形を急峻にして、貫通電流を小さくすることができる。このようなインバータは多く配置するほど貫通電流を小さくすることができる。本実施形態においては、さらに、トランジスタ３０３、３０４のオン抵抗をインバータを構成するトランジスタのオン抵抗よりもある程度大きく設定し、貫通電流を少なくしている。本実施形態において、トランジスタ３０３、３０４の長さ／幅の比を１／４０にした場合と、１／２０にした場合とでは、１／２０にした場合の方が貫通電流が小さく、メモリ動作モード時の消費電力を小さくすることができた。このようにトランジスタ３０３、３０４のオン抵抗を意図的に大きく設定することによって、インバータ３０８、３１０の個数を最小限にとどめ、回路面積の増大を極力抑えている。トランジスタ３０３、３０４のオン抵抗を大きくすることによって、貫通電流を充分に小さくすることができ、出力波形を吸収にすることができるのであれば、インバータ３０８、３１０は省略することができる。本実施形態では、図示は省略したが、インバータ３０８、３１０は、それぞれ５乃至１０個ずつ配置した。
【００６０】
次に、接地トランジスタ４０１、４０２について説明する。メモリ動作モード時には、ゲートドライバ５０、ドレインドライバ６０は停止しているため、ゲートラインゲート信号線５１、ドレインラインドレイン信号線６１は、フローティングとなるので、画素内の各回路素子との間で容量結合が生じる。その為、ゲートラインゲート信号線５１、ドレインラインドレイン信号線６１の電位が変動し、本来オフでなければならない画素内のトランジスタ４１、７１、７２がオンしてしまう恐れがある。これに対し、本実施形態においては、接地トランジスタ４０１、４０２のゲートに第２の制御信号Ｃ２が入力されているので、メモリ動作モード時にオンする。これによって、ゲートラインゲート信号線５１、ドレインラインドレイン信号線６１が接地され、電位が変動することに起因する誤動作を防止している。本実施形態では、接地トランジスタ４０１、４０２の先に接地電位であるVSSを入力しているが、この限りではなく、画素内のトランジスタ４１、７１、７２がオンしないよう、しきい値電圧以下の任意の電圧に接続すれば、どのような電位であっても良い。
【００６１】
上記実施形態では、保持回路１１０は１ビットのみを保持するが、もちろん保持回路１１０を多ビット化すれば、メモリ動作モードで階調表示を行うこともできるし、保持回路１１０をアナログ値を記憶するメモリとすれば、メモリ動作モードでのフルカラー表示もできる。
【００６２】
上述したように、本発明の実施形態によれば、１つの液晶表示パネル１００でフルカラーの動画像表示を行う通常動作モード（アナログ表示モード）と、低消費電力でデジタル階調表示を行うメモリ動作モード（デジタル表示モードの場合）という２種類の表示に対応することができる。
【００６３】
上記実施形態では、画素電極を反射電極とした反射型ＬＣＤとすれば、保持回路１１０等を画素電極下に配置でき、好適であるが、もちろん透過型ＬＣＤに適用し、透明な画素電極と保持回路とを重畳して配置することも可能である。しかし透過型ＬＣＤでは、金属配線が配置されているところは遮光されるので、開口率の低下が避けられない。また、透過型ＬＣＤで画素電極の下に保持回路を配置すると、透過する光によって保持回路や選択回路のトランジスタが誤動作する恐れがあるため、全てのトランジスタのゲート上に遮光膜を儲ける必要がある。従って、透過型ＬＣＤでは開口率を高くすることが困難である。これに対し、反射型ＬＣＤは、画素電極下にどのような回路が配置されても開口率に影響を与えることはない。更に、透過型の液晶表示装置のように、観察者側と反対側にいわゆるバックライトを用いる必要が無いため、バックライトを点灯させるための電力を必要としない。保持回路付きＬＣＤのそもそもの目的が消費電力の削減であるから、本発明の表示装置としては、バックライト不要で低消費電力化に適した反射型ＬＣＤであることが好ましい。
【００６４】
また、上記実施形態は、液晶表示装置を用いて説明したが、本発明はこれにとらわれるものではなく、有機ＥＬ表示装置や、ＬＥＤ表示装置など、様々な表示装置に適用することができる。
【００６５】
【発明の効果】
以上に説明したように、本発明のアクティブマトリクス型表示装置は、メモリ動作モード時に所定周期の第１の交流信号と、第１の交流信号を反転した第２の交流信号とを出力する発振部を有し、保持回路の保持するデータに応じて第１もしくは第２の交流信号を選択して画素電極に供給することで、メモリ動作モード時には、外付け回路基板９０に配置される駆動信号発生回路９１及び昇圧回路９２は、完全に動作を停止するので、メモリ動作モード時の消費電力を削減することができる。
【００６６】
さらに、発振部の最終段のインバータを構成する薄膜トランジスタのオン抵抗よりも高く設定されているので、発振部の消費電力を削減することができる。
【００６７】
さらに、発振部は、第１及び第２の交流信号よりも早い周期で出力する発振器と、発振器の出力を分周する分周回路とを有するので、発振器の出力デューティのバランスが崩れていても、第１及び第２の交流信号のデューティバランスを良好に保つことができる。
【００６８】
さらに、発振部は、通常動作モード時に動作を停止するので、通常動作モード時の消費電力を削減することができる。
【００６９】
さらに、出力トランジスタは、通常動作モード時にオフとなるので、通常動作モード時に発振部を構成する回路がノイズを拾うなどしても、その影響が表示に影響を及ぼすことを防止できる。
【００７０】
さらに、発振部を構成する回路の少なくとも一部は、通常動作モード時に所定の電位に固定されるので、発振器を構成する回路素子の一部がフローティングとなり、周囲の回路の動作によってそれら回路の一部の電位が変動して表示に影響を及ぼすことを防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るアクティブマトリクス型表示装置を示す回路図である。
【図２】本発明の昇圧回路を示す回路図である。
【図３】本発明の発振部を示す回路図である。
【図４】本発明の実施形態を示す回路図である。
【図５】従来のアクティブマトリクス型表示装置を示す回路図である。
【符号の説明】
１７画素電極
４０、４３回路選択回路
５１ゲート信号線
６１ドレイン信号線
７０画素選択回路
８５補助容量
１１０保持回路
２００昇圧回路
２０１チャージポンプ
２０２、２０３選択回路
３００発振部
３０１発振器
３０２分周回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix display device, and more particularly to an active matrix display device provided with a plurality of holding circuits corresponding to pixels.
[0002]
[Prior art]
In recent years, portable display devices such as mobile TVs and mobile phones are required as market needs. In response to such demands, research and development has been actively conducted in order to cope with the reduction in size, weight, and power consumption of display devices. Japanese Patent Application Laid-Open No. 2000-282168 discloses a liquid crystal display device that includes a static memory (SRAM) in each display pixel and displays a still image.
[0003]
FIG. 5 shows a circuit configuration diagram of a liquid crystal display (LCD) according to a conventional example. In the liquid crystal display panel 100, a plurality of pixel electrodes 17 are arranged in a matrix on the insulating substrate 10. A plurality of gate signal lines 51 connected to a gate driver 50 for supplying a gate signal are arranged in one direction, and a plurality of drain signal lines 61 are arranged in a direction intersecting with the gate signal lines 51. Yes.
[0004]
Sampling transistors SP1, SP2,..., SPn are turned on to the drain signal line 61 in accordance with the timing of the sampling pulse output from the drain driver 60, and the data signal (analog video signal or digital) of the data signal line 62 Video signal).
[0005]
The gate driver 50 selects a certain gate signal line 51 and supplies a gate signal thereto. A data signal is supplied from the drain signal line 61 to the pixel electrode 17 in the selected row.
[0006]
Hereinafter, a detailed configuration of each pixel will be described. In the vicinity of the intersection of the gate signal line 51 and the drain signal line 61, a circuit selection circuit 40 including a P-channel circuit selection TFT 41 and an N-channel circuit selection TFT 42 is provided. Both drains of the circuit selection TFTs 41 and 42 are connected to the drain signal line 61 and both gates thereof are connected to the circuit selection signal line 88. One of the circuit selection TFTs 41 and 42 is turned on in response to a selection signal from the selection signal line 88. Further, as will be described later, a circuit selection circuit 43 is provided in a pair with the circuit selection circuit 40. In the circuit selection circuits 40 and 43, the respective transistors only need to operate in a complementary manner, and the P channel and the N channel may be reversed.
[0007]
As a result, it is possible to select and switch between an analog video signal display (corresponding to a full-color moving image), which is a normal operation mode, which will be described later, and a digital video display (corresponding to low power consumption, still image), which is a memory operation mode. In addition, a pixel selection circuit 70 including an N-channel pixel selection TFT 71 and an N-channel TFT 72 is disposed adjacent to the circuit selection circuit 40. The pixel selection TFTs 71 and 72 are connected in series with the circuit selection TFTs 41 and 42 of the circuit selection circuit 40, respectively, and a gate signal line 51 is connected to their gates. The pixel selection TFTs 71 and 72 are configured so that both are turned on simultaneously in response to a gate signal from the gate signal line 51.
[0008]
In addition, an auxiliary capacitor 85 for holding an analog video signal is provided. One electrode of the auxiliary capacitor 85 is connected to the source of the pixel selection TFT 71. The other electrode is connected to a common auxiliary capacitance line 87 and supplied with a bias voltage Vsc. The source of the pixel selection TFT 71 is connected to the pixel electrode 17 via the circuit selection TFT 44 and the contact 16. When the gate of the pixel selection TFT 71 is opened by the gate signal, the analog video signal supplied from the drain signal line 61 is input to the pixel electrode 17 through the contact 16 to drive the liquid crystal as the pixel voltage. The pixel voltage must be held for one field period until the pixel selection TFT 71 is deselected and then selected again. However, with only the capacity of the liquid crystal, the pixel voltage gradually decreases with time, and one field is required. Not enough hold for a period. Then, the drop in the pixel voltage appears as display unevenness and a good display cannot be obtained. Therefore, an auxiliary capacitor 85 is provided to hold the pixel voltage for one field period. The auxiliary capacitor 85 is composed of a pair of electrodes facing each other with a predetermined area. One of the electrodes is a semiconductor layer integrated with the pixel selection TFT 71 and the other electrode is an auxiliary capacitor line 87. The auxiliary capacitance line 87 is connected by a plurality of pixels in the row direction, and the voltage V _SC Is applied.
[0009]
A P-channel TFT 44 of the circuit selection circuit 43 is provided between the auxiliary capacitor 85 and the pixel electrode 17 and is configured to be turned on / off simultaneously with the circuit selection TFT 41 of the circuit selection circuit 40. An operation mode in which the circuit selection TFT 41 is turned on and an analog signal is supplied as needed to drive the liquid crystal is called a normal operation mode or an analog operation mode.
[0010]
A holding circuit 110 is provided between the TFT 72 of the pixel selection circuit 70 and the pixel electrode 17. The holding circuit 110 includes two inverter circuits positively fed back and a signal selection circuit 120, and constitutes an SRAM that holds a digital binary value.
[0011]
The signal selection circuit 120 is a circuit that selects a signal in accordance with signals from two inverters, and includes two N-channel TFTs 121 and 122. Since complementary output signals from the two inverters are applied to the gates of the TFTs 121 and 122, the TFTs 121 and 122 are complementarily turned on and off.
[0012]
Here, when the TFT 121 is turned on, a counter electrode signal VCOM (signal A) of a DC voltage is selected, and when the TFT 122 is turned on, an AC voltage centered on the counter electrode signal VCOM and an AC drive signal for driving the liquid crystal ( The signal B) is selected and supplied to the pixel electrode 17 of the liquid crystal via the TFT 45 of the circuit selection circuit 43 and the contact 16. The operation mode in which the circuit selection TFT 42 is turned on and the display is performed based on the data held in the holding circuit 110 is called a memory mode or a digital operation mode.
[0013]
To summarize the above-described configuration, a circuit (analog display circuit) including a pixel selection TFT 71 as a pixel selection element and an auxiliary capacitor 85 for holding an analog video signal, a TFT 72 as a pixel selection element, and a binary digital video signal. A circuit (digital display circuit) including a holding circuit 110 for holding is provided in one display pixel, and circuit selection circuits 40 and 43 for selecting these two circuits are further provided.
[0014]
Next, peripheral circuits of the liquid crystal panel 100 will be described. A drive signal generation circuit 91, a booster circuit 92, and a voltage generation circuit 93 are provided on an external circuit substrate 90, which is a substrate different from the insulating substrate 10 of the liquid crystal panel 100. A battery 95 is connected to the external circuit board 90.
[0015]
The battery 95 outputs the battery voltage VB, the booster circuit 92 boosts it to a higher boosted voltage VVDD, and the voltage generation circuit 93 outputs a predetermined voltage to each wiring connected to each part of the LCD panel 100. The boosted VVDD is used as a positive voltage for driving the gate driver 50, for example. The boosted negative voltage VVEE is used as a negative voltage for driving the gate driver. The reference voltage VSS is usually ground. Signals A and B are voltages that are selected by the data held in the holding circuit 110 and applied to the liquid crystal. PCG and PCD are signals for precharging the drain signal line 61. Further, the vertical start signal STV is input from the drive signal generation circuit 91 to the gate driver 50, and the horizontal start signal STH is input to the drain driver 60. A video signal is input to the data line 62.
[0016]
Next, a method for driving the display device having the above-described configuration will be described.
(1) In normal operation mode (analog operation mode)
When the analog display mode is selected according to the mode signal, the drive signal generation circuit 91 is set to supply an analog signal to the data signal line 62 and the potential of the circuit selection signal line 88 is set to L (low). Thus, the P channel circuit selection TFTs 41 and 44 of the circuit selection circuits 40 and 43 are turned on, and the N channel circuit selection TFTs 42 and 45 are turned off.
[0017]
Further, the sampling transistors SP1, SP2,..., SPn are sequentially turned on according to the sampling signal based on the horizontal start signal STH, and the analog video signal of the data signal line 62 is supplied to the drain signal line 61.
[0018]
A gate signal is supplied to the gate signal line 51 based on the vertical start signal STV. When the pixel selection TFT 71 is turned on according to the gate signal, the analog video signal An. Sig is transmitted to the pixel electrode 17 and held in the auxiliary capacitor 85. A video signal voltage applied to the pixel electrode 17 is applied to the liquid crystal, and the liquid crystal is oriented according to the voltage, whereby a liquid crystal display can be obtained.
[0019]
Since the drain signal line 61 is connected to many transistors, it has a large capacity and it is difficult to instantaneously apply a video signal. Therefore, a precharge signal PCD having a predetermined voltage is supplied to each drain signal line 61 from the precharge transistors PCT1, PCT2,. The precharge transistor is turned on every horizontal blanking period by a precharge signal PCG.
[0020]
In this analog display mode, the liquid crystal is driven at any time according to an analog signal input at any time, which is suitable for displaying a full-color moving image. However, power is constantly consumed by the drive signal generation circuit 91 and the drivers 50 and 60 of the external circuit board 90 in order to drive them.
(2) In memory operation mode (digital display mode)
When the digital display mode is selected according to the mode signal, the drive signal generation circuit 91 is set to a state in which digital data obtained by digitally converting the video signal and extracting the upper one bit is output to the data signal line 62. Then, the potential of the circuit selection signal line 88 becomes high, the circuit selection TFTs 41 and 44 of the circuit selection circuits 40 and 43 are turned off, and the circuit selection TFTs 42 and 45 are turned on to make the holding circuit 110 effective.
[0021]
Further, start signals STV and STH are input from the drive signal generation circuit 91 of the external circuit board 90 to the gate driver 50 and the drain driver 60, respectively. In response to this, sampling signals are sequentially generated, and the sampling transistors SP1, SP2,..., SPn are sequentially turned on in response to the respective sampling signals, and the digital video signal D.D. Sig is sampled and supplied to each drain signal line 61.
[0022]
Next, the holding circuit 110 will be described. First, each pixel selection TFT 72 of each display pixel connected to the gate signal line 51 by the gate signal G1 is turned on for one horizontal scanning period. When attention is paid to the display pixels in the first row and first column, the digital video signal S11 sampled by the sampling signal SP1 is input to the drain signal line 61. When the pixel selection TFT 72 is turned on by the gate signal, the digital signal D.D. Sig is input to the holding circuit 110 and held by two inverters.
[0023]
The signal held by the inverter is input to the signal selection circuit 120, the signal selection circuit 120 selects the signal A or the signal B, the selected signal is applied to the pixel electrode 17, and the voltage is applied to the liquid crystal. To be applied.
[0024]
By scanning from the gate signal line of the first row to the gate signal line of the last row in this way, scanning for one screen (one field period), that is, all dot scanning is completed, and one screen is displayed.
[0025]
Here, when one screen is displayed, the voltage supply to the gate driver 50, the drain driver 60, and the drive signal generation circuit 91 of the external substrate is stopped to stop driving them. The holding circuit 110 is always driven by supplying the boosted voltage VVDD and the reference voltage VSS as reference voltages, the counter electrode voltage is supplied to the counter electrode, and the signals A and B are supplied to the selection circuit 120.
[0026]
That is, VVDD and VSS for driving the holding circuit are supplied to the holding circuit 110, the counter electrode voltage VCOM is applied to the counter electrode, and the signal is displayed when the liquid crystal display panel 100 is normally white (NW). An AC driving voltage having the same potential as the counter electrode voltage is applied to A, and an AC voltage (for example, 60 Hz and 30 Hz) for driving the liquid crystal is only applied to the signal B. By doing so, one screen can be held and displayed as a still image. In addition, no voltage is applied to the other gate driver 50, drain driver 60, and drive signal generation circuit 91.
[0027]
At this time, when “H (high)” is input to the drain signal line 61 as a digital video signal to the holding circuit 110, low is input to the first TFT 121 in the signal selection circuit 120. Since the first TFT 121 is turned off and high is input to the other second TFT 122, the second TFT 122 is turned on. Then, the signal B is selected and the voltage of the signal B is applied to the liquid crystal. That is, since the alternating voltage of signal B is applied and the liquid crystal rises by an electric field, the display can be observed as a black display on the NW display panel.
[0028]
When low is input to the drain signal line 61 as a digital video signal to the holding circuit 110, high is input to the first TFT 121 in the signal selection circuit 120, so the first TFT 121 is turned on, Since the other second TFT 122 is supplied with a low level, the second TFT 122 is turned off. Then, the signal A is selected and the voltage of the signal A is applied to the liquid crystal. That is, since the same voltage as that applied to the counter electrode is applied, no electric field is generated and the liquid crystal does not stand up. Therefore, the display can be observed as white display on the NW display panel.
[0029]
Thus, it is possible to display a still image by writing one screen and holding it, but in this case, the driving of each of the drivers 50 and 60 and the drive signal generation circuit 91 is stopped. Can be
[0030]
[Problems to be solved by the invention]
However, in the conventional active matrix display device with a holding circuit, the voltage supplied to the pixel electrode in the memory operation mode is supplied from the external circuit board 90 and is arranged on the external circuit board 90. In addition, the operation of the booster circuit 92 cannot be completely stopped, and there is a problem that the power consumption in the memory operation mode is large.
[0031]
Accordingly, an object of the present invention is to reduce the number of power sources and the number of control signals used in the memory operation mode in an active matrix display device having a holding circuit, thereby achieving further reduction in power consumption.
[0032]
[Means for Solving the Problems]
The present invention has been made to solve the above-described problems, and a plurality of gate signal lines arranged in one direction on a substrate, a plurality of drain signal lines arranged in a direction intersecting with the gate signal lines, and a gate signal line A plurality of pixel electrodes that are selected by a scanning signal from and supplied with a video signal from a drain signal line, a counter electrode that faces the plurality of pixel electrodes, and a pixel electrode that is arranged in accordance with the video signal. A holding circuit for storing data, and a normal operation mode in which a pixel voltage corresponding to an input video signal is applied as needed for display, and a memory operation mode in which display is performed according to the data stored in the holding circuit. In the active matrix display device, the first alternating current signal and the first alternating current signal having a predetermined period are inverted around the pixel portion where the plurality of pixel electrodes are arranged in the memory operation mode. An oscillating unit that outputs a second AC signal to the pixel unit is disposed. The oscillating unit includes a plurality of inverters including a plurality of thin film transistors and an output transistor that is turned on in the memory operation mode. The resistance is set higher than the on-resistance of a plurality of thin film transistors constituting the inverter closest to the pixel portion among the plurality of inverters, and the first or second AC signal is selected according to the data held by the holding circuit This is an active matrix display device supplied to a pixel electrode.
[0033]
Furthermore, the oscillating unit includes an oscillator that outputs at an earlier cycle than the first and second AC signals, and a frequency dividing circuit that divides the output of the oscillator.
[0034]
Further, one of the first and second AC signals is supplied to the counter electrode.
[0035]
Further, the oscillation unit stops operating in the normal operation mode.
[0036]
Further, the output transistor is turned off during the normal operation mode.
[0037]
Further, at least a part of the circuit constituting the oscillation unit is fixed to a predetermined potential in the normal operation mode.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
A display device according to an embodiment of the present invention will be described. FIG. 1 shows a circuit configuration diagram when the display device of the present invention is applied to a liquid crystal display device. The pixel portion of the display device of this embodiment is almost the same as the conventional one. That is, in the present embodiment, the normal operation mode and the memory operation mode are switched by switching between the analog operation circuit having the selection TFT 71 and the auxiliary capacitor 85 and the memory operation circuit having the holding circuit 110 by the circuit selection circuits 40 and 43. Switch to display. Constituent elements similar to those of the prior art are denoted by the same reference numerals, and detailed description thereof is omitted.
[0039]
The display device of the present embodiment is greatly different from the conventional display device in that the booster circuit 200, the oscillation unit 300, the ground switch 401, and the ground switch 402 are provided inside the LCD panel 100. The holding circuit is the same as the conventional display device in that two types of reference voltages, high and low, are input. However, in the present application, the output C1 of the booster circuit 200 is supplied as the higher reference voltage. Is different from the conventional one. The lower reference voltage is the reference potential VSS, which is the ground potential, as in the conventional case.
[0040]
First, the booster circuit 200 will be described. FIG. 2 shows the booster circuit 200 in more detail. The booster circuit 200 includes a charge pump 201 supplied with a battery voltage VB and a reference voltage VSS, a first switch circuit 202 supplied with a switch signal, a second switch circuit 203 supplied with a boost voltage VVDD, and a transistor 204. Have.
[0041]
The charge pump 201 is supplied with the power supply voltage VB, boosts it, and outputs a predetermined voltage LVDD. In the first switching circuit 202, a switching signal is input to the gate electrodes of the P-channel transistor and the N-channel transistor, and the first control signal C1 is selected by selecting the output LVDD and the negative voltage VVEE of the charge pump according to the switching signal. Is output. In the second switching circuit 203, VVDD is input to the gate electrodes of the P-channel transistor and the N-channel transistor, the output LVDD of the charge pump and the negative voltage VVEE are selected according to VVDD, and the second control signal C2 is output. To do.
[0042]
The first control signal C1 of the booster circuit 200 is supplied as the gate voltage of the circuit selection circuits 40 and 43 and as the high voltage side reference voltage of the holding circuit 110. The second control signal C2 is supplied as the gate voltage of each transistor of the oscillation unit 300, the ground switch 401, and the ground switch 402.
[0043]
Next, the oscillation unit 300 will be described. FIG. 3 is a diagram showing the oscillation unit 300 in more detail. The oscillation unit 300 includes a transmission circuit 301, a frequency dividing circuit 302, and a plurality of inverters. The transmission circuit 301 outputs a rectangular wave having a period of 120 Hz, for example. The frequency dividing circuit 302 divides the output of the transmission circuit 301 by 4 and outputs a rectangular wave with a period of 30 Hz. The output of the frequency dividing circuit 302 is inverted twice by the inverters 307 and 308 and then output as a first AC signal via the first output transistor 303. The output of the frequency dividing circuit 302 is inverted three times by the inverters 307, 309, and 310 and then output as a second AC signal via the second output transistor 304. The first and second AC signals are rectangular waves that are inverted from each other.
[0044]
Next, the operation of this embodiment will be described sequentially in three cases using FIG. FIG. 4 shows the booster circuit 200 and the oscillation unit 300 in detail, and in order to simplify the drawing, only one pixel is drawn and the other pixels are omitted, and an embodiment similar to FIG. 1 is shown. ing.
[0045]
(1) Normal operation mode
First, in the normal operation mode, the booster circuit 92 of the external circuit board 90 is operating, and a predetermined voltage VVDD is output as a positive voltage for driving the gate driver 50. In the normal operation mode, the gate driver 50 and the drain driver 60 operate based on various timing signals output from the drive signal generation circuit 91. The switching signal is high, the first switching circuit 202 of the booster circuit 200 selects the low voltage VVEE and outputs it as the first control signal C1, the P channel circuit selection TFTs 41 and 44 are turned on, and N The channel circuit selection TFTs 42 and 45 are turned off. Thus, when the pixel selection TFT 71 is turned on according to the gate signal, the analog video signal An. Sig is transmitted to the pixel electrode 17 and the auxiliary capacitor 85 to perform display.
[0046]
At this time, since the first control signal C1 is supplied as the high voltage reference voltage of the holding circuit 110, the holding circuit 110 is erased and the operation is stopped. Since the holding circuit 110 is not necessary in the normal operation mode, signals are shared with the gate electrodes of the circuit selection circuits 40 and 43, thereby realizing space saving in the pixel. Further, since the transistor 204 that supplies the battery voltage VB, which is a power source to the charge pump 201, is turned off in response to the switching signal, the charge pump 201 also stops operating, and the operating current of the charge pump 201 is reduced by the leakage current of the circuit. Can be reduced.
[0047]
Further, since VVDD is high, the second switching circuit 203 also selects the low voltage VVEE and outputs it as the second control signal C2, and the first output transistor 303, the second output transistor 304 of the oscillation unit 300, the ground Each transistor of the switch 401 and the ground switch 402 is turned off. Then, since the transistor 305 that supplies power to the oscillator 301 is turned off, the oscillator 301 can stop operating, and the operating current of the oscillator 301 can be reduced. On the other hand, since the third output transistor 306 is turned on, a predetermined voltage VSC is applied to the electrode of the auxiliary capacitor SC85.
[0048]
The oscillation unit 300 is used in a memory operation mode to be described later, and is not used in a normal operation mode. However, if only the transistors 303 and 304 are turned off, some of the circuit elements constituting the oscillator 300 are floated, and the potential of some of the circuits fluctuates due to the operation of the surrounding circuits, causing unexpected noise in the display. There is a risk of getting on board. Therefore, in the present embodiment, a pair of P-channel transistors 311 and 312 are provided in which the second control signal C2 is input to the gate. The transistors 311 and 312 are turned on in the normal operation mode, and the circuit element of the oscillating unit 300 is grounded to prevent the influence of unexpected noise. The transistors 311 and 312 are connected to the circuit constituting the oscillating unit 300. If the circuit is in a floating state in the normal operation mode, the effect is obtained regardless of where it is grounded. By connecting between 308 and 310 and the output transistors 303 and 304 of the oscillating unit 300, the influence of noise can be most reliably prevented.
[0049]
(2) Holding circuit write mode
Next, in the holding circuit write mode, the booster circuit 92 of the external circuit board 90 is operating, and a predetermined voltage VVDD is output as the driving positive voltage of the gate driver 50. The gate driver 50 and the drain driver 60 operate based on various timing signals. The switching signal switches to low. As a result, the transistor 204 of the booster circuit 200 is turned on, and the charge pump 201 operates. Then, the first switching circuit 202 outputs the output of the charge pump 201 as the first control signal, the P channel circuit selection TFTs 41 and 44 are turned off, and the N channel circuit selection TFTs 42 and 45 are turned on. Since the reference voltage of the holding circuit 110 is also turned on, the holding circuit 110 operates, and data based on the video signal is sequentially written into the holding circuit 110 of each pixel based on the control of the gate driver 50 and the drain driver 60.
[0050]
Since VVDD is output from the booster circuit 92 in the holding circuit write mode, the second control signal C2 output from the booster circuit 200 remains low. Therefore, the transistors 303, 304, and 305 of the oscillation unit 300 remain off.
[0051]
(3) Memory operation mode
In the memory operation mode, the drive signal generation circuit 91 and the booster circuit 92 of the external circuit board 90 stop operating. Accordingly, the driving voltage VVDD of the gate driver 50 becomes low, and the gate driver 50 and the drain driver 60 also stop operating. Since the switching signal remains high, the circuit selection circuits 40 and 43 select the holding circuit 110, and the display device performs display according to the video data held in the holding circuit 110.
[0052]
In the present embodiment, in the memory operation mode, the drive signal generation circuit 91 and the booster circuit 92 disposed on the external circuit board 90 completely stop operating and do not perform any output. Only the battery voltage VB supplied from the battery 95 is directly supplied to the liquid crystal display panel 100. The reference voltage to be supplied to the holding circuit 110 is used by boosting the battery voltage VB by the booster circuit 200 disposed inside the liquid crystal display panel 100. Therefore, the voltage supply to the external circuit board 90 can be completely stopped, and the power consumption in the memory operation mode is greatly reduced as compared with the prior art.
[0053]
Further, when the external booster circuit 92 is stopped, VVDD becomes low, and the second selection circuit 203 of the booster circuit 200 selects the output of the charge pump 201 and outputs it as the second control signal C2. Switch. As a result, the transistor 305 that supplies power to the oscillator 301 is turned on, and the oscillator 301 operates. The output of the oscillator 301 is divided by the frequency dividing circuit 302, inverted by the inverters 307 to 310, and output through the transistors 303 and 304. At the same time, the transistor 306 is turned off. The output of the transistor 303 is called a first AC signal, and the output of the transistor 304 is called a second AC signal. The first and second AC signals have waveforms that are 180 degrees out of phase with each other. Since the holding circuit 110 turns on one of the transistors 121 and 122 and turns off the other in accordance with the video data, the first AC signal is output when the transistor 121 is ON, and the second AC signal is output when the transistor 122 is ON. Each is supplied to the liquid crystal. The second AC signal is also supplied to the counter electrode (not shown) as the counter electrode signal VCOM. Therefore, in the pixel for which the transistor 122 is selected, the liquid crystal is not driven, and “normally black” is displayed in the case of normally black.
[0054]
Note that when the voltage VSC supplied to the counter electrode in the normal operation mode is floating in the memory operation mode, the transistor 306 is not necessarily provided. However, since the VSC is supplied from the external circuit board 90 and connected to the external circuit board 90 by wiring, this wiring may pick up noise and hinder the operation. Therefore, it is more preferable to install the transistor 306.
[0055]
In the present embodiment, in the memory operation mode, the drive signal generation circuit 91 and the booster circuit 92 disposed on the external circuit board 90 completely stop operating, and the voltage applied to the liquid crystal It is created using the battery voltage VB by the oscillating unit 300 arranged in FIG. Therefore, the voltage supply to the external circuit board 90 can be completely stopped, and the power consumption in the memory operation mode is greatly reduced as compared with the prior art.
[0056]
Next, the output potential of the booster circuit 200 will be described. The output of the booster circuit 200 is set to be higher than the highest potential that the output of the oscillation unit 300 can take. The output of the oscillation unit 300 is input to the pixel electrode 17 via the data output transistor 121 or 122 and the transistor 45 of the circuit selection circuit 43 in order. At this time, when the gate potentials of the circuit selection transistor 45 and the data output transistors 121 and 122 are lower than the potential of the oscillation unit 300, the transistors 45, 121, and 122 cannot be reliably turned on. Therefore, the gate voltages of the transistors 45, 121, and 122 need to be higher than the maximum voltage output from the oscillation unit 300. In the present embodiment, the gate voltage of the circuit selection transistor 45 is the output voltage of the booster circuit 200, and the gate voltage when the data output transistors 121 and 122 are turned on is the high reference voltage of the holding circuit 100, that is, the booster also. This is the output voltage of the circuit 200. Accordingly, if the output potential of the booster circuit 200 is set higher than the highest potential that can be taken by the output of the oscillation unit 300 by the threshold value of the transistors 45, 121, and 122, the transistor 45 can be reliably turned on. it can.
[0057]
The output amplitude of the oscillating unit 300 depends on the battery voltage VB. Since the voltage to be applied to the liquid crystal is determined by the amplitude of the oscillating unit 300, if the display is performed with the output amplitude obtained only by the battery voltage VB and the on / off contrast ratio cannot be sufficiently obtained, the oscillator 301 Between the transistor 305 and the transistor 305 to increase the voltage. In this embodiment, by setting the battery voltage VB to 3 V, a sufficient contrast ratio can be obtained, and there is no need to insert a booster circuit between the oscillator 301 and the transistor 305.
[0058]
Incidentally, the circuit elements on the liquid crystal display panel 100 are formed using polysilicon obtained by crystallizing amorphous silicon with a laser or the like. Since the crystallinity of this polysilicon varies due to variations in the output of the crystallization laser, the characteristics of the polysilicon are large compared to circuit elements formed on a semiconductor wafer. Therefore, the oscillator 301 may lose the output signal duty, that is, the balance between high and low. When the duty balance is lost, a voltage of a direct current component is applied to the liquid crystal, leading to deterioration of the liquid crystal. On the other hand, according to the present embodiment, the output of the oscillator 301 is divided and output by the frequency dividing circuit 302, so that the output duty of the oscillator 301 can be corrected and an output of a waveform with uniform duty can be obtained. . Further, the first and second AC signals exemplify 30 Hz, but it is sufficient to invert at a period that does not cause deterioration of the liquid crystal, and a period slower than the operation period of the gate driver 50 or the like. It is. In order to directly output such a slow cycle AC output from the oscillator 301, it is necessary to increase the capacity and resistance of the oscillator 301 or to set a large number of inverter stages, and a large circuit area is required. However, in this embodiment, since the output of the high-frequency oscillator 301 is divided by the frequency divider circuit 302, the capacity and resistance of the oscillator 301 can be reduced, and the number of inverter stages can be set smaller. The recitation area can be reduced.
[0059]
Next, the inverters 308 and 310 will be described. The output of the frequency dividing circuit 302 is applied to the liquid crystal via the transistors 121 and 122, respectively. The frequency dividing circuit 302 is arranged around the pixel portion and is supplied to each pixel by wiring. This wiring is thin and long. Further, since each pixel has a liquid crystal capacitance and a line cross capacitance, it can be said that the output destination of the frequency divider circuit is a heavy load. When the output of the inverter 307 is supplied to such a large load, the output waveform of the inverter 307 is lost. When the output waveform of the inverter is rounded, a through current flows until the output is completely inverted, resulting in an increase in power consumption. Increasing the size of the inverter 307 can make the output waveform steep to some extent, but leads to an increase in circuit area. Therefore, by arranging the inverters 308 and 310, the current driving capability can be increased, the output waveform can be steep, and the through current can be reduced. As the number of such inverters is increased, the through current can be reduced. In the present embodiment, the on-resistances of the transistors 303 and 304 are further set to be somewhat higher than the on-resistances of the transistors constituting the inverter, thereby reducing the through current. In this embodiment, when the length / width ratio of the transistors 303 and 304 is 1/40 and 1/20, the through current is smaller when the ratio is 1/20, and the memory operation is reduced. The power consumption during the mode could be reduced. Thus, by intentionally setting the on-resistances of the transistors 303 and 304 to be large, the number of inverters 308 and 310 is minimized, and an increase in circuit area is minimized. If the on-resistance of the transistors 303 and 304 is increased, the through current can be sufficiently reduced and the output waveform can be absorbed. The inverters 308 and 310 can be omitted. Although not shown in the present embodiment, 5 to 10 inverters 308 and 310 are arranged.
[0060]
Next, the ground transistors 401 and 402 will be described. In the memory operation mode, since the gate driver 50 and the drain driver 60 are stopped, the gate line gate signal line 51 and the drain line drain signal line 61 are in a floating state, so that capacitance is generated between each circuit element in the pixel. Bonding occurs. Therefore, the potentials of the gate line gate signal line 51 and the drain line / drain signal line 61 fluctuate, and there is a possibility that the transistors 41, 71, and 72 in the pixel that should be turned off are turned on. On the other hand, in the present embodiment, since the second control signal C2 is input to the gates of the ground transistors 401 and 402, it is turned on in the memory operation mode. As a result, the gate line gate signal line 51 and the drain line / drain signal line 61 are grounded to prevent malfunction due to potential fluctuation. In the present embodiment, VSS, which is the ground potential, is input before the ground transistors 401 and 402. However, the present invention is not limited to this, and the threshold voltage or less is set so that the transistors 41, 71, and 72 in the pixel are not turned on. Any potential can be used as long as it is connected to an arbitrary voltage.
[0061]
In the above embodiment, the holding circuit 110 holds only 1 bit, but of course, if the holding circuit 110 is multi-bit, gradation display can be performed in the memory operation mode, and the holding circuit 110 stores an analog value. If this memory is used, full-color display can be performed in the memory operation mode.
[0062]
As described above, according to the embodiment of the present invention, the normal operation mode (analog display mode) for displaying a full-color moving image on one liquid crystal display panel 100 and the memory operation for performing digital gradation display with low power consumption. Two types of display modes (in the case of the digital display mode) can be handled.
[0063]
In the above embodiment, if the reflection type LCD having the pixel electrode as the reflection electrode is used, the holding circuit 110 and the like can be disposed below the pixel electrode. It is also possible to superimpose the circuit. However, in the transmissive LCD, the area where the metal wiring is disposed is shielded from light, so that the aperture ratio is inevitably lowered. In addition, when a holding circuit is disposed under a pixel electrode in a transmissive LCD, the transistors in the holding circuit and the selection circuit may malfunction due to transmitted light. Therefore, it is necessary to provide a light-shielding film on the gates of all transistors. . Therefore, it is difficult to increase the aperture ratio in a transmissive LCD. On the other hand, the reflective LCD does not affect the aperture ratio no matter what circuit is arranged under the pixel electrode. Further, unlike the transmissive liquid crystal display device, it is not necessary to use a so-called backlight on the side opposite to the viewer side, so that no power is required to turn on the backlight. Since the original purpose of the LCD with a holding circuit is to reduce power consumption, the display device of the present invention is preferably a reflective LCD that does not require a backlight and is suitable for low power consumption.
[0064]
Moreover, although the said embodiment demonstrated using the liquid crystal display device, this invention is not restricted to this and can be applied to various display apparatuses, such as an organic EL display apparatus and an LED display apparatus.
[0065]
【The invention's effect】
As described above, the active matrix display device of the present invention is an oscillation unit that outputs a first AC signal having a predetermined period and a second AC signal obtained by inverting the first AC signal in the memory operation mode. Generating a drive signal arranged on the external circuit board 90 in the memory operation mode by selecting the first or second AC signal according to the data held by the holding circuit and supplying it to the pixel electrode. Since the circuit 91 and the booster circuit 92 completely stop operating, power consumption in the memory operation mode can be reduced.
[0066]
Furthermore, since it is set higher than the on-resistance of the thin film transistor constituting the final stage inverter of the oscillating unit, the power consumption of the oscillating unit can be reduced.
[0067]
Furthermore, since the oscillating unit includes an oscillator that outputs at a faster cycle than the first and second AC signals and a frequency dividing circuit that divides the output of the oscillator, the output duty of the oscillator is not balanced. The duty balance of the first and second AC signals can be kept good.
[0068]
Furthermore, since the oscillation unit stops operating in the normal operation mode, power consumption in the normal operation mode can be reduced.
[0069]
Further, since the output transistor is turned off in the normal operation mode, even if the circuit constituting the oscillation unit picks up noise in the normal operation mode, the influence can be prevented from affecting the display.
[0070]
Further, since at least a part of the circuits constituting the oscillating unit is fixed at a predetermined potential in the normal operation mode, some of the circuit elements constituting the oscillator are in a floating state, and one of these circuits is caused by the operation of the surrounding circuits. It is possible to prevent the potential of the portion from fluctuating and affecting the display.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an active matrix display device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a booster circuit of the present invention.
FIG. 3 is a circuit diagram showing an oscillation unit of the present invention.
FIG. 4 is a circuit diagram showing an embodiment of the present invention.
FIG. 5 is a circuit diagram showing a conventional active matrix display device.
[Explanation of symbols]
17 Pixel electrode
40, 43 Circuit selection circuit
51 Gate signal line
61 Drain signal line
70 pixel selection circuit
85 Auxiliary capacity
110 Holding circuit
200 Booster circuit
201 Charge pump
202, 203 selection circuit
300 Oscillator
301 Oscillator
302 frequency divider

Claims

A plurality of gate signal lines arranged in one direction on the substrate;
A plurality of drain signal lines arranged in a direction intersecting the gate signal lines;
A plurality of pixel electrodes selected by a scanning signal from the gate signal line and supplied with a video signal from the drain signal line;
A counter electrode facing the plurality of pixel electrodes;
A holding circuit that is arranged corresponding to the pixel electrode and stores data corresponding to the video signal;
A normal operation mode in which a pixel voltage corresponding to a video signal inputted at any time is applied and displayed at any time;
In an active matrix display device having a memory operation mode for displaying according to data stored in the holding circuit,
A first AC signal having a predetermined period and a second AC signal obtained by inverting the first AC signal are output to the pixel unit around the pixel unit in which the plurality of pixel electrodes are arranged in the memory operation mode. The oscillator is located,
The oscillation unit includes a plurality of inverters composed of a plurality of thin film transistors, and an output transistor that is turned on in a memory operation mode.
The on-resistance of the output transistor is set higher than the on-resistance of a plurality of thin film transistors constituting an inverter closest to the pixel portion among the plurality of inverters,
An active matrix display device, wherein the first or second AC signal is selected and supplied to the pixel electrode in accordance with data held by the holding circuit.

The oscillator unit outputs an oscillator with a cycle faster than the first and second AC signals;
The active matrix display device according to claim 1, further comprising a frequency divider circuit that divides the output of the oscillator.

2. The active matrix display device according to claim 1, wherein one of the first and second AC signals is supplied to the counter electrode.

The active matrix display device according to claim 1, wherein the oscillation unit stops operating in a normal operation mode.

2. The active matrix display device according to claim 1, wherein the output transistor is turned off in a normal operation mode.

2. The active matrix display device according to claim 1, wherein at least a part of a circuit constituting the oscillation unit is fixed to a predetermined potential in a normal operation mode.