JP4115047B2 - イメージセンサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は画像を読み取るイメージセンサに関するものである。
【０００２】
【従来の技術】
原稿画像を読み取るイメージセンサは複数のフォトダイオード（光電変換素子）を一列に有する半導体チップを複数個配置している。
【０００３】
【発明が解決しようとする課題】
しかしながら、フォトダイオードは半導体チップごとに製造バラツキをもっているので、出力される光電変換信号には各チップ間のバラツキによる誤差が生じる。
【０００４】
本発明はこのような問題を克服するようにしたイメージセンサを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため本発明では、画像読み取り用の複数の光電変換素子を一列に有する半導体チップを複数個ライン状に配置するとともに、前記各半導体チップの出力信号を順番に取り出すようにしたイメージセンサにおいて、各半導体チップは、画像読み取り用の複数のフォトダイオードと、ダミーフォトダイオードと、所定の周期で前記ダミーフォトダイオードに繰り返しバイアスを与える第１のバイアス手段と、前記複数のフォトダイオードに所定のサイクルで順番にバイアスを与える第２のバイアス手段と、差動増幅器と、外部から基準電圧の供給を受ける端子と、前記基準電圧を基準とした前記複数のフォトダイオードの出力信号を順番に前記差動増幅器の第１入力端子に導く手段と、前記ダミーフォトダイオードの出力信号を前記差動増幅器の第２入力端子に導く手段と、前記差動増幅器の出力信号を直流カットする手段と、前記直流カットされた出力信号に前記端子から供給された新たな直流電圧を与える手段と、前記新たな直流電圧を与えられた出力信号を当該半導体チップ出力端子へ出力する出力スイッチと、を有しており、前記半導体チップのそれぞれの前記端子に同一の基準電圧が供給される。
【０００６】
この場合、増幅等で生じるオフセットの影響を回避できる。
【０００７】
また、前記出力スイッチを全てのフォトダイオードの出力信号が通過するまで導通させる出力制御手段と、各フォトダイオードの出力信号を前記差動増幅器へ導くために用いるパルスをクロックに基づいて作成する手段とを備え、前記出力制御手段はその通過制御信号を前記クロックから形成するとともに前記通過制御信号を引き延ばす遅延手段を設けると、信号経路における遅延による不具合（最後のフォトダイオードの光電変換信号が出力される前にスイッチが閉じられるという不具合）を避けることができる。
【０００８】
なお、上記の構成をワンチップに搭載して、画像読み取り用の複数の光電変換素子を一列に有する半導体チップを複数個ライン状に配置したイメージセンサを形成できる。この場合、各半導体チップにダミーの光電変換素子が設けられ、各半導体チップごとに前記ダミーの光電変換素子の出力と画像読み取り用の各光電変換素子の出力の差をとった光電変換信号が出力される。
【０００９】
【発明の実施の形態】
イメージセンサは図１に示すように、１９個のＩＣチップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９を印刷配線ボード（図示せず）上に一列に配置実装して成る。これらの各チップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９の出力は順番に出力され、Ａ／Ｄ変換器１でデジタル信号に変換されて出力端子２へ導出される。チップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９はいずれも同一の構成であるが、そのうちチップＫ１を図２に示し、説明する。
【００１０】
図２において、Ｄ０は他のフォトダイオードと同じ形状で動作するタイミングのみ異なるダミーのフォトダイオードであり、Ｄ１〜Ｄｎは画像読み取り用のフォトダイオードである。これらのフォトダイオードのアノードはグランドに接続され、カソードは対応する増幅用のＰチャンネル型ＭＯＳトランジスタＡ０、Ａ１、Ａ２、・・・、Ａｎのゲートにそれぞれ接続されている。増幅トランジスタＡ０〜Ａｎのソースは対応する定電流源Ｉ０〜Ｉｎにそれぞれ接続されている。
【００１１】
Ｂ０〜Ｂｎは対応するトランジスタＡ０〜Ａｎのゲートとバイアス電圧供給回路３との間に接続されたスイッチ用のＰチャンネル型ＭＯＳトランジスタであって、そのトランジスタＢ０のゲートはロジック回路４に接続され、トランジスタＢ１、Ｂ２、・・・、Ｂｎのゲートはシフトレジスタ５の出力端子Ｍ１、Ｍ２、・・・、Ｍｎにそれぞれ接続されている。これらのトランジスタＢ１、Ｂ２、・・・、Ｂｎは順番にＯＮされる。
【００１２】
Ｃ１、Ｃ２、・・・、ＣｎはフォトダイオードＤ１、Ｄ２、・・・、Ｄｎで得られた光電変換信号を増幅トランジスタＡ１、Ａ２、・・・、Ａｎでそれぞれ増幅した後で取り出すスイッチ用のＰチャンネル型ＭＯＳトランジスタであり、そのソースは対応する増幅トランジスタＡ１、Ａ２、・・・、Ａｎのソースに接続され、ドレインはＮチャンネル型ＭＯＳトランジスタより成る第１ソースフォロアトランジスタＴ１のゲートに共通に接続されている。
【００１３】
また、これらのスイッチ用トランジスタＣ１、Ｃ２、・・・、Ｃｎのゲートはシフトレジスタ５の出力端子０１、Ｏ２、・・・、Ｏｎに接続されていて、順番にＯＮされる。ダミーのフォトダイオードＤ０に関する増幅トランジスタＡ０のソースはスイッチ用トランジスタを介することなく、ＮチャンネルＭＯＳトランジスタより成る第２ソースフォロアトランジスタＴ２のゲートに直接接続されている。
【００１４】
６、７はソースフォロアトランジスタＴ１、Ｔ２のソースに接続された定電流源であり、他端はグランドに接続されている。８、９はソースフォロアトランジスタＴ１、Ｔ２の出力を増幅するバッファアンプであり、それらの出力は抵抗Ｒ１、Ｒ２を通して差動増幅器１０の非反転入力端子（＋）、反転入力端子（−）へそれぞれ供給される。尚、差動増幅器１０の出力端子は帰還抵抗Ｒ３を介して反転入力端子（−）に接続されている。非反転入力端子（＋）にはチップＫ１の端子ＶREF1から抵抗Ｒ４を通して外部からの基準電圧が印加されるようになっている。
【００１５】
差動増幅器１０の出力は直流カット用コンデンサ１１を介して次段のバッファアンプ１２の非反転入力端子（＋）へ与えられる。尚、このバッファアンプ１２の出力端子と反転入力端子（−）は短絡されている。また、バッファアンプ１２の非反転入力端子（＋）にはスイッチ用のアナログスイッチＴ３を介して端子ＶREF1から基準電圧が入力されるようになっている。
【００１６】
アナログスイッチＴ３はロジック回路４に接続されていて、チップＫ１の全フォトダイオードの信号を読み出し終了するまでロジック回路４からのスイッチング電圧によってＯＮされるようになっている。バッファアンプ１２の出力はアナログスイッチ（出力スイッチ）１３を介してチップＫ１の出力端子ＶO1へ導出される。アナログスイッチ１３はトランスミッションゲート型のスイッチとなっており、その一方のゲートに他方のゲートとは極性の異なるスイッチング電圧を与えるためのインバータ１４が接続されている。端子ＳＩ1にはスタートトリガが外部より入力され、端子ＣＬＫ1には外部からのクロックが入力される。これらのスタートトリガとクロックはいずれもロジック回路４へ導かれる。
【００１７】
チップＫ２、・・・、Ｋ１９のクロック端子ＣＬＫ2、・・・、ＣＬＫ19にも外部からクロックが与えられるが、これらのチップＫ２、・・・、Ｋ１９のスタートトリガ端子ＳＩ2、・・・、ＳＩ19には１つ前のチップのシフトレジスタから出力されるパルスがトリガとして与えられる。例えば、第２チップＫ２のスタートトリガ端子ＳＩ2には、第１チップＫ１の端子ＳＯ1からシフトレジスタ５で発生したパルスが与えられる。このパルスはシフトレジスタ５の出力端子Ｏ１、Ｏ２、・・・、Ｏｎのうち出力端子Ｏｎにパルスが発生した後に発生する。つまり、第１チップＫ１の全画素の出力の取り出しが終了した後に第２チップＫ２のためのスタートトリガが発生する。
【００１８】
図３において、（イ）は端子ＣＬＫ1から入力されるクロックを示している。このクロックはロジック回路４で反転されて図３（ロ）に示すスイッチングパルスとなってトランジスタＢ０のゲートに印加される。トランジスタＢ０はスイッチングパルス（ロ）の各ローレベル期間ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、・・・でＯＮする。このＯＮにより、ダミーフォトダイオードＤ０はバイアス回路３に結合され、バイアスが与えられることになる。このバイアスは正の電圧である。
【００１９】
前記クロックは、また、ロジック回路４を通してシフトレジスタ５に入力され、図３（ハ）（ホ）に一部波形を示すように１／２分周された形のパルスとなってシフトレジスタ５の端子Ｏ１、Ｏ２、・・・、Ｏｎから、それぞれ対応するトランジスタＣ１、Ｃ２、・・・、Ｃｎのゲートに与えられる。より具体的にいえば、シフトレジスタ５はｔ１〜ｔ３の期間に負パルスを端子Ｏ１から出力し、ｔ３〜ｔ５の期間に負パルスを端子Ｏ２から出力する如く、クロックの１周期分の幅に相当する負パルスをシーケンシャルに端子Ｏ１、Ｏ２、・・・、Ｏｎから出力する。
【００２０】
シフトレジスタ５は、また、クロックパルスの入力によって図３（ニ）（ヘ）に一部波形を示すパルスを端子Ｍ１、Ｍ２、・・・、Ｍｎに出力する。より具体的にいえば、ｔ２〜ｔ４の期間に負パルスを端子Ｍ１から出力し、ｔ４〜ｔ６の期間の負パルスを端子Ｍ２から出力する如く、クロックの１周期分の幅に相当する負パルスをシーケンシャルに端子Ｍ１、Ｍ２、・・・、Ｍｎから出力する。図２において、１５は電流源ＩO、Ｉ1、Ｉ2、・・・、Ｉｎ及び６、７を駆動する回路である。
【００２１】
次に、図２の回路の動作を説明する。図３（ハ）において、ｔ１〜ｔ３の期間はトランジスタＣ１がＯＮしてフォトダイオードＤ１に蓄積された信号の読み出しが行なわれるが、ｔ２〜ｔ４の期間にトランジスタＢ１がＯＮしてフォトダイオードＤ１からの信号はバイアス電圧にリセットバイアス（以下「リセット」という）されるので、フォトダイオードＤ１から読み出した信号は、ｔ１〜ｔ２の期間に読み出した信号のみが有効となる。この期間ｔ１〜ｔ２に読み出された信号はソースフォロアトランジスタＴ１、バッファアンプ８、抵抗Ｒ１を通して差動増幅器１０の非反転入力端子（＋）へ導かれる。
【００２２】
一方、トランジスタＢ０はｔ２〜ｔ３の期間にＯＮしてダミーフォトダイオードＤ０をリセットするが、増幅トランジスタＡ０の出力は常にソースフォロアトランジスタＴ２、バッファアンプ９、抵抗Ｒ２を通して差動増幅器１０の反転入力端子（−）に与えられている。尚、図３（ロ）に示す負パルスのうち、ｔ１〜ｔ２の期間の直前の負パルスによってもトランジスタＢ０はＯＮし、ダミーフォトダイオードＤ０の出力信号をバイアス電圧にリセットしている。そして、このリセット後の期間ｔ１〜ｔ２において出力されるダミーフォトダイオードＤ０の信号と、同じ期間ｔ１〜ｔ２に読み出されるフォトダイオードＤ１の信号が差動増幅器１０で差動増幅されることになる。
【００２３】
この差動増幅動作によってフォトダイオードＤ１のバラツキによる誤差分（フォトダイオードＤ１の出力信号に含まれる誤差分）は除去されることになる。これはダミーフォトダイオードＤ０の出力信号が同じ誤差成分を持っている（より正確にいえば、ダミーフォトダイオードＤ０の出力信号は誤差成分のみからなっている）からであり、それらが差動増幅動作においてキャンセルされるからである。
【００２４】
前記差動増幅器１０の出力は直流カット用コンデンサ１１を通して次段のバッファアンプ１２へ入力される。このとき、アナログスイッチＴ３はＯＮされており、端子ＶREF1から直流電圧（バイアス電圧）が与えられる。差動増幅器１０の出力には直流電圧のオフセットがかなりの大きさで生じているが、この直流電圧をコンデンサ１１でカットし、新たに所定の直流電圧を外部から端子ＶREF1及びアナログスイッチＴ３を通して取り入れる。このため、バッファアンプ１２を経由することにより信号は前記直流電圧を基準とした信号となる。
【００２５】
このようにオフセットを除去した信号は、次に、出力スイッチ１３を通して出力端子ＶO1へ導出される。この導出された信号は図１に示すようにＡ／Ｄ変換器１によってディジタル信号に変換される。Ａ／Ｄ変換器１の基準電圧と前記バッファアンプ１２で外部から入力された直流電圧は合致するように選ばれている。以上のようにして期間ｔ１〜ｔ２においてフォトダイオードＤ１の信号の読み出しと処理が行なわれる。
【００２６】
次に、ｔ２〜ｔ３の期間にトランジスタＢ０のＯＮによってダミーフォトダイオードＤ０の出力信号はバイアス電圧にリセットされ、また、トランジスタＢ１のＯＮによってフォトダイオードＤ１の出力信号もバイアス電圧にリセットされる。次の期間ｔ３〜ｔ４では、ダミーフォトダイオードＢ０のリセットは解除されており、一方、フォトダイオードＤ１の読み出しも終了している。期間ｔ３〜ｔ４では、フォトダイオードＤ１のリセットが引続き行なわれており、そのリセット状態は、ｔ４で解除される。また、この期間は次のフォトダイオードＰＤ２の信号が出力される。フォトダイオードＤ１の信号が次に読み出されるのは、チップＫ１のフォトダイオードＤ２、・・・、Ｄｎ及びチップＫ２、・・・、Ｋ１９のフォトダイオードの全ての読み出しが終了して再びチップＫ１の読み出しに戻ったときである。
【００２７】
このようにして、チップＫ１のフォトダイオードＤ１〜Ｄｎの読み出しが終了すると、シフトレジスタ５の端子ＳＯ1からパルスが出力されるが、このパルスは次のチップＫ２のスタートトリガ信号となる。これにより信号の読み出し動作はチップＫ２に移る。チップＫ１の読み出し動作は出力スイッチ１３をＯＦＦすることにより終了する。出力スイッチ１３を制御する電圧はロジック回路４から与えられるが、ロジック回路４において、この電圧は入力されるクロックに基づいて形成される。
【００２８】
図４において、（ａ）はロジック回路４に入力されるクロックを示しており、（ｂ）は出力スイッチ１３の制御電圧を示している。制御電圧はローレベルで出力スイッチ１３をＯＮし、ハイレベルで出力スイッチ１３をＯＦＦする。チップＫ１の読み出し終了のためにはクロックのパルスＬの立ち下がりで制御電圧はローレベルからハイレベルに遷移する。
【００２９】
ところで、図２の回路において、フォトダイオードの信号処理のための経路では増幅器等を含んでいて、信号の遅れが生じる。一方、制御電圧はクロックを基にロジック回路４で形成されるので、クロックに対する遅延は殆ど生じない。出力端子に得られる信号は図４（ｄ）のようなものであるが、この信号のＰ点のレベル情報がＡ／Ｄ変換回路１で用いられるとしたとき、図４（ｂ）の制御電圧では、チップＫ１の最終段のフォトダイオードＤｎの信号のＰ点部分がチップＫ１から出力されないことになってしまう。
【００３０】
そこで、本実施形態では、ロジック回路４に遅延回路４ａを設けて出力スイッチ１３の制御電圧を図４に示す如く時間Ｗだけ遅延させて出力するようにしている。従って、本実施形態で出力スイッチ１３を制御する電圧は図４（ｃ）に示すものとなる。これによれば、確実に所望の信号情報を出力することができる。尚、図４において、（ｃ）の制御電圧がハイレベルになった後に、（ｄ）において示されている信号はチップＫ２の最初のフォトダイオードの信号である。
【００３１】
【発明の効果】
以上説明したように本発明によれば、フォトダイオード等の受光素子のバラツキによる光電変換出力の誤差が解消されるので、正確な画像読み取り出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るイメージセンサの全体の概略構成を示す図
【図２】その１つの半導体チップにおける内部回路を示す回路図
【図３】図２の回路の動作を説明するための波形図
【図４】同じく図２の回路の動作を説明するための波形図
【符号の説明】
Ｋ１〜Ｋ１９ ＩＣチップ（半導体チップ）
Ｄ０ ダミーフォトダイオード
Ｄ１〜Ｄｎ 画像読み取り用のフォトダイオード
Ａ０〜Ａｎ 増幅トランジスタ
Ｂ０〜Ｂｎ スイッチ用のＰチャンネル型ＭＯＳトランジスタ
Ｃ１〜Ｃｎ スイッチ用のＰチャンネル型ＭＯＳトランジスタ
１ Ａ／Ｄ変換器
３ バイアス回路
４ ロジック回路
５ シフトレジスタ
１０ 差動増幅器
１１ 直流カット用コンデンサ
１３ 出力スイッチ
ＶO1 出力端子
【発明の属する技術分野】
本発明は画像を読み取るイメージセンサに関するものである。
【０００２】
【従来の技術】
原稿画像を読み取るイメージセンサは複数のフォトダイオード（光電変換素子）を一列に有する半導体チップを複数個配置している。
【０００３】
【発明が解決しようとする課題】
しかしながら、フォトダイオードは半導体チップごとに製造バラツキをもっているので、出力される光電変換信号には各チップ間のバラツキによる誤差が生じる。
【０００４】
本発明はこのような問題を克服するようにしたイメージセンサを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため本発明では、画像読み取り用の複数の光電変換素子を一列に有する半導体チップを複数個ライン状に配置するとともに、前記各半導体チップの出力信号を順番に取り出すようにしたイメージセンサにおいて、各半導体チップは、画像読み取り用の複数のフォトダイオードと、ダミーフォトダイオードと、所定の周期で前記ダミーフォトダイオードに繰り返しバイアスを与える第１のバイアス手段と、前記複数のフォトダイオードに所定のサイクルで順番にバイアスを与える第２のバイアス手段と、差動増幅器と、外部から基準電圧の供給を受ける端子と、前記基準電圧を基準とした前記複数のフォトダイオードの出力信号を順番に前記差動増幅器の第１入力端子に導く手段と、前記ダミーフォトダイオードの出力信号を前記差動増幅器の第２入力端子に導く手段と、前記差動増幅器の出力信号を直流カットする手段と、前記直流カットされた出力信号に前記端子から供給された新たな直流電圧を与える手段と、前記新たな直流電圧を与えられた出力信号を当該半導体チップ出力端子へ出力する出力スイッチと、を有しており、前記半導体チップのそれぞれの前記端子に同一の基準電圧が供給される。
【０００６】
この場合、増幅等で生じるオフセットの影響を回避できる。
【０００７】
また、前記出力スイッチを全てのフォトダイオードの出力信号が通過するまで導通させる出力制御手段と、各フォトダイオードの出力信号を前記差動増幅器へ導くために用いるパルスをクロックに基づいて作成する手段とを備え、前記出力制御手段はその通過制御信号を前記クロックから形成するとともに前記通過制御信号を引き延ばす遅延手段を設けると、信号経路における遅延による不具合（最後のフォトダイオードの光電変換信号が出力される前にスイッチが閉じられるという不具合）を避けることができる。
【０００８】
なお、上記の構成をワンチップに搭載して、画像読み取り用の複数の光電変換素子を一列に有する半導体チップを複数個ライン状に配置したイメージセンサを形成できる。この場合、各半導体チップにダミーの光電変換素子が設けられ、各半導体チップごとに前記ダミーの光電変換素子の出力と画像読み取り用の各光電変換素子の出力の差をとった光電変換信号が出力される。
【０００９】
【発明の実施の形態】
イメージセンサは図１に示すように、１９個のＩＣチップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９を印刷配線ボード（図示せず）上に一列に配置実装して成る。これらの各チップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９の出力は順番に出力され、Ａ／Ｄ変換器１でデジタル信号に変換されて出力端子２へ導出される。チップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９はいずれも同一の構成であるが、そのうちチップＫ１を図２に示し、説明する。
【００１０】
図２において、Ｄ０は他のフォトダイオードと同じ形状で動作するタイミングのみ異なるダミーのフォトダイオードであり、Ｄ１〜Ｄｎは画像読み取り用のフォトダイオードである。これらのフォトダイオードのアノードはグランドに接続され、カソードは対応する増幅用のＰチャンネル型ＭＯＳトランジスタＡ０、Ａ１、Ａ２、・・・、Ａｎのゲートにそれぞれ接続されている。増幅トランジスタＡ０〜Ａｎのソースは対応する定電流源Ｉ０〜Ｉｎにそれぞれ接続されている。
【００１１】
Ｂ０〜Ｂｎは対応するトランジスタＡ０〜Ａｎのゲートとバイアス電圧供給回路３との間に接続されたスイッチ用のＰチャンネル型ＭＯＳトランジスタであって、そのトランジスタＢ０のゲートはロジック回路４に接続され、トランジスタＢ１、Ｂ２、・・・、Ｂｎのゲートはシフトレジスタ５の出力端子Ｍ１、Ｍ２、・・・、Ｍｎにそれぞれ接続されている。これらのトランジスタＢ１、Ｂ２、・・・、Ｂｎは順番にＯＮされる。
【００１２】
Ｃ１、Ｃ２、・・・、ＣｎはフォトダイオードＤ１、Ｄ２、・・・、Ｄｎで得られた光電変換信号を増幅トランジスタＡ１、Ａ２、・・・、Ａｎでそれぞれ増幅した後で取り出すスイッチ用のＰチャンネル型ＭＯＳトランジスタであり、そのソースは対応する増幅トランジスタＡ１、Ａ２、・・・、Ａｎのソースに接続され、ドレインはＮチャンネル型ＭＯＳトランジスタより成る第１ソースフォロアトランジスタＴ１のゲートに共通に接続されている。
【００１３】
また、これらのスイッチ用トランジスタＣ１、Ｃ２、・・・、Ｃｎのゲートはシフトレジスタ５の出力端子０１、Ｏ２、・・・、Ｏｎに接続されていて、順番にＯＮされる。ダミーのフォトダイオードＤ０に関する増幅トランジスタＡ０のソースはスイッチ用トランジスタを介することなく、ＮチャンネルＭＯＳトランジスタより成る第２ソースフォロアトランジスタＴ２のゲートに直接接続されている。
【００１４】
６、７はソースフォロアトランジスタＴ１、Ｔ２のソースに接続された定電流源であり、他端はグランドに接続されている。８、９はソースフォロアトランジスタＴ１、Ｔ２の出力を増幅するバッファアンプであり、それらの出力は抵抗Ｒ１、Ｒ２を通して差動増幅器１０の非反転入力端子（＋）、反転入力端子（−）へそれぞれ供給される。尚、差動増幅器１０の出力端子は帰還抵抗Ｒ３を介して反転入力端子（−）に接続されている。非反転入力端子（＋）にはチップＫ１の端子ＶREF1から抵抗Ｒ４を通して外部からの基準電圧が印加されるようになっている。
【００１５】
差動増幅器１０の出力は直流カット用コンデンサ１１を介して次段のバッファアンプ１２の非反転入力端子（＋）へ与えられる。尚、このバッファアンプ１２の出力端子と反転入力端子（−）は短絡されている。また、バッファアンプ１２の非反転入力端子（＋）にはスイッチ用のアナログスイッチＴ３を介して端子ＶREF1から基準電圧が入力されるようになっている。
【００１６】
アナログスイッチＴ３はロジック回路４に接続されていて、チップＫ１の全フォトダイオードの信号を読み出し終了するまでロジック回路４からのスイッチング電圧によってＯＮされるようになっている。バッファアンプ１２の出力はアナログスイッチ（出力スイッチ）１３を介してチップＫ１の出力端子ＶO1へ導出される。アナログスイッチ１３はトランスミッションゲート型のスイッチとなっており、その一方のゲートに他方のゲートとは極性の異なるスイッチング電圧を与えるためのインバータ１４が接続されている。端子ＳＩ1にはスタートトリガが外部より入力され、端子ＣＬＫ1には外部からのクロックが入力される。これらのスタートトリガとクロックはいずれもロジック回路４へ導かれる。
【００１７】
チップＫ２、・・・、Ｋ１９のクロック端子ＣＬＫ2、・・・、ＣＬＫ19にも外部からクロックが与えられるが、これらのチップＫ２、・・・、Ｋ１９のスタートトリガ端子ＳＩ2、・・・、ＳＩ19には１つ前のチップのシフトレジスタから出力されるパルスがトリガとして与えられる。例えば、第２チップＫ２のスタートトリガ端子ＳＩ2には、第１チップＫ１の端子ＳＯ1からシフトレジスタ５で発生したパルスが与えられる。このパルスはシフトレジスタ５の出力端子Ｏ１、Ｏ２、・・・、Ｏｎのうち出力端子Ｏｎにパルスが発生した後に発生する。つまり、第１チップＫ１の全画素の出力の取り出しが終了した後に第２チップＫ２のためのスタートトリガが発生する。
【００１８】
図３において、（イ）は端子ＣＬＫ1から入力されるクロックを示している。このクロックはロジック回路４で反転されて図３（ロ）に示すスイッチングパルスとなってトランジスタＢ０のゲートに印加される。トランジスタＢ０はスイッチングパルス（ロ）の各ローレベル期間ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、・・・でＯＮする。このＯＮにより、ダミーフォトダイオードＤ０はバイアス回路３に結合され、バイアスが与えられることになる。このバイアスは正の電圧である。
【００１９】
前記クロックは、また、ロジック回路４を通してシフトレジスタ５に入力され、図３（ハ）（ホ）に一部波形を示すように１／２分周された形のパルスとなってシフトレジスタ５の端子Ｏ１、Ｏ２、・・・、Ｏｎから、それぞれ対応するトランジスタＣ１、Ｃ２、・・・、Ｃｎのゲートに与えられる。より具体的にいえば、シフトレジスタ５はｔ１〜ｔ３の期間に負パルスを端子Ｏ１から出力し、ｔ３〜ｔ５の期間に負パルスを端子Ｏ２から出力する如く、クロックの１周期分の幅に相当する負パルスをシーケンシャルに端子Ｏ１、Ｏ２、・・・、Ｏｎから出力する。
【００２０】
シフトレジスタ５は、また、クロックパルスの入力によって図３（ニ）（ヘ）に一部波形を示すパルスを端子Ｍ１、Ｍ２、・・・、Ｍｎに出力する。より具体的にいえば、ｔ２〜ｔ４の期間に負パルスを端子Ｍ１から出力し、ｔ４〜ｔ６の期間の負パルスを端子Ｍ２から出力する如く、クロックの１周期分の幅に相当する負パルスをシーケンシャルに端子Ｍ１、Ｍ２、・・・、Ｍｎから出力する。図２において、１５は電流源ＩO、Ｉ1、Ｉ2、・・・、Ｉｎ及び６、７を駆動する回路である。
【００２１】
次に、図２の回路の動作を説明する。図３（ハ）において、ｔ１〜ｔ３の期間はトランジスタＣ１がＯＮしてフォトダイオードＤ１に蓄積された信号の読み出しが行なわれるが、ｔ２〜ｔ４の期間にトランジスタＢ１がＯＮしてフォトダイオードＤ１からの信号はバイアス電圧にリセットバイアス（以下「リセット」という）されるので、フォトダイオードＤ１から読み出した信号は、ｔ１〜ｔ２の期間に読み出した信号のみが有効となる。この期間ｔ１〜ｔ２に読み出された信号はソースフォロアトランジスタＴ１、バッファアンプ８、抵抗Ｒ１を通して差動増幅器１０の非反転入力端子（＋）へ導かれる。
【００２２】
一方、トランジスタＢ０はｔ２〜ｔ３の期間にＯＮしてダミーフォトダイオードＤ０をリセットするが、増幅トランジスタＡ０の出力は常にソースフォロアトランジスタＴ２、バッファアンプ９、抵抗Ｒ２を通して差動増幅器１０の反転入力端子（−）に与えられている。尚、図３（ロ）に示す負パルスのうち、ｔ１〜ｔ２の期間の直前の負パルスによってもトランジスタＢ０はＯＮし、ダミーフォトダイオードＤ０の出力信号をバイアス電圧にリセットしている。そして、このリセット後の期間ｔ１〜ｔ２において出力されるダミーフォトダイオードＤ０の信号と、同じ期間ｔ１〜ｔ２に読み出されるフォトダイオードＤ１の信号が差動増幅器１０で差動増幅されることになる。
【００２３】
この差動増幅動作によってフォトダイオードＤ１のバラツキによる誤差分（フォトダイオードＤ１の出力信号に含まれる誤差分）は除去されることになる。これはダミーフォトダイオードＤ０の出力信号が同じ誤差成分を持っている（より正確にいえば、ダミーフォトダイオードＤ０の出力信号は誤差成分のみからなっている）からであり、それらが差動増幅動作においてキャンセルされるからである。
【００２４】
前記差動増幅器１０の出力は直流カット用コンデンサ１１を通して次段のバッファアンプ１２へ入力される。このとき、アナログスイッチＴ３はＯＮされており、端子ＶREF1から直流電圧（バイアス電圧）が与えられる。差動増幅器１０の出力には直流電圧のオフセットがかなりの大きさで生じているが、この直流電圧をコンデンサ１１でカットし、新たに所定の直流電圧を外部から端子ＶREF1及びアナログスイッチＴ３を通して取り入れる。このため、バッファアンプ１２を経由することにより信号は前記直流電圧を基準とした信号となる。
【００２５】
このようにオフセットを除去した信号は、次に、出力スイッチ１３を通して出力端子ＶO1へ導出される。この導出された信号は図１に示すようにＡ／Ｄ変換器１によってディジタル信号に変換される。Ａ／Ｄ変換器１の基準電圧と前記バッファアンプ１２で外部から入力された直流電圧は合致するように選ばれている。以上のようにして期間ｔ１〜ｔ２においてフォトダイオードＤ１の信号の読み出しと処理が行なわれる。
【００２６】
次に、ｔ２〜ｔ３の期間にトランジスタＢ０のＯＮによってダミーフォトダイオードＤ０の出力信号はバイアス電圧にリセットされ、また、トランジスタＢ１のＯＮによってフォトダイオードＤ１の出力信号もバイアス電圧にリセットされる。次の期間ｔ３〜ｔ４では、ダミーフォトダイオードＢ０のリセットは解除されており、一方、フォトダイオードＤ１の読み出しも終了している。期間ｔ３〜ｔ４では、フォトダイオードＤ１のリセットが引続き行なわれており、そのリセット状態は、ｔ４で解除される。また、この期間は次のフォトダイオードＰＤ２の信号が出力される。フォトダイオードＤ１の信号が次に読み出されるのは、チップＫ１のフォトダイオードＤ２、・・・、Ｄｎ及びチップＫ２、・・・、Ｋ１９のフォトダイオードの全ての読み出しが終了して再びチップＫ１の読み出しに戻ったときである。
【００２７】
このようにして、チップＫ１のフォトダイオードＤ１〜Ｄｎの読み出しが終了すると、シフトレジスタ５の端子ＳＯ1からパルスが出力されるが、このパルスは次のチップＫ２のスタートトリガ信号となる。これにより信号の読み出し動作はチップＫ２に移る。チップＫ１の読み出し動作は出力スイッチ１３をＯＦＦすることにより終了する。出力スイッチ１３を制御する電圧はロジック回路４から与えられるが、ロジック回路４において、この電圧は入力されるクロックに基づいて形成される。
【００２８】
図４において、（ａ）はロジック回路４に入力されるクロックを示しており、（ｂ）は出力スイッチ１３の制御電圧を示している。制御電圧はローレベルで出力スイッチ１３をＯＮし、ハイレベルで出力スイッチ１３をＯＦＦする。チップＫ１の読み出し終了のためにはクロックのパルスＬの立ち下がりで制御電圧はローレベルからハイレベルに遷移する。
【００２９】
ところで、図２の回路において、フォトダイオードの信号処理のための経路では増幅器等を含んでいて、信号の遅れが生じる。一方、制御電圧はクロックを基にロジック回路４で形成されるので、クロックに対する遅延は殆ど生じない。出力端子に得られる信号は図４（ｄ）のようなものであるが、この信号のＰ点のレベル情報がＡ／Ｄ変換回路１で用いられるとしたとき、図４（ｂ）の制御電圧では、チップＫ１の最終段のフォトダイオードＤｎの信号のＰ点部分がチップＫ１から出力されないことになってしまう。
【００３０】
そこで、本実施形態では、ロジック回路４に遅延回路４ａを設けて出力スイッチ１３の制御電圧を図４に示す如く時間Ｗだけ遅延させて出力するようにしている。従って、本実施形態で出力スイッチ１３を制御する電圧は図４（ｃ）に示すものとなる。これによれば、確実に所望の信号情報を出力することができる。尚、図４において、（ｃ）の制御電圧がハイレベルになった後に、（ｄ）において示されている信号はチップＫ２の最初のフォトダイオードの信号である。
【００３１】
【発明の効果】
以上説明したように本発明によれば、フォトダイオード等の受光素子のバラツキによる光電変換出力の誤差が解消されるので、正確な画像読み取り出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るイメージセンサの全体の概略構成を示す図
【図２】その１つの半導体チップにおける内部回路を示す回路図
【図３】図２の回路の動作を説明するための波形図
【図４】同じく図２の回路の動作を説明するための波形図
【符号の説明】
Ｋ１〜Ｋ１９ ＩＣチップ（半導体チップ）
Ｄ０ ダミーフォトダイオード
Ｄ１〜Ｄｎ 画像読み取り用のフォトダイオード
Ａ０〜Ａｎ 増幅トランジスタ
Ｂ０〜Ｂｎ スイッチ用のＰチャンネル型ＭＯＳトランジスタ
Ｃ１〜Ｃｎ スイッチ用のＰチャンネル型ＭＯＳトランジスタ
１ Ａ／Ｄ変換器
３ バイアス回路
４ ロジック回路
５ シフトレジスタ
１０ 差動増幅器
１１ 直流カット用コンデンサ
１３ 出力スイッチ
ＶO1 出力端子
Claims (2)
- 画像読み取り用の複数の光電変換素子を一列に有する半導体チップを複数個ライン状に配置するとともに、前記各半導体チップの出力信号を順番に取り出すようにしたイメージセンサにおいて、
各半導体チップは、
画像読み取り用の複数のフォトダイオードと、
ダミーフォトダイオードと、
所定の周期で前記ダミーフォトダイオードに繰り返しバイアスを与える第１のバイアス手段と、
前記複数のフォトダイオードに所定のサイクルで順番にバイアスを与える第２のバイアス手段と、
差動増幅器と、
外部から基準電圧の供給を受ける端子と、
前記基準電圧を基準とした前記複数のフォトダイオードの出力信号を順番に前記差動増幅器の第１入力端子に導く手段と、
前記ダミーフォトダイオードの出力信号を前記差動増幅器の第２入力端子に導く手段と、
前記差動増幅器の出力信号を直流カットする手段と、
前記直流カットされた出力信号に前記端子から供給された新たな直流電圧を与える手段と、
前記新たな直流電圧を与えられた出力信号を当該半導体チップ出力端子へ出力する出力スイッチと、
を有しており、前記半導体チップのそれぞれの前記端子に同一の基準電圧が供給されることを特徴とするイメージセンサ。 - 前記出力スイッチを全てのフォトダイオードの出力信号が通過するまで導通させる出力制御手段と、各フォトダイオードの出力信号を前記差動増幅器へ導くために用いるパルスをクロックに基づいて作成する手段とを備え、前記出力制御手段はその通過制御信号を前記クロックから形成するとともに前記通過制御信号を引き延ばす遅延手段を有することを特徴とする請求項１に記載のイメージセンサ。
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