JP4096675B2

JP4096675B2 - 半導体装置

Info

Publication number: JP4096675B2
Application number: JP2002277342A
Authority: JP
Inventors: 孝好成瀬
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2008-06-04
Anticipated expiration: 2022-09-24
Also published as: JP2004119460A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成した絶縁膜上に薄膜抵抗体が形成された構成の半導体装置に関する。
【０００２】
【発明が解決しようとする課題】
抵抗体としてＣｒＳｉ薄膜を用いた半導体装置が知られている。ＣｒＳｉ薄膜は、絶縁膜間に形成する構成が一般的であり、その両端部を電気的に接続することで薄膜抵抗体として機能させるようにしている。また、必要に応じてトリミング処理を行なうことで所望の抵抗値となるように調整可能な構成となっている。
【０００３】
この場合、ＣｒＳｉ薄膜を形成する際に、極稀に製造工程上で薄膜形成領域上にパーティクルが付着することがある。すると、これが原因となってそのパーティクル上に成膜される絶縁膜や保護膜が所定どおりに成膜されないことがあり、場合によってはスリットがパーティクル部に形成されてしまうこともある。
【０００４】
しかし、このような状況で形成されたスリットについては、製品の製造段階ではパターン崩れとなる程度のものは少なく、しかも電気的な検査においても不具合となることは少ない。しかし、このようなスリットが形成されたものについては、スリットの形成部分から水分が浸入しやすいため、使用環境によってはＣｒＳｉ薄膜形成部分に水分が浸入することがある。このため、浸入した水分が電池効果でＣｒＳｉ薄膜を腐食させるようになり、ひいては短期間に断線に至ることになる。
【０００５】
このような不具合に対処する方法としては、製造段階におけるパーティクルの付着を防止することが根本的な解決となるが、このような解決策が完全になされていない状況下においては、スリットが形成された製品をできるかぎり電気的検査の段階で検出できるようにすることである。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、製品製造時点では発見しにくいスリットの形成状態を早期に検出することができ、これによって出荷する製品の全体としての長寿命化を図ることができるようにした半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の発明によれば、薄膜抵抗体の電極配線の形成時にチェック用電極パターンを形成する構成としているので、その薄膜抵抗体の製造工程で表面に異物が付着するなどして、絶縁膜の表面の対象となる部分が突出したり凹部が形成された状態になると、チェック用電極パターンの形成時にパターニングが正常になされなくなる。これは、通常のフォトリソグラフィ処理では、露光時に焦点が合わなくなり、これによってパターニングが本来のパターンどおりになされなくなるからである。
【０００８】
この結果、チェック用電極パターンは、電気的に短絡した状態となって形成されるので、形成後にチェック用電極パターンの導通状態を検査することで、短絡状態が検出されたらこれによって薄膜抵抗体の形成時に何らかの異物が付着してパターニングが正常になされなかったことを検出することができるようになる。これにより、異物が原因となる薄膜抵抗体の動作不良などを製造段階で発見することができるので、早期不良発生を未然に防止して品質の高いものを提供することができるようになる。
さらに、チェック用電極パターンを、薄膜抵抗体の両端部に形成する電極にそれぞれ電気的に接続される構成としているので、形成後の検査段階では、薄膜抵抗体の両端部に形成する電極間の導通状態を検査することで簡単に行なうことができるようになる。また、このとき、正常に薄膜抵抗体が形成されている場合には、その抵抗値の値も同時に検査することができるので、チェック工程を迅速に行なうことができるようになる。
【０００９】
請求項２の発明によれば、上記発明において、チェック用電極パターンを、櫛形の電極を所定間隔を存した状態で対向させた形状に設定しているので、その櫛形の電極の間隔を製造工程で要求されている精度に対応した寸法に設定しておくことで、パターニングの際にその精度が得られていない場合に短絡した状態に形成させることができるので、設計時に必要とする精度を考慮した柔軟な対応をとることができるようになる。
【００１０】
請求項３の発明によれば、上記各発明において、チェック用電極パターンを、その形成領域のうちの薄膜抵抗体の抵抗値調整用の領域を除いた領域に形成するので、形成後に薄膜抵抗体の抵抗値の調整を支障なく行なうことができるようになる。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照して説明する。
（１）構成の説明
図１は半導体集積回路上に形成される薄膜抵抗体の部分を示すもので、同図（ａ）は平面図、同図（ｂ）は模式的断面図を示している。まず、同図（ｂ）において、半導体基板であるシリコン基板１には、図示しない素子形成領域に通常の半導体製造プロセスを経ることで各種素子が作りこまれている。
【００１３】
図示の薄膜抵抗体形成領域には、絶縁膜としてのシリコン酸化膜２が成膜されている。このシリコン酸化膜２の上部に薄膜抵抗体としてＣｒＳｉ薄膜３がパターニングされている。ＣｒＳｉ薄膜３の両端部を覆うように例えばＡｌ（アルミニウム）からなる電極接続用パッド４が形成されている。電極接続用パッド４およびＣｒＳｉ薄膜３を覆うように層間絶縁膜５が形成され、電極接続用パッド４に対応する部分にコンタクト窓５ａが形成されている。
【００１４】
コンタクト窓５ａを介して電極接続用パッド４と電気的に接続するようにアルミニウム電極６がパターニングされている。このアルミニウム電極６は、ＣｒＳｉ薄膜３の両端部において電極接続用パッド４に接触するようにパターニングされると共に、ＣｒＳｉ薄膜３の上部に位置して図示のように櫛型で対向するように形成された一対のチェック用電極パターン７ａ，７ｂとして一体に設ける構成とされている。
【００１５】
チェック用電極パターン７ａ，７ｂは、ＣｒＳｉ薄膜３の上で一定ピッチで並ぶようにパターニングされており、このピッチは、後述するように、パターニングのフォトリソグラフィ工程での処理がうまくいかない場合に電極間がショートした状態に形成される程度の幅ｚに設定されている。
【００１６】
また、チェック用電極パターン７ａ，７ｂは、ＣｒＳｉ薄膜３の中央部分において両者の電極パターンを設けない領域が設定されている（幅をｄとしている）。この領域は、抵抗値調整用の領域３ａとして設けられるもので、このチェック用電極パターン７ａ，７ｂを設けていない部分を利用してＣｒＳｉ薄膜３の抵抗値を調整することができるようになっている。具体的には、レーザ光を照射してＣｒＳｉ薄膜３に部分的に切り込みを入れて電流の経路を狭くすることで抵抗値を高くなるように調整する。
【００１７】
保護膜８は、表面全体を覆うように形成されるもので、外部と電気的接触を形成するための電極パッド部分を残して表面の保護をするように設けられるものである。これにより、樹脂封止などでパッケージに封入した場合でも、樹脂などに含まれる水分が半導体チップの内部に浸入しようとするのを阻止して、素子の安定した動作を確保することができる。
【００１８】
（２）製造工程の説明
次に、上記構成の製造工程について図２および図３を参照して説明する。これらの図２，３は製造工程の各段階におけるＣｒＳｉ薄膜３の抵抗形成領域の模式的な断面を示すもので、まず、同図（ａ）に示すように、シリコン製の半導体基板１上に絶縁膜２を所定膜厚で形成する。絶縁膜２は、半導体基板１を熱酸化することでシリコン酸化膜を形成することもできるし、ＣＶＤ法などによりデポジションした酸化膜などを形成することでもよい。
【００１９】
この場合、半導体基板１には、素子形成工程においてあらかじめ図示しない素子が作りこまれるようになっており、集積回路部が形成されている。そして、半導体基板１内に形成する素子形成工程が終了して素子間の配線などを行う工程に至ると、その途中に、その集積回路部において必要となる抵抗としてＣｒＳｉ薄膜３による薄膜抵抗体が形成されるのである。
【００２０】
続いて、絶縁膜２上に薄膜抵抗体を形成するためのＣｒＳｉ薄膜３が全面に形成され、その後、フォトリソグラフィ処理により所定形状のパターンとなるようにフォトレジストが成膜されると共に、エッチング処理によって同図（ｂ）に示すようにＣｒＳｉ薄膜３が形成される。
【００２１】
次に、ＣｒＳｉ薄膜３の両端部に電極を形成して電気的接触をとるためのパッドを形成する。これは、例えばＡｌ（アルミニウム）の薄膜を形成し、フォトリソグラフィ処理により図示のような形状にパターニングする。すなわち、ＣｒＳｉ薄膜３の両端部に接触してその外側にはみ出すように延長した位置まで形成される。この部分は、アルミニウム電極６とコンタクトをとるために形成されている。
【００２２】
続いて、この上面に全面に層間絶縁膜５が形成され、コンタクト窓５ａがフォトリソグラフィ処理によって形成される（同図（ｄ）参照）。この層間絶縁膜５は、半導体基板１上に形成した多数の素子の間を配線するためのアルミニウム電極６を形成するためのもので、必要な部分にコンタクト窓５ａと同様にコンタクト窓部が形成される。
【００２３】
次に、アルミニウム膜を全面に形成して再びフォトリソグラフィ処理によりパターニング処理を行ってアルミニウム電極６を形成する。このとき、本実施形態においては、チェック用電極パターン７ａ，７ｂをこのアルミニウム電極６と電気的に接続された状態に一体に形成する（図３（ａ）参照）。
【００２４】
なお、このチェック用電極パターン７ａ，７ｂは、製造工程が正常になされてパターニングが正常に成されている場合には、両者は対向した状態で絶縁状態にあるので、何ら電極として寄与しないものとなる。つまり、このチェック用電極パターン７ａ，７ｂは後述するようにパターニングプロセスに異常があった場合に効果を発揮するのである。
【００２５】
この後、全面に保護膜８が形成され、半導体チップの製造工程が終了する（同図（ｆ）参照）。保護膜８は、外部と電気的に接続する電極パッド部分のみが開口され、その部分がボンディングパッドとなったり、あるいはチップ実装用のバンプが新たに形成する。
【００２６】
この後、形成された半導体チップは、チェック用電極パターン７ａ，７ｂ間の導通状態がチェックされる。これは、後述するように、製造工程でパーティクル（異物）が混入してパターニングで失敗すると、ショートして導通状態となることからチェックすることができる。したがって、正常に形成されている場合には、オープン状態が検出される。
【００２７】
なお、この構成では、チェック用電極パターン７ａ，７ｂはそれぞれアルミニウム電極６と一体に形成されているので、実際にチェックを行うと、両者間が正常に形成されている場合には、ＣｒＳｉ薄膜３により形成された薄膜抵抗体の抵抗値に対応した電流が流れるようになる。
【００２８】
そして、チェック用電極パターン７ａ，７ｂ間にショート状態がなければ、両者の間をチェックすることで、ＣｒＳｉ薄膜３の薄膜抵抗体としての抵抗値を測定することができるので、抵抗値調整のためのトリミング作業を行うことができるようになる。これは、前述したように、抵抗値調整用の領域３ａの部分にレーザ光を照射して溶融し、抵抗値を高く設定する方向に調整することができる。
【００２９】
（３）不具合発生時の製造工程の説明
さて、次に本実施形態を適用した場合に、不具合発生時に効果を奏する具体的事例について図４を参照して説明する。この図では、製造工程のうちの層間絶縁膜５を形成する工程でパーティクル（異物）が表面に付着して異常を発生する場合について説明する。
【００３０】
前述した製造工程の図２（ｃ）に示す状態から次の層間絶縁膜５を形成する工程に移行する際に、図４（ａ）に示すように、表面にパーティクルＰが付着した場合を想定している。この場合には、表面にパーティクルＰが存在することから、層間絶縁膜５を形成すると、その部分５ｂが大きく盛り上がった状態に形成されると共に、場合によっては図示のようにパーティクルＰの一端側に層間絶縁膜５が形成されない亀裂状のスリットＳが形成されることがある。
【００３１】
このスリットＳは、層間絶縁膜５がほんのわずかしか形成されていないため、素子形成後に時間がたつと水分が浸入しやすくなる経路として作用してしまい、薄膜抵抗体としての寿命を低下させる原因となるものである。しかし、全く層間絶縁膜５が形成されていないわけでもないので、製品製造時には検査工程を経ても不良品として検出されることが少なく、これがかえって全体の寿命の低下を引き起こす原因となっている。
【００３２】
そして、次のアルミニウム電極６の形成工程に移行すると、アルミニウム膜を全面に形成した後に、フォトリソグラフィ処理を実施すると、層間絶縁膜５の盛り上がった部分５ｂが正常に形成されている部分に焦点をあわせて露光をするとピンボケ状態となる。このため、フォトレジストのパターンが正常に形成されず、レジスト残りなどの原因となって形成すべきチェック用電極パターン７ａ，７ｂのパターン間が繋がった状態として残ることになる。
【００３３】
このような状態でアルミニウム膜のエッチング処理を行なうと、パターン切れ不良となってチェック用電極パターン７ａ，７ｂ間がショートした状態に形成されるようになる（同図（ｂ）参照）。この後、保護膜８の形成工程を経て同図（ｃ）に示すような状態に形成されるようになる。
【００３４】
前述したように、同図（ｃ）のように形成されたものでは、チェック用電極パターン７ａ，７ｂ間がショートしているので、チェックを行なうことですぐにパターニングで異常が発生していることを検出することができる。そして、このようにショート状態が検出されることは、多くの場合、層間絶縁膜５の形成工程までに何らかの異常によりパーティクルＰなどが混入して層間絶縁膜５が盛り上がった状態に形成されていたり、あるいは、層間絶縁膜５の膜厚が極端に薄くなっていて同様にパターニングで異常が発生することが原因となっていることが推定される。
【００３５】
この結果、短時間で不良品となるべきものを初期不良品として検出してこれを取り除いた状態で製品を出荷することができるようになり、製品の全体としての品質の向上を図ることができるようになる。
【００３６】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
チェック用電極パターン７ａ，７ｂはアルミニウム電極６と電気的に絶縁した状態に形成することもできる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す薄膜抵抗体形成部分の平面図と模式的断面図
【図２】製造工程の各段階で示す模式的断面図（その１）
【図３】製造工程の各段階で示す模式的断面図（その２）
【図４】不具合発生時の製造工程の各段階で示す模式的断面図
【符号の説明】
１は半導体基板、２は絶縁膜、３はＣｒＳｉ薄膜（薄膜抵抗体）、３ａは抵抗値調整用の領域、４は電極パッド、５は層間絶縁膜、６はアルミニウム電極、７ａ，７ｂはチェック用電極パターン、８は保護膜である。

Claims

半導体基板上に形成した絶縁膜上に薄膜抵抗体が形成された構成の半導体装置において、
前記薄膜抵抗体の形成領域の上部に絶縁膜を介して設けられたチェック用電極パターンを設け、このチェック用電極パターンを、その成膜工程で下地としての前記絶縁膜の表面の凹凸状態に起因してパターニング不良が発生すると電気的に短絡するように設定し、
前記チェック用電極パターンは、前記薄膜抵抗体の両端部に形成する電極にそれぞれ電気的に接続される構成であることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記チェック用電極パターンは、櫛形の電極を所定間隔を存した状態で対向させた形状に設定されていることを特徴とする半導体装置。
請求項１または２に記載の半導体装置において、
前記チェック用電極パターンは、形成領域のうちの前記薄膜抵抗体の抵抗値調整用の領域を除いた領域に形成されていることを特徴とする半導体装置。
請求項１ないし３のいずれかに記載の半導体装置において、
前記薄膜抵抗体は、ＣｒＳｉ膜により形成されていることを特徴とする半導体装置。