JP4092206B2

JP4092206B2 - FET band amplifier

Info

Publication number: JP4092206B2
Application number: JP2002566829A
Authority: JP
Inventors: 弘宮城
Original assignee: Ricoh Co Ltd; Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd; Ricoh Co Ltd
Priority date: 2001-02-22
Filing date: 2002-02-21
Publication date: 2008-05-28
Anticipated expiration: 2022-02-21
Also published as: CN1461520A; US20040066233A1; WO2002067414A1; US7049895B2; CN1461519A; US20050237115A1; US20050237116A1; US7046086B2; TWI249902B; JPWO2002067415A1; TW523976B; CN1311625C; WO2002067415A1; US6954106B2; US6930552B2; CN1236553C; JPWO2002067414A1; US20040070447A1; JP4092205B2

Description

【０００１】
【発明の属する技術分野】
本発明は、各種の受信機等に用いられるＦＥＴ帯域増幅器に関する。
【０００２】
【従来の技術】
ＡＭ受信機やＦＭ受信機等の各種の受信機には、所定の帯域の信号を増幅する帯域増幅器が用いられている。代表的な帯域増幅器として、中間周波信号を増幅する中間周波増幅器がある。この中間周波増幅器では、中間周波数近傍の狭い帯域の信号のみが選択的に増幅される。この場合の中心周波数は、例えばＦＭ受信機の場合には１０．７ＭＨｚ、ＡＭ受信機の場合には４５５ｋＨｚというように固定の値が設定される。また、一般に中間周波増幅器には電界強度の強弱に応じて最適な利得を設定するために、自動利得制御回路が接続されている。例えば、ＡＭ受信機では、ＡＭ検波回路の出力レベルに応じて中間周波増幅器の利得を適切な値に制御する自動利得制御回路が設けられている。
【０００３】
【発明が解決しようとする課題】
ところで、一般にこのような帯域増幅器において所定の利得を得るために、トランジスタを複数段接続した多段増幅器が用いられている。このとき、各段のトランジスタにおいて発生するノイズが大きいと、各段のトランジスタでこのノイズ成分が増幅されて累積するため、最終段のトランジスタから出力される信号に含まれるノイズ成分が大きくなる。このように帯域増幅器自体で発生するノイズ成分が大きくなると、電界強度が強い場合であって帯域増幅器の利得が小さい値に制御された場合の残留ノイズが増加するという問題があった。特に、ＣＭＯＳプロセスを用いて帯域増幅器を形成する場合には、ＭＯＳ型ＦＥＴを増幅素子として使用することになるが、一般に、ＭＯＳ型ＦＥＴは、バイポーラトランジスタに比べて低周波領域に現れる１／ｆノイズが多いため、何らかの対策が必要になる。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、利得制御時の残留ノイズを低減することができるＦＥＴ帯域増幅器を提供することにある。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明のＦＥＴ帯域増幅器は、ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器を含んで構成される多段増幅器と、この多段増幅器の利得を制御する利得制御回路とを備えている。各段の増幅器は、入出力信号から増幅帯域成分の上限値よりも高域成分を除去する高域成分除去手段を有している。そして、増幅器の少なくとも初段からｎ段目までのＦＥＴとしてｐチャネルＦＥＴが用いられている。また、最終段の増幅器の出力信号に含まれる増幅帯域成分の下限値よりも低域成分を、初段の増幅器に逆相の状態で帰還させる帰還回路を有している。最終段の増幅器の出力信号に含まれる低域成分のみを逆相の状態で初段の増幅器の入力側に帰還させることにより、この低域成分が打ち消されるため、この低域成分に含まれる１／ｆノイズを除去することができる。また、増幅素子として移動度が小さいｐチャネルＦＥＴを用いることにより、増幅器内部で発生する１／ｆノイズ自体を少なくすることができる。
【０００６】
特に、上述した高域成分除去手段は、カットオフ周波数が増幅帯域の上限値よりも高い値に設定されたローパスフィルタであることが望ましい。各段の増幅器の出力側にローパスフィルタを備えることにより、このローパスフィルタのカットオフ周波数よりも高い熱雑音を容易に除去することができる。
【０００７】
また、このローパスフィルタに含まれるコンデンサとして、次段の増幅器に含まれるＦＥＴの寄生容量を用いることが望ましい。単体の部品としてのコンデンサの代わりにＦＥＴの寄生容量を利用することにより、部品点数の低減が可能になり、これに伴ってコストダウンが可能になる。特に、半導体基板上に形成されたＦＥＴには寄生容量が生じるため、これを利用することにより、単体のコンデンサを用いてローパスフィルタを構成する場合に比べて半導体基板上のスペースを有効利用することができ、チップの小型化等が可能になる。
【０００８】
また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されていることが望ましい。これらのプロセスを用いることにより、バイポーラプロセス等を用いる場合に比べてプロセスの簡略化が可能であり、部品コストおよびＦＥＴ帯域増幅器を含む製品コストを下げることが可能になる。
【０００９】
また、上述した半導体基板にはＮウェルが形成されており、このＮウェル上に構成部品の全部あるいは一部が形成されていることが望ましい。構成部品の全部あるいは一部をＮウェル上に形成することにより、Ｎウェルとその下の半導体基板との間に形成されたｐｎ接合面を介してノイズ電流が流れることを防止することが可能になり、Ｎウェル上の回路において発生したノイズが半導体基板を通して他の部品に回り込むことを防止することができる。
【００１０】
また、上述した半導体基板には、構成部品の周囲にガードリングが形成されていることが望ましい。これにより、Ｎウェル上に形成された回路において発生したノイズが半導体基板を通して他の部品に回り込むことをさらに有効に防止することができる。
【００１１】
また、上述したガードリングは、半導体基板表面からＮウェルよりも深い位置まで形成されていることが望ましい。ガードリングを深い位置まで形成することにより、このガードリングを超えて回り込む低周波領域の１／ｆノイズを除去することができる。
【００１２】
【発明の実施の形態】
以下、本発明を適用した一実施形態のＦＥＴ帯域増幅器について詳細に説明する。
【００１３】
〔第１の実施形態〕
図１は、第１の実施形態のＦＥＴ帯域増幅器が含まれるＡＭ受信機の一般的な構成を示す図である。同図に示すＡＭ受信機は、高周波増幅回路１、混合回路２、局部発振器３、ＢＰＦ（帯域通過フィルタ）４、６、ＦＥＴ帯域増幅器５、ＡＭ検波回路７を含んで構成されている。アンテナ９によって受信したＡＭ波を高周波増幅回路１によって増幅した後、局部発振器３から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への周波数変換を行う。例えば、高周波増幅回路１から出力される信号の周波数をｆ１、局部発振器３から出力される局部発振信号の周波数をｆ２とすると、混合回路２からはｆ１−ｆ２の周波数を有する信号が出力される。
【００１４】
ＢＰＦ４、６は、中間周波増幅回路として動作するＦＥＴ帯域増幅器５の前段および後段に設けられており、入力される中間周波信号から４５５ｋＨｚ近傍の周波数成分のみを抽出する。ＦＥＴ帯域増幅器５は、ＡＧＣ回路（自動利得制御回路）が含まれており、このＡＧＣ回路によって制御される利得で、中間周波信号が含まれる所定の帯域成分を増幅する。ＡＭ検波回路７は、ＦＥＴ帯域増幅器５によって増幅された後の中間周波信号に対してＡＭ検波処理を行う。
【００１５】
図２は、参考実施例のＦＥＴ帯域増幅器５の構成を示す図である。図２に示すように、参考実施例のＦＥＴ帯域増幅器５は、多段増幅器を構成する５段の増幅器１１〜１５と、３段目の増幅器１３と４段目の増幅器１４との間に挿入されたＢＰＦ１６と、ＡＭ検波回路７の出力信号に基づいて利得の制御動作を行うＡＧＣ回路８とを含んで構成されている。増幅器１１〜１５のそれぞれは所定の利得を有しており、ＦＥＴ帯域増幅器５全体では各増幅器１１〜１５の利得を掛け合わせた利得を有する。このＦＥＴ帯域増幅器５は、その他の回路とともに半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて一体形成されている。これにより、製造工程の簡略化による部品あるいはＡＭ受信機全体の製品コストの低減が可能になる。
【００１６】
図３は、ＦＥＴ帯域増幅器５に含まれる各段の増幅器の詳細構成を示す回路図である。増幅器１１〜１５のそれぞれは同じ構成を有しており、以下では増幅器１１について詳細に説明する。
【００１７】
図３に示すように、参考実施例の増幅器１１は、定電流を生成するＦＥＴ２０１、２０２、電流源２０３と、入力信号を差動増幅する２つのＦＥＴ２０４、２０５と、これら２つのＦＥＴ２０４、２０５の差動出力の利得を制御信号Ｖ⁺、Ｖ^-に応じて可変する４つのＦＥＴ２０６、２０７、２０８、２０９と、２つの負荷抵抗２１２、２１３とを含んで構成されている。前段の回路（ＢＰＦ４）からの入力信号（ＩＮ⁺、ＩＮ^-）がＦＥＴ２０４、２０５に入力され、ＡＧＣ回路８からの制御信号（Ｖ⁺、Ｖ^-）がＦＥＴ２０６〜２０９に入力されている。この構成に含まれるＦＥＴ２０１、２０２、２０６〜２０９は全てｐチャネル型が用いられている。
【００１８】
図４は、ＡＧＣ回路８の詳細構成を示す回路図である。図４に示すように、参考実施例のＡＧＣ回路８は、入力信号を所定の時定数で平滑する時定数回路１００と、所定の電源電圧Ｖｒを発生する電源３００と、この電源電圧Ｖｒを動作電圧として時定数回路１００の出力電圧を増幅する増幅器３０１と、定電流を生成する２つのＦＥＴ３０２、３０３、電流源３０４と、電源３００で発生した電源電圧Ｖｒおよび増幅器３０１の出力電圧を差動増幅する２つのＦＥＴ３０５、３０６および２つの抵抗３０７、３０８とを含んで構成されている。
【００１９】
時定数回路１００では、ＡＭ検波回路７の出力信号を平滑するために、出力電圧が上昇する場合の応答時間（時定数）と反対に出力電圧が減少する場合の応答時間が異なる値に設定されている。例えば、電圧上昇時の応答時間が５０ｍｓｅｃに、電圧減少時の応答時間が３００〜５００ｍｓｅｃに設定されている。増幅器３０１は、時定数回路１００の平滑出力を増幅しており、出力電圧が０Ｖから電源電圧Ｖｒまでの範囲で変化する。
【００２０】
すなわち、ＡＭ検波回路７の出力信号の電圧レベルが小さい場合には、時定数回路１００の出力電圧が低くなるため、増幅器３０１の出力電圧が０Ｖに近い小さな値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに０Ｖに近い低い電圧が印加され、それぞれのドレインからは大きな電位差を有する２つの制御信号（Ｖ⁺、Ｖ^-）が出力される。この制御信号が上述した増幅器１１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によって差動動作が行われるため、増幅器１１全体の利得が高くなり、大きな電位差を有する差動出力信号（ＯＵＴ⁺、ＯＵＴ^-）が増幅器１１から出力される。
【００２１】
また、ＡＭ検波回路７の出力電圧の電圧レベルが大きくなると、時定数回路１００の出力電圧が高くなるため、増幅器３０１の出力電圧が電源電圧Ｖｒに近い値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに電源電圧Ｖｒあるいはこれに近い電圧が印加され、それぞれのドレインからはほとんど同じ電圧レベルの２つの制御信号（Ｖ⁺、Ｖ^-）が出力される。この制御信号が上述した増幅器１１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によってほとんど差動動作が行われなくなるため、増幅器１１全体の利得が低くなり、小さな電位差を有する差動出力信号（ＯＵＴ⁺、ＯＵＴ^-）が増幅器１１から出力される。
【００２２】
図５は、時定数回路１００の原理ブロックを示す図である。図５に示すように、参考実施例の時定数回路１００は、コンデンサ１１０、電圧比較器１１２、充電回路１１４、放電回路１１６、充放電速度設定部１１８を備えている。電圧比較器１１２は、コンデンサ１１０の端子電圧と入力電圧とを比較し、この比較結果に応じて充電回路１１４あるいは放電回路１１６の動作を有効にする。充電回路１１４は、間欠的に充電電流を供給することによりコンデンサ１１０を充電する。例えば、この充電回路１１４は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときに定電流回路からコンデンサ１１０に対して充電電流が供給される。また、放電回路１１６は、間欠的に放電電流を流すことによりコンデンサ１１０を放電する。例えば、この放電回路１１６は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときにコンデンサ１１０から一定の電流が放出される。充放電速度設定部１１８は、充電回路１１４によるコンデンサ１１０の充電速度と放電回路１１６によるコンデンサ１１０の放電速度とを異ならせる設定を行う。
【００２３】
このように、参考実施例の時定数回路１００は、コンデンサ１１０に対して間欠的な充放電動作を行っている。このため、コンデンサ１１０の静電容量を小さく設定した場合でも、緩やかにその両端電圧が変化し、大きな時定数を有する回路、すなわち大きな静電容量を有するコンデンサや大きな抵抗値を有する抵抗を使用した場合と同等の充放電特性を得ることができる。また、充電回路１１４や放電回路１１６では、所定の電流をコンデンサ１１０に供給、あるいはコンデンサ１１０から放出する制御を行うが、これらの供給、放出動作は間欠的に行われるため、その際の電流値をＩＣ化に適したある程度大きな値に設定することができる。したがって、時定数回路１００を含むＡＧＣ回路８全体を半導体基板上に一体形成してＩＣ化することが可能になる。また、コンデンサ等の外付け部品が不要になるため、ＡＧＣ回路８全体を大幅に小型化することができる。
【００２４】
また、参考実施例の時定数回路１００は、充放電速度設定部１１８によってコンデンサ１１０に対する充電速度と放電速度が異なるように設定されている。このため、ＡＧＣ回路８のアタック時間とリリース時間を異ならせることが可能になる。
【００２５】
図６は、時定数回路１００の具体的な構成を示す回路図である。図６に示すように、時定数回路１００は、コンデンサ１１０、定電流回路１４０、ＦＥＴ１４２、１４４、１５０、１５４、１５６、スイッチ１４６、１５２、電圧比較器１６０、アンド回路１６２、１６４、分周器１７０を含んで構成されている。
【００２６】
２つのＦＥＴ１４２、１４４によってカレントミラー回路が構成されており、定電流回路１４０から出力される定電流と同じ充電電流が生成される。また、この充電電流の生成タイミングがスイッチ１４６によって決定される。
【００２７】
スイッチ１４６は、インバータ回路ａとアナログスイッチｂとＦＥＴｃによって構成されている。アナログスイッチｂは、ｐチャネルＦＥＴとｎチャネルＦＥＴの各ソース・ドレイン間を並列接続することにより構成されている。アンド回路１６２の出力信号が直接ｎチャネルＦＥＴのゲートに入力されているとともに、この出力信号の論理をインバータ回路ａによって反転した信号がｐチャネルＦＥＴのゲートに入力されている。したがって、このアナログスイッチｂは、アンド回路１６２の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、ＦＥＴｃは、アナログスイッチｂがオフ状態のときにＦＥＴ１４４のゲート・ドレイン間を低抵抗で接続することにより、ＦＥＴ１４４による電流供給動作を確実に停止させるためのものである。
【００２８】
スイッチ１４６がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１４４のゲートとが接続された状態になるため、一方のＦＥＴ１４２に接続された定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１４４のソース・ドレイン間にも流れる。この電流が、充電電流としてコンデンサ１１０に供給される。反対に、スイッチ１４６がオフ状態になると、ＦＥＴ１４４のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【００２９】
また、上述したＦＥＴ１４２と定電流回路１４０にＦＥＴ１５０を組み合わせることにより、コンデンサ１１０の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ１５２によって決定される。スイッチ１５２はスイッチ１４６と同じ構成を有している。このスイッチ１５２は、アンド回路１６４の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【００３０】
スイッチ１５２がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１５０のゲートとが接続された状態になるため、定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１５０のソース・ドレイン間にも流れる。この電流が、コンデンサ１１０に蓄積された電荷を放出する放電電流になる。
【００３１】
但し、ＦＥＴ１５０に流れる電流をコンデンサ１１０から直接取り出すことはできないため、参考実施例では、ＦＥＴ１５０のソース側にＦＥＴ１５４、１５６によって構成される別のカレントミラー回路が接続されている。
【００３２】
２つのＦＥＴ１５４、１５６はゲート同士が接続されており、ＦＥＴ１５４に上述した放電電流が流れたときに、同じ電流が他方のＦＥＴ１５６のソース・ドレイン間にも流れるようになっている。このＦＥＴ１５６は、ドレインがコンデンサ１１０の高電位側の端子に接続されており、ＦＥＴ１５６に流れる電流は、コンデンサ１１０に蓄積された電荷が放出されることによって生成される。
【００３３】
また、電圧比較器１６０は、プラス端子に印加されるコンデンサ１１０の端子電圧と、マイナス端子に印加される時定数回路１００の入力電圧との大小比較を行う。この電圧比較器１６０は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも大きい場合には非反転出力端子からハイレベルの信号が出力され、反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも小さい場合には非反転出力端子からローレベルの信号が出力され、反転出力端子からハイレベルの信号が出力される。
【００３４】
アンド回路１６２は、一方の入力端子に所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の非反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも大きい場合に、アンド回路１６２から所定のパルス信号が出力される。
【００３５】
また、アンド回路１６４は、一方の入力端子に分周器１７０から出力される所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも小さい場合に、アンド回路１６４から所定のパルス信号が出力される。
【００３６】
分周器１７０は、アンド回路１６２の一方の入力端子に入力されたパルス信号を所定の分周比で分周して出力する。上述したように、この分周後のパルス信号は、アンド回路１６４の一方の入力端子に入力される。
【００３７】
時定数回路１００はこのような構成を有しており、次にその動作を説明する。
【００３８】
時定数回路１００の動作開始時にコンデンサ１１０が充電されていない場合や、時定数回路１００の入力電圧（ＡＭ検波回路７の出力電圧）が上昇傾向にある場合には、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い状態にある。このとき、アンド回路１６２からパルス信号が出力され、アンド回路１６４からはパルス信号が出力されない。したがって、スイッチ１４６のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサ１１０に供給される。この充電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に高くなるまで継続される。
【００３９】
また、この充電動作によってコンデンサ１１０の端子電圧が時定数回路１００の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサ１１０の端子電圧よりこの入力電圧の方が低い場合には、アンド回路１６４からパルス信号が出力され、アンド回路１６２からはパルス信号が出力されない。したがって、スイッチ１５２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサ１１０から放出される。この放電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に低くなるまで継続される。
【００４０】
また、上述した２つのアンド回路１６２、１６４から出力される２種類のパルス信号を比較すると、アンド回路１６２から出力されるパルス信号のデューティ比の方がアンド回路１６４から出力されるパルス信号のデューティ比よりも大きいため、２つのアンド回路１６２、１６４のそれぞれから同じ時間だけパルス信号が出力された場合を考えると、単位時間当たりの充電速度の方が放電速度よりも速くなる。このため、ＡＧＣ回路８のアタック時間の方がリリース時間よりも短くなっている。
【００４１】
なお、上述した時定数回路１００では、２つのアンド回路１６２、１６４からデューティ比が異なるパルス信号を出力するために分周器１７０を用いたが、異なるデューティ比のパルス信号を別々に生成して２つのアンド回路１６２、１６４のそれぞれに入力するようにしてもよい。
【００４２】
また、上述した時定数回路１００では、コンデンサ１１０に対する充電速度と放電速度を異ならせるために、ＦＥＴ１４４、１５０のそれぞれがオン状態になる単位時間当たりの割合を異ならせたが、これらのＦＥＴのゲート寸法を異ならせることにより、充電電流と放電電流そのものを異ならせるようにしてもよい。
【００４３】
図７は、時定数回路の変形例を示す回路図である。図７に示す時定数回路１００Ａは、図６に示した時定数回路１００に対して、分周器１７０を削除するとともに、２つのＦＥＴ１４４、１５０をゲート寸法を変更した２つのＦＥＴ１４４Ａ、１５０Ａに変更した点が異なっている。
【００４４】
図８は、ＭＯＳ型のＦＥＴのゲート寸法を示す図である。ゲート電圧が同じであっても、ゲート幅Ｗとゲート長Ｌを変更することにより、チャネル抵抗が変化するため、ソース・ドレイン間を流れる電流は変化する。参考実施例では、充電電流を多くしてアタック時間を短くしたいため、ＦＥＴ１４４Ａのゲート幅Ｗを大きな値に、ゲート長Ｌを小さな値に設定する。一方、放電電流を少なくしてリリース時間を長くしたいため、ＦＥＴ１５０Ａのゲート幅Ｗを小さな値に、ゲート長Ｌを大きな値に設定する。このように、ＦＥＴ１４４Ａ、１５０Ａのそれぞれゲート寸法を異ならせることによってもＡＧＣ回路８のアタック時間とリリース時間を容易に異ならせることができる。
【００４５】
このように、参考実施例のＦＥＴ帯域増幅器５に含まれる増幅器１１等は、差動動作を行う２つのＦＥＴ２０４、２０５を有しており、４つのＦＥＴ２０６〜２０９およびＡＧＣ回路８によってその利得がＡ₁に制御される。同様に、他の増幅器１２〜１５のそれぞれの利得をＡ₂、Ａ₃、Ａ₄、Ａ₅とすると、ＦＥＴ帯域増幅器５全体としては、理論上Ａ₁Ａ₂Ａ₃Ａ₄Ａ₅の利得を実現することができる。
【００４６】
ところで、増幅器１１〜１５のそれぞれにおいて１／ｆノイズと熱雑音が発生する。１／ｆノイズは、信号の低周波領域に現れるノイズであり、周波数が低くなるほど雑音レベルが高くなる。反対に、熱雑音は、信号の高周波領域に現れるノイズであり、周波数が高くなるほど雑音レベルが高くなる。ＭＯＳ型のＦＥＴが発生するノイズ電圧ｖ_nは、
ｖ_n＝√（（８ｋＴ（１＋η）／（３ｇ_m）
＋ＫＦ／（２ｆＣoxＷＬＫ’））Δｆ） …（１）
と表すことができる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｇ_mは相互コンダクタンス、Ｃoxはゲート酸化膜を挟んだゲートとチャネルの間の容量、Ｗはゲート幅、Ｌはゲート長、ｆは周波数、Δｆは周波数ｆの帯域幅である。ＫＦはノイズパラメータであり、１０^-20〜１０^-25程度の値となる。また、η、Ｋ’は所定のパラメータである。
【００４７】
この式において、右辺の第１項が熱雑音を示すものであり、温度（Ｔ）が高くなるにしたがって大きくなることがわかる。また、右辺の第２項が１／ｆノイズを示すものであり、ｆの逆数に比例することがわかる。
【００４８】
増幅器１１〜１５のそれぞれにおいて発生するノイズ（１／ｆノイズと熱雑音を合計したもの）をｅ_n1、ｅ_n2、ｅ_n3、ｅ_n4、ｅ_n5とすると、増幅器１１〜１５のそれぞれの出力信号に含まれるノイズレベルｅ₁、ｅ₂、ｅ₃、ｅ₄、ｅ₅ は、以下のようになる。
【００４９】
ｅ₁＝ｅ_n1
ｅ₂＝ｅ₁Ａ₂＋ｅ_n2
＝ｅ_n1Ａ₂＋ｅ_n2
ｅ₃＝ｅ₂Ａ₃＋ｅ_n3
＝（ｅ_n1Ａ₂＋ｅ_n2）Ａ₃＋ｅ_n3
ｅ₄＝ｅ₃Ａ₄＋ｅ_n4
＝（（ｅ_n1Ａ₂＋ｅ_n2）Ａ₃＋ｅ_n3）Ａ₄＋ｅ_n4
ｅ₅＝ｅ₄Ａ₅＋ｅ_n5
＝（（（ｅ_n1Ａ₂＋ｅ_n2）Ａ₃＋ｅ_n3）Ａ₄＋ｅ_n4）Ａ₅＋ｅ_n5 …（２）
このように、増幅器１１〜１５のそれぞれの間で入出力される信号には、主に低周波領域に存在する１／ｆノイズと高周波領域に主に存在する熱雑音とが含まれており、しかも後段の増幅器になればなるほど、これらのノイズレベルが増幅されながら累積される。したがって、ＡＧＣ回路８によって利得を小さな値に制御した場合であっても、前段部分の増幅器（例えば１段目と２段目の増幅器１１、１２）において発生するノイズレベルが大きいと、ノイズが最終段の増幅器１５から出力されるまでの過大になり、大きな残留ノイズとなって後段の回路に入力されることになる。
【００５０】
このような不都合を回避するために、参考実施例のＦＥＴ帯域増幅器５では、ＢＰＦ１６が用いられている。このＢＰＦ１６は、増幅帯域の成分（信号に含まれる増幅したい成分）を通過させるとともに、上述した１／ｆノイズと熱雑音を除去するためのものである。図１に示した本実施形態のＡＭ受信機を考えた場合には、４５５ｋＨｚ近傍の中間周波信号の帯域のみをＦＥＴ帯域増幅器５で増幅できればよい。したがって、ＢＰＦ１６の特性としては、下側のカットオフ周波数（ｋＨｚ）を４５５−α（２αが中間周波信号の帯域）以下であって１／ｆノイズが十分に除去できる値に設定するとともに、上側のカットオフ周波数を４５５＋α以上であって熱雑音が十分に除去できる値に設定する必要がある。
【００５１】
また、前段部分の増幅器で発生したノイズをＢＰＦ１６で除去する必要があり、参考実施例では、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６が挿入されている。
【００５２】
このようにすることで、ＢＰＦ１６の前段側に接続された増幅器１１、１２、１３において発生したノイズ成分をこのＢＰＦ１６で除去し、最終段の増幅器１５から出力される信号に含まれる残留ノイズを低減することができる。
【００５３】
なお、ＢＰＦ１６は、ＡＧＣ回路８によって増幅器１１〜１５の各利得が低く設定されている場合には、最終段の増幅器１５の近傍に設けることにより、増幅器１５から出力される信号に含まれるノイズを効果的に除去することができるが、ＡＧＣ回路８によって増幅器１１〜１５の各利得が高く設定されている場合には、最終段の増幅器１５よりも前段の増幅器においてノイズが大きくなって増幅器が飽和してしまうことが考えられるため、この飽和が生じない位置に配置する必要がある。
【００５４】
このように、参考実施例のＦＥＴ帯域増幅器５では、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６が挿入されており、それまでに増幅された１／ｆノイズや熱雑音が除去されるため、最終段の増幅器１５から出力される信号に含まれる残留ノイズを低減することが可能になる。このため、ＡＧＣ回路８によってＦＥＴ帯域増幅器５の利得が十分小さな値に設定されている場合であっても、受信機の出力音声に含まれる耳障りな残留ノイズのレベルを低減することが可能になる。
【００５５】
また、各増幅器１１〜１５に増幅素子として含まれているＦＥＴとして移動度が小さなｐチャネルＦＥＴを用いることにより、各増幅器の内部でのノイズの発生をさらに少なくすることができるため、ＦＥＴ帯域増幅器５によって発生する残留ノイズをさらに低減することができる。
【００５６】
特に、バイポーラトランジスタに比べてＭＯＳ型のＦＥＴは、１／ｆノイズが多いため、増幅器を多段接続してＦＥＴ帯域増幅器５を構成しようとすると、ノイズ対策をしない場合には１／ｆノイズが多くなって残留ノイズが過大になる場合がある。したがって、半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いてＦＥＴ帯域増幅器５あるいはその他の回路を含む全部品を一体形成する場合には、ＢＰＦ１６を用いたりｐチャネルＦＥＴを用いてノイズ対策を行うことは、半導体基板上にＦＥＴ帯域増幅器５やその他の回路を一定形成してＩＣ化を実現する上で、有効な手段となる。
【００５７】
また、参考実施例では、全ての増幅器１１〜１５についてｐチャネル型のＦＥＴを用いたが、ノイズ低減の効果が大きな初段からｎ段目までの（例えば２段目まで）増幅器についてｐチャネル型のＦＥＴを用いるようにしてもよい。このようにすることで、累積されるノイズ成分を効率よく低減することができる。
【００５８】
上述した参考実施例では、３段目の増幅器１３の後段に１つのＢＰＦを挿入してノイズ成分を除去したが、各段の増幅器においてノイズ成分を除去するようにしてもよい。
【００５９】
図９は、他の参考実施例のＦＥＴ帯域増幅器の構成を示す回路図である。図９に示す他の参考実施例のＦＥＴ帯域増幅器５Ａは、縦続接続されて多段増幅器を構成する５段の増幅器１１Ａ、１２Ａ、…、１５ＡとＡＧＣ回路８とを含んで構成されている。各増幅器１１Ａ〜１５Ａの構成は基本的に同じであるため、以下では初段の増幅器１１Ａに着目して、詳細な構成および動作を説明する。
【００６０】
図１０は、図９のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す図である。図１０に示すように、他の参考実施例の増幅器１１Ａは、定電流を生成するＦＥＴ２０１、２０２、電流源２０３と、入力信号を差動増幅する２つのＦＥＴ２０４、２０５と、これら２つのＦＥＴ２０４、２０５の差動出力の利得を制御信号Ｖ⁺、Ｖ^-に応じて可変する４つのＦＥＴ２０６、２０７、２０８、２０９と、入力信号から直流成分を除去する２つのコンデンサ２１０、２１１と、２つの負荷抵抗２１２、２１３とを含んで構成されている。前段の回路（ＢＰＦ４）からの入力信号（ＩＮ⁺、ＩＮ^-）がＦＥＴ２０４、２０５に入力され、ＡＧＣ回路８からの制御信号（Ｖ⁺、Ｖ^-）がＦＥＴ２０６〜２０９に入力されている。この構成に含まれるＦＥＴ２０１、２０２、２０６〜２０９は全てｐチャネル型が用いられている。なお、コンデンサ２１０、２１１のそれぞれの一方端に接続された抵抗２２０、２２１は、これらのコンデンサ２１０、２１１とともにハイパスフィルタを構成しており、入力信号からフリッカーノイズ（１／ｆノイズ）が含まれる低域成分を除去する。これらの抵抗２２０、２２１、コンデンサ２１０、２１１が低域成分除去手段に対応している。また、抵抗２１２、２１３のそれぞれに並列に接続されたコンデンサ２２２、２２３は、これらの抵抗２１２、２１３とともにローパスフィルタを構成しており、出力信号から熱雑音が含まれる高域成分を除去する。これらの抵抗２１２、２１３、コンデンサ２２２、２２３が高域成分除去手段に対応している。
【００６１】
このように、初段の増幅器１１Ａにおいて、入力される信号の低域成分に含まれる１／ｆノイズが除去されるとともに、出力される信号の高域成分に含まれる熱雑音が除去される。
【００６２】
ところで、上述した増幅器１１Ａでは、抵抗２１２、２１３のそれぞれに並列にコンデンサ２２２、２２３を接続したが、これらのコンデンサ２２２、２２３は、ＦＥＴ２０６、２０７等のそれぞれのドレインとアース以外の固定電位との間に挿入するようにしてもよい。
【００６３】
また、これらのコンデンサ２２２、２２３は、増幅器１１Ａに含まれるＦＥＴの寄生容量を利用するようにしてもよい。
【００６４】
図１１は、ＦＥＴの寄生容量を利用することによりコンデンサの数を減らした増幅器の構成を示す回路図である。図１１に示す増幅器１１Ｂは、図１０に示した増幅器１１Ａの構成に比べて、コンデンサ２２２、２２３が省略された点と、ＦＥＴ２０６〜２０９のゲート長Ｌとゲート幅Ｗが大きく設定されている点が異なっている。
【００６５】
一般に、ＦＥＴで発生するノイズ電流は、ゲート長Ｌの逆数に比例することが知られている。したがって、ゲート長Ｌを長く設定することにより、ノイズ電流を低減することができる。ところが、ゲート長Ｌを長くするとチャネル抵抗が大きくなるため、その分ゲート幅Ｗを広く設定してチャネル抵抗を低減することが望ましい。このように、ノイズ電流を低減するために、ゲート長Ｌとゲート幅Ｗを大きくするということは、ゲート電極の面積が大きくなるということであり、寄生容量も大きくなるため、ある程度の容量値を確保することが可能になり、コンデンサ２２２、２２３の代わりにこの寄生容量を用いることができるようになる。
【００６６】
このように、ゲート長Ｌとゲート幅Ｗをともに大きくして寄生容量を大きくした上でコンデンサ２２２、２２３を省略することにより、さらに信号の高域成分、すなわち熱雑音を有効に除去することができる。また、コンデンサ２２２、２２３を省略することによるコストダウンが可能になることはいうまでもない。
【００６７】
図１２は、第１の実施形態のＦＥＴ帯域増幅器の構成を示す回路図である。図１２に示す本実施形態のＦＥＴ帯域増幅器は、縦続接続されて多段増幅器を構成する５段の増幅器１１Ｃ、１２Ｃ、…、１５Ｃと、最終段の増幅器１５Ｃから出力される信号を外部に取り出すとともに初段の増幅器１１Ｃに帰還させる付加回路と、ＡＧＣ回路８とが含まれている。増幅器１１Ｃ〜１５Ｃのそれぞれは同じ構成を有している。なお、参考実施例と同じ構成を有する回路については同じ符号を付し、詳細な説明は省略する。
【００６８】
図１３は、増幅器１１Ｃの詳細構成を示す図である。この増幅器１１Ｃは、図１１に示した構成に対して、抵抗２２０、２２１とコンデンサ２１０、２１１が省略された構成を有している。
【００６９】
また、本実施形態のＦＥＴ帯域増幅器に備わった付加回路には、ＦＥＴ４３１と定電流回路４３３からなるソースホロワ回路４５０と、ＦＥＴ４３２と定電流回路４３４からなるソースホロワ回路４５１と、抵抗４３５、４３７、コンデンサ４３９、４４１からなるＬＰＦ４５２と、抵抗４３６、４３８、コンデンサ４４０、４４２からなるＬＰＦ４５３とが含まれている。
【００７０】
最終段の増幅器１５Ｃから出力される一方の差動出力信号が、ソースホロワ回路４５０を介してＦＥＴ帯域増幅器の一方の出力信号として取り出されるともに、ＬＰＦ４５２および抵抗４４３を介して初段の増幅器１１Ｃの一方の入力端に帰還される。同様に、最終段の増幅器１５Ｃから出力される他方の差動出力信号が、ソースホロワ回路４５１を介してＦＥＴ帯域増幅器の他方の出力信号として取り出されるともに、ＬＰＦ４５３および抵抗４４４を介して初段の増幅器１１Ｃの他方の入力端に帰還される。
【００７１】
ところで、本実施形態のＦＥＴ帯域増幅器には５段（奇数個）の増幅器１１Ｃ〜１５Ｃが含まれているため、初段の増幅器１１Ｃに入力される信号の位相に対して、最終段の増幅器１５Ｃから出力される信号の位相は反転している。したがって、ソースホロワ回路４５０、４５１から出力される信号の低域成分のみをＬＰＦ４５２、４５３によって抽出して初段の増幅器１１Ｃに帰還させるということは、低域成分に対応する利得を下げて、この成分のみを除去することに他ならない。すなわち、図１２に示した帰還ループを形成することにより、低域成分除去手段が構成されており、低域成分に含まれる１／ｆノイズを有効に除去することができる。
【００７２】
このように、ＦＥＴ帯域増幅器の全体に帰還ループを形成して出力信号の低域成分のみを初段の増幅器１１Ｃの入力側に帰還させることによっても有効に１／ｆノイズを除去することができる。また、各段の増幅器１１Ｃ〜１５Ｃにおいて高域成分を除去することにより、この高域成分に含まれる熱雑音を有効に除去することができる。
【００７３】
なお、図１３に示した本実施形態の増幅器１１Ｃでは、ＦＥＴの寄生容量を利用して信号の高域成分を除去するようにしていたが、上述した図１０に示した他の参考実施例と同様に、コンデンサを用いるようにしてもよい。この場合には、図１３に示した抵抗２１２、２１３に並列にコンデンサを接続すればよい。
【００７４】
〔その他の参考実施例〕
上述した実施形態あるいは参考実施例では、多段接続された複数の増幅器の中間あるいは各段に、使用帯域外に含まれるノイズ成分を除去するためのＢＰＦ等を備えてＦＥＴ帯域増幅器を構成したが、このＢＰＦ等を備えずに、各段の増幅器においてその他のノイズ対策を行うようにしてもよい。
【００７５】
図１４は、その他の参考実施例のＦＥＴ帯域増幅器５Ｄの構成を示す図である。図１４に示すＦＥＴ帯域増幅器５Ｄは、縦続接続されて多段増幅器を構成する複数の増幅器１１Ｄ〜１５ＤとＡＧＣ回路８とを備えている。このＦＥＴ帯域増幅器５Ｄは、その他の回路とともに半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて一体形成されている。
【００７６】
上述した複数の増幅器１１Ｄ〜１５Ｄは、初段からｎ段目までについてノイズ対策が施されている。例えば、ノイズ対策として、ｐチャネルＭＯＳ型のＦＥＴを用いる手法と、ＭＯＳ型のＦＥＴのゲート幅Ｗとゲート長Ｌを大きくする手法が単独であるいは組み合わせて用いられる。
【００７７】
ｐチャネルＭＯＳ型のＦＥＴを用いることにより低周波領域に現れる１／ｆノイズの低減が可能であり、半導体基板上にＦＥＴ帯域増幅器を一体形成する際に特に有効な手法であることは上述したとおりである。
【００７８】
上述したように、（１）式の右辺の第２項が１／ｆノイズを示すものであり、この項においてゲート幅Ｗとゲート長Ｌが分母にあることから、ゲート幅Ｗやゲート長Ｌを大きな値に設定することによっても１／ｆノイズを低減できることがわかる。また、ゲート幅Ｗとゲート長Ｌを大きくすると、ＦＥＴの寄生容量も大きくなって、高周波領域に現れる熱雑音を除去するためにも有効となる。
【００７９】
このように、初段からｎ段目までの各増幅器においてノイズ対策を施すことにより、後段の増幅器で増幅および累積されるノイズ成分を削減することができるため、最終段の増幅器１５Ｄから出力される信号に含まれる残留ノイズを有効に低減することが可能になる。
【００８０】
ところで、増幅器１１Ｄ〜１５Ｄのそれぞれにおいて発生するノイズ（１／ｆノイズと熱雑音を合計したもの）をｅ_n1、ｅ_n2、ｅ_n3、ｅ_n4、ｅ_n5、増幅器１２Ｄ〜１５Ｄのそれぞれの利得をＡ₂、Ａ₃、Ａ₄、Ａ₅とすると、増幅器１１Ｄ〜１５Ｄのそれぞれの出力信号に含まれるノイズレベルｅ₁、ｅ₂、ｅ₃、ｅ₄、ｅ₅は、上述した（２）式で示したようになる。
【００８１】
全ての増幅器１１Ｄ〜１５Ｄについてノイズ対策を施すことにより、最もノイズが少なくなるが、全てのＦＥＴをｐチャネル型のＦＥＴとすると、ｎチャネル型のＦＥＴを用いる場合に比べて素子面積が大きくなる。また、ゲート幅Ｗとゲート長Ｌを大きくする場合も同様であり、このノイズ対策を施した場合に素子面積が大きくなる。特に、半導体基板上にＦＥＴ帯域増幅器を一体形成する場合には、占有面積の縮小による高密度化、コストダウン等を図るとともに、ノイズ低減による増幅器の飽和を有効に防止するために、初段からｎ段目までの増幅器について上述したノイズ対策を施すことが望ましい。
【００８２】
具体的には、ｍ段目の増幅器の出力信号に含まれるノイズレベルｅ_mが、ｍ＋１段目の増幅器についてノイズ対策を行わなかった場合に発生するノイズレベルよりも十分に大きく（例えば数倍）なるようであれば、ｍ＋１段目以降の増幅器についてノイズ対策を行ってもそれ程の効果は期待できないため、ｍ段目までの増幅器について上述したノイズ対策を行えばよい。これにより、半導体基板上にＦＥＴ帯域増幅器を一体形成した場合のチップ面積の小型化と、ノイズによる飽和防止の効果を得ることができる。
【００８３】
ところで、何段までの増幅器に含まれるＦＥＴのゲート幅Ｗとゲート長Ｌをそれ以降の増幅器に含まれるＦＥＴのゲート幅Ｗとゲート長Ｌよりも大きくするかについては、以下のようにしてもよい。
【００８４】
増幅器を多段接続した場合を考えたときに、前段の増幅器に含まれるＦＥＴにおいて発生した１／ｆノイズは、それより後段の増幅器に含まれるＦＥＴにおいて増幅されるため、前段の増幅器に含まれるＦＥＴにおいて発生する１／ｆノイズを低減することは、全体の低周波ノイズを低減するために好ましい。一方、後段の増幅器に含まれるＦＥＴにおいて発生する１／ｆノイズは、それよりも後段の増幅器に含まれるＦＥＴにおいて増幅される程度が少ないため、全体の低周波ノイズの低減に寄与する割合は少ないと考えられる。したがって、この後段の増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗをそれよりも前段の増幅器に含まれるＦＥＴのそれらよりも小さな値にすることにより、ＦＥＴによる占有面積を小さくすることができ、チップの小型化によるコスト低減を図ることができる。
【００８５】
あるいは、図１４に示した任意位置の増幅器に含まれるＦＥＴに着目したときに、このＦＥＴによって発生するノイズ成分がこのＦＥＴの入力信号に含まれるノイズ成分よりも小さくなるように、それぞれの増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗを設定するようにしてもよい。いずれかの増幅器に含まれるＦＥＴにおいて発生するノイズ成分をこのＦＥＴの入力信号中のノイズ成分よりも小さくすることにより、全体の低周波ノイズの低減が可能になる。
【００８６】
なお、ｍ段目までの増幅器をｐチャネルＭＯＳ型のＦＥＴを用いて構成し、ｍ＋１段目以降の増幅器をｎチャネルＭＯＳ型のＦＥＴを用いて構成する手法は、上述した第１の実施形態や参考実施例の各ＦＥＴ帯域増幅器について適用することもできる。この場合であっても、チップ面積の小型化とノイズ低減による飽和防止の効果を得ることができる。
【００８７】
〔第２の実施形態〕
上述した実施形態において、ＦＥＴ帯域増幅器とその他の回路を半導体基板上に一体形成する場合に、ｐチャネル型のＦＥＴが増幅素子として用いられている各段の増幅器をＮウェル上に形成することにより、半導体基板を通って他の回路にノイズが回り込むことを防止することができる。
【００８８】
図１５は、第２の実施形態のＦＥＴ帯域増幅器５Ｅの概略構造を示す断面図である。また、図１６は図１５に示した構造の平面図である。図１５に示す構造では、各段の増幅器がｐチャネル型のＦＥＴを用いて構成されている場合に、このＦＥＴ帯域増幅器５Ｅの全部品がＮウェル５２上に形成されている。なお、ｍ段目までの各段の増幅器がｐチャネル型のＦＥＴを用いて構成されている場合には、このｍ段目までの各増幅器の全部品がＮウェル５２上に形成される。
【００８９】
Ｎウェル５２とＰ形の半導体基板５０との間にはＰＮ接合面が形成されるため、Ｎウェル５２の電位の方が半導体基板５０よりも高い場合には、Ｎウェル５２から半導体基板５０に向けて流れる電流がこのＰＮ接合面で遮断される。このため、Ｎウェル５２上に形成された回路において発生したノイズが半導体基板５０を通って他の回路に回り込むことを防止することができる。
【００９０】
特に、ｍ段目までの各増幅器をＮウェル５２上に形成することにより、ｍ段目までの増幅器で発生したノイズがｍ＋１段目以降の増幅器に半導体基板５０を通って回り込むことを防止することができるため、ＦＥＴ帯域増幅器内のｍ＋１段目以降の増幅器で増幅して累積されるノイズレベルを低減することができる。
【００９１】
また、図１６に示すように、半導体基板５０の表面近傍であって、Ｎウェル５２を囲む周辺領域に、ガードリング５４が形成されている。このガードリング５４は、Ｐ形の半導体基板５０の一部をＮ形領域に形成したものである。ガードリング５４と半導体基板５０によってＰＮＰ層が形成されるため、Ｎウェル５２上に形成された回路で発生したノイズが半導体基板５０の表面近傍を通って他の回路に回り込むことを有効に防止することができる。
【００９２】
特に、このガードリング５４は、半導体基板５０のより深層領域に達するように、例えばＮウェル５２よりも深い箇所まで達するように形成することが望ましい。これにより、Ｎウエル５２上に形成された回路で発生したノイズがガードリング５４の下側（半導体基板５０の内部）を通って他の回路に回り込む場合に、より低周波成分の回り込みを防止することが可能になる。したがって、ｍ段目までの各増幅器をＮウェル５２上に形成することにより、ｍ段目までの増幅器で発生した１／ｆノイズがｍ＋１段目以降の増幅器にガードリング５４の下側を通って回り込むことを防止することができるため、ＦＥＴ帯域増幅器内のｍ＋１段目以降の増幅器で増幅して累積されるノイズレベルを低減することができる。
【００９３】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、縦続接続された５段の増幅器によってＦＥＴ帯域増幅器を構成したが、この段数はＦＥＴ帯域増幅器全体の利得をどの程度に設定するかに応じて適宜変更することができる。
【００９４】
また、上述した実施形態では、ＡＭ受信機の中間周波増幅器に用いられるＦＥＴ帯域増幅器５等について説明したが、ＦＭ受信機やダイレクトコンバージョン受信機等のその他の受信機や受信機以外の装置に使用するＦＥＴ帯域増幅器について本発明を適用することができる。
【図面の簡単な説明】
【図１】第１の実施形態のＦＥＴ帯域増幅器が含まれるＡＭ受信機の一般的な構成を示す図、
【図２】参考実施例のＦＥＴ帯域増幅器の構成を示す図、
【図３】図２のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す回路図、
【図４】ＡＧＣ回路の詳細構成を示す回路図、
【図５】時定数回路の原理ブロックを示す図、
【図６】時定数回路の具体的な構成を示す回路図、
【図７】時定数回路の変形例を示す回路図、
【図８】ＭＯＳ型のＦＥＴのゲート寸法を示す図、
【図９】他の参考実施例のＦＥＴ帯域増幅器の構成を示す回路図、
【図１０】図９のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す図、
【図１１】ＦＥＴの寄生容量を利用することによりコンデンサの数を減らした増幅器の構成を示す回路図、
【図１２】第１の実施形態のＦＥＴ帯域増幅器の構成を示す回路図、
【図１３】図１２のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す図、
【図１４】その他の参考実施例のＦＥＴ帯域増幅器の構成を示す図、
【図１５】第２の実施形態のＦＥＴ帯域増幅器の概略構造を示す断面図、
【図１６】図１５に示した構造の平面図である。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to an FET band amplifier used for various receivers and the like.
[0002]
[Prior art]
  Various types of receivers such as AM receivers and FM receivers use band amplifiers that amplify signals in a predetermined band. As a typical band amplifier, there is an intermediate frequency amplifier that amplifies an intermediate frequency signal. In this intermediate frequency amplifier, only a narrow band signal near the intermediate frequency is selectively amplified. The center frequency in this case is set to a fixed value such as 10.7 MHz for an FM receiver and 455 kHz for an AM receiver, for example. In general, an automatic gain control circuit is connected to the intermediate frequency amplifier in order to set an optimum gain according to the strength of the electric field strength. For example, an AM receiver is provided with an automatic gain control circuit that controls the gain of the intermediate frequency amplifier to an appropriate value in accordance with the output level of the AM detection circuit.
[0003]
[Problems to be solved by the invention]
  Incidentally, in order to obtain a predetermined gain in such a band amplifier, a multistage amplifier in which transistors are connected in a plurality of stages is generally used. At this time, if the noise generated in each stage transistor is large, this noise component is amplified and accumulated in each stage transistor, so that the noise component included in the signal output from the last stage transistor becomes large. As described above, when the noise component generated in the band amplifier itself becomes large, there is a problem that the residual noise increases when the electric field intensity is strong and the gain of the band amplifier is controlled to a small value. In particular, when a band amplifier is formed using a CMOS process, a MOS type FET is used as an amplifying element. Generally, a MOS type FET appears in a low frequency region as compared with a bipolar transistor. Because there is a lot of noise, some countermeasures are necessary.
[0004]
  The present invention has been made in view of such a point, and an object thereof is to provide an FET band amplifier capable of reducing residual noise during gain control.
[0005]
[Means for Solving the Problems]
  In order to solve the above-mentioned problems,The FET band amplifier of the present invention isA multistage amplifier including a plurality of cascaded amplifiers in which FETs are used as amplifying elements, and a gain control circuit for controlling the gain of the multistage amplifier are provided. Each stage amplifier has high-frequency component removing means for removing a high-frequency component from the input / output signal that is higher than the upper limit value of the amplified band component. A p-channel FET is used as the FET from at least the first stage to the n-th stage of the amplifier. In addition, a feedback circuit is provided that feeds back a low-frequency component lower than the lower limit value of the amplification band component included in the output signal of the final-stage amplifier to the first-stage amplifier in a reverse phase state. Since only the low frequency component contained in the output signal of the final stage amplifier is fed back to the input side of the first stage amplifier in the reverse phase state, this low frequency component is canceled out. f Noise can be removed. Further, by using a p-channel FET having a low mobility as the amplifying element, 1 / f noise itself generated in the amplifier can be reduced.
[0006]
  In particular, the above-described high-frequency component removing unit is preferably a low-pass filter whose cutoff frequency is set to a value higher than the upper limit value of the amplification band. By providing a low pass filter on the output side of each stage amplifier, thermal noise higher than the cut-off frequency of the low pass filter can be easily removed.
[0007]
  Further, it is desirable to use the parasitic capacitance of the FET included in the next stage amplifier as the capacitor included in the low-pass filter. By using the parasitic capacitance of the FET instead of the capacitor as a single component, the number of components can be reduced, and the cost can be reduced accordingly. In particular, the FET formed on the semiconductor substrate has a parasitic capacitance. By using this, the space on the semiconductor substrate can be used more effectively than when a low-pass filter is configured using a single capacitor. This makes it possible to reduce the size of the chip.
[0008]
  Further, it is desirable that the components are integrally formed on the semiconductor substrate using a CMOS process or a MOS process. By using these processes, the process can be simplified as compared with the case where a bipolar process or the like is used, and the product cost including the parts cost and the FET band amplifier can be reduced.
[0009]
  Further, an N well is formed in the semiconductor substrate described above, and it is desirable that all or a part of the components are formed on the N well. By forming all or part of the components on the N well, it is possible to prevent noise current from flowing through the pn junction formed between the N well and the semiconductor substrate therebelow. Thus, it is possible to prevent noise generated in the circuit on the N-well from entering other parts through the semiconductor substrate.
[0010]
  In addition, it is desirable that a guard ring be formed around the component parts in the semiconductor substrate described above. As a result, it is possible to more effectively prevent noise generated in the circuit formed on the N-well from entering other parts through the semiconductor substrate.
[0011]
  The guard ring described above is preferably formed from the surface of the semiconductor substrate to a position deeper than the N well. By forming the guard ring to a deep position, it is possible to remove 1 / f noise in a low frequency region that goes around the guard ring.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, an FET band amplifier according to an embodiment to which the present invention is applied will be described in detail.
[0013]
  [First Embodiment]
  FIG. 1 is a diagram illustrating a general configuration of an AM receiver including the FET band amplifier according to the first embodiment. The AM receiver shown in the figure includes a high-frequency amplifier circuit 1, a mixing circuit 2, a local oscillator 3, BPFs (band-pass filters) 4, 6, an FET band amplifier 5, and an AM detection circuit 7. After the AM wave received by the antenna 9 is amplified by the high frequency amplifier circuit 1, the local oscillation signal output from the local oscillator 3 is mixed to perform frequency conversion from a high frequency signal to an intermediate frequency signal. For example, if the frequency of the signal output from the high frequency amplifier circuit 1 is f1, and the frequency of the local oscillation signal output from the local oscillator 3 is f2, the signal having the frequency of f1-f2 is output from the mixing circuit 2. .
[0014]
  The BPFs 4 and 6 are provided before and after the FET band amplifier 5 operating as an intermediate frequency amplifier circuit, and extract only frequency components in the vicinity of 455 kHz from the input intermediate frequency signal. The FET band amplifier 5 includes an AGC circuit (automatic gain control circuit), and amplifies a predetermined band component including the intermediate frequency signal with a gain controlled by the AGC circuit. The AM detection circuit 7 performs AM detection processing on the intermediate frequency signal after being amplified by the FET band amplifier 5.
[0015]
  FIG.Reference example2 is a diagram showing a configuration of a FET band amplifier 5 of FIG. As shown in FIG.Reference exampleThe FET band amplifier 5 includes a 5-stage amplifier 11 to 15 constituting a multistage amplifier, a BPF 16 inserted between the third-stage amplifier 13 and the fourth-stage amplifier 14, and the output of the AM detection circuit 7. And an AGC circuit 8 that performs a gain control operation based on the signal. Each of the amplifiers 11 to 15 has a predetermined gain, and the FET band amplifier 5 as a whole has a gain obtained by multiplying the gains of the amplifiers 11 to 15. The FET band amplifier 5 is integrally formed on a semiconductor substrate together with other circuits using a CMOS process or a MOS process. This makes it possible to reduce the product cost of parts or the entire AM receiver by simplifying the manufacturing process.
[0016]
  FIG. 3 is a circuit diagram showing the detailed configuration of each stage of the amplifier included in the FET band amplifier 5. Each of the amplifiers 11 to 15 has the same configuration, and the amplifier 11 will be described in detail below.
[0017]
  As shown in FIG.Reference exampleThe amplifier 11 includes FETs 201 and 202 that generate a constant current, a current source 203, two FETs 204 and 205 that differentially amplify an input signal, and a gain of a differential output of the two FETs 204 and 205 as a control signal V.⁺, V^-4 FETs 206, 207, 208, and 209 that change according to the above, and two load resistors 212 and 213. Input signal (IN from the previous circuit (BPF4)⁺, IN^-) Is input to the FETs 204 and 205, and the control signal (V⁺, V^-) Is input to the FETs 206 to 209. The FETs 201, 202, and 206 to 209 included in this configuration are all p-channel type.
[0018]
  FIG. 4 is a circuit diagram showing a detailed configuration of the AGC circuit 8. As shown in FIG.Reference exampleThe AGC circuit 8 includes a time constant circuit 100 that smoothes an input signal with a predetermined time constant, a power supply 300 that generates a predetermined power supply voltage Vr, and an output voltage of the time constant circuit 100 using the power supply voltage Vr as an operating voltage. Amplifier 301 for amplifying, two FETs 302 and 303 for generating a constant current, current source 304, two FETs 305 and 306 for differentially amplifying power supply voltage Vr generated by power supply 300 and the output voltage of amplifier 301, and two resistors 307 and 308.
[0019]
  In the time constant circuit 100, in order to smooth the output signal of the AM detection circuit 7, the response time when the output voltage decreases is set to a value different from the response time (time constant) when the output voltage increases. ing. For example, the response time when the voltage increases is set to 50 msec, and the response time when the voltage decreases is set to 300 to 500 msec. The amplifier 301 amplifies the smooth output of the time constant circuit 100, and the output voltage changes in the range from 0V to the power supply voltage Vr.
[0020]
  That is, when the voltage level of the output signal of the AM detection circuit 7 is small, the output voltage of the time constant circuit 100 is low, so that the output voltage of the amplifier 301 becomes a small value close to 0V. Therefore, when focusing on the two FETs 305 and 306 that perform differential operation, the power supply voltage Vr is applied to the gate of one FET 305 and a low voltage close to 0 V is applied to the gate of the other FET 306, and a large potential difference is generated from each drain. Two control signals (V⁺, V^-) Is output. When this control signal is input to the amplifier 11, the differential operation is performed by the two FETs 206 and 207 or the two FETs 208 and 209. Therefore, the gain of the entire amplifier 11 is increased, and the differential output having a large potential difference. Signal (OUT⁺, OUT^-) Is output from the amplifier 11.
[0021]
  Further, when the voltage level of the output voltage of the AM detection circuit 7 is increased, the output voltage of the time constant circuit 100 is increased, so that the output voltage of the amplifier 301 becomes a value close to the power supply voltage Vr. Therefore, when focusing on the two FETs 305 and 306 that perform differential operation, the power supply voltage Vr is applied to the gate of one FET 305, and the power supply voltage Vr or a voltage close thereto is applied to the gate of the other FET 306. Two control signals (V⁺, V^-) Is output. When this control signal is input to the amplifier 11 described above, the differential operation is hardly performed by the two FETs 206 and 207 or the two FETs 208 and 209, so that the gain of the entire amplifier 11 is reduced, and a difference having a small potential difference. Output signal (OUT⁺, OUT^-) Is output from the amplifier 11.
[0022]
  FIG. 5 is a diagram showing a principle block of the time constant circuit 100. As shown in FIG.Reference exampleThe time constant circuit 100 includes a capacitor 110, a voltage comparator 112, a charging circuit 114, a discharging circuit 116, and a charging / discharging speed setting unit 118. The voltage comparator 112 compares the terminal voltage of the capacitor 110 with the input voltage, and validates the operation of the charging circuit 114 or the discharging circuit 116 according to the comparison result. The charging circuit 114 charges the capacitor 110 by intermittently supplying a charging current. For example, the charging circuit 114 includes a constant current circuit and a switch, and a charging current is supplied from the constant current circuit to the capacitor 110 when the switch is turned on. In addition, the discharge circuit 116 discharges the capacitor 110 by passing a discharge current intermittently. For example, the discharge circuit 116 includes a constant current circuit and a switch, and a constant current is discharged from the capacitor 110 when the switch is turned on. The charging / discharging speed setting unit 118 performs setting so that the charging speed of the capacitor 110 by the charging circuit 114 is different from the discharging speed of the capacitor 110 by the discharging circuit 116.
[0023]
  in this way,Reference exampleThe time constant circuit 100 performs an intermittent charge / discharge operation on the capacitor 110. For this reason, even when the capacitance of the capacitor 110 is set to a small value, the voltage at both ends of the capacitor 110 gradually changes, and a circuit having a large time constant, that is, a capacitor having a large capacitance or a resistor having a large resistance value is used. Charge / discharge characteristics equivalent to the case can be obtained. Further, the charging circuit 114 and the discharging circuit 116 perform control to supply a predetermined current to the capacitor 110 or release it from the capacitor 110. Since these supply and discharge operations are performed intermittently, the current value at that time Can be set to a somewhat large value suitable for IC implementation. Therefore, the entire AGC circuit 8 including the time constant circuit 100 can be integrally formed on the semiconductor substrate to form an IC. Further, since no external parts such as a capacitor are required, the entire AGC circuit 8 can be greatly reduced in size.
[0024]
  Also,Reference exampleThe time constant circuit 100 is set by the charge / discharge rate setting unit 118 so that the charge rate and the discharge rate of the capacitor 110 are different. For this reason, the attack time and release time of the AGC circuit 8 can be made different.
[0025]
  FIG. 6 is a circuit diagram showing a specific configuration of the time constant circuit 100. As shown in FIG. 6, the time constant circuit 100 includes a capacitor 110, a constant current circuit 140, FETs 142, 144, 150, 154, 156, switches 146, 152, a voltage comparator 160, AND circuits 162, 164, and a frequency divider. 170 is comprised.
[0026]
  A current mirror circuit is configured by the two FETs 142 and 144, and the same charging current as the constant current output from the constant current circuit 140 is generated. In addition, the generation timing of this charging current is determined by the switch 146.
[0027]
  The switch 146 includes an inverter circuit a, an analog switch b, and an FETc. The analog switch b is configured by connecting the source and drain of a p-channel FET and an n-channel FET in parallel. The output signal of the AND circuit 162 is directly input to the gate of the n-channel FET, and a signal obtained by inverting the logic of this output signal by the inverter circuit a is input to the gate of the p-channel FET. Therefore, the analog switch b is turned on when the output signal of the AND circuit 162 is at a high level, and is turned off when it is at a low level. The FETc is for surely stopping the current supply operation by the FET 144 by connecting the gate and drain of the FET 144 with a low resistance when the analog switch b is in the OFF state.
[0028]
  When the switch 146 is turned on, the gate of one FET 142 to which the constant current circuit 140 is connected and the gate of the other FET 144 are connected to each other. Therefore, the switch 146 is generated by the constant current circuit 140 connected to the one FET 142. The same current as the constant current that flows is also passed between the source and drain of the other FET 144. This current is supplied to the capacitor 110 as a charging current. On the other hand, when the switch 146 is turned off, the gate of the FET 144 is connected to the drain, and the supply of the charging current is stopped.
[0029]
  In addition, by combining the FET 150 with the FET 142 and the constant current circuit 140 described above, a current mirror circuit for setting the discharge current of the capacitor 110 is configured, and the operation state is determined by the switch 152. The switch 152 has the same configuration as the switch 146. The switch 152 is controlled to be turned on and off according to the logic of the output signal of the AND circuit 164. The switch 152 is turned on when the output signal is at a high level, and turned off when the output signal is at a low level.
[0030]
  When the switch 152 is turned on, the gate of one FET 142 to which the constant current circuit 140 is connected and the gate of the other FET 150 are connected, so that the constant current generated by the constant current circuit 140 is almost the same. Current also flows between the source and drain of the other FET 150. This current becomes a discharge current that releases the charge accumulated in the capacitor 110.
[0031]
  However, since the current flowing through the FET 150 cannot be directly taken out from the capacitor 110,Reference exampleThen, another current mirror circuit composed of FETs 154 and 156 is connected to the source side of the FET 150.
[0032]
  The gates of the two FETs 154 and 156 are connected to each other, and the same current flows between the source and drain of the other FET 156 when the above-described discharge current flows to the FET 154. The FET 156 has a drain connected to the terminal on the high potential side of the capacitor 110, and a current flowing through the FET 156 is generated by discharging the charge accumulated in the capacitor 110.
[0033]
  The voltage comparator 160 compares the terminal voltage of the capacitor 110 applied to the plus terminal with the input voltage of the time constant circuit 100 applied to the minus terminal. The voltage comparator 160 has a non-inverted output terminal and an inverted output terminal. When the terminal voltage of the capacitor 110 applied to the plus terminal is larger than the input voltage applied to the minus terminal, the voltage comparator 160 is non-inverted. A high level signal is output from the inverting output terminal, and a low level signal is output from the inverting output terminal. On the other hand, when the terminal voltage of the capacitor 110 applied to the positive terminal is smaller than the input voltage applied to the negative terminal, a low level signal is output from the non-inverted output terminal and the high level is output from the inverted output terminal. Is output.
[0034]
  In the AND circuit 162, a predetermined pulse signal is input to one input terminal, and the non-inverting output terminal of the voltage comparator 160 is connected to the other input terminal. Therefore, when the terminal voltage of the capacitor 110 is larger than the input voltage of the time constant circuit 100, a predetermined pulse signal is output from the AND circuit 162.
[0035]
  In the AND circuit 164, a predetermined pulse signal output from the frequency divider 170 is input to one input terminal, and the inverting output terminal of the voltage comparator 160 is connected to the other input terminal. Therefore, when the terminal voltage of the capacitor 110 is smaller than the input voltage of the time constant circuit 100, a predetermined pulse signal is output from the AND circuit 164.
[0036]
  The frequency divider 170 divides the pulse signal input to one input terminal of the AND circuit 162 by a predetermined frequency dividing ratio and outputs the result. As described above, the divided pulse signal is input to one input terminal of the AND circuit 164.
[0037]
  The time constant circuit 100 has such a configuration, and the operation thereof will be described next.
[0038]
  When the capacitor 110 is not charged at the start of the operation of the time constant circuit 100 or when the input voltage of the time constant circuit 100 (the output voltage of the AM detection circuit 7) tends to increase, the terminal voltage of the capacitor 110 Is lower than the input voltage of the time constant circuit 100. At this time, a pulse signal is output from the AND circuit 162, and no pulse signal is output from the AND circuit 164. Accordingly, only the switch 146 is intermittently turned on, and a predetermined charging current is supplied to the capacitor 110 at the timing when the switch 146 is turned on. This charging operation is continued until the terminal voltage of the capacitor 110 becomes relatively higher than the input voltage of the time constant circuit 100.
[0039]
  Further, when the terminal voltage of the capacitor 110 exceeds the input voltage of the time constant circuit 100 due to this charging operation, or when the input voltage tends to decrease and the input voltage is lower than the terminal voltage of the capacitor 110. A pulse signal is output from the AND circuit 164, and no pulse signal is output from the AND circuit 162. Accordingly, only the switch 152 is intermittently turned on, and a predetermined discharge current is discharged from the capacitor 110 at the timing when the switch 152 is turned on. This discharging operation is continued until the terminal voltage of the capacitor 110 becomes relatively lower than the input voltage of the time constant circuit 100.
[0040]
  Further, when the two types of pulse signals output from the two AND circuits 162 and 164 described above are compared, the duty ratio of the pulse signal output from the AND circuit 162 is greater than the duty ratio of the pulse signal output from the AND circuit 164. When the pulse signal is output from each of the two AND circuits 162 and 164 for the same time because the ratio is larger than the ratio, the charge rate per unit time is faster than the discharge rate. For this reason, the attack time of the AGC circuit 8 is shorter than the release time.
[0041]
  In the time constant circuit 100 described above, the frequency divider 170 is used to output pulse signals having different duty ratios from the two AND circuits 162 and 164. However, pulse signals having different duty ratios are generated separately. You may make it input into each of two AND circuit 162,164.
[0042]
  In the time constant circuit 100 described above, in order to make the charging speed and discharging speed for the capacitor 110 different, the ratios per unit time at which the FETs 144 and 150 are turned on are made different. By changing the dimensions, the charging current and the discharging current may be made different.
[0043]
  FIG. 7 is a circuit diagram showing a modification of the time constant circuit. The time constant circuit 100A shown in FIG. 7 is different from the time constant circuit 100 shown in FIG. 6 in that the frequency divider 170 is deleted and the two FETs 144 and 150 are changed to two FETs 144A and 150A whose gate dimensions are changed. The point I did is different.
[0044]
  FIG. 8 is a diagram showing the gate dimensions of a MOS type FET. Even if the gate voltage is the same, changing the gate width W and the gate length L changes the channel resistance, so that the current flowing between the source and the drain changes.Reference exampleIn order to shorten the attack time by increasing the charging current, the gate width W of the FET 144A is set to a large value and the gate length L is set to a small value. On the other hand, in order to reduce the discharge current and increase the release time, the gate width W of the FET 150A is set to a small value and the gate length L is set to a large value. As described above, the attack time and the release time of the AGC circuit 8 can be easily made different by changing the gate dimensions of the FETs 144A and 150A.
[0045]
  in this way,Reference exampleThe amplifier 11 included in the FET band amplifier 5 includes two FETs 204 and 205 that perform differential operation, and the gain is set to A by the four FETs 206 to 209 and the AGC circuit 8.₁Controlled. Similarly, the gain of each of the other amplifiers 12 to 15 is set to A₂, A_Three, A_Four, A_FiveThen, the FET band amplifier 5 as a whole is theoretically A₁A₂A_ThreeA_FourA_FiveCan be realized.
[0046]
  By the way, 1 / f noise and thermal noise are generated in each of the amplifiers 11 to 15. 1 / f noise is noise that appears in the low frequency region of a signal, and the noise level increases as the frequency decreases. On the other hand, thermal noise is noise that appears in the high frequency region of a signal, and the higher the frequency, the higher the noise level. Noise voltage v generated by MOS type FET_nIs
    v_n= √ ((8 kT (1 + η) / (3 g_m)
                        + KF / (2fCoxWLK ′)) Δf) (1)
It can be expressed as. Where k is Boltzmann constant, T is absolute temperature, g_mIs the mutual conductance, Cox is the capacitance between the gate and the channel sandwiching the gate oxide film, W is the gate width, L is the gate length, f is the frequency, and Δf is the bandwidth of the frequency f. KF is a noise parameter, 10^-20-10^{-twenty five}It becomes a value of the degree. Η and K ′ are predetermined parameters.
[0047]
  In this equation, the first term on the right side indicates thermal noise, and it can be seen that it increases as the temperature (T) increases. Also, it can be seen that the second term on the right side indicates 1 / f noise and is proportional to the reciprocal of f.
[0048]
  Noise generated in each of the amplifiers 11 to 15 (a sum of 1 / f noise and thermal noise) is represented by e_n1, E_n2, E_n3, E_n4, E_n5Then, the noise level e included in each output signal of the amplifiers 11 to 15₁, E₂, E_Three, E_Four, E_Five Is as follows.
[0049]
    e₁= E_n1
    e₂= E₁A₂+ E_n2
        = E_n1A₂+ E_n2
    e_Three= E₂A_Three+ E_n3
        = (E_n1A₂+ E_n2) A_Three+ E_n3
    e_Four= E_ThreeA_Four+ E_n4
        = ((E_n1A₂+ E_n2) A_Three+ E_n3) A_Four+ E_n4
    e_Five= E_FourA_Five+ E_n5
        = (((E_n1A₂+ E_n2) A_Three+ E_n3) A_Four+ E_n4) A_Five+ E_n5  ... (2)
  Thus, the signals input and output between each of the amplifiers 11 to 15 include 1 / f noise mainly existing in the low frequency region and thermal noise mainly existing in the high frequency region. Moreover, as the number of amplifiers in the subsequent stage is increased, these noise levels are accumulated while being amplified. Therefore, even when the gain is controlled to a small value by the AGC circuit 8, if the noise level generated in the amplifiers in the previous stage (for example, the first and second stage amplifiers 11 and 12) is large, the noise will be final. It becomes excessive until it is output from the amplifier 15 of the stage, and it becomes a large residual noise and is input to the circuit of the subsequent stage.
[0050]
  In order to avoid such inconvenience,Reference exampleThe FET band amplifier 5 uses a BPF 16. The BPF 16 is for passing the components of the amplification band (components to be amplified included in the signal) and removing the 1 / f noise and thermal noise described above. When considering the AM receiver of the present embodiment shown in FIG. 1, it is sufficient that only the band of the intermediate frequency signal near 455 kHz can be amplified by the FET band amplifier 5. Therefore, as a characteristic of the BPF 16, the lower cut-off frequency (kHz) is set to a value that is not more than 455-α (2α is a band of the intermediate frequency signal) and can sufficiently remove 1 / f noise, and the upper side Must be set to a value that allows the thermal noise to be sufficiently removed.
[0051]
  In addition, it is necessary to remove the noise generated by the amplifier in the previous stage by the BPF 16,Reference exampleThen, the BPF 16 is inserted between the third-stage amplifier 13 and the fourth-stage amplifier 14.
[0052]
  By doing so, noise components generated in the amplifiers 11, 12, and 13 connected to the front stage side of the BPF 16 are removed by the BPF 16, and the residual noise included in the signal output from the final stage amplifier 15 is reduced. can do.
[0053]
  When the gains of the amplifiers 11 to 15 are set low by the AGC circuit 8, the BPF 16 is provided in the vicinity of the amplifier 15 at the final stage, so that the noise included in the signal output from the amplifier 15 is reduced. Although it can be effectively removed, when the gains of the amplifiers 11 to 15 are set to be high by the AGC circuit 8, noise is increased in the amplifier in the preceding stage rather than the amplifier 15 in the final stage, and the amplifier is saturated. Therefore, it is necessary to arrange at a position where this saturation does not occur.
[0054]
  in this way,Reference exampleIn the FET band amplifier 5, the BPF 16 is inserted between the third-stage amplifier 13 and the fourth-stage amplifier 14, and 1 / f noise and thermal noise amplified so far are removed. It is possible to reduce the residual noise contained in the signal output from the stage amplifier 15. For this reason, even when the gain of the FET band amplifier 5 is set to a sufficiently small value by the AGC circuit 8, it becomes possible to reduce the level of annoying residual noise included in the output sound of the receiver. .
[0055]
  Further, by using a p-channel FET having a low mobility as an FET included in each amplifier 11 to 15 as an amplifying element, it is possible to further reduce the occurrence of noise inside each amplifier. The residual noise generated by 5 can be further reduced.
[0056]
  In particular, MOS type FETs have a lot of 1 / f noise compared to bipolar transistors. Therefore, if an attempt is made to configure FET band amplifier 5 by connecting amplifiers in multiple stages, there is a lot of 1 / f noise if no noise countermeasure is taken. The residual noise may become excessive. Therefore, when all the parts including the FET band amplifier 5 or other circuits are integrally formed on the semiconductor substrate using the CMOS process or the MOS process, it is not possible to take noise countermeasures using the BPF 16 or the p-channel FET. This is an effective means for realizing the IC by forming the FET band amplifier 5 and other circuits on the semiconductor substrate.
[0057]
  Also,Reference exampleIn the above, p-channel type FETs are used for all the amplifiers 11 to 15, but p-channel type FETs are used for amplifiers from the first stage to the n-th stage (for example, up to the second stage) that have a large noise reduction effect. May be. By doing in this way, the accumulated noise component can be reduced efficiently.
[0058]
  Reference embodiment described aboveIn this case, one BPF is inserted after the third stage amplifier 13 to remove the noise component, but the noise component may be removed at each stage amplifier.
[0059]
  FIG.Other reference examplesIt is a circuit diagram which shows the structure of this FET band amplifier. As shown in FIG.Other reference examplesThe FET band amplifier 5A includes five stages of amplifiers 11A, 12A,..., 15A and an AGC circuit 8 that are cascaded to form a multistage amplifier. Since the configuration of each of the amplifiers 11A to 15A is basically the same, the detailed configuration and operation will be described below with a focus on the first-stage amplifier 11A.
[0060]
    FIG. 10 is a diagram showing a configuration of an amplifier included in the FET band amplifier of FIG. As shown in FIG.Other reference examplesThe amplifier 11A includes FETs 201 and 202 that generate a constant current, a current source 203, two FETs 204 and 205 that differentially amplify an input signal, and a gain of a differential output of the two FETs 204 and 205 as a control signal V.⁺, V^-4 FETs 206, 207, 208, and 209 that change according to the above, two capacitors 210 and 211 that remove a DC component from the input signal, and two load resistors 212 and 213. Input signal (IN from the previous circuit (BPF4)⁺, IN^-) Is input to the FETs 204 and 205, and the control signal (V⁺, V^-) Is input to the FETs 206 to 209. The FETs 201, 202, and 206 to 209 included in this configuration are all p-channel type. The resistors 220 and 221 connected to one end of each of the capacitors 210 and 211 constitute a high-pass filter together with the capacitors 210 and 211, and flicker noise (1 / f noise) is included from the input signal. Remove low frequency components. These resistors 220 and 221 and capacitors 210 and 211 correspond to the low-frequency component removing means. The capacitors 222 and 223 connected in parallel to the resistors 212 and 213 form a low-pass filter together with the resistors 212 and 213, and remove high frequency components including thermal noise from the output signal. These resistors 212 and 213 and capacitors 222 and 223 correspond to high-frequency component removing means.
[0061]
  In this way, in the first-stage amplifier 11A, 1 / f noise included in the low frequency component of the input signal is removed, and thermal noise included in the high frequency component of the output signal is removed.
[0062]
  In the amplifier 11A described above, capacitors 222 and 223 are connected in parallel to the resistors 212 and 213, respectively. These capacitors 222 and 223 are connected to the respective drains of the FETs 206 and 207, etc., and a fixed potential other than the ground. It may be inserted between them.
[0063]
  Further, these capacitors 222 and 223 may utilize the parasitic capacitance of the FET included in the amplifier 11A.
[0064]
  FIG. 11 is a circuit diagram showing a configuration of an amplifier in which the number of capacitors is reduced by utilizing the parasitic capacitance of the FET. The amplifier 11B shown in FIG. 11 is different from the configuration of the amplifier 11A shown in FIG. 10 in that the capacitors 222 and 223 are omitted and the gate length L and the gate width W of the FETs 206 to 209 are set larger. Is different.
[0065]
  In general, it is known that the noise current generated in the FET is proportional to the reciprocal of the gate length L. Therefore, the noise current can be reduced by setting the gate length L long. However, since the channel resistance increases as the gate length L is increased, it is desirable to reduce the channel resistance by setting the gate width W accordingly. Thus, increasing the gate length L and the gate width W in order to reduce the noise current means that the area of the gate electrode is increased, and the parasitic capacitance is also increased. It becomes possible to secure the parasitic capacitance, and this parasitic capacitance can be used instead of the capacitors 222 and 223.
[0066]
  In this way, by increasing both the gate length L and the gate width W to increase the parasitic capacitance and omitting the capacitors 222 and 223, it is possible to effectively remove the high frequency component of the signal, that is, thermal noise. it can. Needless to say, the cost can be reduced by omitting the capacitors 222 and 223.
[0067]
  FIG.FirstIt is a circuit diagram which shows the structure of the FET zone | band amplifier of embodiment. The FET band amplifier of this embodiment shown in FIG. 12 takes out the signals output from the five-stage amplifiers 11C, 12C,..., 15C cascaded to form a multistage amplifier and the final-stage amplifier 15C to the outside. An additional circuit for feeding back to the first-stage amplifier 11C and an AGC circuit 8 are included. Each of the amplifiers 11C to 15C has the same configuration.The circuits having the same configuration as that of the reference embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
[0068]
  FIG. 13 is a diagram illustrating a detailed configuration of the amplifier 11C. The amplifier 11C has a configuration in which the resistors 220 and 221 and the capacitors 210 and 211 are omitted from the configuration shown in FIG.
[0069]
  Further, the additional circuit provided in the FET band amplifier of the present embodiment includes a source follower circuit 450 composed of an FET 431 and a constant current circuit 433, a source follower circuit 451 composed of an FET 432 and a constant current circuit 434, resistors 435 and 437, and a capacitor 439. , 441 and LPF 453 consisting of resistors 436 and 438 and capacitors 440 and 442.
[0070]
  One differential output signal output from the final stage amplifier 15C is taken out as one output signal of the FET band amplifier through the source follower circuit 450, and one of the first stage amplifier 11C is connected through the LPF 452 and the resistor 443. Returned to the input terminal. Similarly, the other differential output signal output from the final stage amplifier 15C is taken out as the other output signal of the FET band amplifier through the source follower circuit 451, and the first stage amplifier 11C through the LPF 453 and the resistor 444. Is fed back to the other input terminal.
[0071]
  By the way, since the FET band amplifier of the present embodiment includes five (odd number) amplifiers 11C to 15C, the final stage amplifier 15C is connected to the phase of the signal input to the first stage amplifier 11C. The phase of the output signal is inverted. Therefore, extracting only the low frequency components of the signals output from the source follower circuits 450 and 451 by the LPFs 452 and 453 and feeding them back to the first stage amplifier 11C reduces the gain corresponding to the low frequency components, and only this component. It is none other than removing. That is, by forming the feedback loop shown in FIG. 12, a low-frequency component removing unit is configured, and 1 / f noise included in the low-frequency component can be effectively removed.
[0072]
  Thus, 1 / f noise can also be effectively removed by forming a feedback loop in the entire FET band amplifier and feeding back only the low frequency component of the output signal to the input side of the first stage amplifier 11C. Further, by removing the high frequency components in the amplifiers 11C to 15C at each stage, it is possible to effectively remove the thermal noise contained in the high frequency components.
[0073]
  In the amplifier 11C of the present embodiment shown in FIG. 13, the high frequency component of the signal is removed using the parasitic capacitance of the FET, but it is shown in FIG.Other reference examplesSimilarly to the above, a capacitor may be used. In this case, a capacitor may be connected in parallel with the resistors 212 and 213 shown in FIG.
[0074]
  [Other reference examples]
  Mentioned aboveEmbodiment or Reference ExampleThen, the FET band amplifier is configured by including a BPF or the like for removing a noise component included outside the use band in the middle or each stage of a plurality of amplifiers connected in multiple stages, but without including the BPF or the like, Other noise countermeasures may be taken in each stage amplifier.
[0075]
  FIG.Other reference examplesIt is a figure which shows the structure of 5 FET band amplifier 5D. The FET band amplifier 5D shown in FIG. 14 includes a plurality of amplifiers 11D to 15D and an AGC circuit 8 that are cascaded to form a multistage amplifier. This FET band amplifier 5D is integrally formed on a semiconductor substrate together with other circuits using a CMOS process or a MOS process.
[0076]
  In the plurality of amplifiers 11D to 15D described above, noise countermeasures are taken from the first stage to the nth stage. For example, as a noise countermeasure, a technique using a p-channel MOS FET and a technique of increasing the gate width W and gate length L of the MOS FET are used alone or in combination.
[0077]
  As described above, it is possible to reduce 1 / f noise appearing in a low frequency region by using a p-channel MOS type FET, and it is a particularly effective method when an FET band amplifier is integrally formed on a semiconductor substrate. It is.
[0078]
  As described above, the second term on the right side of the equation (1) indicates 1 / f noise. In this term, the gate width W and the gate length L are in the denominator. It can be seen that 1 / f noise can also be reduced by setting to a large value. Further, when the gate width W and the gate length L are increased, the parasitic capacitance of the FET is increased, which is effective for removing thermal noise appearing in the high frequency region.
[0079]
  In this way, by taking noise countermeasures in each of the amplifiers from the first stage to the n-th stage, it is possible to reduce the noise component amplified and accumulated in the subsequent stage amplifier, and therefore, the signal output from the final stage amplifier 15D. It is possible to effectively reduce the residual noise contained in.
[0080]
  By the way, noise generated in each of the amplifiers 11D to 15D (a sum of 1 / f noise and thermal noise) is expressed as e._n1, E_n2, E_n3, E_n4, E_n5, The gain of each of the amplifiers 12D to 15D is A₂, A_Three, A_Four, A_FiveThen, the noise level e included in each output signal of the amplifiers 11D to 15D₁, E₂, E_Three, E_Four, E_FiveIs as shown by the above-described equation (2).
[0081]
  By taking noise countermeasures for all the amplifiers 11D to 15D, the noise is reduced most. However, if all the FETs are p-channel type FETs, the element area is larger than when n-channel type FETs are used. The same is true when the gate width W and the gate length L are increased, and the element area increases when this noise countermeasure is taken. In particular, when an FET band amplifier is integrally formed on a semiconductor substrate, n density from the first stage is effectively reduced in order to increase the density and reduce the cost by reducing the occupied area and to effectively prevent the amplifier from being saturated due to noise reduction. It is desirable to take the noise countermeasures described above for the amplifiers up to the stage.
[0082]
  Specifically, the noise level e included in the output signal of the mth stage amplifier._mHowever, if the noise level is sufficiently higher (for example, several times) than the noise level generated when noise countermeasures are not taken for the m + 1 stage amplifier, even if noise countermeasures are taken for the m + 1 stage amplifier and thereafter. Therefore, the above-described noise countermeasures can be taken for the amplifiers up to the m-th stage. Thereby, it is possible to obtain the effect of reducing the chip area and preventing the saturation due to noise when the FET band amplifier is integrally formed on the semiconductor substrate.
[0083]
  Incidentally, the gate width W and the gate length L of the FETs included in the amplifiers up to the number of stages can be set larger than the gate width W and the gate length L of the FETs included in the amplifiers thereafter. Good.
[0084]
  When considering the case where amplifiers are connected in multiple stages, the 1 / f noise generated in the FET included in the amplifier in the preceding stage is amplified in the FET included in the amplifier in the subsequent stage, so that the FET included in the amplifier in the preceding stage It is preferable to reduce the 1 / f noise generated in the above in order to reduce the entire low frequency noise. On the other hand, since the 1 / f noise generated in the FET included in the subsequent stage amplifier is less amplified in the FET included in the subsequent stage amplifier, the ratio contributing to the reduction of the overall low frequency noise is small. it is conceivable that. Therefore, the area occupied by the FET can be reduced by setting the channel length L and the channel width W of the FET included in the latter stage amplifier to values smaller than those of the FET included in the preceding stage amplifier. In addition, the cost can be reduced by downsizing the chip.
[0085]
  Alternatively, when focusing on the FETs included in the amplifiers at arbitrary positions shown in FIG. 14, the noise components generated by the FETs are reduced to be smaller than the noise components included in the input signals of the FETs. The channel length L and the channel width W of the included FET may be set. By making the noise component generated in the FET included in any one of the amplifiers smaller than the noise component in the input signal of this FET, the overall low frequency noise can be reduced.
[0086]
  The method of configuring the amplifiers up to the m-th stage using p-channel MOS type FETs and the amplifiers after the (m + 1) -th stage using n-channel MOS type FETs is the same as that of the first embodiment described above.And reference examplesThe present invention can also be applied to each FET band amplifier. Even in this case, the effect of preventing saturation by reducing the chip area and reducing noise can be obtained.
[0087]
  [SecondEmbodiment of
  Mentioned aboveEmbodimentIn the case where the FET band amplifier and other circuits are integrally formed on the semiconductor substrate, the amplifier of each stage in which the p-channel type FET is used as an amplifying element is formed on the N well, thereby forming the semiconductor substrate. It is possible to prevent noise from passing around to other circuits.
[0088]
  FIG.SecondThe schematic structure of FET band amplifier 5E of embodiment of this is showncross sectionFIG. FIG. 16 shows the structure shown in FIG.PlaneFIG. In the structure shown in FIG. 15, all the parts of the FET band amplifier 5 </ b> E are formed on the N-well 52 when each stage amplifier is configured using a p-channel FET. When the amplifiers at each stage up to the m-th stage are configured using p-channel FETs, all components of the amplifiers up to the m-th stage are formed on the N well 52.
[0089]
  Since a PN junction surface is formed between the N well 52 and the P-type semiconductor substrate 50, when the potential of the N well 52 is higher than that of the semiconductor substrate 50, the N well 52 moves from the semiconductor substrate 50 to the semiconductor substrate 50. The electric current that flows in the direction is cut off at the PN junction surface. For this reason, it is possible to prevent noise generated in the circuit formed on the N well 52 from passing through the semiconductor substrate 50 to other circuits.
[0090]
  In particular, by forming the amplifiers up to the m-th stage on the N-well 52, it is possible to prevent noise generated by the amplifiers up to the m-th stage from passing through the semiconductor substrate 50 to the amplifiers after the m + 1-th stage. Therefore, it is possible to reduce the noise level that is amplified and accumulated by the amplifiers in the m + 1 and subsequent stages in the FET band amplifier.
[0091]
  Further, as shown in FIG. 16, a guard ring 54 is formed in the vicinity of the surface of the semiconductor substrate 50 and in the peripheral region surrounding the N well 52. The guard ring 54 is obtained by forming a part of a P-type semiconductor substrate 50 in an N-type region. Since the PNP layer is formed by the guard ring 54 and the semiconductor substrate 50, it is possible to effectively prevent noise generated in the circuit formed on the N well 52 from flowing into other circuits through the vicinity of the surface of the semiconductor substrate 50. be able to.
[0092]
  In particular, it is desirable that the guard ring 54 be formed so as to reach a deeper region of the semiconductor substrate 50, for example, to a location deeper than the N well 52. As a result, when noise generated in the circuit formed on the N well 52 wraps around the other circuit through the lower side of the guard ring 54 (inside the semiconductor substrate 50), the wraparound of the lower frequency component is prevented. It becomes possible. Therefore, by forming the amplifiers up to the m-th stage on the N well 52, 1 / f noise generated in the amplifiers up to the m-th stage passes through the lower side of the guard ring 54 to the amplifiers after the m + 1 stage. Since the wraparound can be prevented, it is possible to reduce the noise level that is amplified and accumulated by the amplifiers of the (m + 1) th stage and thereafter in the FET band amplifier.
[0093]
  In addition, this invention is not limited to the said embodiment, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, in the above-described embodiment, the FET band amplifier is configured by cascaded five-stage amplifiers, but the number of stages can be appropriately changed according to how much the gain of the entire FET band amplifier is set. .
[0094]
  In the above-described embodiment, the FET band amplifier 5 used for the intermediate frequency amplifier of the AM receiver has been described. However, the FET band amplifier 5 is used for other receivers such as FM receivers and direct conversion receivers and devices other than receivers. The present invention can be applied to an FET band amplifier that performs the above.
[Brief description of the drawings]
FIG. 1 is a diagram showing a general configuration of an AM receiver including an FET band amplifier according to a first embodiment;
[Figure 2]Reference exampleThe figure which shows the structure of FET band amplifier of
FIG. 3 is a circuit diagram showing a configuration of an amplifier included in the FET band amplifier of FIG. 2;
FIG. 4 is a circuit diagram showing a detailed configuration of an AGC circuit;
FIG. 5 is a diagram showing a principle block of a time constant circuit;
FIG. 6 is a circuit diagram showing a specific configuration of a time constant circuit;
FIG. 7 is a circuit diagram showing a modification of the time constant circuit;
FIG. 8 is a diagram showing gate dimensions of a MOS type FET;
FIG. 9Other reference examplesA circuit diagram showing the configuration of the FET band amplifier of
10 is a diagram showing a configuration of an amplifier included in the FET band amplifier of FIG. 9;
FIG. 11 is a circuit diagram showing a configuration of an amplifier in which the number of capacitors is reduced by utilizing the parasitic capacitance of the FET;
FIG.FirstA circuit diagram showing a configuration of the FET band amplifier of the embodiment,
13 is a diagram showing the configuration of an amplifier included in the FET band amplifier of FIG.
FIG. 14Other reference examplesThe figure which shows the structure of FET band amplifier of
FIG. 15Second1 shows a schematic structure of an FET band amplifier according to an embodiment of the present invention.cross sectionFigure,
16 shows the structure shown in FIG.PlaneFIG.

Claims

A multi-stage amplifier including a plurality of cascaded amplifiers in which FETs are used as amplification elements, and a gain control circuit for controlling the gain of the multi-stage amplifier,
The amplifier at each stage has high-frequency component removal means for removing a high-frequency component from an input / output signal that is higher than the upper limit value of the amplified band component,
A p-channel FET is used as the FET from at least the first stage to the n-th stage of the amplifier,
An FET band amplifier having a feedback circuit that feeds back a low-frequency component lower than the lower limit value of the amplification band component included in the output signal of the amplifier at the final stage to the amplifier at the first stage in a reverse phase state.

2. The FET band amplifier according to claim 1, wherein the high-frequency component removing means is a low-pass filter in which a cutoff frequency is set to a value higher than the upper limit value.

3. The FET band amplifier according to claim 2 , wherein a parasitic capacitance of the FET included in the amplifier at the next stage is used as a capacitor included in the low pass filter.

2. The FET band amplifier according to claim 1 , wherein the p-channel FET is used as all amplifying elements included in the amplifier.

2. The FET band amplifier according to claim 1 , wherein the components are integrally formed on the semiconductor substrate using a CMOS process or a MOS process.

6. The FET band amplifier according to claim 5 , wherein an N well is formed in the semiconductor substrate, and all or a part of the components are formed on the N well.

7. The FET band amplifier according to claim 6 , wherein a guard ring is formed around the component on the semiconductor substrate.

8. The FET band amplifier according to claim 7 , wherein the guard ring is formed from the surface of the semiconductor substrate to a position deeper than the N well.