JP4092100B2

JP4092100B2 - Pilot signal extraction circuit

Info

Publication number: JP4092100B2
Application number: JP2001348054A
Authority: JP
Inventors: 弘宮城
Original assignee: Ricoh Co Ltd; Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd; Ricoh Co Ltd
Priority date: 2001-11-13
Filing date: 2001-11-13
Publication date: 2008-05-28
Anticipated expiration: 2021-11-13
Also published as: JP2003152666A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＦＭ検波された後のステレオ複合信号に含まれるパイロット信号を検出するパイロット信号抽出回路に関する。
【０００２】
【従来の技術】
ＦＭ受信機は、ＦＭ検波された後のステレオ複合信号からＬ信号およびＲ信号を再生するＦＭ復調回路を有している。このＦＭ復調回路は、マトリックス方式とスイッチング方式に大別されるが、いずれの方式においてもステレオ複合信号に重畳されたパイロット信号を用いてＬ信号とＲ信号の抽出を行っている点で共通している。このパイロット信号は非常に微弱であるとともに、それ以外の成分による電圧変動があるため、単純に所定の閾値電圧と比較しただけでは、このパイロット信号を抽出することは困難である。このため、ステレオ復調回路内では、ＰＬＬ（位相同期ループ）回路を用いてこの微弱なパイロット信号に同期した信号を生成している。
【０００３】
また、ＦＭ放送の中には、ステレオ放送以外にモノラル放送が存在するため、正確にパイロット信号の有無を検出して、ステレオ放送とモノラル放送の判別を行う必要がある。従来、この判別は、ステレオ復調回路内で発生したパイロット信号に同期した信号を用いて、ステレオ複合信号に対して同期検波を行って、微弱なパイロット信号のみを累積することにより行われていた。
【０００４】
図７は、従来のパイロット信号抽出回路の構成を示す図である。このパイロット信号抽出回路２００では、パイロット信号に同期した１９ｋＨｚの信号を用いてステレオ複合信号に対する同期検波が行われ、パイロット信号の電圧レベルに応じてコンデンサ２０２が徐々に充電されて、その両端電圧に応じた電圧レベルを有する検出信号が差動増幅器２０４から出力される。
【０００５】
【発明が解決しようとする課題】
ところで、上述した従来のパイロット信号抽出回路２００では、同期検波によって抽出されたパイロット信号の電圧レベルを累積するために、大きな時定数のコンデンサが必要になる。したがって、このコンデンサの占有面積が大きくなるため、コスト面からのチップ面積の制約を考慮すると、パイロット信号抽出回路を半導体基板上に一体形成することができないという問題があった。
【０００６】
本発明は、このような点に鑑みて創作されたものであり、その目的は、半導体基板上に一体形成することができるパイロット信号抽出回路を提供することにある。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明のパイロット信号抽出回路は、ＦＭステレオ複合信号に含まれるパイロット信号に同期した信号を用いてＦＭステレオ複合信号に対する同期検波を行う同期検波回路と、同期検波による検波出力を所定の時定数で平滑する時定数回路と、時定数回路の出力電圧に基づいてパイロット信号の検出信号を生成する検出信号生成回路とを有している。また、時定数回路は、コンデンサと、コンデンサの端子電圧と入力電圧とを比較する電圧比較器と、端子電圧よりも入力電圧の方が相対的に高い状態を維持しているときにコンデンサを間欠的に充電する充電回路と、端子電圧の方が入力電圧よりも相対的に高い状態を維持しているときにコンデンサから間欠的に放電電流を放出する放電回路と、充電回路による充電速度と放電回路による放電速度を異ならせる充放電速度設定手段とを備えている。コンデンサに対して間欠的な充放電が行われるため、コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧が変化し、等価的に大きな時定数を設定することができる。したがって、小さな静電容量のコンデンサを用いた場合であってもパイロット信号抽出回路内の時定数回路に大きな時定数を設定することができ、パイロット信号抽出回路全体を半導体基板上に一体形成することが可能となる。
【０００８】
また、コンデンサに所定の充電電流を供給する電流供給部と、電流供給部による充電電流の間欠的な供給動作のタイミングを制御する第１のタイミング制御部とを含んで充電回路を構成するとともに、コンデンサから所定の放電電流を放出する電流放出部と、電流放出部による放電電流の間欠的な放出動作のタイミングを制御する第２のタイミング制御部とを含んで放電回路を構成することが望ましい。電流供給部による充電電流の供給動作のタイミングと電流放出部による放電電流の放出動作のタイミングを制御することにより、コンデンサの間欠的な放電動作を容易に制御することができる。
【０００９】
また、上述した時定数回路は、第１および第２のタイミング制御部によって制御される充電電流の間欠的な供給時間と放電電流の間欠的な放出時間を異ならせる充放電速度設定手段をさらに備えることが望ましい。充放電動作が行われる時間そのものを異ならせることにより、パイロット信号を新たに検出する応答時間と、一旦検出されたパイロット信号が消失したことを検出する応答時間を異ならせることができる。
【００１０】
また、第１および第２のタイミング制御部のそれぞれが、所定のデューティ比を有するパルス信号に基づいてタイミングの制御を行うスイッチを有している場合に、上述した充放電速度設定手段は、充電用のパルス信号のデューティ比と放電用のパルス信号のデューティ比を異ならせることが望ましい。これにより、充電時間と放電時間とを異ならせる制御が容易となる。
【００１１】
また、上述した時定数回路は、電流供給部によって供給される充電電流と電流放出部によって放出される放電電流を異ならせる充放電速度設定手段をさらに備えることが望ましい。充電電流値と放電電流値とを異ならせることにより、パイロット信号を新たに検出する応答時間と、一旦検出されたパイロット信号が消失したことを検出する応答時間を異ならせることができる。
【００１２】
また、電流供給部および電流放出部のそれぞれが、所定の基準電圧がゲートに印加されるトランジスタによって構成されている場合に、上述した充放電速度設定手段は、充電用のトランジスタと放電用のトランジスタのゲート寸法を異ならせることが望ましい。これにより、充電電流値と放電電流値とを異ならせる制御が容易となる。
【００１３】
【発明の実施の形態】
以下、本発明を適用した一実施形態のパイロット信号抽出回路について詳細に説明する。
図１は、本実施形態のパイロット信号抽出回路を含むＦＭ受信機の構成を示す図である。図１に示すＦＭ受信機は、高周波増幅回路１１、混合回路１２、局部発振器１３、中間周波フィルタ１４、１６、中間周波増幅回路１５、リミット回路１７、ＦＭ検波回路１８、ステレオ復調回路１９、パイロット信号抽出回路３０を含んで構成されている。
【００１４】
アンテナ２０によって受信したＦＭ変調波信号を高周波増幅回路１１によって増幅した後、局部発振器１３から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への変換を行う。中間周波フィルタ１４、１６は、中間周波増幅回路１５の前段および後段に設けられており、入力される中間周波信号から所定の帯域成分のみを抽出する。中間周波増幅回路１５は、中間周波フィルタ１４、１６を通過する一部の中間周波信号を増幅する。
【００１５】
リミット回路１７は、入力される中間周波信号を高利得で増幅する。ＦＭ検波回路１８は、リミット回路１７から出力される振幅一定の信号に対してＦＭ検波処理を行う。ステレオ復調回路１９は、ＦＭ検波回路１８から出力されるＦＭ検波後のステレオ複合信号に対してステレオ復調処理を行って、Ｌ信号およびＲ信号を生成する。また、このステレオ復調回路１９は、１９ｋＨｚのパイロット信号に同期した３８ｋＨｚの同期信号を生成しており、この同期信号を分周した１９ｋＨｚの同期信号が外部に出力されている。
【００１６】
パイロット信号抽出回路３０は、ＦＭ検波回路１８から出力されるＦＭステレオ複合信号に含まれるパイロット信号を抽出し、その電圧レベル（振幅）に応じた検出信号を生成する。
図２は、パイロット信号抽出回路３０の詳細な構成を示す図である。図２に示すように、パイロット信号抽出回路３０は、抵抗３２、３４、ＦＥＴ３６、３８、インバータ回路４０、差動増幅器４２、時定数回路１００、２００を含んで構成されている。
【００１７】
一方のＦＥＴ３６は、ゲートにステレオ復調回路１９から出力される１９ｋＨｚの同期信号が入力されており、ドレインが抵抗３２の一方端および時定数回路１００の入力端に共通に接続され、ソースが固定電位（Ｖdd／２）に接続されている。また、他方のＦＥＴ３８は、ゲートにステレオ復調回路１９から出力される１９ｋＨｚの同期信号がインバータ回路４０を介して入力されており、ソースが抵抗３４の一方端および時定数回路２００の入力端に共通に接続され、ドレインが固定電位（Ｖdd／２）に接続されている。さらに、一方の時定数回路１００の出力端が差動増幅器４２の非反転入力端子に、他方の時定数回路２００の出力端が差動増幅器４２の反転入力端子にそれぞれ接続されている。
【００１８】
１９ｋＨｚの同期信号によって周期的にＦＥＴ３６がオン状態になって抵抗３２の一方端が固定電位に接続される。このため、ＦＥＴ３６がオフ状態の間だけパイロット信号が時定数回路１００に入力される。特に、１９ｋＨｚの同期信号はパイロット信号に同期しているため、例えばパイロット信号の電圧がＶdd／ｄを超える半周期分のみが抽出される同期検波が行われ、その検波出力が時定数回路１００に入力される。
【００１９】
一方、１９ｋＨｚの同期信号を反転した信号によって周期的にＦＥＴ３８がオン状態になって抵抗３４の一方端が固定電位に接続される。このため、ＦＥＴ３８がオフ状態の間だけパイロット信号が時定数回路２００に入力される。例えば、パイロット信号の電圧がＶdd／２よりも低くなる半周期分のみが抽出される同期検波が行われ、その検波出力が時定数回路２００に入力される。
【００２０】
時定数回路１００は、抵抗３２を介して入力されるパイロット信号の半周期分を、所定の時定数で平滑する。また、時定数回路２００は、抵抗３４を介して入力されるパイロット信号の残りの半周期分を、所定の時定数で平滑する。したがって、パイロット信号の振幅が大きくなると、時定数回路１００、２００の出力電圧がともに上昇し、差動増幅器４２から出力される検出信号の電圧レベルが大きくなる。反対に、パイロット信号の振幅が小さくなったり、パイロット信号自体がなくなると、時定数回路１００、２００の出力電圧が低下し、差動増幅器４２から出力される検出信号の電圧レベルが小さくなる。
【００２１】
図３は、時定数回路１００の原理ブロックを示す図である。なお、時定数回路２００も基本的に同じ構成を有している。図３に示すように、本実施形態の時定数回路１００は、コンデンサ１１０、電圧比較器１１２、充電回路１１４、放電回路１１６、充放電速度設定部１１８を備えている。電圧比較器１１２は、コンデンサ１１０の端子電圧と入力電圧とを比較し、この比較結果に応じて充電回路１１４あるいは放電回路１１６の動作を有効にする。充電回路１１４は、間欠的に充電電流を供給することによりコンデンサ１１０を充電する。例えば、この充電回路１１４は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときに定電流回路からコンデンサ１１０に対して充電電流が供給される。また、放電回路１１６は、間欠的に放電電流を流すことによりコンデンサ１１０を放電する。例えば、この放電回路１１６は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときにコンデンサ１１０から一定の電流が放出される。充放電速度設定部１１８は、充電回路１１４によるコンデンサ１１０の充電速度と放電回路１１６によるコンデンサ１１０の放電速度を設定する。この充放電速度設定部１１８が充放電速度設定手段に対応しており、具体的な内容については後述する。
【００２２】
このように、本実施形態の時定数回路１００は、コンデンサ１１０に対して間欠的な充放電動作を行っている。このため、コンデンサ１１０の静電容量を小さく設定した場合でも、緩やかにその両端電圧が変化し、大きな時定数を有する回路、すなわち大きな静電容量を有するコンデンサを使用した場合と同等の充放電特性を得ることができる。また、充電回路１１４や放電回路１１６では、所定の電流をコンデンサ１１０に供給、あるいはコンデンサ１１０から放出する制御を行うが、これらの供給、放出動作は間欠的に行われるため、その際の電流値をＩＣ化に適したある程度大きな値に設定することができる。したがって、時定数回路１００、２００を含むパイロット信号抽出回路３０全体を半導体基板上に形成してＩＣ化することが可能になる。また、コンデンサ等の外付け部品が不要になるため、パイロット信号抽出回路３０全体を大幅に小型化することができる。
【００２３】
また、本実施形態の時定数回路１００は、充放電速度設定部１１８によってコンデンサ１１０に対する充電速度と放電速度が異なるように設定されている。このように、充放電動作が行われる時間そのものを異ならせることにより、パイロット信号を新たに検出する感度（応答時間）と、一旦検出されたパイロット信号が消失したことを検出する感度（応答時間）を異ならせることができる。これにより、例えばパイロット信号を検出してからＦＭステレオ処理を開始するまでの時間と、パイロット信号の消失を検出してからモノラル処理を開始するまでの時間を異ならせることが容易となる。
【００２４】
図４は、時定数回路１００の具体的な構成を示す回路図である。図４に示すように、時定数回路１００は、コンデンサ１１０、定電流回路１４０、ＦＥＴ１４２、１４４、１５０、１５４、１５６、スイッチ１４６、１５２、電圧比較器１６０、アンド回路１６２、１６４、分周器１７０を含んで構成されている。
【００２５】
２つのＦＥＴ１４２、１４４によってカレントミラー回路が構成されており、定電流回路１４０から出力される定電流と同じ充電電流が生成される。また、この充電電流の生成タイミングがスイッチ１４６によって決定される。
スイッチ１４６は、インバータ回路１とアナログスイッチ２とＦＥＴ３によって構成されている。アナログスイッチ２は、ｐチャネルＦＥＴとｎチャネルＦＥＴの各ソース・ドレイン間を並列接続することにより構成されている。アンド回路１６２の出力信号が直接ｎチャネルＦＥＴのゲートに入力されているとともに、この出力信号の論理をインバータ回路１によって反転した信号がｐチャネルＦＥＴのゲートに入力されている。したがって、このアナログスイッチ２は、アンド回路１６２の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、ＦＥＴ３は、アナログスイッチ２がオフ状態のときにＦＥＴ１４４のゲート・ドレイン間を低抵抗で接続することにより、ＦＥＴ１４４による電流供給動作を確実に停止させるためのものである。
【００２６】
スイッチ１４６がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１４４のゲートとが接続された状態になるため、一方のＦＥＴ１４２に接続された定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１４４のソース・ドレイン間にも流れる。この電流が、充電電流としてコンデンサ１１０に供給される。反対に、スイッチ１４６がオフ状態になると、ＦＥＴ１４４のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【００２７】
上述した定電流回路１４０および２つのＦＥＴ１４２、１４４が電流供給部に対応する。スイッチ１４６、アンド回路１６２が第１のタイミング制御部に対応する。
また、上述したＦＥＴ１４２と定電流回路１４０にＦＥＴ１５０を組み合わせることにより、コンデンサ１１０の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ１５２によって決定される。スイッチ１５２はスイッチ１４６と同じ構成を有している。このスイッチ１５２は、アンド回路１６４の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【００２８】
スイッチ１５２がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１５０のゲートとが接続された状態になるため、定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１５０のソース・ドレイン間にも流れる。この電流が、コンデンサ１１０に蓄積された電荷を放出する放電電流になる。
【００２９】
但し、ＦＥＴ１５０に流れる電流をコンデンサ１１０から直接取り出すことはできないため、本実施形態では、ＦＥＴ１５０のソース側にＦＥＴ１５４、１５６によって構成される別のカレントミラー回路が接続されている。
２つのＦＥＴ１５４、１５６はゲート同士が接続されており、ＦＥＴ１５４に上述した放電電流が流れたときに、同じ電流が他方のＦＥＴ１５６のソース・ドレイン間にも流れるようになっている。このＦＥＴ１５６は、ドレインがコンデンサ１１０の高電位側の端子に接続されており、ＦＥＴ１５６に流れる電流は、コンデンサ１１０に蓄積された電荷が放出されることによって生成される。
【００３０】
上述した定電流回路１４０および４つのＦＥＴ１４２、１５０、１５４、１５６が電流放出部に対応する。スイッチ１５２、アンド回路１６４が第２のタイミング制御部に対応する。
また、電圧比較器１６０は、プラス端子に印加されるコンデンサ１１０の端子電圧と、マイナス端子に印加される時定数回路１００の入力電圧との大小比較を行う。この電圧比較器１６０は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも高い場合には反転出力端子からハイレベルの信号が出力され、非反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも低い場合には反転出力端子からローレベルの信号が出力され、非反転出力端子からハイレベルの信号が出力される。
【００３１】
アンド回路１６２は、一方の入力端子に所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の非反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い場合に、アンド回路１６２から所定のパルス信号が出力される。
【００３２】
また、アンド回路１６４は、一方の入力端子に分周器１７０から出力される所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも高い場合に、アンド回路１６４から所定のパルス信号が出力される。上述した分周器１７０が充放電速度設定手段に対応する。
【００３３】
分周器１７０は、アンド回路１６２の一方の入力端子に入力されたパルス信号を所定の分周比で分周して出力する。上述したように、この分周後のパルス信号は、アンド回路１６４の一方の入力端子に入力される。
時定数回路１００はこのような構成を有しており、次にその動作を説明する。
【００３４】
時定数回路１００の動作開始時にコンデンサ１１０が充電されていない場合や、時定数回路１００の入力電圧が上昇傾向にある場合には、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い状態にある。このとき、アンド回路１６２からパルス信号が出力され、アンド回路１６４からはパルス信号が出力されない。したがって、スイッチ１４６のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサ１１０に供給される。この充電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に高くなるまで継続される。
【００３５】
また、この充電動作によってコンデンサ１１０の端子電圧が時定数回路１００の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサ１１０の端子電圧よりこの入力電圧の方が低い場合には、アンド回路１６４からパルス信号が出力され、アンド回路１６２からはパルス信号が出力されない。したがって、スイッチ１５２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサ１１０から放出される。この放電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に低くなるまで継続される。
【００３６】
また、上述した２つのアンド回路１６２、１６４から出力される２種類のパルス信号を比較すると、アンド回路１６２から出力されるパルス信号のデューティ比の方がアンド回路１６４から出力されるパルス信号のデューティ比よりも大きいため、２つのアンド回路１６２、１６４のそれぞれから同じ時間だけパルス信号が出力された場合を考えると、単位時間当たりの充電速度の方が放電速度よりも速くなる。
【００３７】
なお、上述した時定数回路１００では、２つのアンド回路１６２、１６４からデューティ比が異なるパルス信号を出力するために分周器１７０を用いたが、異なるデューティ比のパルス信号を別々に生成して２つのアンド回路１６２、１６４のそれぞれに入力するようにしてもよい。また、アンド回路１６４の一方の入力端側に分周器１７０を挿入することにより、コンデンサ１１０の充電時間よりも放電時間の方が遅くなるように設定されているが、反対に放電時間よりも充電時間の方が遅くなるようにするには、アンド回路１６２の一方の入力端側に分周器１７０を挿入すればよい。あるいは、分周器１７０を取り除くことにより、コンデンサ１１０の充電時間と放電時間を同じにすることができる。
【００３８】
また、上述した時定数回路１００では、コンデンサ１１０に対する充電速度と放電速度を異ならせるために、ＦＥＴ１４４、１５０のそれぞれがオン状態になる単位時間当たりの割合を異ならせたが、これらのＦＥＴのゲート寸法を異ならせることにより、充電電流と放電電流そのものを異ならせるようにしてもよい。
【００３９】
図５は、時定数回路の変形例を示す回路図である。図５に示す時定数回路１００Ａは、図４に示した時定数回路１００に対して、分周器１７０を削除するとともに、２つのＦＥＴ１４４、１５０をゲート寸法を変更した２つのＦＥＴ１４４Ａ、１５０Ａに変更した点が異なっている。
【００４０】
図６は、ＭＯＳ型のＦＥＴ（ＦＥＴ）のゲート寸法を示す図である。ゲート電圧が同じであっても、ゲート幅Ｗとゲート長Ｌを変更することにより、チャネル抵抗が変化するため、ソース・ドレイン間を流れる電流は変化する。本実施形態では、充電電流を多くしてアタック時間を短くしたいため、ＦＥＴ１４４Ａのゲート幅Ｗを大きな値に、ゲート長Ｌを小さな値に設定する。一方、放電電流を少なくしてリリース時間を長くしたいため、ＦＥＴ１５０Ａのゲート幅Ｗを小さな値に、ゲート長Ｌを大きな値に設定する。このように、ＦＥＴ１４４Ａ、１５０Ａのそれぞれゲート寸法を異ならせることによっても充電速度と放電速度を容易に異ならせることができる。この場合には、ＦＥＴ１４４Ａ、１５０Ａは、充電回路１１４と放電回路１１６の一部の構成をなすとともに、充放電速度設定手段としての機能を有する。
【００４１】
【発明の効果】
上述したように、本発明によれば、コンデンサに対して間欠的な充放電が行われるため、コンデンサの静電容量を小さくした場合であっても緩やかに端子電圧が変化し、等価的に大きな時定数を設定することができる。したがって、小さな静電容量のコンデンサを用いた場合であってもパイロット信号抽出回路内の時定数回路に大きな時定数を設定することができ、パイロット信号抽出回路全体を半導体基板上に一体形成することが可能となる。
【図面の簡単な説明】
【図１】一実施形態のパイロット信号抽出回路を含むＦＭ受信機の構成を示す図である。
【図２】パイロット信号抽出回路の詳細な構成を示す図である。
【図３】時定数回路の原理ブロックを示す図である。
【図４】時定数回路の具体的な構成を示す回路図である。
【図５】時定数回路の変形例を示す回路図である。
【図６】ＭＯＳ型のＦＥＴのゲート寸法を示す図である。
【図７】従来のパイロット信号抽出回路の構成を示す図である。
【符号の説明】
１８ＦＭ検波回路
１９ステレオ復調回路
３０パイロット信号抽出回路
３２、３４抵抗
３６、３８ＦＥＴ
４０インバータ回路
４２差動増幅器
１００、２００時定数回路
１１２、１６０電圧比較器
１１４充電回路
１１６放電回路
１４０定電流回路
１４２、１４４、１５０、１５４、１５６ＦＥＴ
１４６、１５２スイッチ
１６２、１６４アンド回路
１７０分周器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pilot signal extraction circuit that detects a pilot signal included in a stereo composite signal after FM detection.
[0002]
[Prior art]
The FM receiver has an FM demodulation circuit that reproduces the L signal and the R signal from the stereo composite signal after FM detection. This FM demodulator circuit is roughly divided into a matrix system and a switching system, and both systems are common in that L signals and R signals are extracted using a pilot signal superimposed on a stereo composite signal. ing. Since this pilot signal is very weak and has voltage fluctuations due to other components, it is difficult to extract this pilot signal simply by comparing with a predetermined threshold voltage. For this reason, in the stereo demodulation circuit, a signal synchronized with the weak pilot signal is generated using a PLL (phase locked loop) circuit.
[0003]
Further, in the FM broadcast, there is a monaural broadcast other than the stereo broadcast. Therefore, it is necessary to accurately detect the presence or absence of a pilot signal and discriminate between the stereo broadcast and the monaural broadcast. Conventionally, this determination is performed by performing synchronous detection on the stereo composite signal using a signal synchronized with the pilot signal generated in the stereo demodulation circuit and accumulating only weak pilot signals.
[0004]
FIG. 7 is a diagram showing a configuration of a conventional pilot signal extraction circuit. In this pilot signal extraction circuit 200, a 19 kHz signal synchronized with the pilot signal is used to perform synchronous detection on the stereo composite signal, and the capacitor 202 is gradually charged according to the voltage level of the pilot signal, and the voltage at both ends thereof is obtained. A detection signal having a corresponding voltage level is output from the differential amplifier 204.
[0005]
[Problems to be solved by the invention]
By the way, in the conventional pilot signal extraction circuit 200 described above, a capacitor having a large time constant is required to accumulate the voltage level of the pilot signal extracted by the synchronous detection. Therefore, since the area occupied by this capacitor is increased, there is a problem that the pilot signal extraction circuit cannot be integrally formed on the semiconductor substrate in consideration of the limitation of the chip area in terms of cost.
[0006]
The present invention was created in view of the above points, and an object thereof is to provide a pilot signal extraction circuit that can be integrally formed on a semiconductor substrate.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problem, a pilot signal extraction circuit according to the present invention includes a synchronous detection circuit that performs synchronous detection on an FM stereo composite signal using a signal synchronized with the pilot signal included in the FM stereo composite signal, and synchronous detection. And a detection signal generating circuit for generating a detection signal of a pilot signal based on the output voltage of the time constant circuit. The time constant circuit also includes a capacitor, a voltage comparator that compares the terminal voltage of the capacitor with the input voltage, and the capacitor intermittently when the input voltage is relatively higher than the terminal voltage. Charging circuit for charging, a discharging circuit for intermittently discharging a discharging current from the capacitor when the terminal voltage is relatively higher than the input voltage, and the charging speed and discharging by the charging circuit Charge / discharge rate setting means for varying the discharge rate by the circuit . Since the capacitor is intermittently charged and discharged, even when the capacitance of the capacitor is reduced, the terminal voltage changes gently, and an equivalently large time constant can be set. Therefore, even when a capacitor with a small capacitance is used, a large time constant can be set in the time constant circuit in the pilot signal extraction circuit, and the entire pilot signal extraction circuit is integrally formed on the semiconductor substrate. Is possible.
[0008]
In addition, the charging circuit includes a current supply unit that supplies a predetermined charging current to the capacitor, and a first timing control unit that controls the timing of the intermittent supply operation of the charging current by the current supply unit. It is desirable to configure the discharge circuit including a current discharge unit that discharges a predetermined discharge current from the capacitor and a second timing control unit that controls the timing of the intermittent discharge operation of the discharge current by the current discharge unit. The intermittent discharge operation of the capacitor can be easily controlled by controlling the timing of the charging current supply operation by the current supply unit and the timing of the discharge current discharge operation by the current discharge unit.
[0009]
The time constant circuit described above further includes charge / discharge rate setting means for making the charge current intermittent supply time and the discharge current intermittent discharge time controlled by the first and second timing control units different. It is desirable. By varying the time for which the charge / discharge operation is performed, the response time for newly detecting the pilot signal and the response time for detecting the disappearance of the pilot signal once detected can be made different.
[0010]
In addition, when each of the first and second timing control units has a switch that performs timing control based on a pulse signal having a predetermined duty ratio, the charge / discharge speed setting unit described above is charged It is desirable to make the duty ratio of the pulse signal for use different from the duty ratio of the pulse signal for discharge. Thereby, the control which makes charge time and discharge time different becomes easy.
[0011]
The time constant circuit described above preferably further includes charge / discharge rate setting means for differentiating the charging current supplied by the current supply unit and the discharging current released by the current emission unit. By making the charge current value and the discharge current value different, the response time for newly detecting the pilot signal and the response time for detecting the disappearance of the pilot signal once detected can be made different.
[0012]
In addition, when each of the current supply unit and the current discharge unit is configured by a transistor to which a predetermined reference voltage is applied to the gate, the charge / discharge speed setting unit described above includes a charge transistor and a discharge transistor. It is desirable to have different gate dimensions. Thereby, the control which makes a charging current value and a discharging current value different becomes easy.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a pilot signal extraction circuit according to an embodiment to which the present invention is applied will be described in detail.
FIG. 1 is a diagram illustrating a configuration of an FM receiver including a pilot signal extraction circuit according to the present embodiment. 1 includes a high frequency amplifier circuit 11, a mixing circuit 12, a local oscillator 13, an intermediate frequency filter 14, 16, an intermediate frequency amplifier circuit 15, a limit circuit 17, an FM detection circuit 18, a stereo demodulation circuit 19, and a pilot. A signal extraction circuit 30 is included.
[0014]
After the FM modulated wave signal received by the antenna 20 is amplified by the high frequency amplifier circuit 11, the local oscillation signal output from the local oscillator 13 is mixed to convert the high frequency signal into an intermediate frequency signal. The intermediate frequency filters 14 and 16 are provided before and after the intermediate frequency amplifier circuit 15, and extract only a predetermined band component from the input intermediate frequency signal. The intermediate frequency amplifier circuit 15 amplifies a part of the intermediate frequency signal that passes through the intermediate frequency filters 14 and 16.
[0015]
The limit circuit 17 amplifies the input intermediate frequency signal with high gain. The FM detection circuit 18 performs FM detection processing on a signal having a constant amplitude output from the limit circuit 17. The stereo demodulation circuit 19 performs a stereo demodulation process on the stereo composite signal after the FM detection output from the FM detection circuit 18 to generate an L signal and an R signal. The stereo demodulation circuit 19 generates a 38 kHz synchronization signal synchronized with the 19 kHz pilot signal, and a 19 kHz synchronization signal obtained by dividing the synchronization signal is output to the outside.
[0016]
The pilot signal extraction circuit 30 extracts a pilot signal included in the FM stereo composite signal output from the FM detection circuit 18 and generates a detection signal corresponding to the voltage level (amplitude).
FIG. 2 is a diagram showing a detailed configuration of the pilot signal extraction circuit 30. As shown in FIG. 2, the pilot signal extraction circuit 30 includes resistors 32 and 34, FETs 36 and 38, an inverter circuit 40, a differential amplifier 42, and time constant circuits 100 and 200.
[0017]
One FET 36 has a 19 kHz synchronization signal output from the stereo demodulation circuit 19 input to the gate, a drain connected in common to one end of the resistor 32 and an input end of the time constant circuit 100, and a source fixed potential. Connected to (Vdd / 2). The other FET 38 has a 19 kHz synchronization signal output from the stereo demodulation circuit 19 input to the gate via the inverter circuit 40, and a source common to one end of the resistor 34 and an input end of the time constant circuit 200. The drain is connected to a fixed potential (Vdd / 2). Further, the output terminal of one time constant circuit 100 is connected to the non-inverting input terminal of the differential amplifier 42, and the output terminal of the other time constant circuit 200 is connected to the inverting input terminal of the differential amplifier 42.
[0018]
The FET 36 is periodically turned on by the 19 kHz synchronization signal, and one end of the resistor 32 is connected to a fixed potential. Therefore, the pilot signal is input to the time constant circuit 100 only while the FET 36 is in the OFF state. In particular, since the 19 kHz synchronization signal is synchronized with the pilot signal, for example, synchronous detection is performed in which only a half cycle in which the voltage of the pilot signal exceeds Vdd / d is extracted, and the detection output is supplied to the time constant circuit 100. Entered.
[0019]
On the other hand, the FET 38 is periodically turned on by a signal obtained by inverting the 19 kHz synchronization signal, and one end of the resistor 34 is connected to a fixed potential. Therefore, the pilot signal is input to the time constant circuit 200 only while the FET 38 is in the OFF state. For example, synchronous detection is performed in which only a half period in which the pilot signal voltage is lower than Vdd / 2 is extracted, and the detection output is input to the time constant circuit 200.
[0020]
The time constant circuit 100 smoothes the half cycle of the pilot signal input via the resistor 32 with a predetermined time constant. The time constant circuit 200 smoothes the remaining half period of the pilot signal input via the resistor 34 with a predetermined time constant. Therefore, when the amplitude of the pilot signal increases, the output voltages of the time constant circuits 100 and 200 both increase, and the voltage level of the detection signal output from the differential amplifier 42 increases. On the contrary, when the pilot signal amplitude decreases or the pilot signal itself disappears, the output voltage of the time constant circuits 100 and 200 decreases, and the voltage level of the detection signal output from the differential amplifier 42 decreases.
[0021]
FIG. 3 is a diagram illustrating a principle block of the time constant circuit 100. The time constant circuit 200 basically has the same configuration. As shown in FIG. 3, the time constant circuit 100 of this embodiment includes a capacitor 110, a voltage comparator 112, a charging circuit 114, a discharging circuit 116, and a charge / discharge rate setting unit 118. The voltage comparator 112 compares the terminal voltage of the capacitor 110 with the input voltage, and validates the operation of the charging circuit 114 or the discharging circuit 116 according to the comparison result. The charging circuit 114 charges the capacitor 110 by intermittently supplying a charging current. For example, the charging circuit 114 includes a constant current circuit and a switch, and a charging current is supplied from the constant current circuit to the capacitor 110 when the switch is turned on. In addition, the discharge circuit 116 discharges the capacitor 110 by passing a discharge current intermittently. For example, the discharge circuit 116 includes a constant current circuit and a switch, and a constant current is discharged from the capacitor 110 when the switch is turned on. The charging / discharging speed setting unit 118 sets the charging speed of the capacitor 110 by the charging circuit 114 and the discharging speed of the capacitor 110 by the discharging circuit 116. The charging / discharging speed setting unit 118 corresponds to charging / discharging speed setting means, and specific contents will be described later.
[0022]
As described above, the time constant circuit 100 of the present embodiment performs an intermittent charge / discharge operation on the capacitor 110. For this reason, even when the capacitance of the capacitor 110 is set to be small, the voltage at both ends thereof gradually changes, and the charge / discharge characteristics equivalent to those when a circuit having a large time constant, that is, a capacitor having a large capacitance is used. Can be obtained. Further, the charging circuit 114 and the discharging circuit 116 perform control to supply a predetermined current to the capacitor 110 or release it from the capacitor 110. Since these supply and discharge operations are performed intermittently, the current value at that time Can be set to a somewhat large value suitable for IC implementation. Therefore, the entire pilot signal extraction circuit 30 including the time constant circuits 100 and 200 can be formed on a semiconductor substrate to be an IC. Further, since no external parts such as a capacitor are required, the entire pilot signal extraction circuit 30 can be greatly reduced in size.
[0023]
Further, the time constant circuit 100 of the present embodiment is set by the charge / discharge rate setting unit 118 so that the charge rate and the discharge rate for the capacitor 110 are different. In this way, by changing the time during which the charging / discharging operation is performed, the sensitivity (response time) for newly detecting the pilot signal and the sensitivity (response time) for detecting the disappearance of the pilot signal once detected. Can be different. Thereby, for example, it becomes easy to make the time from the detection of the pilot signal to the start of FM stereo processing different from the time from the detection of the disappearance of the pilot signal to the start of monaural processing.
[0024]
FIG. 4 is a circuit diagram showing a specific configuration of the time constant circuit 100. As shown in FIG. 4, the time constant circuit 100 includes a capacitor 110, a constant current circuit 140, FETs 142, 144, 150, 154, 156, switches 146, 152, a voltage comparator 160, AND circuits 162, 164, and a frequency divider. 170 is comprised.
[0025]
A current mirror circuit is configured by the two FETs 142 and 144, and the same charging current as the constant current output from the constant current circuit 140 is generated. In addition, the generation timing of this charging current is determined by the switch 146.
The switch 146 includes an inverter circuit 1, an analog switch 2, and an FET 3. The analog switch 2 is configured by connecting the source and drain of a p-channel FET and an n-channel FET in parallel. The output signal of the AND circuit 162 is directly input to the gate of the n-channel FET, and a signal obtained by inverting the logic of this output signal by the inverter circuit 1 is input to the gate of the p-channel FET. Therefore, the analog switch 2 is turned on when the output signal of the AND circuit 162 is at a high level, and is turned off when it is at a low level. The FET 3 is for reliably stopping the current supply operation by the FET 144 by connecting the gate and drain of the FET 144 with a low resistance when the analog switch 2 is in the OFF state.
[0026]
When the switch 146 is turned on, the gate of one FET 142 to which the constant current circuit 140 is connected and the gate of the other FET 144 are connected to each other. Therefore, the switch 146 is generated by the constant current circuit 140 connected to the one FET 142. The same current as the constant current that flows is also passed between the source and drain of the other FET 144. This current is supplied to the capacitor 110 as a charging current. On the other hand, when the switch 146 is turned off, the gate of the FET 144 is connected to the drain, and the supply of the charging current is stopped.
[0027]
The constant current circuit 140 and the two FETs 142 and 144 described above correspond to the current supply unit. The switch 146 and the AND circuit 162 correspond to the first timing control unit.
In addition, by combining the FET 150 with the FET 142 and the constant current circuit 140 described above, a current mirror circuit for setting the discharge current of the capacitor 110 is configured, and the operation state is determined by the switch 152. The switch 152 has the same configuration as the switch 146. The switch 152 is controlled to be turned on and off according to the logic of the output signal of the AND circuit 164. The switch 152 is turned on when the output signal is at a high level, and turned off when the output signal is at a low level.
[0028]
When the switch 152 is turned on, the gate of one FET 142 to which the constant current circuit 140 is connected and the gate of the other FET 150 are connected, so that the constant current generated by the constant current circuit 140 is almost the same. Current also flows between the source and drain of the other FET 150. This current becomes a discharge current that releases the charge accumulated in the capacitor 110.
[0029]
However, since the current flowing through the FET 150 cannot be directly taken out from the capacitor 110, in this embodiment, another current mirror circuit constituted by the FETs 154 and 156 is connected to the source side of the FET 150.
The gates of the two FETs 154 and 156 are connected to each other, and the same current flows between the source and drain of the other FET 156 when the above-described discharge current flows to the FET 154. The FET 156 has a drain connected to the terminal on the high potential side of the capacitor 110, and a current flowing through the FET 156 is generated by discharging the charge accumulated in the capacitor 110.
[0030]
The constant current circuit 140 and the four FETs 142, 150, 154, and 156 described above correspond to the current emission unit. The switch 152 and the AND circuit 164 correspond to the second timing control unit.
The voltage comparator 160 compares the terminal voltage of the capacitor 110 applied to the plus terminal with the input voltage of the time constant circuit 100 applied to the minus terminal. The voltage comparator 160 includes a non-inverting output terminal has an inverting output terminal, inversion is higher than the input voltage towards the terminal voltage of the capacitor 110 which is applied to the plus terminal is applied to the negative terminal A high level signal is output from the output terminal, and a low level signal is output from the non-inverting output terminal . Conversely, the signal from the inverting output terminal of a low level is output when lower than the input voltage towards the terminal voltage of the capacitor 110 which is applied to the plus terminal is applied to the minus terminal, a high level from the non-inverting output terminal Is output.
[0031]
In the AND circuit 162, a predetermined pulse signal is input to one input terminal, and the non-inverting output terminal of the voltage comparator 160 is connected to the other input terminal. Therefore, when the terminal voltage of the capacitor 110 is lower than the input voltage of the time constant circuit 100, a predetermined pulse signal is output from the AND circuit 162.
[0032]
In the AND circuit 164, a predetermined pulse signal output from the frequency divider 170 is input to one input terminal, and the inverting output terminal of the voltage comparator 160 is connected to the other input terminal. Therefore, when the terminal voltage of the capacitor 110 is higher than the input voltage of the time constant circuit 100, a predetermined pulse signal is output from the AND circuit 164. The frequency divider 170 described above corresponds to the charge / discharge rate setting means.
[0033]
The frequency divider 170 divides the pulse signal input to one input terminal of the AND circuit 162 by a predetermined frequency dividing ratio and outputs the result. As described above, the divided pulse signal is input to one input terminal of the AND circuit 164.
The time constant circuit 100 has such a configuration, and the operation thereof will be described next.
[0034]
When the capacitor 110 is not charged at the start of the operation of the time constant circuit 100, or when the input voltage of the time constant circuit 100 tends to increase, the terminal voltage of the capacitor 110 is higher than the input voltage of the time constant circuit 100. Is also low. At this time, a pulse signal is output from the AND circuit 162, and no pulse signal is output from the AND circuit 164. Accordingly, only the switch 146 is intermittently turned on, and a predetermined charging current is supplied to the capacitor 110 at the timing when the switch 146 is turned on. This charging operation is continued until the terminal voltage of the capacitor 110 becomes relatively higher than the input voltage of the time constant circuit 100.
[0035]
Further, when the terminal voltage of the capacitor 110 exceeds the input voltage of the time constant circuit 100 due to this charging operation, or when the input voltage tends to decrease and the input voltage is lower than the terminal voltage of the capacitor 110. A pulse signal is output from the AND circuit 164, and no pulse signal is output from the AND circuit 162. Accordingly, only the switch 152 is intermittently turned on, and a predetermined discharge current is discharged from the capacitor 110 at the timing when the switch 152 is turned on. This discharging operation is continued until the terminal voltage of the capacitor 110 becomes relatively lower than the input voltage of the time constant circuit 100.
[0036]
Further, when the two types of pulse signals output from the two AND circuits 162 and 164 described above are compared, the duty ratio of the pulse signal output from the AND circuit 162 is greater than the duty ratio of the pulse signal output from the AND circuit 164. When the pulse signal is output from each of the two AND circuits 162 and 164 for the same time because the ratio is larger than the ratio, the charge rate per unit time is faster than the discharge rate.
[0037]
In the time constant circuit 100 described above, the frequency divider 170 is used to output pulse signals having different duty ratios from the two AND circuits 162 and 164. However, pulse signals having different duty ratios are generated separately. You may make it input into each of two AND circuit 162,164. In addition, by inserting the frequency divider 170 on one input end side of the AND circuit 164, the discharge time is set to be slower than the charge time of the capacitor 110. In order to delay the charging time, the frequency divider 170 may be inserted on one input end side of the AND circuit 162. Alternatively, by removing the frequency divider 170, the charging time and discharging time of the capacitor 110 can be made the same.
[0038]
In the time constant circuit 100 described above, in order to make the charging speed and discharging speed for the capacitor 110 different, the ratios per unit time at which the FETs 144 and 150 are turned on are made different. By changing the dimensions, the charging current and the discharging current may be made different.
[0039]
FIG. 5 is a circuit diagram showing a modification of the time constant circuit. The time constant circuit 100A shown in FIG. 5 is different from the time constant circuit 100 shown in FIG. 4 in that the frequency divider 170 is deleted and the two FETs 144 and 150 are changed to two FETs 144A and 150A whose gate dimensions are changed. The point I did is different.
[0040]
FIG. 6 is a diagram showing gate dimensions of a MOS type FET (FET). Even if the gate voltage is the same, changing the gate width W and the gate length L changes the channel resistance, so that the current flowing between the source and the drain changes. In this embodiment, in order to increase the charging current and shorten the attack time, the gate width W of the FET 144A is set to a large value and the gate length L is set to a small value. On the other hand, in order to reduce the discharge current and increase the release time, the gate width W of the FET 150A is set to a small value and the gate length L is set to a large value. As described above, the charge rate and the discharge rate can be easily changed by changing the gate dimensions of the FETs 144A and 150A. In this case, the FETs 144A and 150A constitute a part of the charging circuit 114 and the discharging circuit 116 and have a function as charge / discharge rate setting means.
[0041]
【The invention's effect】
As described above, according to the present invention, since the capacitor is intermittently charged / discharged, the terminal voltage gradually changes even when the capacitance of the capacitor is reduced, and is equivalently large. A time constant can be set. Therefore, even when a capacitor with a small capacitance is used, a large time constant can be set in the time constant circuit in the pilot signal extraction circuit, and the entire pilot signal extraction circuit is integrally formed on the semiconductor substrate. Is possible.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of an FM receiver including a pilot signal extraction circuit according to an embodiment.
FIG. 2 is a diagram showing a detailed configuration of a pilot signal extraction circuit.
FIG. 3 is a diagram showing a principle block of a time constant circuit.
FIG. 4 is a circuit diagram showing a specific configuration of a time constant circuit.
FIG. 5 is a circuit diagram showing a modification of the time constant circuit.
FIG. 6 is a diagram showing gate dimensions of a MOS type FET.
FIG. 7 is a diagram showing a configuration of a conventional pilot signal extraction circuit.
[Explanation of symbols]
18 FM detection circuit 19 Stereo demodulation circuit 30 Pilot signal extraction circuit 32, 34 Resistance 36, 38 FET
40 Inverter circuit 42 Differential amplifier 100, 200 Time constant circuit 112, 160 Voltage comparator 114 Charging circuit 116 Discharging circuit 140 Constant current circuit 142, 144, 150, 154, 156 FET
146, 152 Switch 162, 164 AND circuit 170 Frequency divider

Claims

A synchronous detection circuit that performs synchronous detection on the FM stereo composite signal using a signal synchronized with the pilot signal included in the FM stereo composite signal;
A time constant circuit for smoothing the detection output by the synchronous detection with a predetermined time constant;
In a pilot signal extraction circuit having a detection signal generation circuit that generates a detection signal of the pilot signal based on an output voltage of the time constant circuit,
The time constant circuit is:
A capacitor,
A voltage comparator for comparing the terminal voltage of the capacitor and the input voltage;
A charging circuit that intermittently charges the capacitor when the input voltage is maintained at a relatively higher state than the terminal voltage;
A discharge circuit that intermittently discharges a discharge current from the capacitor when the terminal voltage is maintained relatively higher than the input voltage; and
Charge / discharge rate setting means for differentiating the charge rate by the charge circuit and the discharge rate by the discharge circuit;
A pilot signal extraction circuit comprising:

In claim 1,
The charging circuit includes a current supply unit that supplies a predetermined charging current to the capacitor, and a first timing control unit that controls the timing of intermittent supply operation of the charging current by the current supply unit. And
The discharge circuit includes a current discharge unit that discharges a predetermined discharge current from the capacitor, and a second timing control unit that controls the timing of the intermittent discharge operation of the discharge current by the current discharge unit. A pilot signal extraction circuit.

In claim 2,
The charging / discharging speed setting means makes the charge signal intermittent supply time and the discharge current intermittent discharge time controlled by the first and second timing control units different from each other. circuit.

In claim 3,
Each of the first and second timing control units has a switch for controlling the timing based on a pulse signal having a predetermined duty ratio,
The pilot signal extraction circuit, wherein the charge / discharge speed setting means makes the duty ratio of the pulse signal for charging different from the duty ratio of the pulse signal for discharge.

In claim 2,
Each of the current supply unit and the current emission unit is configured by a transistor to which a predetermined reference voltage is applied to the gate,
The pilot signal extraction circuit according to claim 1, wherein the charge / discharge rate setting means makes the gate dimensions of the charging transistor and the discharging transistor different.