JP3673037B2

JP3673037B2 - Wave shaping circuit

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Publication number: JP3673037B2
Application number: JP29784696A
Authority: JP
Inventors: 大輔坂田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-10-23
Filing date: 1996-10-23
Publication date: 2005-07-20
Anticipated expiration: 2016-10-23
Also published as: JPH10126227A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力信号に所定の処理を施した出力信号を得る波形整形回路に係り、特に、入力信号の周波数変化に関わらず一定のデューティ比を有する信号を出力できるようにした波形整形回路に関する。
【０００２】
【従来の技術】
従来、入力信号のデューティ比を所定の値に整形するこの種の回路としては、例えば、図５に示されたようないわゆるワンショットマルチバイブレータ回路が公知・周知となっている。すなわち、図５に示された回路例においては、ＩＣ化されたいわゆるワンショットマルチバイブレータ３０が用いられており、その外部に抵抗ＲとコンデンサＣとが接続されて構成されてなり、ワンショットマルチバイブレータ３０の符号イが付された入力側に、図７（ａ）に示されたような入力信号が印加されると、符号ロで示された出力側に、入力信号の繰り返し周期と同一周期を有し、抵抗ＲとコンデンサＣによる時定数で定まる図７（ｂ）に示されたようなパルス幅の信号が出力されるようになっているものである。
【０００３】
また、図６に示されたようなＰＬＬ（Phase Locked Loop）を用いた回路も公知・周知となっている。
すなわち、図６に示された回路例は、位相比較器（図６においては「ＰＤ」と表記）３１と、ループフィルタ３２と、電圧制御発振器（図６においては「ＶＣＯ」と表記）３３と、１／２分周器（図６においては「１／２」と表記）３４とにより、いわゆるＰＬＬループ回路が構成されてなるもので、位相比較器３１の符号イが付された入力端に、図７（ａ）で示されたような信号が入力されると、１／２分周器３４の符号ロが付された出力端から、入力信号と同一繰り返し周期を有し、かつ、デューティ比５０％の図７（ｂ）で示されたような信号が得られるようになっているものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、前者の場合、抵抗Ｒの大きさとコンデンサＣの大きさにより、出力パルス幅は固定され、しかも、出力信号の繰り返し周期は、入力信号に一致するようになっている。入力信号の繰り返し周期が予め定めた値と異なると、出力パルス幅は固定であることから、デューティ比が予め定めた所望の値から変化することとなるという欠点があった。この場合、仮に、抵抗Ｒを可変抵抗器に代えても、入力信号の繰り返し周期を当初の値から変える度毎に、所定のデューティ比となるように、可変抵抗器を調整する手間が必要となるという新たな問題が生ずる。
また、上述した従来例の内、後者にあっては、前者のような問題は生じないものの、回路規模が比較的大きくなり、高価格化を招くという欠点があった。
【０００５】
本発明は、上記実状に鑑みてなされたもので、入力信号の繰り返し周期の変動に関わらずデューティ比を一定に保つことができる波形整形回路を提供するものである。
本発明の他の目的は、比較的簡易な構成により入力信号の繰り返し周期の変動に関わらずデューティ比を一定に保つことの可能な波形整形回路を提供することにある。
本発明の他の目的は、デューティ比の変更が比較的容易で、汎用性の高い波形整形回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載の発明に係る波形整形回路は、
入力信号を１／２に分周する分周手段と、
２つのコンデンサを有し、前記分周手段の出力信号に同期して前記２つのコンデンサの充放電を交互に行う充放電手段と、
前記２つのコンデンサの電圧の交差点を検出し、前記２つのコンデンサのリセットを交互に行うリセット制御手段と、
前記リセット制御手段による前記２つのコンデンサに対するリセットのタイミングに基づいて出力信号を生成する出力信号生成手段と、を具備してなるものである。
【０００７】
かかる構成においては、充放電手段により２つのコンデンサに交互に充放電を行う一方、リセット制御手段により、コンデンサに強制的にリセットを施すようにし、そのリセットのタイミングに基づいて、出力信号生成手段により出力信号が生成されるようになっているため、入力信号のデューティ比の如何に関わらず一定のデューティ比を有する出力信号を得ることが可能となるものである。
【０００８】
特に、充放電手段は、分周手段の出力信号の１／２周期毎にコンデンサの充電と放電とを繰り返すよう構成されてなる第１の充放電回路と第２の充放電回路とからなり、第１の充放電回路がコンデンサの充電を開始したと同時に、第２の充放電回路はコンデンサの放電を開始し、第１の充放電回路がコンデンサの放電を開始したと同時に、第２の充放電回路はコンデンサの充電を開始するように構成されてなるものが好適であり、
また、リセット制御手段は、２つのコンデンサの両端を外部からの制御信号によって短絡状態とするスイッチ手段と、
前記２つのコンデンサの電圧の交差点を検出する検出手段と、
前記検出手段の出力信号と、分周手段の出力信号とに基づいて前記スイッチ手段の動作を制御する制御手段と、を具備してなるものが好適である。
【０００９】
かかる構成においては、２つのコンデンサの一方が第１の充放電回路により、２つのコンデンサの他方が第２の充放電回路により、それぞれ交互に充放電される一方、スイッチ手段により、強制的にリセットされるようになっており、出力信号のパルス幅は、コンデンサのリセットのタイミングに基づくものであるが、このタイミングは、検出手段による２つのコンデンサの電圧の交差点に応じて定まるようになっている。そのため、入力信号のデューティ比の如何に関わらず一定のデューティ比を有する出力信号を得ることが可能となるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この波形整形回路は、分周手段としての分周器１と、２つの充放電回路２，３と、検出手段としての比較器４と、制御手段としての制御回路５と、スイッチ手段としての２つのリセットスイッチ６，７と、２つのコンデンサ８，９と、ＯＲ論理回路１０とを主たる構成要素としてなるものである。
分周器１は、入力信号を１／２に分周するためのもので、入力信号の繰り返し周期に対して２倍の繰り返し周期を有する出力信号は、第１及び第２の充放電回路２，３並びに制御回路５にそれぞれ入力されるようになっている。
【００１１】
第１及び第２の充放電回路２，３は、その出力段とアースとの間に、第１のコンデンサ８、第２のコンデンサ９がそれぞれ接続されており、基本的には同一の回路構成を有し、第１及び第２のコンデンサ８，９をそれぞれ充放電するようになっているものである。但し、第１の充放電回路２が第１のコンデンサ８を充電する際には、第２の充放電回路３は、第２のコンデンサ９を放電させる一方、第１の充放電回路２が第１のコンデンサ８を放電させる際には、第２の充放電回路３は、第２のコンデンサ９を充電するように、第１の充放電回路２と第２の充放電回路３とは、入力信号に対する動作が丁度逆となるように構成されている点が異なるものである（詳細は後述）。
【００１２】
この第１の充放電回路２の出力端が接続された第１のコンデンサ８の一端は、比較器４の非反転入力端子に、第２の充放電回路３の出力端が接続された第２のコンデンサ９の一端は、比較器４の反転入力端子に、それぞれ接続されると共に、第１のコンデンサ８と並列に、第１のリセットスイッチ６が、第２のコンデンサ９と並列に、第２のリセットスイッチ７が、それぞれ接続されている。
この第１及び第２のリセットスイッチ６，７は、制御回路５によって後述するように動作制御されることで、第１及び第２のコンデンサ８，９を強制的に短絡状態とするようになっているもので、例えば、公知・周知の半導体スイッチを用いて構成されるものである。
【００１３】
比較器４は、第１のコンデンサ８の電圧と第２のコンデンサ９の電圧とを比較し、その比較結果に応じた論理信号を制御回路５へ入力するようになっているもので、第１のコンデンサ８の電圧が第２のコンデンサ９のそれを上回ると論理値Ｈｉｇｈに相当する信号を、第１のコンデンサ８の電圧が第２のコンデンサ９のそれを下回ると、論理値Ｌｏｗに相当する信号を、それぞれ出力するようになっている。
【００１４】
制御回路５は、先の分周器１の出力信号と、比較器４の出力信号とに応じて、第１及び第２のリセットスイッチ６，７を後述するように、所定のタイミングで交互に導通又は非導通状態とするようになっているものである。
【００１５】
次に、図３を参照しつつ上記構成における動作について説明する。
まず、前提条件として、第１及び第２のコンデンサ８，９は、共に同一容量を有しており、かつ、第１及び第２の充放電回路２，３による第１及び第２のコンデンサ８，９への充放電電流は、略同一の定電流であるとする。
かかる前提の下、分周器１の入力側（図１において符号Ａが付された点）に図３（ａ）に示されたような繰り返し信号が入力されたとすると、分周器１の出力側（図１において符号Ｂが付された点）には、図３（ｂ）に示されたように入力信号に対して２倍の繰り返し周期を有する信号が現れることとなる。
【００１６】
第１の充放電回路２は、分周器１から入力された信号が論理値Ｈｉｇｈに相当する状態にある間、第１のコンデンサ８に対して充電を行い、この分周器１からの信号が論理値ＨｉｇｈからＬｏｗへ遷移すると、第１のコンデンサ８を放電させるようになっているのに対して、第２の充放電回路３は、分周器１から入力された信号が論理値Ｌｏｗにある間、第２のコンデンサ９の充電を行うようになっており、分周器１から入力された信号が論理値ＬｏｗからＨｉｇｈに遷移したときには、第２のコンデンサ９の放電を開始するようになっている。
一方、第１及び第２のリセットスイッチ６，７は、制御回路５により次のようにその動作が制御されるようになっている。
すなわち、第１のリセットスイッチ６は、分周器１の出力信号の立ち上がりから第１の充放電回路２により第１のコンデンサ８への充電が開始され、所定の電圧Ｖkに到達後、第１のコンデンサ８が第１の充放電回路２により放電状態とされてゆき、その後、第１のコンデンサ８の電圧が比較器４により第２のコンデンサ９の電圧を下回ったと判定される直前までの間、制御回路５からの制御信号（図１において符号Ｇが付された点における信号）により、非導通状態とされる一方（図３（ｇ）参照）、第１のコンデンサ８の電圧が第２のコンデンサ９の電圧を下回ったと判定されたときから第１のコンデンサ８への充電が再度開始されるまでの間、図１において点Ｇにおける制御回路５からの制御信号によって、導通状態とされるようになっている（図３（ｇ）参照）。したがって、第１のリセットスイッチ６の導通状態により、第１のコンデンサ８は、強制的に短絡状態とされる、換言すれば強制的にリセットされるため、次回の充電が開始される際の基準電圧が変動することがないようになっている。
結局、第１のコンデンサ８の電圧波形は、図３（ｃ）に示されたように、分周器１の出力信号が論理値ＬｏｗからＨｉｇｈとなると同時に上昇し始め、分周器１の出力信号が論理理ＨｉｇｈからＬｏｗとなると同時に下降し始め、第１のリセットスイッチ６が導通状態となったと同時に充電開始の基準電圧である略零電位となり、この電圧状態が、分周器１の出力信号が再び論理値ＬｏｗからＨｉｇｈとなるまで保持されることが繰り返されるようなものとなる。
【００１７】
これに対して、第２のリセットスイッチ７は、分周器１の出力信号の立ち下がりから第２の充放電回路３により第２のコンデンサ９への充電が開始され、所定の電圧Ｖkに到達後、第２のコンデンサ９が第２の充放電回路３により放電状態とされてゆき、その後、第２のコンデンサ９の電圧が比較器４により第１のコンデンサ８の電圧を上回ったと判定される直前までの間、制御回路５からの制御信号（図１において符号Ｆが付された点における信号）によって、非導通状態とされる一方（図３（ｆ）参照）、第２のコンデンサ９の電圧が第１のコンデンサ８の電圧を上回ったと判定されたときから第２のコンデンサ９への充電が再度開始されるまでの間、図１において点Ｆにおける制御回路５からの制御信号によって、導通状態とされるようになっている（図３（ｆ）参照）。したがって、第２のリセットスイッチ７の導通状態により、第２のコンデンサ８は、強制的に短絡状態とされる、換言すれば強制的にリセットされるため、次回の充電が開始され際の基準電圧が変動することがないようになっている。
このため、第２のコンデンサ９の電圧波形は、図３（ｄ）に示されたように、分周器１の出力信号が論理値ＨｉｇｈからＬｏｗとなると同時に上昇し始め、分周器１の出力信号が論理理ＬｏｗからＨｉｇｈとなると同時に下降し始め、第２のリセットスイッチ７が導通状態となったと同時に充電開始の基準電圧である略零電位となり、この電圧状態が、分周器１の出力信号が再び論理値ＨｉｇｈからＬｏｗとなるまで保持されることが繰り返されるようなものとなる。
【００１８】
ここで、第１のコンデンサ８が第１のリセットスイッチ６により短絡状態とされる点及び第２のコンデンサ９が第２のリセットスイッチ７により短絡状態とされる点は、これら第１及び第２のコンデンサ８，９の容量が同一であり、かつ、充放電電流が同一であるという条件の下では、入力信号のデューティ５０％の点となる。
したがって、先のＧ点及びＦ点の信号を論理和出力するＯＲ論理回路１０の出力側（図１において符号Ｚが付された部位）には、図３（ｈ）に示されたように、入力信号と同一周波数でデューティ５０％の信号が得られることとなる。
【００１９】
次に、図２乃至図４を参照しつつ第２の回路構成例について説明する。
この第２の回路構成例は、図１に示された回路構成例をより具体化した一例である。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この第２の例においては、分周器としてＴ型フリップフロップ１５が用いられており、入力信号は、クロック端子に印加されるようになっている。
第１の充放電回路２は、第１のｐチャンネルＭＯＳ型ＦＥＴ１６と、第３のｎチャンネルＭＯＳ型ＦＥＴ２０と、第１及び第２の定電流源２２，２３とを具備して構成されている。すなわち、第１のｐチャンネルＭＯＳ型ＦＥＴ（以下「第１のｐチャンネルＦＥＴ」と言う）１６のゲートと、第３のｎチャンネルＭＯＳ型ＦＥＴ（以下「第３のｎチャンネルＦＥＴ」と言う）２０のゲートとは、相互に接続されており、先のＴ型フリップフロップ１５のＱ出力信号の反転信号が印加されるようになっている。また、第１のｐチャンネルＦＥＴ１６のドレインは、第１の定電流源２２に、第３のｎチャンネルＦＥＴ２０のソースは、第２の定電流源２３に、それぞれ接続されている。
そして第１のｐチャンネルＦＥＴ１６のソースと第３のｎチャンネルＦＥＴ２０のドレインとが相互に接続されて出力端となっており、第１のコンデンサ８の一端が接続されるようになっている。
【００２０】
この第１の充放電回路２は、Ｔ型フリップフロップ１５のＱ出力信号の反転信号が論理値Ｌｏｗにある場合、第１のｐチャンネルＦＥＴ１６が導通状態となり、第３のｎチャンネルＦＥＴ２０は、非導通状態となる。このため、第１のｐチャンネルＦＥＴ１６を介して、第１のコンデンサ８に第１の定電流源２２から定電流が流入して充電が行われるようになっている。
一方、Ｔ型フリップフロップ１５のＱ出力信号の反転信号が論理値Ｈｉｇｈの状態となると、第１のｐチャンネルＦＥＴ１６が非導通状態となり、第３のｎチャンネルＦＥＴ２０が、導通状態となるため、第１のコンデンサ８からの放電が第３のｎチャンネルＦＥＴ２０を介して行われるようになっている。
【００２１】
また、第２の充放電回路３は、第２のｐチャンネルＭＯＳ型ＦＥＴ１７と、第４のｎチャンネルＭＯＳ型ＦＥＴ２１と、先の第１の充放電回路２と共通に用いられている第１及び第２の定電流源２２，２３とを具備して構成されている。
すなわち、第２のｐチャンネルＭＯＳ型ＦＥＴ（以下「第２のｐチャンネルＦＥＴ」と言う）１７のゲートと、第４のｎチャンネルＭＯＳ型ＦＥＴ（以下「第４のｎチャンネルＦＥＴ」と言う）２１のゲートとは、相互に接続されており、先のＴ型フリップフロップ１５のＱ出力信号が印加されるようになっている。また、第２のｐチャンネルＦＥＴ１７のドレインは、第１の定電流源２２に、第４のｎチャンネルＦＥＴ２１のソースは、第２の定電流源２３に、それぞれ接続されている。
そして、第２のｐチャンネルＦＥＴ１７のソースと第４のｎチャンネルＦＥＴ２１のドレインとが相互に接続されて出力端となっており、第２のコンデンサ９の一端が接続されるようになっている。
【００２２】
この第２の充放電回路３は、Ｔ型フリップフロップ１５のＱ出力信号が論理値Ｈｉｇｈ状態にある場合、第４のｎチャンネルＦＥＴ２１が導通状態となり、第２のｐチャンネルＦＥＴ１７は、非導通状態となる。このため、第４のｎチャンネルＦＥＴ２１を介して、第２のコンデンサ９の放電が行われるようになっている。
一方、Ｔ型フリップフロップ１５のＱ出力信号が論理値Ｌｏｗ状態となると、第２のｐチャンネルＦＥＴ１７が導通状態となり、第４のｎチャンネルＦＥＴ２１が、非導通状態となるため、第２のｐチャンネルＦＥＴ１７を介して第２のコンデンサ９に第１の定電流源２２から定電流が流入して充電が行われるようになっている。
【００２３】
また、第１のコンデンサ８の一端（反アース側）には、第１のリセットスイッチとしての第２のｎチャンネルＭＯＳ型ＦＥＴ１９のドレインが接続されており、この第２のｎチャンネルＭＯＳ型ＦＥＴ（以下「第２のｎチャンネルＦＥＴ」と言う）１９のソースは、アースに接続されており、ゲートは、後述するように制御回路５の出力信号が印加されるようになっている。
一方、第２のコンデンサ９の一端（反アース側）には、第２のリセットスイッチ７としての第１のｎチャンネルＭＯＳ型ＦＥＴ１８のドレインが接続されており、この第１のｎチャンネルＭＯＳ型ＦＥＴ（以下「第１のｎチャンネルＦＥＴ」と言う）１８のソースは、アースに接続されており、ゲートは、後述するように制御回路５の出力信号が印加されるようになっている。
【００２４】
制御回路５は、２入力のＮＯＲ論理回路２４と、２入力のＡＮＤ論理回路２５とを具備して構成されており、ＮＯＲ論理回路２４の一方の入力段は、ＡＮＤ論理回路２５の一方の入力段と相互に接続されて、先のＴ型フリップフロップ１５のＱ出力信号が印加されるようになっている。
また、ＮＯＲ論理回路２４の他方の入力段と、ＡＮＤ論理回路２５の他方の入力段とは相互に接続されて、比較器４の出力信号が印加されるようになっている。
そして、ＮＯＲ論理回路２４の出力端子は、先の第２のｎチャンネルＦＥＴ１９のゲートに接続されると共に、ＯＲ論理回路１０の一方の入力端子に接続されている。一方、ＡＮＤ論理回路２５の出力端子は、先の第１のｎチャンネルＦＥＴ１８のゲートに接続されると共に、ＯＲ論理回路１０の他方の入力端子に接続されている。
【００２５】
次に、上記構成における動作について図３及び図４を参照しつつ説明する。
まず、前提条件として、第１及び第２のコンデンサ８，９は、共に同一容量を有しており、かつ、第１及び第２の充放電回路２，３による第１及び第２のコンデンサ８，９への充放電電流は、略同一の定電流であるとする。
かかる前提の下、Ｔ型フリップフロップ１５の入力側（図２において符号Ａが付された点）に図３（ａ）に示されたような繰り返し信号が入力されたとすると、Ｔ型フリップフロップ１５の出力側（図２において符号Ｂが付された点）には、Ｑ出力信号として図３（ｂ）に示されたように入力信号に対して２倍の繰り返し周期を有する信号が現れることとなる。
【００２６】
第１の充放電回路２においては、Ｔ型フリップフロップ１５から入力された信号が論理値Ｌｏｗ状態にある間、第１のｐチャンネルＦＥＴ１６が導通状態となり、第１のコンデンサ８に対して充電が行われる一方、Ｔ型フリップフロップ１５からの信号が論理値Ｌｏｗ状態からＨｉｇｈ状態へ遷移すると、第１のｐチャンネルＦＥＴ１６に代わって、第３のｎチャンネルＦＥＴ２０が導通状態となって、第１のコンデンサ８の放電が行われることとなる。
これに対して、第２の充放電回路３においては、Ｔ型フリップフロップ１５から入力された信号が論理値Ｈｉｇｈ状態にある間、第４のｎチャンネルＦＥＴ２１が導通状態となり、第２のコンデンサ９の放電が行われる一方、Ｔ型フリップフロップ１５から入力された信号が論理値Ｈｉｇｈ状態からＬｏｗ状態へ遷移したときには、第４のｎチャンネルＦＥＴ２１に代わって、第２のｐチャンネルＦＥＴ１７が導通状態になって、第２のコンデンサ９の充電が行われることとなる。
【００２７】
一方、第１及び２のｎチャンネルＦＥＴ１９，１８は、制御回路５により次のようにその動作が制御されるようになっている。
すなわち、第２のｎチャンネルＦＥＴ１９は、Ｔ型フリップフロップ１５のＱ出力信号の反転信号の立ち下がりから第１の充放電回路２により第１のコンデンサ８への充電が開始され、所定の電圧Ｖkに到達後、第１のコンデンサ８が第１の充放電回路２により放電状態とされてゆき、その後、第１のコンデンサ８の電圧が比較器４により第２のコンデンサ９の電圧を下回ったと判定される直前までの間、制御回路５を構成するＮＯＲ論理回路２４からの制御信号（図２において符号Ｇが付された点における信号）により、非導通状態とされる一方（図３（ｇ）参照）、第１のコンデンサ８の電圧が第２のコンデンサ９の電圧を下回ったと判定されたときから第１のコンデンサ８への充電が再度開始されるまでの間、図２において点Ｇにおける制御回路５を構成するＮＯＲ論理回路２４からの制御信号によって、導通状態とされるようになっている（図３（ｇ）参照）。したがって、第２のｎチャンネルＦＥＴ１９の導通状態により、第１のコンデンサ８は、強制的に短絡状態とされるため、次回の充電が開始され際の基準電圧が変動することがないようになっている。
このため、第１のコンデンサ８の電圧波形は、Ｔ型フリップフロップ１５のＱ出力信号の反転信号が論理値ＬｏｗからＨｉｇｈとなると同時に上昇し始め、Ｔ型フリップフロップ１５のＱ出力信号の反転信号が論理理ＨｉｇｈからＬｏｗとなると同時に下降し始め、第２のｎチャンネルＦＥＴ１９が導通状態となったと同時に充電開始の基準電圧である略零電位となり、この電圧状態が、Ｔ型フリップフロップ１５のＱ出力信号の反転信号が再び論理値ＬｏｗからＨｉｇｈとなるまで保持されることが繰り返されるようなものとなる（図３（ｃ）参照）。
【００２８】
これに対して、第１のｎチャンネルＦＥＴ１８は、Ｔ型フリップフロップ１５のＱ出力信号の立ち下がりから第２の充放電回路３により第２のコンデンサ９への充電が開始され、所定の電圧Ｖkに到達後、第２のコンデンサ９が第２の充放電回路３により放電状態とされてゆき、その後、第２のコンデンサ９の電圧が比較器４により第１のコンデンサ８の電圧を上回ったと判定される直前までの間、制御回路５を構成するＡＮＤ論理回路２５からの制御信号（図２において符号Ｆが付された点における信号）によって、非導通状態とされる一方（図３（ｆ）参照）、第２のコンデンサ９の電圧が第１のコンデンサ８の電圧を上回ったと判定されたときから第２のコンデンサ９への充電が再度開始されるまでの間、図２において点Ｆにおける制御回路５を構成するＡＮＤ論理回路２５からの制御信号によって、導通状態とされるようになっている（図３（ｆ）参照）。したがって、第１のｎチャンネルＦＥＴ１８の導通状態により、第２のコンデンサ９は、強制的に短絡状態とされるため、次回の充電が開始され際の基準電圧が変動することがないようになっている。
このため、第２のコンデンサ９の電圧波形は、Ｔ型フリップフロップ１５のＱ出力信号が論理値ＨｉｇｈからＬｏｗとなると同時に上昇し始め、Ｔ型フリップフロップ１５のＱ出力信号が論理理ＬｏｗからＨｉｇｈとなると同時に下降し始め、第１のｎチャンネルＦＥＴ１８が導通状態となったと同時に充電開始の基準電圧である略零電位となり、この電圧状態が、Ｔ型フリップフロップ１５のＱ出力信号が再び論理値ＨｉｇｈからＬｏｗとなるまで保持されることが繰り返されるようなものとなる（図３（ｄ）参照）。
【００２９】
ここで、第１のコンデンサ８が第２のｎチャンネルＦＥＴ１９により短絡状態とされる点及び第２のコンデンサ９が第１のｎチャンネルＦＥＴ１８により短絡状態とされる点は、これら第１及び第２のコンデンサ８，９の容量が同一であり、かつ、充放電電流が同一であるという条件の下では、入力信号のデューティ５０％の点となる。
したがって、先のＧ点及びＦ点の信号を論理和出力するＯＲ論理回路１０の出力側（図２において符号Ｚが付された部位）には、図３（ｈ）に示されたように、入力信号と同一周波数でデューティ５０％の信号が得られることとなる。
【００３０】
次に、第１のコンデンサ８の充放電電圧と第２のコンデンサ９の充放電電圧とがクロスする点（交差点）、すなわち、比較器４の出力信号が論理値ＬｏｗからＨｉｇｈとなる点及び論理値ＨｉｇｈからＬｏｗとなる点が、入力信号のデューティ５０％となることについて図４を参照しつつより詳しく説明することとする。
まず、図４において、同図（ａ）は、Ｔ型フリップフロップ１５に入力される信号であり、同図（ｂ）は、Ｔ型フリップフロップ１５のＱ出力信号であり、同図（ｃ）は実線により第１のコンデンサ８の電圧変化が、点線により第２のコンデンサ９の電圧変化が、それぞれ示されたものであり、これらは、先の図３（ａ），（ｂ），（ｃ），（ｄ）に示されたものを拡大したものに相当する。
最初に、第１のコンデンサ８の容量をＣ1、第２のコンデンサ９の容量をＣ2とすれば、第１のコンデンサ８が充電される場合の電圧Ｖc1は、下記する式１により表される。
【００３１】
Ｖc1＝Ｉ₁・ｔu／Ｃ1・・・（式１）
【００３２】
ここで、Ｉ₁は、充電電流、ｔuは、充電開始からの経過時間である。
同様にして、第２のコンデンサ９が充電される場合の電圧Ｖc2は、下記する式２によって表される。
【００３３】
Ｖc2＝Ｉ₁・ｔu／Ｃ2・・・（式２）
【００３４】
ここで、Ｃ1＝Ｃ2＝Ｃとすれば、充電開始からｔu（秒）経過後の第１のコンデンサ８又は第２のコンデンサ９の充電電圧Ｖuは下記する式３のように表される。
【００３５】
Ｖu＝Ｉ₁・ｔu／Ｃ・・・（式３）
【００３６】
したがって、入力信号の１周期の時間をｔfとすれば、この１周期の時間における充電電圧Ｖcは、下記する式４によって表される（図４（ｃ）参照）。
【００３７】
Ｖc＝Ｉ₁・ｔf／Ｃ・・・（式４）
【００３８】
一方、放電の場合は、上述の式４で表された電位からの放電であり、放電電流をＩ₂とすると、放電電圧Ｖdは、下記する式５によって表されることとなる（図４（ｃ）参照）。
【００３９】
Ｖd＝（Ｃ・Ｖc−Ｉ₂・ｔd）／Ｃ＝（Ｉ₁・ｔf−Ｉ₂・ｔd）／Ｃ・・・（式５）
【００４０】
ここで、ｔdは、放電開始からの経過時間である。
また、比較器４の出力の状態が反転するポイントは、充電により増大してゆく第１のコンデンサ８（又は第２のコンデンサ９）の電位Ｖuと、放電により低下してゆく第２のコンデンサ９（又は第１のコンデンサ８）の電位Ｖdとが等しくなったときである。
したがって、先の式３と式５とから次式を得ることができる。
【００４１】
（Ｉ₁・ｔf−Ｉ₂・ｔd）／Ｃ＝Ｉ₁・ｔu／Ｃ・・・（式６）
【００４２】
ここで、第１のコンデンサ８（又は第２のコンデンサ９）の放電の開始点と、第２のコンデンサ９（又は第１のコンデンサ８）の充電の開始点とは、同一の点であるので（図４（ｃ）の実線及び点線の波形図参照）、ｔd＝ｔu＝ｔ_duと定義することができ、これを用いて式６をｔ_duについて解くと下記する式７を得ることができる。
【００４３】
ｔ_du＝ｔf・Ｉ₁／（Ｉ₁＋Ｉ₂）・・・（式７）
【００４４】
ここで、充放電電流が、Ｉ₁＝Ｉ₂＝Ｉであれば、上記の式７は、ｔ_du＝ｔf／２となる。すなわち、これは、比較器４の出力の状態が反転するポイントが、入力信号の１周期の丁度半分の点であること、換言すれば、デューティ５０％の信号が得られることを意味するものである。
【００４５】
また、式７は、第１及び第２のコンデンサ８，９のそれぞれの充放電電流Ｉ₁，Ｉ₂の大きさを変えることにより、出力信号のデューティ比を変え得ることを意味している。
さらに、上述した本発明の実施の形態においては、仮に入力信号の周波数が変化したとしても、先の第１及び第２のコンデンサ８，９が当該入力信号の１周期期間内に第１及び第２のリセットスイッチ６，７によってリセットされ得る程度の変化であれば問題はなく、その周波数変化に対応して上述したような動作が確保されることとなる。
【００４６】
またさらに、入力信号の周波数が変化する場合において、周波数が高い側へ変化する際には、比較器４の出力信号が反転した後に、入力信号が立ち上がるような変化が確保できるのであれば、その後も安定な動作が得られる。例えば、先の発明の実施の形態における説明のように、デューティ５０％に設定されている場合において、一つ前の１周期に対して次の１周期がその半分になる程度の変化までは回路動作としては対応可能である。すなわち、周期内で常にコンデンサのリセットがなされるのであれば、回路が飽和しない限りに最終的な周波数に対して回路動作の追従が確保されることとなる。
【００４７】
なお、上述した発明の実施の形態において用いたＦＥＴの種類、すなわち、ｎチャンネルかｐチャンネルかは、あくまで一例であり、これに限定される必要はなく、バイアスや論理回路部分の論理等を適宜変えることにより、逆の組み合わせで回路構成することも可能である。
また、同様な特性を得るものであれば、上述した発明の実施の形態におけるＭＯＳ型ＦＥＴに代わって他の半導体素子を用いて回路構成してもよいことは勿論である。
【００４８】
【発明の効果】
以上、述べたように、本発明によれば、２つのコンデンサの電圧比較結果に応じて定まる、放電状態にあるコンデンサに対する強制的なリセットのタイミングによって出力パルス幅が設定されるような構成とすることにより、入力信号の繰り返し周期の変動に関わらず比較的簡易な構成によりデューティ比を一定に保つことのできる波形整形回路を提供することができる。
また、コンデンサへの充放電の電流の大きさを変えることにより、所望のディーティ比の変更を簡易に行うことができ、汎用性の高い波形整形回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における回路動作を説明するための主要部の動作タイミングを示す波形図であって、同図（ａ）はＡ点における波形図、同図（ｂ）はＢ点における波形図、同図（ｃ）はＣ点における波形図、同図（ｄ）はｄ点における波形図、同図（ｅ）はＥ点における波形図、同図（ｆ）はＦ点における波形図、同図（ｇ）はＧ点における波形図、同図（ｈ）はＺ点における波形図である。
【図４】図１及び図２に示された回路例において用いられる第１及び第２のコンデンサの充放電のタイミングを説明するための波形図であって、同図（ａ）はＡ点における波形図、同図（ｂ）はＢ点における波形図、同図（ｃ）は第１及び第２のコンデンサの充放電の状態を示す波形図である。
【図５】従来の第１の回路例を示す回路図である。
【図６】従来の第２の回路例を示す回路図である。
【図７】図６及び図７のイ及びロ点における波形を示す波形図であって、同図（ａ）はイ点における波形を、同図（ｂ）はロ点における波形を、それぞれ示すものである。
【符号の説明】
１…分周器
２…第１の充放電回路
３…第２の充放電回路
４…比較器
５…制御回路
６…第１のリセットスイッチ
７…第２のリセットスイッチ
８…第１のコンデンサ
９…第２のコンデンサ
１５…Ｔ型フリップフロップ
２４…ＮＯＲ論理回路
２５…ＡＮＤ論理回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a waveform shaping circuit that obtains an output signal obtained by performing predetermined processing on an input signal, and more particularly, to a waveform shaping circuit that can output a signal having a constant duty ratio regardless of the frequency change of the input signal. .
[0002]
[Prior art]
Conventionally, as this type of circuit for shaping the duty ratio of the input signal to a predetermined value, for example, a so-called one-shot multivibrator circuit as shown in FIG. That is, the circuit example shown in FIG. 5 uses a so-called one-shot multivibrator 30 that is made into an IC, and is configured by connecting a resistor R and a capacitor C to the outside thereof. When an input signal such as that shown in FIG. 7A is applied to the input side of the vibrator 30 with the symbol A, the same period as the repetition cycle of the input signal is applied to the output side indicated by the symbol B. And a signal having a pulse width as shown in FIG. 7B determined by the time constant of the resistor R and the capacitor C is output.
[0003]
A circuit using a PLL (Phase Locked Loop) as shown in FIG. 6 is also known and well known.
That is, the circuit example shown in FIG. 6 includes a phase comparator (indicated as “PD” in FIG. 6) 31, a loop filter 32, and a voltage controlled oscillator (indicated as “VCO” in FIG. 6) 33. , A ½ frequency divider (indicated as “½” in FIG. 6) 34 constitutes a so-called PLL loop circuit, and is connected to the input end of the phase comparator 31 to which the symbol a is attached. When a signal as shown in FIG. 7 (a) is input, from the output end of the 1/2 divider 34, the same repetition period as that of the input signal is obtained, and the duty is A signal as shown in FIG. 7B having a ratio of 50% can be obtained.
[0004]
[Problems to be solved by the invention]
However, in the former case, the output pulse width is fixed depending on the size of the resistor R and the size of the capacitor C, and the repetition period of the output signal matches the input signal. If the repetition period of the input signal is different from a predetermined value, the output pulse width is fixed, so that the duty ratio is changed from a predetermined desired value. In this case, even if the resistor R is replaced with a variable resistor, it is necessary to adjust the variable resistor so that a predetermined duty ratio is obtained every time the repetition period of the input signal is changed from the initial value. A new problem arises.
Further, among the above-described conventional examples, the latter does not cause the problem as in the former, but has a disadvantage that the circuit scale becomes relatively large and the cost is increased.
[0005]
The present invention has been made in view of the above circumstances, and provides a waveform shaping circuit capable of keeping the duty ratio constant regardless of fluctuations in the repetition period of an input signal.
Another object of the present invention is to provide a waveform shaping circuit capable of keeping the duty ratio constant regardless of fluctuations in the repetition period of an input signal with a relatively simple configuration.
Another object of the present invention is to provide a highly versatile waveform shaping circuit in which the duty ratio can be changed relatively easily.
[0006]
[Means for Solving the Problems]
A waveform shaping circuit according to the invention of claim 1 is provided.
A frequency dividing means for dividing the input signal by half;
Charging / discharging means having two capacitors, and alternately charging and discharging the two capacitors in synchronization with an output signal of the frequency dividing means;
A reset control means for detecting an intersection of the voltages of the two capacitors and alternately resetting the two capacitors;
Output signal generation means for generating an output signal based on the reset timing of the two capacitors by the reset control means.
[0007]
In such a configuration, the two capacitors are alternately charged / discharged by the charging / discharging means, while the reset control means forcibly resets the capacitor, and based on the reset timing, the output signal generating means Since an output signal is generated, an output signal having a constant duty ratio can be obtained regardless of the duty ratio of the input signal.
[0008]
In particular, the charging / discharging means comprises a first charging / discharging circuit and a second charging / discharging circuit configured to repeat charging and discharging of the capacitor every half cycle of the output signal of the frequency dividing means, At the same time as the first charging / discharging circuit starts charging the capacitor, the second charging / discharging circuit starts discharging the capacitor, and at the same time as the first charging / discharging circuit starts discharging the capacitor, the second charging / discharging circuit starts. The discharge circuit is preferably configured to start charging the capacitor,
The reset control means includes switch means for short-circuiting both ends of the two capacitors by an external control signal;
Detecting means for detecting an intersection of the voltages of the two capacitors;
It is preferable to comprise a control means for controlling the operation of the switch means based on the output signal of the detection means and the output signal of the frequency dividing means.
[0009]
In such a configuration, one of the two capacitors is alternately charged / discharged by the first charging / discharging circuit and the other of the two capacitors by the second charging / discharging circuit. The pulse width of the output signal is based on the reset timing of the capacitor, but this timing is determined according to the intersection of the voltages of the two capacitors by the detecting means. . Therefore, an output signal having a constant duty ratio can be obtained regardless of the duty ratio of the input signal.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first circuit configuration example will be described with reference to FIG.
This waveform shaping circuit includes a frequency divider 1 as frequency dividing means, two charge / discharge circuits 2 and 3, a comparator 4 as detection means, a control circuit 5 as control means, and 2 as switch means. One reset switch 6, 7, two capacitors 8, 9, and an OR logic circuit 10 are the main components.
The frequency divider 1 is used to divide the input signal by half. The output signal having a repetition period twice as long as the repetition period of the input signal is the first and second charge / discharge circuits 2. , 3 and the control circuit 5, respectively.
[0011]
The first and second charge / discharge circuits 2 and 3 have a first capacitor 8 and a second capacitor 9 respectively connected between the output stage and the ground, and basically have the same circuit configuration. The first and second capacitors 8 and 9 are charged and discharged, respectively. However, when the first charging / discharging circuit 2 charges the first capacitor 8, the second charging / discharging circuit 3 discharges the second capacitor 9, while the first charging / discharging circuit 2 When the first capacitor 8 is discharged, the first charge / discharge circuit 2 and the second charge / discharge circuit 3 are input so that the second charge / discharge circuit 3 charges the second capacitor 9. The difference is that the operation with respect to the signal is just reversed (details will be described later).
[0012]
One end of the first capacitor 8 connected to the output terminal of the first charging / discharging circuit 2 is connected to the non-inverting input terminal of the comparator 4 and the second terminal connected to the output terminal of the second charging / discharging circuit 3. One end of the capacitor 9 is connected to the inverting input terminal of the comparator 4, and in parallel with the first capacitor 8, the first reset switch 6 is in parallel with the second capacitor 9, and the second Reset switches 7 are connected to each other.
The operation of the first and second reset switches 6 and 7 is controlled by the control circuit 5 as will be described later, so that the first and second capacitors 8 and 9 are forcibly short-circuited. For example, it is configured using a known and well-known semiconductor switch.
[0013]
The comparator 4 compares the voltage of the first capacitor 8 and the voltage of the second capacitor 9 and inputs a logic signal corresponding to the comparison result to the control circuit 5. When the voltage of the first capacitor 8 exceeds that of the second capacitor 9, a signal corresponding to the logical value High is obtained. When the voltage of the first capacitor 8 falls below that of the second capacitor 9, the signal corresponds to the logical value Low. Each signal is output.
[0014]
The control circuit 5 alternately turns the first and second reset switches 6 and 7 at a predetermined timing in accordance with the output signal of the previous frequency divider 1 and the output signal of the comparator 4, as will be described later. It is designed to be in a conductive or non-conductive state.
[0015]
Next, the operation in the above configuration will be described with reference to FIG.
First, as a precondition, both the first and second capacitors 8 and 9 have the same capacity, and the first and second capacitors 8 by the first and second charge / discharge circuits 2 and 3 are used. , 9 are assumed to be substantially the same constant current.
Under such a premise, assuming that a repetitive signal as shown in FIG. 3A is input to the input side of the frequency divider 1 (the point marked with A in FIG. 1), the output of the frequency divider 1 On the side (point marked with B in FIG. 1), as shown in FIG. 3 (b), a signal having a double repetition period appears with respect to the input signal.
[0016]
The first charge / discharge circuit 2 charges the first capacitor 8 while the signal input from the frequency divider 1 is in a state corresponding to the logical value High, and the signal from the frequency divider 1 Is shifted from the logic value High to Low, the first capacitor 8 is discharged, whereas the second charge / discharge circuit 3 is configured such that the signal input from the frequency divider 1 is the logic value Low. 2, the second capacitor 9 is charged. When the signal input from the frequency divider 1 transitions from the logic value Low to High, the second capacitor 9 starts to be discharged. It has become.
On the other hand, the operation of the first and second reset switches 6 and 7 is controlled by the control circuit 5 as follows.
That is, the first reset switch 6 starts charging the first capacitor 8 by the first charging / discharging circuit 2 from the rise of the output signal of the frequency divider 1 and reaches the predetermined voltage Vk. Until the capacitor 8 is discharged by the first charging / discharging circuit 2 and then the voltage of the first capacitor 8 is determined to be lower than the voltage of the second capacitor 9 by the comparator 4. On the other hand, the control signal from the control circuit 5 (the signal at the point marked with G in FIG. 1) is turned off (see FIG. 3G), while the voltage of the first capacitor 8 is the second voltage. 1 until the charging of the first capacitor 8 is started again from when it is determined that the voltage of the capacitor 9 is lower than the voltage of the capacitor 9 in FIG. Like (See FIG. 3G). Accordingly, the first capacitor 8 is forcibly short-circuited due to the conduction state of the first reset switch 6, in other words, forcibly reset, so that the reference when the next charge is started is used. The voltage does not fluctuate.
Eventually, the voltage waveform of the first capacitor 8 begins to rise as soon as the output signal of the frequency divider 1 changes from the logic value Low to High, as shown in FIG. As soon as the signal changes from logic high to low, it starts to fall, and at the same time the first reset switch 6 becomes conductive, it becomes substantially zero potential, which is the reference voltage for starting charging, and this voltage state is the output of the frequency divider 1. It is repeated that the signal is held until the signal again changes from the logic value Low to High.
[0017]
On the other hand, the second reset switch 7 starts to charge the second capacitor 9 by the second charge / discharge circuit 3 from the fall of the output signal of the frequency divider 1, and reaches the predetermined voltage Vk. Thereafter, the second capacitor 9 is discharged by the second charging / discharging circuit 3, and thereafter, the voltage of the second capacitor 9 is determined to be higher than the voltage of the first capacitor 8 by the comparator 4. Until immediately before, the control circuit 5 is turned off by a control signal from the control circuit 5 (a signal at a point indicated by F in FIG. 1) (see FIG. 3F), while the second capacitor 9 In the period from when it is determined that the voltage exceeds the voltage of the first capacitor 8 to when charging of the second capacitor 9 is started again, the conduction by the control signal from the control circuit 5 at point F in FIG. To be in a state (See FIG. 3 (f)). Therefore, the second capacitor 8 is forcibly short-circuited, in other words, forcibly reset by the conduction state of the second reset switch 7, so that the reference voltage when the next charging is started is set. Will not fluctuate.
For this reason, as shown in FIG. 3D, the voltage waveform of the second capacitor 9 starts to rise at the same time when the output signal of the frequency divider 1 changes from the logic value High to Low. As soon as the output signal changes from logic low to high, the output signal starts to fall, and at the same time the second reset switch 7 becomes conductive, it becomes substantially zero potential, which is the reference voltage for starting charging. It is repeated that the output signal is held until the output value again changes from the logical value High to Low.
[0018]
Here, the point that the first capacitor 8 is short-circuited by the first reset switch 6 and the point that the second capacitor 9 is short-circuited by the second reset switch 7 are the first and second points. Under the condition that the capacitors 8 and 9 have the same capacity and the same charge / discharge current, the duty of the input signal is 50%.
Therefore, as shown in FIG. 3 (h), the output side of the OR logic circuit 10 that outputs the logical sum of the signals at the previous G point and F point (the part denoted by Z in FIG. 1), A signal having a duty of 50% is obtained at the same frequency as the input signal.
[0019]
Next, a second circuit configuration example will be described with reference to FIGS.
This second circuit configuration example is a more specific example of the circuit configuration example shown in FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
First, in the second example, a T-type flip-flop 15 is used as a frequency divider, and an input signal is applied to a clock terminal.
The first charging / discharging circuit 2 includes a first p-channel MOS type FET 16, a third n-channel MOS type FET 20, and first and second constant current sources 22 and 23. . That is, the gate of the first p-channel MOS type FET (hereinafter referred to as “first p-channel FET”) 16 and the third n-channel MOS type FET (hereinafter referred to as “third n-channel FET”) 20. Are connected to each other so that an inverted signal of the Q output signal of the T-type flip-flop 15 is applied. The drain of the first p-channel FET 16 is connected to the first constant current source 22, and the source of the third n-channel FET 20 is connected to the second constant current source 23.
The source of the first p-channel FET 16 and the drain of the third n-channel FET 20 are connected to each other as an output end, and one end of the first capacitor 8 is connected.
[0020]
In the first charging / discharging circuit 2, when the inverted signal of the Q output signal of the T-type flip-flop 15 is at the logic value Low, the first p-channel FET 16 becomes conductive, and the third n-channel FET 20 It becomes a conductive state. For this reason, a constant current flows into the first capacitor 8 from the first constant current source 22 via the first p-channel FET 16 and charging is performed.
On the other hand, when the inverted signal of the Q output signal of the T-type flip-flop 15 becomes a logic high state, the first p-channel FET 16 becomes non-conductive and the third n-channel FET 20 becomes conductive. The discharge from one capacitor 8 is performed through the third n-channel FET 20.
[0021]
The second charging / discharging circuit 3 includes a first p-channel MOS type FET 17, a fourth n-channel MOS type FET 21, and the first and second charging / discharging circuits 2 that are used in common with the first charging / discharging circuit 2. The second constant current sources 22 and 23 are provided.
That is, the gate of the second p-channel MOS type FET (hereinafter referred to as “second p-channel FET”) 17 and the fourth n-channel MOS type FET (hereinafter referred to as “fourth n-channel FET”) 21. Are connected to each other so that the Q output signal of the T-type flip-flop 15 is applied. The drain of the second p-channel FET 17 is connected to the first constant current source 22, and the source of the fourth n-channel FET 21 is connected to the second constant current source 23.
The source of the second p-channel FET 17 and the drain of the fourth n-channel FET 21 are connected to each other as an output end, and one end of the second capacitor 9 is connected.
[0022]
In the second charging / discharging circuit 3, when the Q output signal of the T-type flip-flop 15 is in the logic value High state, the fourth n-channel FET 21 is in a conducting state, and the second p-channel FET 17 is in a non-conducting state. It becomes. For this reason, the second capacitor 9 is discharged through the fourth n-channel FET 21.
On the other hand, when the Q output signal of the T-type flip-flop 15 becomes the logic low state, the second p-channel FET 17 becomes conductive and the fourth n-channel FET 21 becomes non-conductive. A constant current flows from the first constant current source 22 into the second capacitor 9 via the FET 17 and charging is performed.
[0023]
The drain of the second n-channel MOS type FET 19 serving as a first reset switch is connected to one end (on the anti-earth side) of the first capacitor 8, and this second n-channel MOS type FET ( The source of 19 (hereinafter referred to as “second n-channel FET”) is connected to the ground, and the output signal of the control circuit 5 is applied to the gate as will be described later.
On the other hand, the drain of the first n-channel MOS type FET 18 as the second reset switch 7 is connected to one end (the anti-earth side) of the second capacitor 9, and this first n-channel MOS type FET is connected. The source of 18 (hereinafter referred to as “first n-channel FET”) is connected to the ground, and the output signal of the control circuit 5 is applied to the gate as will be described later.
[0024]
The control circuit 5 includes a 2-input NOR logic circuit 24 and a 2-input AND logic circuit 25, and one input stage of the NOR logic circuit 24 is one input of the AND logic circuit 25. The Q output signal of the T-type flip-flop 15 is applied to the stages.
The other input stage of the NOR logic circuit 24 and the other input stage of the AND logic circuit 25 are connected to each other so that the output signal of the comparator 4 is applied.
The output terminal of the NOR logic circuit 24 is connected to the gate of the second n-channel FET 19 and to one input terminal of the OR logic circuit 10. On the other hand, the output terminal of the AND logic circuit 25 is connected to the gate of the first n-channel FET 18 and to the other input terminal of the OR logic circuit 10.
[0025]
Next, the operation in the above configuration will be described with reference to FIGS.
First, as a precondition, the first and second capacitors 8 and 9 have the same capacity, and the first and second capacitors 8 by the first and second charge / discharge circuits 2 and 3 are used. , 9 are assumed to be substantially the same constant current.
Under such a premise, if a repetitive signal as shown in FIG. 3A is input to the input side of the T-type flip-flop 15 (a point marked with A in FIG. 2), the T-type flip-flop 15 On the output side (point marked with B in FIG. 2), as a Q output signal, a signal having a repetition period twice as large as the input signal appears as shown in FIG. 3B. Become.
[0026]
In the first charging / discharging circuit 2, the first p-channel FET 16 is in a conducting state while the signal input from the T-type flip-flop 15 is in the logic low state, and the first capacitor 8 is charged. On the other hand, when the signal from the T-type flip-flop 15 transitions from the logic low state to the high state, the third n-channel FET 20 becomes conductive instead of the first p-channel FET 16, and the first The capacitor 8 is discharged.
On the other hand, in the second charge / discharge circuit 3, the fourth n-channel FET 21 becomes conductive while the signal input from the T-type flip-flop 15 is in the logical value High state, and the second capacitor 9 On the other hand, when the signal input from the T-type flip-flop 15 transitions from the logic high state to the low state, the second p-channel FET 17 is turned on instead of the fourth n-channel FET 21. Thus, the second capacitor 9 is charged.
[0027]
On the other hand, the operations of the first and second n-channel FETs 19 and 18 are controlled by the control circuit 5 as follows.
That is, the second n-channel FET 19 starts charging the first capacitor 8 by the first charging / discharging circuit 2 from the falling edge of the inverted signal of the Q output signal of the T-type flip-flop 15, and the predetermined voltage Vk 1, the first capacitor 8 is discharged by the first charging / discharging circuit 2, and then the voltage of the first capacitor 8 is determined to be lower than the voltage of the second capacitor 9 by the comparator 4. Until just before being turned on, the control signal from the NOR logic circuit 24 constituting the control circuit 5 (a signal at a point marked with G in FIG. 2) is rendered non-conductive (FIG. 3 (g)). 2), from the time when it is determined that the voltage of the first capacitor 8 is lower than the voltage of the second capacitor 9 until the charging of the first capacitor 8 is started again at the point G in FIG. The control circuit 5 is turned on by a control signal from the NOR logic circuit 24 constituting the control circuit 5 (see FIG. 3G). Therefore, the first capacitor 8 is forcibly short-circuited by the conduction state of the second n-channel FET 19, so that the reference voltage when the next charging is started does not fluctuate. Yes.
For this reason, the voltage waveform of the first capacitor 8 starts to rise at the same time that the inverted signal of the Q output signal of the T-type flip-flop 15 changes from the logic value Low to High, and the inverted signal of the Q output signal of the T-type flip-flop 15. Begins to fall at the same time as the logic High changes from Low to Low, and at the same time as the second n-channel FET 19 becomes conductive, it becomes substantially zero potential, which is the reference voltage for starting charging. This is repeated until the inverted signal of the output signal is held again from the logic value Low to High (see FIG. 3C).
[0028]
On the other hand, in the first n-channel FET 18, charging of the second capacitor 9 is started by the second charge / discharge circuit 3 from the fall of the Q output signal of the T-type flip-flop 15, and the predetermined voltage Vk Is reached, the second capacitor 9 is discharged by the second charging / discharging circuit 3, and then the voltage of the second capacitor 9 is determined to be higher than the voltage of the first capacitor 8 by the comparator 4. Until just before being turned on, it is made non-conductive by a control signal from the AND logic circuit 25 constituting the control circuit 5 (a signal at a point marked with F in FIG. 2) (FIG. 3 (f)). 2) from the time when it is determined that the voltage of the second capacitor 9 exceeds the voltage of the first capacitor 8 until the charging of the second capacitor 9 is started again in FIG. A conduction state is set by a control signal from the AND logic circuit 25 constituting the circuit 5 (see FIG. 3F). Therefore, since the second capacitor 9 is forcibly short-circuited by the conduction state of the first n-channel FET 18, the reference voltage when the next charging is started does not fluctuate. Yes.
For this reason, the voltage waveform of the second capacitor 9 starts to rise at the same time as the Q output signal of the T-type flip-flop 15 changes from the logic value High to Low, and the Q output signal of the T-type flip-flop 15 changes from the logic logic Low to High. At the same time as the first n-channel FET 18 becomes conductive, and at the same time becomes a substantially zero potential, which is the reference voltage for starting charging, and this voltage state causes the Q output signal of the T-type flip-flop 15 to become a logical value again. The holding is repeated until it changes from High to Low (see FIG. 3D).
[0029]
Here, the first capacitor 8 is short-circuited by the second n-channel FET 19 and the second capacitor 9 is short-circuited by the first n-channel FET 18. Under the condition that the capacitors 8 and 9 have the same capacity and the same charge / discharge current, the duty of the input signal is 50%.
Therefore, as shown in FIG. 3 (h), the output side of the OR logic circuit 10 that outputs the logical sum of the signals at the previous G point and F point (the part denoted by Z in FIG. 2), A signal having a duty of 50% is obtained at the same frequency as the input signal.
[0030]
Next, the point at which the charge / discharge voltage of the first capacitor 8 and the charge / discharge voltage of the second capacitor 9 cross (crossing point), that is, the point where the output signal of the comparator 4 changes from the logic value Low to High. It will be described in more detail with reference to FIG. 4 that the point from the value High to Low becomes the duty of the input signal 50%.
4A is a signal input to the T-type flip-flop 15, FIG. 4B is a Q output signal of the T-type flip-flop 15, and FIG. Represents a change in voltage of the first capacitor 8 by a solid line, and a change in voltage of the second capacitor 9 by a dotted line. These are shown in FIGS. 3 (a), 3 (b), and (c). ), Which corresponds to an enlarged version of what is shown in (d).
First, if the capacitance of the first capacitor 8 is C1, and the capacitance of the second capacitor 9 is C2, the voltage Vc1 when the first capacitor 8 is charged is expressed by the following equation (1).
[0031]
Vc1 = I ₁ ・ Tu / C1 (Formula 1)
[0032]
Where I ₁ Is a charging current, and tu is an elapsed time from the start of charging.
Similarly, the voltage Vc2 when the second capacitor 9 is charged is expressed by the following equation 2.
[0033]
Vc2 = I ₁ ・ Tu / C2 (Formula 2)
[0034]
Here, if C1 = C2 = C, the charging voltage Vu of the first capacitor 8 or the second capacitor 9 after the elapse of tu (seconds) from the start of charging is expressed by the following Equation 3.
[0035]
Vu = I ₁ ・ Tu / C ... (Formula 3)
[0036]
Therefore, if the time of one cycle of the input signal is tf, the charging voltage Vc in this one cycle time is expressed by the following equation 4 (see FIG. 4C).
[0037]
Vc = I ₁ Tf / C (Formula 4)
[0038]
On the other hand, in the case of discharge, the discharge is from the potential represented by Equation 4 above, and the discharge current is expressed as I ₂ Then, the discharge voltage Vd is expressed by the following formula 5 (see FIG. 4C).
[0039]
Vd = (C · Vc−I ₂ Td) / C = (I ₁ ・ Tf-I ₂ Td) / C (Formula 5)
[0040]
Here, td is the elapsed time from the start of discharge.
Further, the point at which the output state of the comparator 4 is inverted is that the potential Vu of the first capacitor 8 (or the second capacitor 9) increases by charging and the second capacitor 9 that decreases by discharging. This is when the potential Vd of (or the first capacitor 8) becomes equal.
Therefore, the following equation can be obtained from the above equations 3 and 5.
[0041]
(I ₁ ・ Tf-I ₂ Td) / C = I ₁ ・ Tu / C ... (Formula 6)
[0042]
Here, the discharge start point of the first capacitor 8 (or the second capacitor 9) and the charge start point of the second capacitor 9 (or the first capacitor 8) are the same point. (Refer to the waveform diagram of the solid line and the dotted line in FIG. 4C), td = tu = t _du Which can be used to define Equation 6 as t _du Equation 7 below can be obtained by solving for.
[0043]
t _du = Tf · I ₁ / (I ₁ + I ₂ ) ... (Formula 7)
[0044]
Here, the charge / discharge current is I ₁ = I ₂ If = I, the above equation 7 is t _du = Tf / 2. In other words, this means that the point at which the output state of the comparator 4 is inverted is a point that is exactly half of one cycle of the input signal, in other words, a signal with a duty of 50% can be obtained. is there.
[0045]
Further, Equation 7 represents the charge / discharge current I of each of the first and second capacitors 8 and 9. ₁ , I ₂ This means that the duty ratio of the output signal can be changed by changing the size of the output signal.
Further, in the above-described embodiment of the present invention, even if the frequency of the input signal changes, the first and second capacitors 8 and 9 can be connected to the first and second capacitors within one cycle period of the input signal. There is no problem as long as the change can be reset by the second reset switches 6 and 7, and the operation as described above is ensured corresponding to the change in frequency.
[0046]
Furthermore, when the frequency of the input signal changes, when the frequency changes to the higher side, if the change that the input signal rises after the output signal of the comparator 4 is inverted can be secured, then Stable operation can be obtained. For example, in the case where the duty is set to 50% as described in the embodiment of the previous invention, the circuit is required until the next cycle becomes half that of the previous cycle. It can be handled as an operation. That is, if the capacitor is always reset within the period, the tracking of the circuit operation with respect to the final frequency is ensured unless the circuit is saturated.
[0047]
Note that the type of FET used in the embodiment of the invention described above, that is, n-channel or p-channel, is merely an example, and is not limited to this. By changing the circuit configuration, it is possible to configure the circuit in the reverse combination.
In addition, as long as similar characteristics are obtained, it is needless to say that the circuit configuration may be made using another semiconductor element instead of the MOS type FET in the embodiment of the invention described above.
[0048]
【The invention's effect】
As described above, according to the present invention, the output pulse width is set by the forced reset timing for the capacitor in the discharged state, which is determined according to the voltage comparison result of the two capacitors. Thus, it is possible to provide a waveform shaping circuit that can keep the duty ratio constant with a relatively simple configuration regardless of fluctuations in the repetition period of the input signal.
Also, by changing the magnitude of the charge / discharge current to the capacitor, the desired duty ratio can be changed easily, and a highly versatile waveform shaping circuit can be provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first circuit configuration example according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a second circuit configuration example according to the embodiment of the present invention.
FIGS. 3A and 3B are waveform diagrams showing operation timings of main parts for explaining circuit operations in the embodiment of the present invention, wherein FIG. 3A is a waveform diagram at point A, and FIG. (C) is a waveform diagram at point C, (d) is a waveform diagram at point d, (e) is a waveform diagram at point E, and (f) is a waveform at point F. A waveform diagram, (g) in the figure is a waveform diagram at point G, and (h) in FIG.
4 is a waveform diagram for explaining timings of charging and discharging the first and second capacitors used in the circuit examples shown in FIGS. 1 and 2, wherein FIG. FIG. 4B is a waveform diagram at the point B, and FIG. 4C is a waveform diagram showing the charge / discharge states of the first and second capacitors.
FIG. 5 is a circuit diagram showing a first conventional circuit example.
FIG. 6 is a circuit diagram showing a second conventional circuit example.
7A and 7B are waveform diagrams showing waveforms at points a and b in FIGS. 6 and 7, wherein FIG. 7A shows a waveform at point a, and FIG. 7B shows a waveform at point b. Is.
[Explanation of symbols]
1 ... frequency divider
2 ... First charge / discharge circuit
3 ... Second charge / discharge circuit
4 ... Comparator
5 ... Control circuit
6 ... First reset switch
7 ... Second reset switch
8: First capacitor
9 ... Second capacitor
15 ... T-type flip-flop
24 ... NOR logic circuit
25 ... AND logic circuit

Claims

A frequency dividing means for dividing the input signal by half;
Charging / discharging means having two capacitors, and alternately charging and discharging the two capacitors in synchronization with an output signal of the frequency dividing means;
A reset control means for detecting an intersection of the voltages of the two capacitors and alternately resetting the two capacitors;
Output signal generating means for generating an output signal based on a reset timing for the two capacitors by the reset control means;
A waveform shaping circuit comprising:

The charging / discharging means includes a first charging / discharging circuit and a second charging / discharging circuit configured to repeat charging and discharging of the capacitor every half cycle of the output signal of the frequency dividing means. The second charging / discharging circuit starts discharging the capacitor at the same time as the second charging / discharging circuit starts discharging the capacitor, and the second charging / discharging circuit starts at the same time as the first charging / discharging circuit starts discharging the capacitor. 2. The waveform shaping circuit according to claim 1, wherein the waveform shaping circuit is configured to start charging of a capacitor.

The reset control means includes switch means for short-circuiting both ends of the two capacitors by a control signal from the outside,
Detecting means for detecting an intersection of the voltages of the two capacitors;
3. The waveform shaping circuit according to claim 1, further comprising a control unit that controls an operation of the switch unit based on an output signal of the detection unit and an output signal of the frequency division unit. .

4. The waveform shaping circuit according to claim 3, wherein the output signal generating means is an OR logic circuit for generating a logical sum of the output signals of the control means.