JP4091682B2 - 物体近接検出器およびその始動方法 - Google Patents
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Description
【発明の属する技術分野】
(関連出願)
本願は、1996年1月17日出願の米国特許出願第08/587,405号および1996年1月17日出願の同第08/587,406号の一部継続出願である。
本発明は、近接検出器に関し、特に隣接して回転する鉄製歯車の前後の歯エッジあるいは他の磁気物体を検出することが可能である鉄製歯車歯ホール・トランスデューサあるいは磁界/電圧トランスデューサに関し、更にホール/電圧増幅器における自動利得調整特徴を持つホール近接検出器に関する。
【0002】
【従来の技術】
本文に用いられる用語「磁気物体」は、周囲の磁界を変化させようとする低磁気抵抗を持つ磁化物体、強磁性体および他の物体に適用する。
1995年8月15日発行の米国特許第5,442,283号には、隣接する回転歯車歯の立上がりおよび立下がりエッジを検出することが可能であるホール/電圧勾配付勢型近接検出器が記載されている。かかる近接検出器形式の検出器は、磁石の磁極に取付けられた集積回路ホール検出器を含み、かつ(例えば、通過する歯の接近と対応する)ホール電圧の勾配を追跡して、(例えば、2つの歯間の谷間の接近と対応する)反対方向の後続するホール/電圧勾配の開始を示す出力信号を生じる前に次のピーク電圧を暫時保持するための回路を含む。ホール電圧保持回路は、パルス出力信号を提供するコンパレータの誤ったトリッピングを防止するため、コンデンサからあるいはコンデンサに対して電荷を制御可能に漏洩させるコンデンサ/回路手段を含んでいる。
【0003】
コンデンサの保持電圧は、こうして、歯車歯の速度が低くなるに伴い精度保持の喪失の増加を招く垂下を生じ、従って、検出器は、正確な検出が可能な最小歯速度を有する。
従来技術の大半の近接検出器は、通過物体の接近および近在を示す高い2進出力電圧を生じ、かつ物体が検出器から遠ざかる時は低い2進出力電圧を生じる。検出器の出力電圧における低から高への遷移は、トランスデューサ電圧が固定された内部閾値電圧基準まで上昇する時を決定するコンパレータによりトリガーされる。あるいはまた、上記の勾配付勢型検出器の場合は、検出器がトリガー電圧のピークがまさに生じた時を決定し、トランスデューサの信号電圧はこのピーク値から所定の増分電圧だけ低下する。
【0004】
固定閾値電圧を持つ従来技術の近接検出器は、磁気物体の接近を示す出力信号における低から高へ(あるいは、高から低へ)の2進遷移を生じる。実際には、最も近い通過距離(時に、空隙と呼ばれる)は、一定のままではない。
空隙寸法の変動は、トランスデューサ電圧が固定閾値を越えあるいはこれより下がる物体の接近および後退の実際距離における偏移を生じる。この結果、カムおよび歯車歯の如き通過物体の位置検出器としての使用を左右する通過検出精度の不足をもたらすことになる。
検出される通過物体とトランスデューサとの間の空隙の変化は、検出器の機械的および電気的な特性に寄与し得ると共に、特に温度の関数として通過物体の特性に寄与し得る。
結果は、内燃機関の点火ディストリビュータにおける如き厳格な用途に対するかかる検出器の使用を左右するかも知れない検出の不正確さとなる。このような不正確さの主たる原因は、歯車歯(物体)が歯単位の異なる強磁性を呈する時、および(または)歯車歯と検出器の間隔(空隙)における不均等な変化が歯車の偏心により生じる時に、ホール電圧の大きさが変化するということから生じる。また、温度の変化は、空隙の大きさ、およびトランスデューサとトランスデューサ電圧増幅器との感度における変化をもたらす。
【0005】
ホール電圧のピークを検知すること、あるいは通過物体の接近を表示するため電圧閾値の基準を用いることのいずれで検出が行われようとも、トランスデューサ電圧の中央値における変化が位置検出の精度を低下する。
多くの装置において、近接検出器におけるトランスデューサが主眼とする実効空隙は、数ミリメートル変動し得る。比較的広い空隙時は、ホール・デバイスの如きトランスデューサにより生成されるピークツーピーク信号の振幅は、比較的近い空隙即ち狭い空隙時の同じ信号の振幅より非常に小さい。空隙範囲の大半にわたり実質的に一定のピークツーピーク信号の振幅を持つ電気信号を生じるため、近接検出器は自動利得制御(AGC)を用いる。
【0006】
AGCの場合、利得は、近接検出器がパワーアップ後に主眼とする各空隙に対して最適化することができる。比較的狭い空隙時には、AGCは、比較的大きな振幅を持つ磁気信号がトランスデューサにより生成される電気信号のクリッピングその他の歪みを生じる結果とならないことを保証するため、利得を最小化する。比較的広い空隙時には、AGCは、利得を最大化することにより、比較的小さな振幅を持つ磁気信号から生成される電気信号の処理を可能にする。このように、AGCを用いることにより、近接検出器は、比較的広範囲の空隙において動作し得る。更にまた、空隙の幅とは無関係の実質的に一定のピークツーピーク信号振幅を持つ電気信号を提供することにより、近接検出器は、全範囲の空隙幅にわたり改善されたタイミング精度を提供する。
【0007】
【発明が解決しようとする課題】
ピーク検出器は、ゼロまでの速度、更に正確にはゼロに至る速度を検出することができるが、ピークツーピーク・パーセント閾値検出器が概念化された。ピークツーピーク・パーセント閾値検出器は、本文では時に「閾値検出器」または「ゼロ交差モード検出器」と呼ばれる。しかし、ピークツーピーク・パーセント閾値検出器の1つの問題は、始動時に得る最終的なピーク値および底値を持たないピークツーピーク・パーセント閾値検出器により生じる検出器の出力信号の誤りのある不正確なスイッチングにより、近接検出器をピークツーピーク・パーセント閾値検出器モードで始動することは比較的難しいことである。近接検出器がAGCを含むならば、AGCが付勢される時は常に、同様な状況が生起する。このため、AGCの使用が空隙におけるタイミング精度を改善しても、ピークツーピークならば、パーセント閾値検出器における任意の時点の利得の調整は比較的難しい。この理由から、AGCを備えるゼロ速度ホール効果歯車歯近接検出器は、最初はピークツーピーク・パーセント閾値モードでは始動せず、むしろピーク検出器動作モードで始動する。更にまた、以前の検出器においては、AGC機能は、近接検出器がピーク検出器モードにある間だけ付勢される。
【0008】
最初のパワーアップの直後に最初ピーク検出器モードで始動する近接検出器においては、近接検出器は、それぞれトランスデューサ信号の正と負のピークを捕捉する1対のディジタル/アナログ・コンバータ(DAC)を有し、各ピークから照合される幾つかの閾値電圧でスイッチ・オンする。このモードで動作する検出器は、以下本文においては、時には単に「ピーク照合検出器」、「ピーク検出器」あるいは「勾配付勢型検出器」と呼ばれる。初期の数サイクル後、例えば16サイクル後に、近接検出器はピーク検出器モードからピークツーピーク・パーセント閾値検出器モードへ変わる。
【0009】
初期のピーク検出器モードはAGCを生起させ、このことは、これまでは、あり得る誤った遷移なしにはピークツーピーク・パーセント閾値検出器モードで動作する近接検出器においては一時に1増分生起させることができなかった。また、初期の始動期間が、捕捉されたピークが特定の磁気回路における磁気信号の実際のピークを正確に表わすことを確実にするため必要である。ピークツーピーク・パーセント閾値検出器モードでは、切換え点が空隙の変動における改善されたタイミング精度を生じる信号のピークピーク値と関連するので、ピーク検出器モードからピークツーピーク・パーセント閾値検出器モードへ切換わることは有利である。
従って、最初はピークツーピーク・パーセント閾値モードで始動し得る近接検出器を提供することが望ましい。また、ピークツーピーク・パーセント閾値モードでAGCを利用し得る近接検出器を提供することも望ましい。AGCが活動状態でピークツーピーク・パーセント閾値検出器モードで始動し得る回路を提供することが更に望ましい。
【0010】
【課題を解決するための手段】
本発明によれば、磁気物体を検知するための近接検出器は、磁界に比例する信号電圧Vsigを出力ポートに生じる磁界/電圧トランスデューサと、信号電圧Vsigを受取り出力信号電圧Voutを生じる、入力ポートが前記磁界/電圧トランスデューサの出力ポートに結合されたピークツーピーク・パーセント閾値検出器と、ピークツーピーク・パーセント閾値検出器に結合されて近接検出器の最初の始動間隔で出力信号電圧Voutを第1の所定の値に強制し維持する強制回路とを含んでいる。かかる特定の構成によれば、ピークツーピーク・パーセント閾値検出器動作モードで最初に始動する近接検出器が提供される。従来技術の近接検出器におけるようにピーク・モードからピークツーピーク・パーセント閾値モードへの遷移がないので、タイミング精度に急激な変化がない。
【0011】
ピークツーピーク・パーセント閾値検出器は、信号電圧Vsigの最高ピーク値を追跡する、出力ポートに信号電圧PDACを生成する第1の追跡回路と、信号電圧Vsigの最低ピーク値を追跡する、信号電圧NDACを出力ポートに生成する第2の追跡回路とを含んでいる。近接検出器は最初にピークツーピーク・パーセント閾値モードで始動するので、第1の追跡回路により与えられる信号PDACは、信号電圧Vsigの最小の正の予期値より低いリセット値に最初セットされ、第2の追跡回路により与えられる信号NDACは、信号電圧Vsigの最小の負の予期値より大きいリセット値にセットされる。この手法により、第1および第2の追跡回路は、大きな負または正のオフセット電圧でも信号Vsigの正と負のピーク値をそれぞれ捕捉する結果となる。特定の実施の形態では、近接検出器は、3.0ボルト(V)の調整電源電圧を用い、第1の追跡回路により与えられるPDAC信号に対するリセット値は0.57Vとなり、第2の追跡回路により与えられるNDAC信号に対するリセット値は2.43Vとなる。
【0012】
PDACおよびNDACのリセット値が上記の如くであり、初期の近接検出器の始動中は、NDACの値はPDACの値より大きな正となる。NDACに対するPDACのこのような関係(即ち、PDACはNDACより小さい)は、ピークツーピーク・パーセント閾値検出器が適正に動作し得る条件ではない。第1および第2の追跡回路がそれぞれ正と負のピーク値をとるので、PDACおよびNDACは相互に交差し、1つの瞬間に、PDACの値はNDAC値と等しくなる。その結果、PDACおよびNDACの値から得られる閾値電圧もまた等しくなる。この時、ピークツーピーク・パーセント閾値検出器の出力信号Voutは通常切換わる。しかし、本発明においては、ピークツーピーク・パーセント閾値検出器に結合された強制回路は、近接検出器の初期の瞬間間隔では、出力信号電圧Voutの値を第1の所定の値に強制して維持する。当該強制回路は、例えば、1つ以上のトランジスタ・スイッチ、論理回路、またはVsigが所定の量だけ値を変化するまであるいは所定の期間が経過するまで、出力信号電圧Voutを第1の所定の電圧レベルにバイアスその他の方法で強制する電流源から提供される。
【0013】
本発明の更なる特質によれば、磁気物体を検知するための近接検出器は、出力ポートに磁界に比例する信号を生成する磁界/電圧トランスデューサと、信号電圧Vsigの振幅を調整するための自動利得制御回路とを含み、当該自動利得制御回路は、入力ポートが前記磁界/電圧トランスデューサの出力ポートに結合され、出力ポートと、信号電圧Vsigの振幅を制御するための自動利得制御回路とを持つ。近接検出器は更に、自動利得制御回路に結合されたピークツーピーク・パーセント閾値検出器と、自動利得制御回路とピークツーピーク・パーセント閾値検出器とに結合された強制回路とを含んでいる。ピークツーピーク・パーセント閾値検出器は、信号電圧Vsigを受取り、出力信号電圧Voutを与える。強制回路は、出力信号電圧Voutの値を第1の所定の値に維持して、自動利得制御回路が信号電圧Vsigの振幅を調整する時に所定の電圧に達する信号電圧Vsigの正または負の変動の1つに先立ちピークツーピーク・パーセント閾値検出器が切換わることを阻止する。このような特定の構成により、自動利得制御(AGC)によりピークツーピーク・パーセント閾値検出器モードで動作し得る近接検出器が提供される。
【0014】
しかし、閾値検出器は、AGC機能が付勢され、信号Vsigのピークピーク値がAGCにより生じる利得の変化により略々瞬間的に変化する時、先に述べたように動作する。この状態が生じると、ピークツーピーク・パーセント閾値検出器における第1および第2の追跡回路は、正しい各ピーク値を保持せず、信号は,AGCのゆえにピークツーピーク・パーセント閾値検出器の閾値ともはや交差しない点まで低減し得る。このことは、近接検出器の出力信号Voutに切換えを停止させることになる。近接検出器の出力信号Voutが切換えを停止しなくとも、閾値がもはや実際のピークピーク電気信号に関して正しい場所にないので、タイミング精度は損なうことになる。これは、閾値が第1および第2の追跡回路の出力から生成されるゆえであり、これら回路は、かかる条件下ではもはや磁気信号の実際の正および負のピーク値を表わさない。このような問題を克服するため、AGCが付勢される時、第1の追跡回路により与えられる信号PDACが信号電圧Vsigの最小の正の予期値より低い値にセットされるように、かつ第2の追跡回路により与えられる信号NDACが信号電圧Vsigの最小の負の予期値より大きい値にセットされるように、2つの追跡回路がリセットされる。このため、かかるリセット状態では、PDACの値はNDACの値より小さい。近接検出器の通常の動作条件ではPDACの値がNDACの値より大きいので、PDACおよびNDACのリセット値は出力信号電圧Voutを不正に切換えさせることになる。従って、第1および第2の追跡回路がリセットされると、PDACおよびNDACの値がそれらのリセット値にセットされるので切換わることがないように、信号Voutはその時の2進状態で補強されねばならない。次に、第1および第2の追跡回路は、信号Vsigの正および負になる変動の新たなピーク値を再びとらされる。出力信号Voutは、PDAC値およびNDAC値が信号Vsigのそれぞれの正および負のピーク値を再びとる間、PDAC値が所定の電圧だけNDAC値を越えるまで、その時の2進状態に維持される。PDAC値およびNDAC値が比較的迅速にVsigの適切な値を再びとり、これによりリセット条件が近接検出器の性能に最小限の影響で済むことを知るべきである。
【0015】
近接検出器のその時の2進状態の補強は、出力電圧Voutをその2進状態の所定の状態に強制して維持する強制回路の使用によって行われる。一実施形態においては、この強制回路は、ピークツーピーク・パーセント閾値検出器の閾値コンパレータの入力に結合された1対のスイッチから提供される。これらスイッチは、コンパレータの出力に同期される。スイッチのどれかが、閾値コンパレータの出力のその時の極性に従ってコンパレータに対する基準入力を第1および第2の電圧レベルの1つに強制するように付勢される。別個のコンパレータを用いて、PDAC値がNDAC値より大きい所定の電圧となった後、強制回路を解放する。この解放コンパレータは、強制回路が出力信号を所定の電圧に維持する間近接検出器が切換えできないゆえに必要である。このため、解放コンパレータは、PDAC値とNDAC値がいったん相互に関連する所定の値範囲内の値をとると、閾値コンパレータが通常動作に戻ることを許容する。
【0016】
本発明の更に他の特質によれば、通過する磁気物体の近接検出器は、周囲磁界を検知して、磁気に直接関連する大きさを持つ電圧VHを生成するための磁界/電圧トランスデューサを含んでいる。ディジタル的に利得制御される増幅器が、VHを増幅するためトランスデューサに接続されている。目標電圧VTGを生成するDC電圧源が提供され、コンパレータ手段が、VsigがVTGを越えるごとに1つの2進レベルから他の2進レベルへ変化する2進信号Vtoobigを生成するため、入力が増幅器の出力とDC基準電圧とに接続されている。
【0017】
Vsigにおける1つの極性の変動を検知してカウントするため、かつ2進カウント出力信号を生成するため、回路手段が増幅器の出力に接続されている。当該回路手段の出力は増幅器に接続されており、この回路装置はVsigにおけるカウントされた各変動に対して付加的に、Vsigにおけるピーク値を目標値TTGより僅かに低くさせる方向にトランスデューサ利得を増分的に変化させる。当該近接検出器はまた、Vsigにおける1つの極性の変動が所定の点に達するごとに、1つの極性の遷移を有する近接検出器の出力電圧Voutを生成するため増幅器の出力に接続された回路手段を含んでいる。
【0018】
本発明の更に他の特質によれば、通過する磁気物体の検出のための接近検出方法は、周囲磁気を検知して磁界と直接関連する大きさを持つ電圧VHを生成することにより開始する。電圧VHは、増幅された信号Vsigを生成するためディジタル的に利得制御される増幅器において増幅される。以降のステップは、Vsigにおける少なくとも1つの極性の変動の振幅を所定の目標値に比較し、Vsigが目標値を越える時1つの2進レベルから別の2進レベルへ変化するディジタル信号を生成し、当該ディジタル信号をディジタル的に利得制御される増幅器に印加し、Vsigにおけるピーク値を所定の目標値より僅かに低くさせる方向にディジタル的に利得制御される増幅器の利得を変化させることを含んでいる。最後に、Vsigにおける1つの極性の変動が所定の点に達するごとに1つの極性の遷移を持つ2進近接検出器出力電圧Voutが生成される。
【0019】
出力電圧Voutの生成は、米国特許出願第08/587,405号「ゼロまでの速度における通過磁気物体の検出およびそのための回路(DETECTION出力フィルタ PASSING MAGNETIC ARTICLES ATSPEEDS DOWN TO ZERO AND CIRCUIT THEREFOR)」および前掲の米国特許第5,442,283号に記載された如き勾配付勢型接近検出方法によって行われることが望ましい。
【0020】
Vsigにおける少なくとも1つの極性の変動の大きさの比較と、ディジタル的に利得制御される増幅器の利得を増分的に変化させるためのディジタル信号の生成とは、初期の所定の1つの間隔のみに対するものである。利得における増分的な各変化は、利得変化の固定された所定の増分であることが望ましい。少なくとも1つの極性の変動をカウントして、このカウントが所定の数に達する時1つの初期の所定の間隔を終了するステップが付加されることがある。
【0021】
通過する磁気物体の検出方法は、周囲磁界を検知して、この磁界に比例する電圧Vsigを生成し、アナログ信号Vsigの正の勾配部分のみをディジタル信号VPcountに変換し、程度VPcountを正のVsig追跡アナログ信号VDAC-Pに変換し、Vsigにおける各ピークの正の変動におけるVPcountを保持し、Vsigにおける各正のピークがVDAC-Pより所定の大きさだけ下がった後の時点tppkにおいて、通過磁気物体の接近方向を示す1つの検出器パルス(Vpcomp)を生成することを含んでいる。望ましい方法は更に、アナログ信号Vsigの負の勾配部分のみをディジタル信号VNcountに変換し、ディジタル信号VNcountを負の追跡アナログ信号VDAC-Nに変換し、Vsigにおける負の各変動におけるVNcountを保持し、Vsigにおける負の各ピークが所定の量だけVDAC-Nより高くなった後の時点tnpkに、通過磁気物体の離反方向を示す別の検出器パルス(Vncomp)を生成することを含んでいる。
【0022】
当該方法は更に、時点tppkにおいてディジタル信号VNcountの負のVsig追跡アナログ信号VDAC-Nへの変換を開始し、時点tnpkにおいてアナログ信号Vsigの正の勾配部分のみのディジタル信号Vpcompへの変換を開始することを可能にすることを含むことができる。
当該方法はまた、時点tppkにおいて1つの2進レベルに変化しかつ時点tnpkにおいて1つの2進レベルから別の2進レベルへ変化する2進出力信号を生成することを含み、その結果、磁界比例信号Vsigが正の勾配を持つ時は2進出力信号が1つのレベルにあり、かつ磁界比例信号Vsigが負の勾配を持つ時は他のレベルにある。
【0023】
本発明はまた、磁界に比例する信号Vsigを生成するための磁界/電圧トランスデューサを含む磁気物体の接近センサを包含する。当該トランスデューサは、例えば、ホール電圧増幅器が後置されたホール素子からなる。1つのディジタル信号が1つのトランスデューサ/電圧コンパレータ(OTVcomp)により生成され、第1の回路分岐がトランスデューサの出力と1つのOTVcomp入力とを直接接続し、第2の回路分岐がトランスデューサ出力とOTVcompの別の入力との間に接続される。
【0024】
第2の回路分岐は、Vsigにおける正のピークの発生時に1つの極性の遷移を持つ2進検出器出力信号を生成するためのものであり、そうするためには、第1の回路分岐を介してトランスデューサ出力に接続される1つの入力を有する1つのシュミット・コンパレータ(OScomp)からなる正ピーク検出器(PPD)を用い、OTVcompの別の入力に接続された出力を有する1つのディジタル/アナログ・コンバータ(P−DAC)を用い、クロック・パルスのストリームを生成するクロックを用い、1つのANDゲートを用いる。
【0025】
1つのカウンタは、クロックの出力に接続されたカウント入力を持ち、1つのANDゲート入力の一方にOTVcomp出力が接続されことになる1つのANDゲートを介してOTVcompの出力に接続されるカウント可能化入力を有する。1つのカウンタが、1つの2進レベルにおける可能化信号がカウント可能化入力に現れる時にのみクロック・パルスをカウントする。1つのカウンタは、Vsigが正の勾配を持つ時にのみクロック・パルスをカウントする。P−DACは更に、Vsigの正の勾配部分を追跡して、VsigがOScompの閾値Vhysに等しい量だけ保持された正のピーク電圧から低下する時点tppkまでVsigの以降の正のピーク電圧を保持する。OScompコンパレータからのパルス出力は、トランスデューサ信号Vsigにおける正のパルスのピーク時を示す。リセット信号生成手段は、この生成手段が出力を1つのカウンタを時点tppkでリセットするためカウンタのリセット入力に接続した1つのOScompの出力に接続される。
【0026】
検出回路の更なる展開において、第2の回路分岐は更に、正のピーク検出器(PPD)に対してミラー・イメージ回路である負のピーク検出器(NPD)を含み、このため、別のトランスデューサ電圧コンパレータ(ATVcomp)と、N−DACと、別のシュミット・コンパレータ(AScomp)と、別のANDゲートとを含む。AScomp出力は、別のANDゲートの別の入力に接続されて、別のシュミット・コンパレータ出力にVsigにおける負のピークtppkの発生時に1つの極性の遷移を生じる。
【0027】
NPDは更に、次の正の勾配部分の初めに1つのカウンタを不動作状態にし、これによりP−DACの出力ゼロにさせるものである。これは、1つのカウンタが、Vsigの次の正の勾配部分において、カウントしP−DACが前のように電圧Vsigを追跡して保持することを許容する。これらの特徴は、NPDとPPDとの間の共働をもたらし、これによりVsigの正と負の追跡がVsigにおける各期間においてPPDで開始するようにNPDによりトリガーされ、あるいはNPDで開始するようにPPDによりトリガーされる。
Vsigにおける正と負の勾配のそれぞれの追跡中にクロックに生成される第1および第2のディジタル信号は、ピーク値をカウンタに、従ってP−DACとN−DACに無限に保持することを可能にし、従って、過去半世紀の従来技術の近接検出器におけるとは異なって、本発明の近接検出器が磁気物体のゼロまでの速度での通過を検出することを可能にする。
【0028】
【発明の実施の形態】
図1のホール素子10は、ホール電圧増幅器12の入力に接続された出力を有する。ホール素子10は、磁石(図示せず)の1つの磁極に取付けられ、その結果鉄の物体が接近する時、ホール電圧VH、従って増幅されたホール電圧Vsigが増加する(あるいは減少する)。物体が後退すると、VHおよびVsigは減少する(あるいは、磁石の磁極に従って増加する)。あるいはまた、それ自体が磁化される磁気物体を検出するため図1の検出回路が使用され、この場合はホール素子は磁石に取付けられる必要はない。
【0029】
磁気抵抗ブリッジ(図示せず)は、ホール素子に対して代替される。また、出力が差動的にホール電圧増幅器(図示せず)の入力に接続された2個のホール素子が、第2の代替的な磁界/電圧トランスデューサを表わしている。
増幅されたホール電圧Vsigは、通過する物体の輪郭を影の図形状に反映する方形波近接検出器の出力電圧信号Voutを生じるため、図1の近接検出器における残りの回路によって操作される。
増幅されたホール電圧Vsigは、第1のコンパレータ14の正の入力に印加され、また第2のコンパレータ16の負の入力にも印加される。増幅されたホール電圧Vsigは更に、他の第1のコンパレータ24の負の入力と他の第2のコンパレータ26の正の入力とに印加される。
【0030】
始点として、カウンタ17がゼロ・カウントにあるものと仮定して、第1のコンパレータ14の出力がハイになる時、カウンタ17はクロック18からのクロック・パルスをカウント開始する。結果として得るカウントはディジタル/アナログ・コンバータ(PDAC1)20へ与えられ、このコンバータはゼロからDC電源電圧+Vregの範囲内のどこかに常にある出力アナログ電圧VP1を生じる。電力が最初に検出回路に印加されると、論理ブロック(図示せず)がDC電源電圧+Vregのターンオン時間を検知してカウンタをゼロ・カウントにリセットする。
コンパレータ14は、ヒステリシスを持ち、従ってシュミット・タイプ・コンパレータである。DAC20(PDAC1)の出力は、Vsigが電圧VP1にコンパレータ14の小さなヒステリシス閾値電圧を加えたものより大きくなり、次いでコンパレータ14の出力がハイになるように、コンパレータ14の負の入力に接続されている。この時Voutがローであるならば、インバータ19とゲート15の出力がハイになり、カウンタ17が可能状態にされてカウントする。Vsigが更に正になると、VP1は図2に示されるように階段状にVsigを追跡させられる。階段状VP1の増分的な垂直方向の変動はVreg/2nに等しい。ここで、nはDACのビット数である。増分的な水平軸の時間Δt1は、Vsigの勾配が減少すると共に増加する。
【0031】
図2に示されるように、Vsigの正のピーク電圧に達すると、カウンタ17が時間tpp1にカウントを停止し、VP1が時間tppkまでこのピーク値を保持する。時間tppkにおいて、図4に示されるように、Vsigがコンパレータ16の閾値に等しい量Vhysだけ保持電圧VP1より低くなりコンパレータ16の出力は僅かにハイになり、Voutがローからハイになるようにフリップフロップ33をセットする。図1にワン・ショット発生器として示されるパルス延長回路21、31は、その入力がそれぞれコンパレータ16と26の出力に接続され、その出力はフリップフロップ33のセット入力とリセット入力とにそれぞれ接続されている。
Voutは遅延回路29を介してカウンタ17のリセット入力に印加され、リセット信号VPresetがハイである限り時間tppkにおけるカウンタ17におけるカウントをゼロにリセットして保持し(図5)、このためVP1はこの時点でもゼロ・ボルトに維持する。信号Vsigにおけるその後の正のパルスにおいて、VP1は再びその後の正のパルスをそのピークに追跡してこの新たなピーク電圧を保持し始める。リセット信号(図6)は、リセット信号VNresetがハイである限り、時点tppkにおいてリセット・カウンタ27をインバータ23を介してリセットし、このカウンタ27保持する。
【0032】
図1の近接検出器における下方(N)回路部分は、先に述べたばかりの上方(P)部分の構造を実質的に反映する。下方回路部分は、Vsigにおける正のパルスに関する上方部分と同じようにVsigにおける負のパルスを操作する。例えば、図3に示されるように、Vsigの負のピーク電圧に達すると、カウンタ27が時点tpp1にカウントを停止し、VN1がこのピーク電圧を時点tppkまで保持する。時点tppkでは、Vsigが保持された電圧VN1よりコンパレータ26の閾値に等しい量Vhysだけ低くなり、図4に示されるように、Voutがハイからローになるようにコンパレータ26の出力はハイとなりフリップフロップ33をリセットする。
先に述べた図1の近接検出器の部分は、ディジタル・ピーク検出モードで動作する。このような検出器は、本願と同じ譲受人に譲渡され本願と同日付で出願された米国特許出願第08/587,405号「ゼロまでの速度における通過磁気物体の検出(DETECTION OF PASSING MAGNETIC ARTICLES AT SPEEDS DOWN TO ZERO)」の主題である。この出願は、近接検出器回路および動作について更に詳細に記述し、参考のため本文に援用される。
【0033】
図1における回路の残部は、ホール電圧の自動利得制御回路に対する回路に関するものである。
カウンタ17および27からの出力信号もまた、ラッチ42および52を介して、PDAC2 44およびNDAC2 54にそれぞれ印加される。P−ラッチ42およびN−ラッチ52は、それぞれ信号VPlatch(図7)およびワン・ショット41および51からのVNlatch(図8)により可能状態にされる。ワン・ショット発生器41および51は、それぞれ信号Voutにおけるローからハイへの遷移とVoutにおけるハイからローへの遷移とによりトリガーされる(図4)。PDAC2 44およびNDAC2 54からの出力信号VP2およびVN2は、これらが相互およびVsigに関するものとして図9に示され、Voutは図10において同じ尺度で描かれている。
【0034】
ここで繰返し述べると、Vsigが負になる時にのみコンパレータ24および26の出力がハイになる。このように、Vsigが負になる時にのみ、ANDゲート25、カウンタ27、NDAC1 30、ラッチ52、NDAC2 54およびバッファ58の信号における状態の変化が生じる。回路の上方(P)部分と下方(N)部分とがクロック18、リセット遅延回路29を共用する。図3において、Vsigのかかる追跡は、Voutにおけるローからハイへの遷移が生じる時点tppkで開始する。
カウンタ17および27は加算方向にのみカウントする。DC基準電圧+Vregおよび地絡は、PDAC1 20とPDAC2 44に対する結線とは逆に、NDAC1 30とNDAC2 54とに接続され、従ってカウンタ27におけるカウントが増加する時、図3に示されるようにNDAC1 30の出力VNIが減少することに注意すべきである。あるいはまた、カウンタ27が最大カウントから減算する種類であったならば、NDACs 30および54の双方はPDACs 20および44と同様にDC基準電圧に接続することもできる。カウンタ17および27は、最大カウントを越える時カウントの折り返しを防止するオーバーフロー防止特徴を含む種類のものである。
【0035】
信号VP2およびVN2は、利得1のバッファ段48、58を介して、固定利得の差動増幅器60の2つの入力に印加される。増幅器60の出力信号VppはVP2とVN2間の差電圧であり、この差電圧はVsigのピークツーピーク値と実質的に等しい。Vsigが増加すると、図9に示されるようにVppにより追跡される。
信号Vppは、コンパレータ62の1つの入力に印加される。基準電圧VTGは、他のコンパレータ62の入力へ印加される。VppがVTGを越えると、コンパレータ62の出力信号Vtoogigは高い2進レベルにある。
ホール電圧増幅器12は、固定利得増幅段65と、ディジタル/アナログ・コンバータG−DAC67、2つの抵抗71、73および演算増幅器69からなるプログラム可能な利得増幅器と、演算増幅器75、3つの抵抗77、79、81およびスイッチ83からなる段階的調整可能な利得の増幅器とを含んでいる。
カウンタ85は、最大カウントに達した後折り返さない加算カウンタであり、G−DAC67に接続されたカウント出力を有する。信号Voutはインバータ87により反転され、カウンタ85は反転信号Voutにおける正の遷移をカウントする。G−DAC67は、DACに対する入力カウントがゼロである時に最大抵抗値を持つディジタル的にプログラム可能な抵抗として内部的に接続される。G−DAC67の抵抗値と並列である抵抗71の抵抗値は、演算増幅器69に対する全内部抵抗をゼロ・カウント時の最大値にセットし、この値が増幅器の利得をその最小値にセットする。
【0036】
Vsigにおける第1の正と負の変動が基準電圧VTGより低い信号Vppl(図9)を生じる時、信号Vtoogigはローとなり(図11)、反転NORゲート89を介してカウンタ85を動作可能状態にする。カウンタ85は、図12に示されるように、反転信号Voutにおける次の正の遷移時に1カウントだけ加算することにより応答する。これは、図9に示される利得の増加の1回の増分を生じ、ここでVpplがVpp2になり、Vsigはt1からt2までの期間において大きさが僅かに増加する。目標基準値VTGに達しなかった時、(Vppと、Vsig)の大きさを目標基準値VTGに対してテストして利得を上方に1増分調整するこのプロセスは、Vsigのピークツーピークの大きさを目標値VTGにセットするのに必要なようにVsig(およびVout)において期間だけ継続する。
【0037】
目標値に達するかこれを越える時、Vtoogigがハイになり(図11)、従って不動作状態になったカウンタ85は図12に示されるようにこれ以上カウントせず、増幅器の利得はその後(検出器がターンオフされ再び始動されるまで)(例えば、図9における時間t3とt4間)固定されたままである。
しかし、Vsigにおける最初の正と負の変動が基準電圧VTGより高い信号Vppl(図9)を生成する時、信号Vtoogigは、反転NORゲート89を反転させフリップフロップ91のD入力をハイに保持することを介してカウンタ85を不動作状態にするハイとなる。カウンタ93は、カウンタが反転信号Voutにおける2回(更に一般には、小数回)の正の変動をカウントし、この時インバータ87の出力がハイとなり、フリップフロップ91のD入力におけるハイを経てフリップフロップのQ出力に対してクロックするまで信号がローとなる1つの出力を生じる直列カウンタである。
【0038】
フリップフロップ91を通るハイの信号のこのようなクロッキングは、非反転信号Vout(図10)がローになる時に生じる。Vsigにおける最初の2つの期間後に、スイッチ83が閉じて、演算増幅器75および抵抗77、79からなる増幅器の利得を低減するフィードバック抵抗81を接続する。例えば、演算増幅器の利得は係数4だけ低減され、増幅器12の利得を係数4だけ減じる。
このように、トランスデューサ電圧Vsigにおける最初の2つの正のパルスでは、Vsigのピークツーピーク電圧(Vpp)が目標基準電圧VTGに対して大きすぎるかどうかが判定される。もし大きすぎるならば、G−カウンタが(信号Vtoogigにより)動作可能状態にされ、G−DAC67の抵抗値が直ちに低下し初め、カウント制御可能な利得段の利得は目標値まで上昇し、その後はそのままの状態を保持する。
しかし、トランスデューサ電圧Vsigにおける最初の2つの正のパルス(2つの磁気物体の通過に対応する)におけるならば、Vsigのピークツーピーク電圧(Vpp)が目標基準電圧VTGに対して大きすぎることが判定され、次にVsigにおける2パルス後に、増幅器12の全利得が係数4だけ減じられ、カウント制御可能な利得段がVsigのピークピーク値を目標値にする。
【0039】
カウンタ93は、折り返しのない種類の直列加算カウンタである。このカウンタは、加算のみカウントし、不動作状態にされ再び付勢されるまではリセットされない。カウンタ93は、Vsig(または、Vout)における16回の変動(パルス)のより大きなカウントにおいてハイになる2番目の直列カウント出力を生じる。16の出力は、カウント16に達するまではローである。カウント16におけるカウンタ93の×16出力からのハイの出力信号が、G−カウンタ85を不動作状態にして、利得を調整するためにVsigにおけるどれだけ多くの(例えば、16の)期間(例えば、Vsigおよび(または)Voutにおける負になる変動)がG−カウンタ85によりカウントされるかを制限する。あるいはまた、正になる変動のカウントも同様に有効である。
【0040】
電源電圧+Vrefのターンオンに続き通過物体の検出を開始するVsigにおける少数の最初のパルスのみに対する自動利得調整を行う目的は、始動時に諸条件に対する最適なトランスデューサ/電圧増幅器の利得を得ることと、Voutにおいて対応する遷移が生じる接近物体の実際の距離における増分的な偏移を避けるためにその後に一定な利得を維持することである。利得の変化が連続的に生じる時、検出接近距離における頻繁な偏移はVout遷移にジッタを生じる。
上記の実施の形態において、増幅器12の利得は(最初の16個の磁気物体の通過に対応する)Vsigにおける最初の16の期間中に調整され、その後は固定された状態に保持されて、高速の初期の利得調整を行った後はそれ以上の調整は行われない。この特徴は、利得における全ての調整が内燃機関のクランクの始動中にのみ生じる内燃機関の点火系統に使用される近接検出器において特に適している。その後の機関の負荷および運転中は、Vsigの振幅における変化の結果として生じる点火タイミングにおける如何なる負荷も避けることが望ましく、このため利得の調整は始動時だけで完了する。
【0041】
要約すると、2つの物体が通過した後に、信号が大きすぎないかどうかが判定され、もし大きすぎるならば、増幅器12の利得は大きな係数、即ち当例では係数4だけ減じられる。そして以降の16個の物体の通過中は、利得はトランスデューサ信号VHにおけるピーク振幅の最大値に基いて上方へ調整され、その結果最大のピーク振幅が所定の目標値となる。この目標振幅は、増幅器12の動的範囲内にあり、正確な検出を強化するため大きな信号Vsigに目標値VTGのすぐ下のピークを与えると同時に信号のクリッピングを避ける。
【0042】
図13における利得制御型近接検出器の第2の実施例によれば、ホール・トランスデューサ10の出力は固定利得のホール電圧増幅器65に接続され、この増幅器は更にディジタル/アナログ・コンバータG−DAC112と、2つの抵抗113、114と、演算増幅器115とからなるディジタル的に制御可能な利得段の入力に接続されている。
カウンタ118は、近接検出器が始動される時、即ち+Vregがターンオンされる時のみ、論理ブロック119により最大カウントにリセットされる減算カウンタである。カウンタ118は、カウントがゼロになるあまりない事象後は折り返すことがない。クロック信号Vclkにおける正となる遷移は、更に述べるように、トランスデューサ10による磁気物体の通過にそれぞれ対応する。
G−DAC112は、DACに対する入力カウントがゼロである時に最大抵抗値を持つディジタル的にプログラム可能な抵抗として内部的に接続される。抵抗113と並列のこのG−DAC抵抗は、カウンタ118が最大カウントにある時、演算増幅器69に対する全入力抵抗Rinをその最高値にセットする。このディジタル的に制御される増幅器の利得は、R114/Rinであり、Rinがその最小値にある時の最大カウントでは、増幅器の利得は最大となる。
【0043】
増幅されたホール電圧Vsigは、コンパレータ130の1つの入力へ印加され、DC基準電圧VHIはコンパレータ130の他の入力に接続される。図14に示されるようにVsigにおける正の変動が基準電圧VHIに達すると、コンパレータ130の出力における信号Vbig(図15)は時点t1にハイになる。このことは、交差接続されたNORゲート131、133のラッチのVclk(図16)をハイにして、カウンタ118におけるカウントは1だけ減じる。このようにt1において、G−DAC112の抵抗値はある増分だけ上昇し、増幅器110の利得は対応する増分だけ減じ、時点t1において生じる電圧Vsigにおける増分的な低下が生じる。
しかし、図15に示されるように、t1におけるVsigにおける増分的な低下はVsigの振幅をVHIより下がり、Vbigはほとんど瞬時に低くなる。このため、図15に示されるように、t1では信号Vbigには狭い高スパイクのみが生じる。信号Vclkは(例えば、5μ秒の遅延の)遅延回路134を通過し、t1の5μ秒後に、NORゲート133に対するリセット入力信号VR(図17)はハイになってNORゲート・ゲートをリセットする。
【0044】
増幅器110における利得がt1において低下するので、Vsigはt1後はより少なく増幅される。Vsigが再びVHIに達すると、Vbigはハイになる。しかし、VRにおけるハイ(図17)はt1まで前記ラッチをリセット状態に保持し、その時Vbigにおけるハイがこのラッチを再びセットして増幅器110の利得を2回目に低下させることができる。このような事象のシーケンスは、時点t4にVsigが基準電圧VHIより低い状態を維持するまで反復される。図14における点線カーブVnoAGCは、増幅器110の利得が一定のままであるならば、即ち自動利得制御がなかったならば生じるVsigの変動の波形を示している。
【0045】
図18において、nは時点t1前のカウンタ118における利得設定カウントである。連続的なカウント(n−1)ないし(n−5)が減少して、増幅器の利得の連続的な低下をもたらす。トランスデューサ信号VHにおける以降の正のピークが同じままであるならば、カウンタ118における利得設定カウントは非常に僅かに減少する。従って、近接検出器を付勢した後にVsigにおける外ならぬ最初の正の変動の出現中にAGC動作が実質的に終了されることが判る。
このことはまた、ゼロの速度までの通過磁気物体をカウントすると同時に実効的なAGC動作と、高い検出精度の対応する利点とをVsigにおける外ならぬ最初の正の変動から得る図13の検出器の能力を示している。
【0046】
図19の検出器は、Vsigにおける負になる変動の自動利得制御のためのAGC回路を付加した図13の検出器からなっている。図13の検出器がVsigの利得を、従って正と負のピークの振幅を制御することを考慮すれば、かつ磁界/電圧トランスデューサがVHに非同期波形を生じることが一般的でないことを考慮すれば、AGCがVsigのみにおける正のピークに基く図13の検出器では負のピークがクリップされることがあり得ることが判る。
【0047】
当該AGC回路は、図19において、負のピーク・コンパレータ140と、新たな固定DC基準電圧発生器VLOと、交差結合されたNORゲート141、143の別のラッチと、別の遅延回路144とを更に含むように拡張されている。
これら付加的な構成要素は、Vsigにおける負になる変動に照合される利得調整の相補的処理を行う。付加されたNORゲート147は、入力が2つの交差結合ラッチの出力に接続され、減算カウンタ118の入力へ印加される複合クロック信号Vclkを生じる。ここでVsigにおける最初の正の変動がVHIより大きければ、利得は下方調整される。その後のVsigの負になる変動がまだVLOより小さければ、利得は、Vsigにおける両極性のピークがVLOからVHIの範囲内にあるように下方調整され、いずれの極値のVHにおける非同期波形が図19のAGC回路により増幅器の動的動作範囲内に迅速に置かれる。
【0048】
図1、図13および図19におけるDAC67および112は、実質的にディジタル的に制御可能な抵抗として働き、図20に示される如く接続された周知の2R/RタイプのDACを用いることができる。図20の上部に示された3つの抵抗の各々は抵抗値Rを持つが、他の4つの抵抗は2Rの抵抗値を持つ。DAC67の対応する外部リード線は、図20の全体回路と図21のブロックで示されたDAC67との両方に示される。
【0049】
リード線162および164はそれぞれ第1のホール電圧増幅器65の出力と演算増幅器69の入力とに接続されるが、リード線161は接地されている。4つのスイッチ151、152、153および154は、利得カウンタ(例えば、85)から4桁のカウント信号D0、D1、D2およびD3が接続される電子的スイッチを表わす。スイッチ151、152、153および154は、入力カウント信号における全ての4桁がハイでありリード線162、164間の抵抗が最小値である位置に示されている。並列抵抗113は必須ではない。抵抗113は、演算増幅器の入力における並列結合の最小抵抗値を低下させるが、より重要なことは最大の演算増幅器の入力抵抗値、即ち最大Rinを減じることである。
接地されると、G−DACはディジタル的に制御可能な分圧器となり、端子161と162間の抵抗値がホール電圧増幅器65の出力インピーダンスよりはるかに大きくなるようにRが充分に大きい時、導体162と164間の実効抵抗値は実質的にG−DAC67に対するディジタル・カウントの線形関数となる。このため、増幅器の利得はカウントの線形関数である。
【0050】
本発明の近接検出器における多くの変動は明らかであり、その一部は下記の如くである。
図1の近接検出器によるVsigの正の勾配部分のVP1による追跡中、コンパレータ14、クロック18、カウンタ17およびPDAC1 20が一緒にディジタル信号、即ちVsigを追跡中であるカウンタ17の出力におけるディジタル・カウント信号の発生器として働くことが認識される。このようなディジタル信号発生器は、アナログ信号Vsigのディジタイザであり、あるいはアナログ/ディジタル・コンバータである。同様にVN1による追跡中は、コンパレータ24、クロック18、カウンタ27、およびNDAC1 30が一緒に、ディジタル信号、即ちVsigの負になる部分を追跡するカウンタ27の出力におけるディジタル・カウント信号を生じるアナログ/ディジタル・コンバータとして働く。これらのことは、図13にも同様に妥当する。本発明の近接検出器においては、ディジタル/アナログ・コンバータは同図に示された以外の回路手段により形成することができる。
例えば、G−DAC67、112の使用に基くディジタル制御可能な利得の増幅器は、代替的に、G−DACの代わりに各々が抵抗と2進信号制御可能なスイッチとを含む並列接続された分岐回路のグループが置換する従来技術のディジタル制御可能な利得の増幅器に基くこともできる。
【0051】
(加算カウンタ17、27の代わりに)それぞれコンパレータ14、24からのハイの2進信号に応答して加減算カウントを行うただ1つの加減算カウンタを用いることが更に可能である。この場合、コンパレータ16、26の正と負の入力にそれぞれ出力が接続された、ただ1つのDAC、例えばPDAC1 20を用いることができる。信号Vtoobigを生成するための図1における回路部分は、加減算カウンタ出力を両方のラッチ42、52に接続し、例えばラッチ可能化信号として信号Voutを用いて、これらラッチをそれぞれ加算カウントおよび減算カウント中に動作可能状態にすることにより修正される。
【0052】
先に述べたように、Vsigにおける最初のパルスの一部のみに対して自動利得調整を行う目的は、Voutにおける対応する遷移が生じる接近物体の実際距離における増分的な偏移を避けることである。点火ディストリビュータの如き用途においては、機関の点火のタイミングは、機関の出力伝達における小さいがやっかいな飛越しを生じる傾向がある。しかし、検出精度が無視する考慮である時、利得における例えば毎分ごとあるいは所定の数の通過した検出物体などの頻繁でない再調整を可能にするためカウンタ93(図1)またはカウンタ118(図13)を周期的リセットすることは容易に可能である。
【0053】
無論、連続的な利得調整は別の選択であり、例えば、NORゲート89を除去しカウンタ85の可能化入力にVtoobig信号を直接接続することにより、図1の検出器において行われる。
ホール増幅器出力電圧Vsigは、ホール素子を含んでいる磁界/電圧トランスデューサ出力と見なすことができる。上記のAGCは、トランスデューサの一部と見なされるディジタル的に制御されるホール増幅器の利得を制御することによって行われる。あるいはまた、例えば、ホール素子を励起するため用いられるディジタル的に制御される電圧調整器を用いることにより、複合トランスデューサのAGCを行うためのホール素子における励起電流をディジタル的に制御することは可能である。
【0054】
コンピュータ生成モデルを通じて、前掲の同時に出願した米国特許出願第08/587,405号「ゼロまでの速度で通過する磁気物体の検出(DETECTION OF PASSING MAGNETIC ARTICLES AT SPEEDS DOWN に対して ZERO)」に記載される種類の近接検出器を米国特許出願第08/587,407号「磁界の変化する大きさに検出閾値を周期的に適用する間の通過磁気物体の検出(DETECTION OF PASSING MAGNETIC ARTICLES WHILE PERIODICALLY ADAPTING DETECTION THRESHOLDSTO CHANGING AMPLITUDES OF THE MAGNETIC FIELD)」に記載された種類の近接検出器と有効に融合できることが判った。
これら2つの種類の近接検出器を「勾配付勢型」近接検出器および「閾値」近接検出器と分類すると、勾配付勢型検出器は、コンピュータ・モデリング・シミュレーションにおいて閾値検出器と有効に融合された。当モデルにおいて、融合された検出器は、始動後短い初期期間は勾配付勢モードで動作状態となり、その後自動的に閾値検出モードになった。
更に、本発明の主題でありゼロまでの速度の動作が可能である自動利得制御の特徴は、利得およびVsigのレベルを初めだけ設定するための勾配付勢型検出器と組み込まれた。その後、自動利得制御は、磁気物体の接近および離反の検出距離におけるジッタおよび不安定性を生じる傾向がある他の階段関数の利得偏移を避けるため遮断された。本発明の自動利得制御の方法は、非常な低速における迅速な利得調整およびその減衰しない検出効率のゆえに、融合された近接検出器におけるかかる初期の使用に特に適合する。
【0055】
次に図22において、ホール素子190は電流IHにより励起され、出力がホール電圧増幅器192の入力に接続されている。ホール素子190は、磁石191の1つの極性に取付けられ、その結果鉄の物体が接近する時、ホール電圧VHおよび増幅されたホール電圧Vsigが増加(あるいは、減少)し、物体が後退する時は、VHおよびVsigは減少(あるいは、磁極の極性に従って増加)する。あるいはまた、図22のセンサ回路は、それ自体が磁化される磁気物体を検出するために用いられ、この場合ホール素子は磁石、例えば磁石191に隣接して取付けられる必要はない。
【0056】
磁気抵抗ブリッジ(図示せず)をホール素子に代替することもできる。そして、出力がホール電圧増幅器(図示せず)の入力に差動的に接続された2個のホール素子が、第2の代替的な磁界/電圧トランスデューサを表わす。
増幅されたホール電圧Vsigは、図22の近接検出器における残りの回路により、通過する物体の特性を反映する特性を持つ出力論理信号Voutを生じるように操作される。これは、部分的には、Vsigの正になる部分を追跡して、次の正のピークを検出することにより達成され、その機能は図22における回路の上部により実現される。回路のこのような上部とその機能については、最初に述べる。
【0057】
増幅されたホール電圧Vsigは、ANDゲート195を介して第1のコンパレータ194の負の入力へ印加され、また第2のコンパレータ196の負の入力へも印加される。第1のコンパレータ194の出力がハイになると、P−カウンタ197がクロック198からのクロック・パルスをカウントし始める。結果として得るカウント信号VPcountは、ゼロから印加されるDC電圧+Vregまでの範囲内にある出力アナログ電圧VDAC-Pを生じるディジタル/アナログ・コンバータ(DAC)200へ与えられる。このため、任意の瞬間に、VDAC-Pの大きさは印加されるカウント信号の直線関数である。
電力が最初に検出回路へ印加されると、論理ブロック222が、DC電源電圧+Vregのターンオンの時間を検知し、このカウンタを始動時のゼロ・カウントにリセットする。
【0058】
コンパレータ194は、小さなヒステリシスを持ち、従ってシュミット・タイプのコンパレータである。DAC200の出力は、Vsigが電圧VDAC-Pにシュミット・コンパレータ194の小さなヒステリシス閾値電圧を加えたものより大きい時は常に、コンパレータ194の出力がハイとなり、P−カウンタ197が動作可能状態にされてカウントするように、コンパレータ194の負の入力に接続される。Vsigが更に正になる時は、図23に示されるように、VDAC-Pが階段状にVsigを追跡させられる。階段状VDAC-Pの増分的な垂直方向の変動τは、増分的な水平軸の時間Δt1がVsigの勾配が減少するに伴い増加する間、DACの(ミリボルト単位の)最下位ビットに等しい。シュミット・コンパレータ194、224のヒステリシス閾値は、VDAC-PおよびVDAC-Nにおける増分的な変動より小さく、従ってこれらの変動の大きさに何の影響も持たない。
【0059】
Vsigのピーク電圧に達すると、P−カウンタ197はカウントを停止、VDAC-Pが時間tppkまでこのピーク電圧Vpkを保持する。時間tppkにおいて、Vsigは、第2のシュミット・タイプ・コンパレータ196の閾値電圧Vhysに等しい量だけピーク保持電圧より低く低下する。時間tppkにおいて、第2のコンパレータ196の出力VPcompが図24におけるように僅かにハイになり、フリップフロップ233のQ出力を図25に示されるようにハイにさせるようフリップフロップ233をセットする。
フリップフロップ233のQ出力は、論理ブロック222を介してP−カウンタ197のリセット入力に接続される。論理ブロック222は、信号Voutにおけるローからハイへの遷移の発生時にのみ、カウンタ197をゼロ・カウントにリセットするリセット・パルスを生じる。このことは、DACの出力電圧VDAC-Pをゼロ・ボルトへ低下させ、これが信号VPcompにおけるハイの出力パルスを終了させる。
このコンパレータ出力パルスVPcompは、非常に狭くなる傾向を有し、より大きな信頼性の論理関数を提供するようパルス幅を増すため、第2のコンパレータ196の出力からフリップフロップ233の入力までの接続に論理ブロック221を用いることが望ましい。
【0060】
図26および図27は、Vsigにおける正のピークが連続的な歯車歯の通過に対応し、パルスがVsigにおける正のピーク電圧の発生の直後(tppk)にコンパレータ出力電圧VPcompに現れ、かかる連続的な各瞬間に信号Voutがハイになる歯車歯検出用途に従う出力信号Vsigの反復的性質を示している。
このような各発生時(tppk)に、増幅されたホール電圧Vsigの以後の負の勾配部分において不動作状態に保持するためP−カウンタ197を不動作状態にすることが必要である。これは、フリップフロップ233の出力をインバータ199を介してANDゲート195の第2の入力に接続することにより行われる。
Vsigは、VsigとVDAC-Pとの間の関係の明瞭な図を提供するため広いピークを持つように図23および図26に示される。大半の実際的な状況において、検出されるべき磁気物体は、ホール電圧VHとVsigとが図23および図26に示される広い丸みのあるピーク信号Vsigより更に方形の波形を持つように、1つの形状とホール素子に対する接近経路とを有する。
更に典型的な頭部が平坦なVsig信号(図示せず)の場合は、例えば通過する歯車歯の後縁部の初めと更に対応するVsigの後の下降勾配の初めと対応するカウンタのリセット時間tppkが増幅されたホール電圧Vsigにおけるピークの終りに実質的に生じる。
【0061】
従来技術の勾配付勢型の検出器においては、通過する磁気物体の早さ即ち速度が低くなるに伴い、固定された時間スケールでは、Vsigが(完全に方形ではあり得ないため)保持されたピーク電圧における減衰率がピーク直後のVsigの勾配に近づく点に対して更に丸みを帯びて現れる。従来技術の検出器においては、このような低速条件は、コンパレータのヒステリシスを越えることができずかつ出力パルスが低速で生成されるコンパレータ入力に差信号をもたらす結果となる。
一方、本発明においては、P−カウンタ197がDAC200をしてピーク電圧を不定に保持させるピークにカウントを保持して、2つの信号VsigとVDAC-Pにおける差がVhysに達するまで数時間あるいは数日も待機し、これにより通過する物体のゼロまでの速度の検出を可能にする。
先の記述は、増幅されたホール電圧信号Vsigの正になる(正の勾配)部分のピークを追跡して保持する近接検出器回路(図22)の一部に関する。
この記述は、(a)P−カウンタ197が不動作状態にされるtppk後の時間間隔を終了し、(b)Voutを再びハイからローへ変化させるための手段をまだ欠いている。これらの機能は、増幅されたホール電圧信号Vsigの負になる(負の勾配)部分をも追跡し保持する図22の近接検出器のまだ述べていない部分に依存する。
【0062】
図22の2重極性において、Vsigの負になる部分が追跡されて、更なる構成要素、即ち、第1のコンパレータ224、ANDゲート225、N−カウンタ227、DAC 230、パルス拡張回路231および第2のコンパレータ226によって負のピークに保持される。これらの構成要素は、Vsigの正になる部分のピークを追跡して保持する先に述べた構成要素、第1のコンパレータ194、ANDゲート195、カウンタ197、DAC200、パルス拡張回路221および第2のコンパレータ196をそれぞれ機能的に補完するものである。
第1のコンパレータ224の負の入力は、ホール電圧増幅器192の出力に接続される。論理ブロック232は、信号Voutにおけるハイからローへの遷移の発生時にのみ、N-−カウンタ227をゼロ・カウントにリセットするリセット・パルスを生成する。
【0063】
図22の2重のピーク検出用近接検出器の性能は、図28ないし図32に示される。図28において、VDAC-PがVsigの正の勾配部分でVsigを追跡するように示される。明瞭にするため、増幅されたホール信号Vsigは描かない。VDAC-Pは、Vsigの負の勾配部分においてVsigを追跡するように示される。
出力信号Vout(図31)は、増幅されたホール電圧Vsigが正の勾配を持ち、増幅されたホール電圧Vsigが負の勾配を持つ期間中はローである方形波である。
Voutは、このように勾配/極性の識別子であり、Vsigの勾配が負でありかつ負のピークにある期間中のみN−カウンタ227のカウントを可能にするためANDゲート195の入力に直接印加される。一方、Voutは、Vsigの勾配が正でありかつ正のピークにある期間中のみP−カウンタ197のカウント動作を可能にするためインバータ199を介してANDゲート195の入力に印加される。第2のコンパレータ226の出力信号は、フリップフロップ233の設定入力に接続される。
【0064】
図22の接近センサは、通過する歯車歯などの特性に対応する特性を持つ方形波出力信号Voutを生成するための能力をもたらす2重極性のピーク検出を行う。実質的に同じ構造と動作を含むピーク検出用近接検出器については、米国特許出願第08/587,407号「磁界の変化する大きさに検出閾値を周期的に適応させる間の通過磁気物体の検出(DETECTION OF PASSINGMAGNETIC ARTICLES WHILE PERIODICALLY ADAPTING DETECTION THRESHOLDS TO CHANGING AMPLITUDES OF THE MAGNETIC FIELD)」とはやや異なる状況で記述される。別の米国特許出願第08/587,406号「自動利得制御による通過磁気物体の検出(DETECTION OF PASSING MAGNETIC ARTICLES WITH AUTOMATIC GAIN CONTROL)」は、Vsigを追跡して保持するためアナログ/ディジタル・コンバータが後置された類似のアナログ/ディジタル・コンバータについて記載する。これら2つの米国特許出願は、同じ譲受人に譲渡され、更なる記述を提供するため参考のため本文に援用される。
【0065】
次に図33において、ピークツーピーク・パーセント閾値検出モードで最初は始動することができる磁気物体の近接検出器250は、ホール増幅器254の入力ポートに差動的に接続された1対のホール素子252a、252bを含んでいる。ホール素子252a、252bは、差動磁界を図示の如く増幅器254の入力ポートに与えられる電気信号に変換する。
当該実施の形態においては、2つのホール素子252a、252bが示される。しかし、当業者は、この2つのホール素子252a、252bが等しく1つのホール素子で置換できることを理解しよう。あるいは更にまた、ホール素子252a、252bは磁気抵抗ブリッジで置換することもできる。
【0066】
増幅された信号は、増幅器254の出力ポートから任意の自動利得制御回路(AGC)256の第1のポートに結合される。AGC256の第2の入力ポートは基準信号電圧VREFに結合され、AGC256はその出力ポートに信号電圧Vsigを与える。信号電圧Vsigの振幅は、ホール素子252a、252bにより検出される磁界の強さに従って変化する。
AGC回路256は、これに与えられる信号を、信号電圧Vsigのピークツーピーク信号強さがホール素子252a、252bとホール素子により検出される磁気物体との間の空隙の比較的広い範囲にわたり実質的に一定のままであるように、複数の利用可能なAGCアルゴリズムの1つに従って変化する利得で増幅する。AGC256が近接検出器回路250がピークツーピーク・パーセント閾値検出モードでの動作を最初に開始することを可能にするためには必要でないことを知るべきである。
【0067】
AGC256は、信号電圧Vsigを、第1の対のコンパレータ260a、260bの正の入力ポートへ与える。コンパレータ260a、260bの出力は、カウンタ回路262a、262bのそれぞれに結合される。カウンタ回路262a、262bはそれぞれ、クロック信号CLKと始動信号STARTUPを受取るように結合される。
コンパレータ260a、カウント回路262aおよびDAC264aは、信号電圧Vsigを受取りその出力ポートに信号電圧PDACを生じる、信号電圧Vsigの最大ピークを追跡する第1の追跡回路を構成する。同様に、コンパレータ260b、カウント回路262bおよびDAC264bは、これも信号電圧Vsigを受取り信号電圧NDACをその出力ポートに生じる、信号電圧Vsigの最小ピークを追跡する第2の追跡回路を構成する。
PDACおよびNDACの信号電圧は、第1および第2の追跡回路のそれぞれの出力ポートから基準発生回路266に対して結合される。基準発生回路266は、DAC264a、264bの出力ポート間に結合された抵抗分割器を含んでいる。このように、信号電圧PDACおよびNDACは、基準発生回路266に信号閾値電圧THRESHPおよびTHRESHNを生成するため抵抗分割器に結合されている。
【0068】
閾値信号電圧THRESHPおよびTHRESHNは、閾値コンパレータ268a、268bの各々の各第1の入力に結合される。信号電圧Vsigは、コンパレータ268a、268bの他の入力に結合される。
閾値コンパレータ268a、268bの出力ポートは、強制回路270の各入力ポートに結合される。信号STARTUPおよび信号AGC RESETの一方に応答して、強制回路270は出力信号電圧Voutを所定の値に強制し、近接検出器250の最初の始動間隔の間および近接検出器250がAGCと係合する時、出力が誤った切換えをすることを防止するため当該出力信号電圧Voutを所定の値に保持する。
【0069】
基準発生器266はまた、コンパレータ272の入力に結合される信号Vsig ppを生成する。第2の信号電圧PK REFは、コンパレータ272の第2の入力に結合される。コンパレータ272の出力は、AGCが生じるべき時を決定する利得制御論理回路274に結合される。
近接検出器250は、下記の方法で動作する。最初の始動時に、信号STARTUPがカウント回路262a、262bと強制回路270とに与えられる。信号STARTUPに応答して、カウント回路262aは、DAC264aの出力を、例えば負のレール電圧に近いかこれと等しい電圧レベルの如き信号電圧Vsigの少なくとも正の予期値より低い値にDAC264aの出力をセットする。同様に、信号STARTUPに応答して、カウント回路262bは、例えば正のレール電圧に近いかこれと等しい電圧レベルの如き信号電圧Vsigの少なくとも負の予期値より大きい値にDAC264bの出力をセットする。
【0070】
信号電圧Vsigの少なくとも正の予期値より低い値にDAC264aをセットすることは、信号Vsigが比較的大きなオフセット電圧を含む場合でも、信号Vsigの正のppをDAC264aが捕捉することを保証する。同様に、信号電圧Vsigの少なくとも負の予期値より大きい値にDAC264bをセットすることは、信号Vsigが比較的大きなオフセット電圧を含む場合でも、信号Vsigの負のppを捕捉することを保証する。
このように、初期の始動中、NDACの値はPDACの値より更に正である。第1の追跡回路が正のピークを取得し、第2の追跡回路が負のピークを取得する時、PDACおよびNDACの値は相互に一定不変に交差し、一瞬時に、2つのDAC264a、264bからの出力信号電圧PDAC、NDACは等しくなる。閾値電圧THRESHP、THRESHNは、相互に、かつ出力信号電圧PDAC、NDACに等しくなる。
【0071】
これらの条件下では、出力信号Voutが通常切換わることになる。しかし、強制回路270は、PDACの値がNDACの値より所定の電圧レベルだけ大きくなるまで、出力信号Voutを所定の電圧レベルに強制して保持する。強制回路270は、例えば、Voutが所定の電圧に現れる出力信号経路を結合するスイッチ回路から提供される。あるいはまた、強制回路270は、1つ以上の組合わせ論理回路から提供される。あるいは更にまた、強制回路270は、ディジタルおよびアナログ・スイッチと組合わせ論理回路の組合わせから提供される。
強制回路270に含まれる特定のデバイスの如何に拘わらず、回路270は、出力信号電圧VoutがNDACの値より低い値にリセットされるPDACの値のため不適正に切換わることを阻止する。強制回路270はまた、PDACの値が所定の値だけNDACの値を越えるまで、出力信号電圧の切換わりを阻止して、これによりノイズ、コンパレータの内部ヒステリシスおよび近接検出器250に含まれる回路の公差により出力信号電圧の切換わりの機会を最小限に抑える。
【0072】
AGCが近接検出器250に用いられない場合でさえ、上記条件は最初の始動時に1回は起生する。AGCが近接検出器において用いられ、AGC機能が付勢されるならば、信号のピークツーピーク値は利得における変化により略々瞬時に変化する。このことが生じると、DAC264a、264bはもはやピークの適正な値を保持せず、信号は、AGCのために、ピークツーピーク・パーセント閾値検出器の閾値ともはや交差しない点まで低減し得る。このため、回路は単に切換わりを停止することになる。
【0073】
このような事象が生じなくとも、閾値電圧THRESHP、THRESHNがPDAC、NDACから生成されるためこれらはもはや磁気信号の実際の正および負のピークを表わさず、閾値電圧レベルTHRESHP、THRESHNがもはや実際のピークツーピーク電気信号に関して正しい位置にないため、タイミング精度が損なわれる。
これらの問題を克服するため、AGCが係合されるごとに、信号AGC RESETが生成されてカウント回路262a、262bへ与えられ、これら回路がPDACおよびNDACの値が先に述べた如き負と正のレール電圧のそれぞれに近い値へセットされるように、2つのDAC264a、264bをリセットする。近接検出器250の通常の動作においては、PDACが信号Vsigの正のピーク値を追跡し、NDACが信号Vsigの負のピーク値を追跡する。このため、近接検出器250の通常の動作条件下では、PDACの値はNDACの値を越える。
【0074】
先に述べたように、PDACおよびNDACの値をこれらのリセット値にセットすることにより、PDACの値はNDACの値より小さくなる。PDACとNDACの相対的な大きさの関係におけるこのような変化は、出力信号電圧Voutに状態を変化させることになる。このため、DAC264a、264bがリセットされる時、出力信号電圧Voutはその時の2進状態で補強されねばならず、これによりリセットされるPDACおよびNDACの値のため出力信号電圧Voutの切換わりを阻止する。
PDAC、NDACの値がリセットされた後、追跡回路は、信号Vsigの新たな正と負のピークを再び取得する。追跡回路がこの新たなピークを再び取得する間、PDACの値はNDACの値より大きくなる。このため、出力信号電圧Vou tは、出力信号電圧Voutが、リセット値に近づく間および追跡回路が信号Vsigのピーク値を再び取得する間、DAC264a、264bの出力信号の強さPDAC、NDACが相互に交差する時に切換わることのないように、PDACの値がNDACの値より大きくなる如き時まで補強され続けなければならない。
【0075】
この補強は、最小の所定の電圧変化が信号電圧Vsigに検出される如き時まで出力信号電圧Voutを所定の値に強制する強制回路270によって行われる。最小の所定の電圧は、例えば、閾値コンパレータ268a、268bの内部ヒステリシス電圧と関連する電圧より大きい振幅を持つ電圧として与えられる。PDACの値がいったんNDACの値より大きくなると、最小の所定の電圧に対応する電圧より大きい信号電圧Vsigにおける電圧変化をコンパレータ426が検出するのに応答して、強制回路270が出力電圧Voutを所定の値に強制することを止め、出力電圧Voutが閾値検出器268a、268bに与えられる信号電圧に従って切換えることを許容する。
【0076】
次に図34において、磁気物体近接検出器の代替的な実施の形態が示される。この検出器は、図1、図13および図22に関して先に述べた如く増幅されたホール電圧を更に与える任意の自動利得制御回路12にホール電圧を与えるホール素子10を含んでいる。図34の検出器は、Vsigが閾値電圧を越えるように立上がる時の最初の2進レベルとVsigが閾値電圧より低くなる時の別の2進レベルで2進方形波出力信号Voutを生じるよう動作する。図34の実施の形態では、1つの閾値電圧VTHがヒステリシスを与えられる。
図34の実施の形態においては、閾値電圧がVsigのピークツーピーク電圧のある百分比であり、この百分比を電圧Vsigの所定の裕度内に維持するように更新される。従って、検出器は、記述的にピークツーピーク・パーセント閾値検出器と呼ぶことができる。図34の実施の形態においては、Vsigが閾値電圧を越える時、VTH閾値電圧はVsigの最初の百分比に対応する最初のレベルにあり、Vsigが閾値電圧より小さい(即ち、閾値電圧VTHがヒステリシスを与えられる)時はVsigの第2の百分比に対応する第2のレベルにある。
【0077】
本文に述べた検出器が閾値電圧が電圧Vsigの固定された百分比でありあるいはピーク照合される中間的な信号検出器(即ち、勾配付勢型の検出器)の形態であるいはこれを含むように構成されることが当業者に理解され、本発明の範囲内に含まれる。一例として、ピークツーピーク・パーセント閾値検出器は、Vsigが所定の量だけ保持された負のピーク変動を越えるように立上がる時は検出器の出力信号Voutが1つの2進レベルとなり、Vsigが所定の量だけ保持された正のピーク変動より低くなる時は別の2進レベルとなるようなピーク照合型検出器を含む。
【0078】
電圧Vsigは、第1のコンパレータ300の負の入力と第2のコンパレータ304の正の入力とに印加される。コンパレータ300、304の出力信号は、カウンタ314、330のHOLD入力のそれぞれに結合される。カウンタ314、330の出力は、入力信号HOLDが第1の論理レベルにある時一定に保持され(即ち、カウンタが不動作状態にされ)、入力信号HOLDが第2の論理レベルにある時は解放される(即ち、カウンタが動作可能状態にされる)。図示された実施の形態においては、カウンタ314、330は、入力信号HOLDがローである時動作可能状態にされる6ビットのカウンタである。
基準電圧VREG3Vはカウンタ314、330の入力UPDNに印加され、これにより当該特定例では、カウンタ314、330は1つの方向、例えば増加方向にのみカウントする。当業者は、カウント方向を制御するために制御信号をカウンタ314、330の入力UPDNに与えることができることを無論理解されよう。カウンタ314、330はそれぞれ、システム・クロック信号CLKによってクロックされる。
【0079】
1対のNORゲート308、312がそれぞれ、その第1の入力で信号STARTUPを、またその第2の入力で信号PNDAC RESを受取る。信号PNDAC RESは、図35に関して以下に述べるAGC基準発生器292によって与えられる。NORゲート308、312の出力は、カウンタ314、330のポートRESETのそれぞれに結合される。カウンタ314、330の出力は、入力信号RESETが第1の論理レベルにある時第1の所定の値にセットされる。特に、最初の始動時に、信号STARTUPはハイの論理レベルを持ち、これによりNORゲート308、312をして論理的ロー出力を生じさせ、これによりカウンタ314、330をして第1の所定の出力値を生じさせる。同様に、AGCが行われる時、信号PNDAC RESがハイの論理レベルを持ち、これによりNORゲート308、312に論理的ローの出力を生じさせ、再びカウンタ314、330に第1の所定の出力値を生じさせる。
【0080】
カウンタ314の出力は、正のディジタル/アナログ・コンバータ(PDAC)318の入力に結合される。PDAC318の出力は、以下に述べるように、検出器の閾値電圧VTHを生成するため用いられる電圧PDACを与える。動作において、電圧PDACは、電圧Vsigの正のピーク値におけるある変動に従って変動する。PDAC318の解像度は、電圧PDACにおける変化により生じる閾値電圧VTHにおける変化が実質的に認識できないことを保証するように選定される。図示の実施の形態においては、PDAC318の解像度は50mVである。電圧PDACは、バッファ324に結合され、図示のように、コンパレータ300の正の入力にフィードバックされる。
コンパレータ300、NORゲート308、カウンタ314、PDAC318およびバッファ324は、検出回路の「正の部分」を含んでいる。検出器の「負の部分」は、コンパレータ304、NORゲート312、カウンタ330、NDAC 334およびバッファ336から提供される。特に、コンパレータ304の出力は、カウンタ350の入力HOLDに結合される。カウンタ330は更に、クロック信号CLKとNORゲート312から与えられるリセット信号とに応答する。
【0081】
カウンタ330の出力は、PDAC電圧と共に閾値電圧VTHを生じるため用いられる電圧NDACを生じる負のディジタル/アナログ・コンバータ(NDAC)334の入力に結合される。電圧NDACは、電圧Vsigの負のピーク値におけるある変動に従って変動する。PDAC318のように、NDAC334の解像度は、電圧NDACにおける変化により生じる閾値電圧VTHにおける変化が実質的に認識できないことを保証するように選定される。図示の実施の形態においては、NDAC334の解像度は50mVである。電圧NDACは、図示のように、バッファ336に結合され、コンパレータ304の負の入力へ更にフィードバックされる。検出回路の正と負の部分が信号電圧Vsigの正と負の変動を追跡する信号PDAC、NDACを与えるので、これらの回路部分もまたそれぞれ第1および第2の追跡回路と呼ばれる。
【0082】
緩衝されたPDACおよびNDACの電圧PDAC BUFおよびNDAC BUFは、電圧Vsigとの比較のため抵抗R3を介して閾値コンパレータ360の負の入力に結合される閾値電圧VTHを生成するために、直列抵抗342、344、346および348を含む抵抗分割器340に結合されている。コンパレータ360は、その出力で、電圧Vsigが閾値電圧VTHを越える時は第1の2進レベル即ち論理レベルにあり、また電圧Vsigが閾値電圧VTHより小さい時は第2の2進レベルにある検出器出力信号Voutを与える。
バッファ324の出力もまた、緩衝されたPDAC電圧PDAC BUFを受取り電圧PDAC BUFより小さい所定の電圧である信号電圧PDAC−ΔV1を生じる電圧生成回路370の入力に結合されている。信号電圧PDAC−ΔV1は、動作については更に以下において詳細に記述する強制回路コントローラ306の入力に結合される。
【0083】
閾値電圧VTHは、ピークツーピークVsig電圧の百分比にセットされ、ピークツーピークVsig電圧の百分比を所定の許容誤差内に維持するように、Vsig電圧におけるある変動に従って更新される感度で適合される。明らかになるように、かかる装置は、VTH閾値電圧を生成するためPDACおよびNDAC電圧を用いて、Vsigの正と負のピーク値におけるある変動に従ってPDACおよびNDAC電圧をそれぞれ変動させることによって得られる。
閾値電圧VTHは、Vsigが閾値電圧VTHを越える時はピークツーピーク電圧Vsigの第1の百分比に対応する第1のレベルにVTHがあり、Vsigが閾値電圧VTHより小さい時はピークツーピークVsig電圧の第2の百分比に対応する第2のレベルにVTHがある感度でヒステリシスが与えられる。即ち、Vsigがいったん閾値電圧VTHの第1のレベルより低くなると、電圧Vsigが信号Voutの遷移前に閾値電圧VTHの第2のより高いレベルを越えねばならないように、閾値電圧VTHは増加される。図示の実施の形態においては、第1および第2の百分比がピークツーピークVsig電圧の固定百分比であるが、ピークツーピークVsig電圧の可変百分比として百分比を与えることは、本発明の範囲内に含まれる。
【0084】
特に、抵抗342、348の各々を選択的に「短絡」するために、1対のスイッチ366、368が設けられる。この目的のため、スイッチ366、368はそれぞれ抵抗分割器340の抵抗342、348と並列に結合される。コンパレータ360からの信号Voutは、図示のように、スイッチ366、368の制御入力へ印加される信号Voutnotを与えるためインバータ364により反転される。スイッチ366、368の第2の制御入力は、信号Voutに応答する。
強制回路380は、図示のように、第1の入力が抵抗R3を介して抵抗分割器340のノードに結合され、第1の出力がコンパレータ360の負の入力に結合されている。強制回路380は、図示のように、第1の端子が基準電圧Vrefに結合され第2の端子が抵抗R1を介してコンパレータ360の負の入力に結合された第1のトランジスタ・スイッチ382を含んでいる。トランジスタ382の第3の端子即ち制御端子が、強制回路コントローラ306から制御信号YANK UPNOTを受取る。
【0085】
強制回路380はまた、図示のように、ここでは接地に対応する第1の基準電圧に第1の端子が結合され、抵抗R2を介してコンパレータ360の負の入力に第2の端子が結合され、強制回路コントローラ306からの制御信号YANK DOWNに第3の端子即ち制御端子が結合された第2のトランジスタ384を含んでいる。特定の当該実施の形態においては、トランジスタ382、384がそれぞれ電界効果トランジスタ(FET)として提供される。特に、トランジスタ382はP−タイプの金属酸化物半導体電界効果トランジスタ(MOSFET)として提供され、トランジスタ384はN−タイプのMOSFETとして提供される。
強制回路コントローラ306は、これに与えられる入力信号PDAC−ΔV1、NDAC BUF、PNDAC RES、VoutnotおよびSTARTUPに応答して所定の電圧レベルを持つ制御信号YANK UPNOT、YANK DOWNを提供する。ローおよびハイの論理レベルをそれぞれ有する制御信号YANK UPNOT、YANK DOWNが与えられる時、トランジスタ382、384はその通電状態で逆にバイアスされ、ハイとローの論理レベルをそれぞれ有する信号YANK UPNOT、YANK DOWNが与えられる時、トランジスタ382、384はその非通電状態でバイアスされる。
【0086】
動作において、強制回路380が不動作状態にされる(即ち、トランジスタ382、384がそれぞれその非通電状態にバイアスされる)と、抵抗分割回路340が、Vsigに比較するため抵抗R3を介してコンパレータ360の負の入力端子に結合される閾値電圧VTHを与える。望ましい実施の形態において、抵抗R3は、この抵抗R3が接続される抵抗分割回路340のノードにおける抵抗値と比較して比較的高い抵抗値を持つように選択される。このため、R3に跨がって比較的小さな電圧降下が生じる。コンパレータ360の出力は、電圧Vsigが閾値電圧VTHを越える時は第1の2進レベル即ち論理レベルにあり、電圧Vsigが閾値電圧VTHより小さい時には第2の2進レベルにある検出器出力信号Voutを与える。
しかし、強制回路380が動作可能状態にされると、トランジスタ382、384の一方がその各通電状態へバイアスされることにより、コンパレータ360の負の入力における信号電圧を2つの所定の値の1つに引き寄せる、即ち強制する。この状態は更に、出力電圧Voutをその2進状態の所定の1つに強制する。このように強制回路380が動作可能状態にされると、出力電圧Voutは、強制回路380が動作可能状態に止まる限り、所定の値に強制されてこの値に維持される。
【0087】
図33に関して先に述べたように、初期の近接検出器の始動時およびAGC動作中のピークツーピーク・パーセント閾値モードにおける近接検出器の動作は、2つの条件に応答して強制回路が動作可能状態になることを要求する。即ち、強制回路380は、初期の始動期間中およびAGCの各動作に応答して動作可能状態にされる。信号Voutをこれら2つの瞬間に特定の値へ強制することにより、出力信号電圧Voutがその正しい2進状態へ強制される。
初期の始動時の動作のため、回路強制回路380は、信号電圧Voutを高い状態か低い状態へ強制するのにだけ必要であるので、1つのトランジスタのみを含む必要があることを知るべきである。しかし、AGCモードでは信号電圧Voutをハイに強制するため時に必要であるが他の時点には信号電圧Voutをローに強制することが必要であるので、スイッチ回路380の2つのトランジスタがAGCモードにおける動作をサポートするために要求される。
強制回路380は1対のトランジスタを含むように示されるが、強制回路380により提供される機能が多数の異なる回路から提供されることが理解されることもまた知るべきである。例えば、コンパレータ360をオン/オフするために電流源が用いられる。あるいは更に、組合わせ論理回路をコンパレータ出力に結合するもでき、これにより出力電圧Voutを所定の電圧レベルに強制する。更にまた、回路380は、信号電圧Voutを所定の状態に強制するトランジスタ・スイッチではなく、マルチプレクサまたは演算増幅器を含むこともできる。
【0088】
次に図35において、ホール素子10が、図示のように結合された固定利得の増幅段65と、ディジタル/アナログ・コンバータG−DAC67からなるプログラム可能利得増幅器と、演算増幅器69と、抵抗73とを含むホール電圧増幅器12の入力に接続された出力を有する。ホール電圧増幅器12の動作は、図1に関して先に述べたものと類似している。
AGC基準発生器292は、更に電圧増幅器12に結合されるAGCカウンタ290に結合されている。AGC基準発生器292は、クロック信号をAGCカウンタ290に提供する。AGCカウンタ290は、ホール素子10が置かれる空隙と無関係に信号Vsigが実質的に一定のピークツーピーク値を持つように、増幅器12の利得を調整するため信号をG−DAC67に与える。
【0089】
初期の始動時に、信号STARTUPがRSラッチ390のリセット入力へ送られ、信号STARTUP NOTは、ローにアサートされるDフリップフロップ396およびカウンタ398のリセット入力へ送られる。このように、信号STARTUPおよびSTARTUP NOTに応答して、ラッチ390、フリップフロップ396およびカウンタ398がそれぞれその出力ポートに所定の出力信号を与える。この結果、増幅器12が所定の利得状態に設定される。
同様に、始動信号STARTUPは、AGC基準発生器292におけるワン・ショット回路416およびRSラッチ418のリセット入力へ送られる。ワン・ショット回路416およびRSラッチ418の出力は、信号PNDAC RESを強制回路コントローラ回路306(図34)の入力に与えるAND論理ゲート420の入力に結合される。
【0090】
AGC基準発生器292は、図示のように、正と負のポートのそれぞれで出力信号Vsigを受取る1対のコンパレータ406a、406bを含んでいる。コンパレータ406a、406bの第2の入力ポートは、コンパレータ406a、406bの第2の入力ポートに信号HIGHREFおよびLOWREFを生成する抵抗分割器に結合されている。
AGCモードにおいて、AGC基準発生器292におけるコンパレータ回路406a、406bは、それぞれ基準電圧HIGHREFより大きいかあるいは基準電圧LOWREFより小さい信号電圧Vsigに応答して信号TOO BIGおよびTOO SMALLを与える。AGCが付勢される如き値を持つ信号電圧Vsigに応答して、信号TOO BIG、TOO SMALLがNORゲート412、414を介してワン・ショット416に結合される。
HIGHREFの電圧レベルより大きい電圧レベルを持つ信号Vsigに応答して、コンパレータ406aがNORゲート412の入力に論理的ハイ信号を与える。このように、NORゲート412は論理的ロー入力をNORゲート414に与え、カウンタ128の信号がまだ到達しなかったならば、AGCが動作可能状態にされる。ワン・ショット回路416が、適切な信号をANDゲート420の入力へ与えることにより、AGCモードにおける強制回路制御信号パルス(即ち、引き寄せパルス)の持続時間を制御する。
【0091】
次に図36において、図33および図34に関して先に述べた動作を実施するため強制回路380を適正に動作可能状態および不動作状態にするロジックを実現する強制制御回路306が示される。特定の組みの論理ゲートが同図に示されるが、コンパレータ出力電圧Voutがハイまたはローのいずれに強制されるか、かつ強制される時を判定する意図された目的に適する同じかあるいは同様な論理機能を実現するため他の論理ゲートまたは回路を使用できることを当業者は理解することに注意すべきである。
強制回路コントローラ306は、入力信号を受取り、この信号に応答して、コンパレータ360の負の入力を何時およびどの方向にバイアスするかを判定する。コンパレータ入力がハイかローのいずれに強制されるかの決定もまた、出力信号Voutの信号レベルを決定する。当該実施の形態においては、強制回路コントローラ306が制御信号YANK UPNOT、YANK DOWNをスイッチ382、384のゲート端子に与えて、これによりこれらスイッチを導通あるいは非導通状態へバイアスし、かつこれによりコンパレータ360(図34)の負の入力をレール電圧の1つに近い基準電圧に結合することにより、出力信号Voutの信号レベルを決定する。
【0092】
始動時に、信号CNT3 DISABLEは論理的ローの信号レベルを持ち、論理的ハイの信号レベルを持つ信号STARTUPが与えられる。このため、NORゲート436の出力は論理的ゼロであり、NANDゲート432に対する入力もまた論理的1である。
値PDAC−ΔV1は、最初に値ローへセットされ、値NDAC BUFは正のレール電圧に近い値へセットされ、これによりコンパレータ426は論理的1をその出力に与える。この結果、NORゲート428が論理的ゼロをその出力に与える。信号CNT3 DISABLEもまた論理的ゼロであり、このため、NORゲート430が論理的1をNANDゲート432の入力に与える。このように、NANDゲート432は、トランジスタ382をその導通状態になるようにバイアスする論理的ゼロの値を持つ信号YANK UPNOTを与えることにより、出力信号Voutを個の場合は論理的ローの値である所定の値に強制する。出力信号Voutが交互にハイの論理値へ強制され得ることを理解すべきである。Voutが強制される特定の値が、特定の用途の要件を満たすように選択される。
【0093】
AGC動作において、コンパレータ426は、その負の入力ポートに信号PDAC−ΔV1を、またその正の入力ポートに信号NDAC BUFを受取る。コンパレータ426の出力は、PDAC−ΔV1の値がNDAC BUFの値を越える時に切換わる。このため、コンパレータ426は、信号PDAC BUFおよびNDAC BUFが所定の電圧レベルにより分けられるまで、強制回路が出力信号電圧Voutを与えることを許容しない。所定の電圧レベルΔV1は、誤った切換えが生じないことを保証するように選定される。このような特定の用途において、所定の電圧が150ミリボルト(mV)になるように選定される。
【0094】
次に図37において、信号振幅対時間のプロットが示される。このプロットにおいては、初期の電力が生じ、PDACの値が信号電圧Vsigの最小の正の予期値より小さい値へ設定され、NDACの値が信号電圧Vsigの最小の負の予期値より大きい値へ設定されることが判る。この特定の実施の形態においては、電源電圧は3ボルトであり、信号PDACに対するリセット値は約0.57ボルトであり、信号NDACに対するリセット値は約2.43ボルトである。PDACお値はNDACの値より小さいので、強制機能即ち引き寄せ機能が動作可能状態になる。
短いリセット期間後に、PDACの値はVsigの値に達するまで増加し、NDACの値はVsigの値に達するまで減少する。時間Aにおいて、PDACの値はNDACの値より僅かに大きい。しかし、時間Aにおいては、PDACの値は、強制回路が不動作状態にさせられるのに要求される量ΔV1だけ、NDACの値より大きくない。この特定の実施の形態においては、PDACの値は、150ミリボルトの電圧と等しい3ビットだけ、NDACの値より大きくなければならない。このため、時間Aにおいては、強制回路は依然として動作可能状態にされる。
【0095】
コンパレータがこのような回路構成において振動しないと共にコンパレータの前の状態を維持するようにするため、コンパレータ入力を所定のレベルに強制することが必要である。PDACがNDACより小さい時、スイッチ366、368は閾値コンパレータ360(図34)により正のヒステリシスを生じる。当該強制回路は、コンパレータをその時の状態に保持するためコンパレータ入力をバイアスすることにより、正フィードバックを遮断する。
信号電圧VTHは、閾値コンパレータ360(図34)の負の入力に結合される。コンパレータ360の負の入力もまた、図37に示されるように、高低の基準電圧の一方に強制される入力である。PDACの値が所定の電圧レベルより小さくない電圧レベルだけNDACの値を越えるまで、スイッチ382はその導通状態へバイアスされ、これにより信号電圧VTHを正のレール電圧に近い電圧へ強制する。このことは、出力信号電圧Voutをローに保持する作用を有する。かかる特定の事例では、出力信号電圧Voutが初期の始動時にローの状態になるように選択されるが、ある用途においては、出力信号電圧Voutを初期の始動時にハイの状態に強制することが望ましい。
【0096】
ピークツーピーク信号がいったん所定の電圧ΔV1より大きくなると、強制回路が不動作状態にされ、信号電圧VTHは信号PDAC BUFとNDAC BUF間の差の35%である。信号電圧Vsigが所定の閾値電圧より大きいだけ閾値電圧VTHより大きいので、閾値コンパレータ360は時間Bにおいて切換わる。
信号電圧Vsigの振幅は、閾値HIGHREFに達するまで増加し、このため期間TAGCにおいて最初のAGCサイクルをトリガーする。AGCに入る時コンパレータ出力がハイであるので、トランジスタ382はその非導通状態にバイアスされ、トランジスタ384はコンパレータをその時の状態に保持するその導通状態へバイアスされる。図37において、信号電圧VTHが負のレール電圧に近い電圧へ強制されて、PDACの値(即ち、PDAC BUF)が当例では150mVに等しい所定の電圧レベルだけNDACの値(即ち、NDAC BUF)より大きくなるまで保持される。
PDACとNDACとの間の差が150mVの所定の電圧より小さいので、時間Cまで下方引き寄せが動作可能状態に維持される。PDACはその最小リセット値へリセットされ、NDACはその最大リセット値へリセットされ、従ってPDACおよびNDACは再び信号Vsigを追跡することが許容される。図37において明瞭に判るように、時間T1、T2、T3、T4におけるPDACのリセットにより、AGCの4サイクルが生じる。時間T4後に、信号Vsigは正のピークに達し、PDAC、NDACが再び信号Vsigを追跡し始める。NDACの値が所定の電圧だけPDACの値より小さくなるような値にNDACがいったん達すると、強制回路が時間Cに示されるように不動作状態になる。このことは、コンパレータが正常に切換わることを可能にし、この時信号電圧VTHが信号Vsigより大きいので、(時間Cに)コンパレータ出力はローに切換わる。
【0097】
本発明の望ましい実施の形態について記述したが、当業者には、本発明の概念を組み込んだ他の実施の形態を用いることができることが明らかであろう。従って、これらの実施の形態は開示された実施の形態に限定されるべきでなく、むしろ頭書の特許請求の範囲によってのみ限定されるべきと思われる。本文に引用された全ての文献は、その全体において参考のため本文に援用される。
【図面の簡単な説明】
【図1】本発明の第1の磁気物体近接検出器を示すブロック図である。
【図2】PDAC1からの出力電圧信号VP1の波形に重ね合わされた4つの磁気物体の通過中のホール(トランスデューサ)電圧信号の波形を示す図である。
【図3】図2と同じ時間的尺度で示される、図1におけるNDAC1からの出力電圧信号を示す部分波形図である。
【図4】図2と同じ時間的尺度で示される、図1の近接検出器の出力電圧Voutの波形を示す波形図である。
【図5】図2と同じ時間的尺度で示される、図1の近接検出器におけるカウンタ17に対するリセット信号を示す波形図である。
【図6】図2と同じ時間的尺度で示される、図1の近接検出器におけるカウンタ27に対するリセット信号を示す波形図である。
【図7】図2と同じ時間的尺度で示される、図1の近接検出器におけるNラッチ52に対するラッチ可能化信号を示す波形図である。
【図8】図2と同じ時間的尺度で示される、図1の近接検出器におけるPラッチ42に対するラッチ可能化信号を示す波形図である。
【図9】図1の近接検出器におけるPDAC2およびNDAC2からの対応する出力信号VP2およびVN2が重ね合わされた、少数の磁気物体の通過中のホール(トランスデューサ)電圧信号を示す波形図である。
【図10】図9と同じ時間的尺度で示される、図1の近接検出器の出力電圧Voutの対応する波形を示す波形図である。
【図11】図9と同じ時間的尺度で示される、図1の近接検出器におけるコンパレータ62の対応する出力信号波形Vtoobigを示す波形図である。
【図12】図9と同じ時間的尺度で示される、図1の近接検出器の第1の2ビット・イン利得カウンタ(G−COUNTER)67からの2進出力電圧の対応する波形を示す波形図である。
【図13】本発明の第2の磁気物体近接検出器を示すブロック図である。
【図14】図13の近接検出器と関連して同じ時間的尺度で示される、自動利得制御(AGC)が行われるVsigの正のピーク部分を示す波形図である。
【図15】図13の近接検出器と関連して同じ時間的尺度で示される、AGC回路における2進信号Vbigを示す波形図である。
【図16】図13の近接検出器と関連して同じ時間的尺度で示される、AGC回路における2進信号Vclkの波形を示す波形図である。
【図17】図13の近接検出器と関連して同じ時間的尺度で示される、AGC回路における2進信号VRの波形を示す波形図である。
【図18】図13の近接検出器と関連して同じ時間的尺度で示される、自動利得制御における連続的間隔に対して増幅110の利得をセットするカウンタ118におけるカウントを示す図である。
【図19】図13の近接検出器において用いられたものと代替するAGC回路を示すブロック図である。
【図20】R/2Rディジタル/アナログ・コンバータ(DAC)を示す回路図である。
【図21】図1および図19におけるG−DAC85として、図13におけるG−DAC112として用いられた如きディジタル的に制御可能な抵抗として接続された図20のDAC67を示すブロック図である。
【図22】本発明の第1の磁気物体近接検出器を示すブロック図である。
【図23】波形が1つの鉄の歯車歯(または他の磁気物体)の通過と対応する図22の回路におけるホール電圧の波形を示す図である。
【図24】図22のコンパレータOScompからの出力信号Vcompの波形を示し、Vcompにおける各パルスが1つの通過する歯車歯の後縁部の開始を示す、図24と同じ時間的尺度で示された図である。
【図25】図22の回路におけるVoutの波形を示す図である。
【図26】図22の検出器における増幅されたホール電圧Vsigにおける幾つかの周期の波形を示す図である。
【図27】ホール電圧Vsigにおける正のピークと対応する信号Vcompにおけるパルス示す図26と同じ尺度の図である。
【図28】Vsig(明瞭には示されない)をそれぞれ追跡し保持するVDAC-PおよびVDAC-Nの波形を示す図である。
【図29】図28と同じ時間的尺度で描かれた信号Vpcompを示す図である。
【図30】図28と同じ時間的尺度で描かれた信号Vncompを示す図である。
【図31】図1の近接検出器における出力電圧信号Voutの波形を示す、図28の波形と同じ時間的尺度で示された図である。
【図32】図28の波形における細部40を示す拡大図である。
【図33】近接検出器がピークツーピーク・パーセント閾値検出モードで始動しAGCモードで動作することを可能にする閾値論理回路を備えたピークツーピーク・パーセント閾値検出器を含む近接検出器を示すブロック図である。
【図34】強制回路を含む近接検出器を示す概略図である。
【図35】近接検出器のAGC部を示す概略図である。
【図36】強制回路のコントローラ回路を示す概略図である。
【図37】コンパレータ出力信号、追跡信号PDACおよびNDAC、および強制回路の制御信号を示す振幅対時間のプロットである。
【符号の説明】
10 ホール素子
12 ホール電圧増幅器
16 第2のコンパレータ
17 カウンタ
18 クロック
19 インバータ
20 ディジタル/アナログ・コンバータ(PDAC1)
21 パルス延長回路
24 第1のコンパレータ
26 第2のコンパレータ
27 リセット・カウンタ
29 リセット遅延回路
30 NDAC1
31 パルス延長回路
33 フリップフロップ
41 ワン・ショット
42 P−ラッチ
44 PDAC2
48 バッファ段
51 ワン・ショット
52 N−ラッチ
58 バッファ段
60 差動増幅器
62 コンパレータ
65 第1のホール電圧増幅器
67 ディジタル/アナログ・コンバータ(DAC)
85 カウンタ
91 フリップフロップ
93 カウンタ
110 増幅器
112 ディジタル/アナログ・コンバータG−DAC
115 演算増幅器
118 M−カウンタ
119 論理ブロック
130 コンパレータ
134 遅延回路
140 負のピーク・コンパレータ
144 遅延回路
151、152、153、154 スイッチ
190 ホール素子
191 磁石
192 ホール電圧増幅器
194 コンパレータ
196 第2のコンパレータ
197 P−カウンタ
198 クロック
200 ディジタル/アナログ・コンバータ(DAC)
221 パルス拡張回路
222 論理ブロック
224 シュミット・コンパレータ
226 第2のコンパレータ
227 N−カウンタ
230 ディジタル/アナログ・コンバータ(DAC)
231 パルス拡張回路
232 論理ブロック
233 フリップフロップ
250 近接検出器
252 ホール素子
254 ホール増幅器
256 自動利得制御回路(AGC)
260 コンパレータ
262 カウンタ回路
264 ディジタル/アナログ・コンバータ(DAC)
266 基準発生回路
268 閾値コンパレータ
270 強制回路
272 コンパレータ
274 利得制御論理回路
290 AGCカウンタ
292 AGC基準発生器
330 カウンタ
304 第2のコンパレータ
306 強制回路コントローラ回路
314 カウンタ
318 正のディジタル/アナログ・コンバータ(PDAC)
324 バッファ
334 負のディジタル/アナログ・コンバータ(NDAC)
336 バッファ
340 抵抗分割器
350 カウンタ
360 閾値コンパレータ
370 電圧生成回路
380 強制回路
382 第1のトランジスタ・スイッチ
384 第2のトランジスタ
390 RSラッチ
396 フリップフロップ
398 カウンタ
Claims (24)
- a)磁界に比例する信号電圧Vsigを出力ポートに生成する磁界/電圧トランスデューサと、
b)信号電圧Vsigを受取り出力信号電圧Voutを与えるため前記磁界/電圧トランスデューサの出力ポートに結合された入力ポートを有するピークツーピーク・パーセント閾値検出器と、
c)近接検出器の初期の始動期間中、前記出力信号電圧Voutの値を第1の所定の値に維持するため前記ピークツーピーク・パーセント閾値検出器に結合された強制回路と
を備え、
前記ピークツーピーク・パーセント閾値検出器は更に、信号電圧Vsigを受取るため前記磁界/電圧トランスデューサの出力ポートに結合された第1の入力端子を有し、閾値信号電圧VTHを受取るため結合された第2の入力端子を有する閾値コンパレータを含み、前記初期の始動期間は、最小の所定の電圧変化が信号電圧V sig において検出されるまで少なくとも継続する、
磁気物体を検知する近接検出器。 - 前記所定の電圧が前記閾値コンパレータの内部ヒステリシス電圧より小さくない請求項1に記載の近接検出器。
- a)前記ピークツーピーク・パーセント閾値検出器が更に、
前記信号電圧Vsigを受取り、該信号電圧Vsigの最高ピークを追跡する信号電圧PDACを出力に生成するため、前記磁界/電圧トランスデューサの出力に結合された入力を有する第1の追跡回路と、
信号電圧Vsigを受取り、該信号電圧Vsigの最低ピークを追跡する電圧NDACを出力に生成するため、前記磁界/電圧トランスデューサの出力に結合された入力を有する第2の追跡回路と、
前記第1の追跡回路の出力ポートに結合された第1の端子を有し、前記第2の追跡回路の出力ポートに結合された第2の端子を有し、前記閾値検出器の第2の入力端子に結合された第3の端子を有する抵抗分割器と、を含み、
b)前記回路は、前記閾値検出器の第2の入力端子に結合される、
請求項1に記載の近接検出器。 - 前記強制回路は、前記閾値コンパレータの第2の入力端子に結合された第1の端子と、第1の基準電圧に結合された第2の端子と、制御信号を受取るため結合された制御端子とを有するスイッチ回路を含み、該スイッチ回路が、第1の値を持つ制御信号に応答して、第1の電圧レベルを前記閾値コンパレータの第2の入力端子に与え、前記スイッチ回路が、第2の値を持つ制御信号に応答して、第2の差電圧レベルを前記閾値コンパレータの第2の入力端子に与える請求項3に記載の近接検出器。
- 前記スイッチ回路は更に、
前記閾値コンパレータの第2の入力端子に結合された第1の端子と、第1の基準電圧に結合された第2の端子と、制御端子とを有する第1のトランジスタと、
前記閾値コンパレータの第2の入力端子に結合された第1の端子と、第2の基準電圧に結合された第2の端子と、制御端子とを有する第2のトランジスタと、
始動信号を受取り、予め定めた値を持つ前記始動信号に応答して、前記第1および第2のトランジスタの制御端子へ予め定めた制御信号を与える論理回路と、
を含む請求項4に記載の近接検出器。 - 前記第1のトランジスタは、ソース電極とドレーン電極とゲート電極とを有する電界効果トランジスタであり、前記第1の端子はドレーン電極に対応し、前記第2の端子はソース電極に対応し、前記制御端子はゲート電極に対応し、
前記第2のトランジスタはソース電極とドレーン電極とゲート電極とを有する電界効果トランジスタであり、前記第1の端子はドレーン電極に対応し、前記第2の端子はソース電極に対応し、前記制御端子がゲート電極に対応し、
前記第1の基準電圧は正の基準電圧に対応し、かつ前記第2の基準電圧は接地に対応する
請求項5に記載の近接検出器。 - a)前記第1の追跡回路は、
(1)前記磁界/電圧トランスデューサの出力ポートに結合された第1の入力ポートを有し、第2の入力ポートを有し、出力ポートを有する第1のコンパレータと、
(2)前記第1のコンパレータの出力ポートに結合された第1の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第2のカウンタと、
(3)前記第2のカウンタの出力ポートに結合された入力ポートを有し、前記第1のコンパレータの前記第2の入力ポートに結合されて前記第1の追跡回路の出力ポートに対応する出力ポートを有する第1のディジタル/アナログ・コンバータと、を含み、
b)前記第2の追跡回路は、
(1)前記磁界/電圧トランスデューサの出力ポートに結合された第1の入力ポートを有し、第2の入力ポートを有し、出力ポートを有する第2のコンパレータと、
(2)前記第2のコンパレータの出力ポートに結合された第1の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第1のカウンタと、
(3)前記第1のカウンタの出力ポートに結合された入力ポートを有し、前記第2のコンパレータの第2の入力ポートに結合されて前記第2の追跡回路の出力ポートに対応する出力ポートを有する第2のディジタル/アナログ・コンバータと、を含む
請求項6に記載の近接検出器。 - a)磁界に比例する信号電圧Vsigを出力ポートに生成する磁界/電圧トランスデューサと、
b)信号電圧Vsigを受取り出力信号電圧Voutを与えるため前記磁界/電圧トランスデューサの出力ポートに結合された入力ポートを有するピークツーピーク・パーセント閾値検出器と、
c)近接検出器の初期の始動期間中、前記出力信号電圧Voutの値を第1の所定の値に維持するため前記ピークツーピーク・パーセント閾値検出器に結合された強制回路と
を備え、
前記ピークツーピーク・パーセント閾値検出器は更に、
信号電圧Vsigを受取り、出力に該信号電圧Vsigの最高ピークを追跡する信号電圧PDACを生成するため、前記磁界/電圧トランスデューサの出力に結合された入力を有する第1の追跡回路と、信号電圧Vsigを受取り、該信号電圧Vsigの最低ピークを追跡する電圧NDACを出力に生成するため、前記磁界/電圧トランスデューサの出力に結合された入力を有する第2の追跡回路と、
前記信号電圧PDACの初期の始動電圧を前記信号電圧NDACの初期の始動電圧より小さい値にセットする回路と、を含み、前記初期の始動期間が少なくともPDACの値がNDACの値より大きくなるまで継続する、
磁気物体を検知する近接検出器。 - 第1および第2の追跡回路と閾値コンパレータとを含むピークツーピーク・パーセント閾値検出器に信号電圧Vsigを与えて、出力信号電圧Voutを生成する磁界/電圧トランスデューサを含む近接検出器を始動する方法において、
a)前記第1の追跡回路は信号電圧Vsigを受取りその出力ポートに電圧PDACを生成し、信号電圧Vsigの最高ピークを追跡する、前記第1の追跡回路の出力値を前記信号電圧Vsigの最小の正の予測値より小さい値に設定するステップと、
b)前記第2の追跡回路は信号電圧Vsigを受取りその出力ポートに信号電圧NDACを生成し、信号電圧Vsigの最低ピークを追跡する、前記第2の追跡回路の出力値を前記信号電圧Vsigの最小の負の予測値より大きい値に設定するステップと、
c)前記出力信号電圧Voutの値は、前記ピークツーピーク・パーセント閾値検出器が最小の所定の電圧変化を信号電圧V sig において検出するまで少なくとも維持される、基準電圧を前記閾値コンパレータの入力端子に印加することにより、出力信号電圧Voutを第1の予め定めた値に維持するステップと、
を含む方法。 - d)周囲の磁界を検知して該磁界に比例する電圧Vsigを生成するステップと、
e)信号電圧V sig において最小の所定の電圧変化の検出に応答して、閾値コンパレータの入力端子から基準電圧を取出すステップと、
を更に含む請求項9に記載の方法。 - 基準電圧を前記閾値コンパレータの入力端子に印加することにより、出力信号電圧Voutを第1の予め定めた値に維持する前記ステップは、
基準電圧と前記閾値コンパレータの入力端子との間に結合された第1の抵抗を導通状態と非導通状態の第1の状態へバイアスするステップを含む請求項10に記載の方法。 - 前記閾値コンパレータの入力端子から基準電圧を取出す前記ステップは、
第1のトランジスタを導通状態と非導通状態の第2の状態へバイアスするステップを含む請求項11に記載の方法。 - a)出力ポートに信号を生成する磁界/電圧トランスデューサと、
b)前記磁界/電圧トランスデューサの出力ポートに結合された入力ポートを有し、出力ポートを有する、磁界に比例する信号電圧Vsigの振幅を制御する自動利得制御回路と、
c)信号電圧Vsigを受取り出力信号電圧Voutを与えるため、前記自動利得制御回路の出力ポートに結合された入力ポートを有するピークツーピーク・パーセント閾値検出器と、
d)前記自動利得制御回路が信号電圧Vsigの振幅を制御する時、前記信号電圧Vsigの正または負の変動の一方が所定の閾値電圧に達する前に、前記ピークツーピーク・パーセント閾値検出器が切換わることを阻止するため、出力信号電圧Voutの値を第1の予め定めた値に維持するために前記自動利得制御回路と前記ピークツーピーク・パーセント閾値検出器とに結合された回路と、
を備える、磁気物体を検知する近接検出器。 - 前記ピークツーピーク・パーセント閾値検出器が更に、
信号電圧Vsigを受取りその出力ポートに該信号電圧Vsigの最高ピークを追跡する信号電圧PDACを生成するため、前記磁界/電圧トランスデューサの出力ポートに結合された入力ポートを有する第1の追跡回路と、
信号電圧Vsigを受取りその出力ポートに該信号電圧Vsigの最低ピークを追跡する電圧NDACに生成するため、前記磁界/電圧トランスデューサの出力ポートに結合された入力ポートを有する第2の追跡回路と、
信号電圧Vsigを受取るため前記自動利得制御回路の出力ポートに結合された第1の入力端子を有し、閾値信号電圧VTHを受取るため結合された第2の入力端子を有する閾値コンパレータと、を含み、
前記自動利得制御回路は、
前記信号電圧Vsigの最小の正の予測値より小さい値に前記第1の追跡回路の電圧PDACをリセットし、かつ前記信号電圧Vsigの最小の負の予測値より大きい値に前記第2の追跡回路の電圧NDACをリセットするため、リセット信号を生成する前記第1および第2の追跡回路に結合された論理回路を含み、
前記回路は、ピークツーピーク・パーセント閾値検出器が最小の所定の電圧変化を信号電圧V sig において検出するまで、少なくとも出力信号電圧Voutの値を第1の予め定めた値に維持する、
請求項13に記載の近接検出器。 - 前記ピークツーピーク・パーセント閾値検出器は更に、
前記第1の追跡回路の出力ポートに結合された第1の端子を有し、前記第2の追跡回路の出力に結合された第2の端子を有し、前記閾値検出器の第2の入力端子に結合された第3の端子を有し、閾値信号電圧VTHを前記第3の端子に与える抵抗分割器を含み、
前記回路は、前記閾値コンパレータの第2の端子に結合される、
請求項14に記載の近接検出器。 - 前記回路は、前記閾値コンパレータの第2の入力端子に結合された第1の端子と、第1の基準電圧に結合された第2の端子と、制御信号を受取るため結合された制御端子とを有するスイッチ回路を含み、該スイッチ回路が、第1の値を持つ制御信号に応答して、前記閾値コンパレータの第2の入力端子に第1の電圧を与え、そして第2の値を持つ制御信号に応答して、前記閾値コンパレータの第2の入力端子に第2の異なる電圧レベルを与える、請求項15に記載の近接検出器。
- 前記スイッチ回路は更に、
前記閾値コンパレータの第2の入力端子に結合された第1の端子と、第1の基準電圧に結合された第2の端子と、制御端子とを有する第1のトランジスタと、
前記閾値コンパレータの第2の入力端子に結合された第1の端子と、第2の基準電圧に結合された第2の端子と、制御端子とを有する第2のトランジスタと、
始動信号とリセット信号との1つを受取り、該始動信号とリセット信号の一方に応答して、前記第1および第2のトランジスタの制御端子へ所定の制御信号を与える論理回路と、を含む請求項16に記載の近接検出器。 - 前記第1のトランジスタが、第1の端子に対応するソース電極と第2の端子に対応するドレーン電極と第3の端子に対応するゲート電極とを有する電界効果トランジスタであり、
前記第3のトランジスタは、第1の端子に対応するソース電極と第2の端子に対応するドレーン電極と第3の端子に対応するゲート電極とを有する電界効果トランジスタであり、
前記第1の基準電圧は正の基準電圧に対応し、
前記第2の基準電圧は接地に対応する、
請求項17に記載の近接検出器。 - 前記第1の追跡回路は、
(1)前記磁界/電圧トランスデューサの出力ポートに結合された第1の入力ポートを有し、第2の入力ポートを有し、出力ポートを有する第1のコンパレータと、
(2)前記第1のコンパレータの出力ポートに結合された第1の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第1のカウンタと、
(3)前記第1のカウンタの出力ポートに結合された入力ポートを有し、前記第1のコンパレータの第2の入力ポートに結合されて前記第1の追跡回路の出力ポートに対応する出力ポートを有する第1のディジタル/アナログ・コンバータと、を含み、
b)前記第2の追跡回路は、
(1)前記磁界/電圧トランスデューサの出力ポートに結合された第1の入力ポートを有し、第2の入力ポートを有し、出力ポートを有する第2のコンパレータと、
(2)前記第2のコンパレータの出力ポートに結合された第1の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第2のカウンタと、
(3)前記第2のカウンタの出力ポートに結合された入力ポートを有し、前記第2のコンパレータの第2の入力ポートに結合されて前記第2の追跡回路の出力ポートに対応する出力ポートを有する第2のディジタル/アナログ・コンバータと、を含む請求項18に記載の近接検出器。 - 第1および第2の追跡回路と閾値コンパレータとを含み、出力信号電圧Voutを生成するピークツーピーク・パーセント閾値検出器へ信号電圧Vsigを与えて、出力信号電圧Voutを生成する自動利得制御回路に結合された磁界/電圧トランスデューサを含む近接検出器を動作させる方法において、
a)前記第1の追跡回路が信号電圧Vsigを受取り電圧PDACを出力ポートに生成して、該信号電圧Vsigの最高ピークを追跡する、前記第1の追跡回路の出力値を信号電圧Vsigの最小の正の予測値より大きい値へ設定するステップと、
b)前記第2の追跡回路が信号電圧Vsigを受取りその出力ポートに該信号電圧Vsigの最低ピークを追跡する電圧NDACを生成する、前記第2の追跡回路の出力値を信号電圧Vsigの最小の負の予測値より大きい値へ設定するステップと、
c)前記ピークツーピーク・パーセント閾値検出器が最小の所定の電圧変化を信号電圧V sig において検知するまで少なくとも値が維持される、基準電圧を閾値コンパレータの入力ポートに印加することにより、出力信号電圧Voutの値第1の予め定めた値に維持するステップと、
を含む方法。 - d)自動利得制御可能化パルスに応答して、信号電圧Vsigの最小の正の予測値より小さい値へ前記第1の追跡回路の電圧PDACをリセットするステップと、
e)自動利得制御可能化パルスに応答して、信号電圧Vsigの最小の負の予測値より大きい値へ前記第2の追跡回路の電圧NDACをリセットするステップとを更に含む請求項20に記載の方法。 - 磁気物体の通過により影響を受ける周囲磁界を検出して、該磁界に比例する電圧Vsigを生成するステップと、
閾値コンパレータの内部ヒステリシス電圧に対応する電圧より大きい信号電圧Vsigにおける電圧変化を検出するピークツーピーク・パーセント閾値検出器に応答して、前記閾値コンパレータの入力端子から基準電圧を取出すステップと、
を更に含む請求項21に記載の方法。 - 前記閾値コンパレータの入力端子へ基準電圧を印加することにより、出力信号電圧Voutの値を第1の所定の値に維持する前記ステップは、
第1のトランジスタを導通状態と非導通状態の第1の状態にバイアスするステップを含む請求項22に記載の方法。 - 前記閾値コンパレータの入力端子から基準電圧を取出す前記ステップは、
第1のトランジスタを導通状態と非導通状態の第2の状態にバイアスするステップを含む請求項23に記載の方法。
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