JP4090606B2 - 複数ラインでのシリアル通信 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
通信機能を有する通信機器の通信手段に関し、特に、通信ライン数が十分にとれない場合や、通信に要する時間を短くするのに適した通信手段に関する。
【０００２】
【従来の技術】
通信方法を大別すると、シリアル通信とパラレル通信になる。シリアル通信は通信に要する通信ラインの本数を少なくする事ができるが、その代わりに、通信に要する時間が長くなる。一方、パラレル通信は、通信に要する時間が短くなる反面、通信ラインが多くなってしまう。複数のシリアル通信を同じクロックに同期させる通信方法もあるが、パラレル通信と比較すると、通信に要する時間が長い。
【０００３】
例えば、０１〜ＦＦ(Ｈ)の信号からなる通信機器において、００(Ｈ)の状態からＦ０(Ｈ)、Ｆ１(Ｈ)への通信を想定する。以下、説明を簡略化にするために１６進法で記述された０〜Ｆを構成するビット群をワードとする。
【０００４】
図１６は、ＣＬＫの立ち上がりで信号を変化させ、上位ビットから通信するシリアル通信のタイミングチャートである。信号ラインは、１本のため、１状態の通信を完了させるのに８クロックを要する事になる。通常、信号が変化するＣＬＫのタイミングの逆のタイミング、この場合、立ち下がりをフェッチタイミングとして、データを読み込む。便宜上、タイミングチャートでは、８クロック相当タイミングで、通信ラインを０にしたが、８クロック目の立ち上がりで変化した信号は、８クロック目のフェッチタイミング以降は、次の通信が行なわれるまで、信号の状態は任意であるので、８クロック目の立ち上がりで変化したまま、次の通信まで、そのまま保持しても良い。
【０００５】
図１７は、ＣＬＫの立ち上がりで信号を変化するパラレル通信のタイミングチャートである。通信ラインは、８本になるが、通信開始から、最初のフェッチタイミングの時間で、実質的な通信は終了する。便宜上、１クロック分相当で、データを０にしたが、こちらも、次の通信が行なわれるまで、各通信ラインの状態を保持しても良い。
【０００６】
図１８は、ＣＬＫラインを有さないパラレル通信のタイミングチャートである。この場合、送信側は常に自分の要求する信号状態を出し続け、受信側は通信ラインの何れかに、変化があってから、ある時間後に各通信ラインの状態を読み込んだり、サンプリングタイムを設定して、状態を常に読み込むなどといった読み込みタイミングを設定する。このサンプリングタイム等の読び込みタイミングの設定により極めて短時間に通信を完了させる事が可能になる。
【０００７】
一方、複数ラインでのシリアル通信の場合、図１９が、下位ワードを最初のＣＬＫの立ち上がりの変化で、上位ワードを次のＣＬＫの立ち上がりで通信する４系統のシリアル通信のタイミングチャートである。便宜上、２クロック分相当で、データを０にしたが、こちらも、次の通信が行なわれるまで、各通信ラインは下位ワードの状態を保持しても良い。
【０００８】
同様に、０００１〜ＦＦＦＦ(Ｈ)からなる通信機器において、０の状態からＦ０００(Ｈ)→Ｆ００１(Ｈ)、及び、０の状態からＦ０００(Ｈ)→Ｆ０１１(Ｈ)、Ｆ０００(Ｈ)→Ｆ１１１(Ｈ)、Ｆ０００(Ｈ)→Ｅ１１１(Ｈ)と通信を想定する。
【０００９】
シリアル通信の場合、信号ラインは１本のため、１状態の通信を完了させるのに１６クロックを要する事になる。また、ＣＬＫラインを有するパラレル通信の場合、通信ラインは１６本必要になり、１状態の通信を完了させるのに１クロックを要する事になる。
【００１０】
そして、ＣＬＫラインを有さないパラレル通信の場合、通信ラインは１６本必要になる。通信時間は、受信側の読み込みによるが、読み込みタイミングの設定により極めて短時間に通信を完了させる事が可能になる。 一方、複数ラインでのシリアル通信の場合を図２０〜図２３に示す。４本の信号ラインで４クロックで下位ワードより送信する通信方法想定すると、図２０に示すように０の状態からＦ０００(Ｈ)→Ｆ００１(Ｈ)、及び、図２１に示すように０の状態からＦ０００(Ｈ)→Ｆ０１１(Ｈ)、図２２に示すようにＦ０００(Ｈ)→Ｆ１１１(Ｈ)、図２３に示すようにＦ０００(Ｈ)→Ｅ１１１(Ｈ)である。この時、データはのＣＬＫの立ち上がりの変化で、下位ワードから順番に送信した。
【００１１】
【発明が解決しようとする課題】
本発明は、パラレル通信を行うには通信ライン数が足らず、かつ、シリアル通信で行うには、通信に要する時間が許容でき無いような場合に、通信ラインの数を少なくしながら、パラレル通信と同等の通信時間を実現するものである。
【００１２】
【課題を解決するための手段】
本発明では、複数のシリアル通信を有する通信機器において、逐次的にデータを送受信し、データ送信前の状態に対して変化した状態が送信できた時点で通信が中断し、通信されなかった状態については、前回の状態として扱い、ＣＬＫ信号に同期させて通信信号を送信する通信方法とＣＬＫ信号と無関係に通信信号を送信する通信方法を同じ通信ラインで併せ持たせる事により問題点を解決した。
【００１３】
【実施例】
以下、図面を参照して本発明の通信を説明する。
【００１４】
実施例１
先ず、本発明を適用した複数ラインでのシリアル通信の場合について説明する。
【００１５】
図１は、下位ワードを最初のＣＬＫの立ち上がりの変化で、上位ワードを次のＣＬＫの立ち上がりで変化する４系統のシリアル通信で、上位に変化が無いときは下位ワードのみを通信させるタイミングチャートである。下位ワードのみの変化の場合に通信を完了させるのは１クロックのみを要する事になる。この場合、通信時間は、少ないライン数でありながら図１７の従来例で示したＣＬＫラインを有すパラレル通信の場合の通信時間と同等になる。
【００１６】
実際の受信側の処理としては、下位４ビットの通信である最初のクロックから所定時間内に次のクロック信号が来なかったら、上位４ビットの変化は無かったものと見なす事になるが、下位４ビットのみの変化で、上位４ビットは変化なしと対応させておいて、所定時間内に次のクロック信号が来た時に、８ビット全てが変化したと対応させる事により、実質的な処理時間を短縮する事ができる。
【００１７】
更に、図２は、ＣＬＫで変化させる通信手段とＣＬＫと無関係に変化させる通信手段を同じ通信ラインで併せ持たせると、上位ワードを次のＣＬＫの立ち上がりで変化し、下位ワードは、ＣＬＫとは、無関係に変化させる通信方法のタイミングチャートである。下位ワードについては、ＣＬＫラインを有さないパラレル通信と同様に、上位ワードの変化を送信する時以外は、送信側は常に自分の要求する信号状態を出し続け、受信側は通信ラインの何れかに、変化があってから、ある時間後に各通信ラインの状態を読み込んだり、サンプリングタイムを設定して、状態を常に読み込むなどといった読み込みタイミングを設定する。下位ワードのみの変化時の通信時間は図１８に示したＣＬＫラインを有さないパラレル通信と同等になり、上位ビットのみの変化時の通信時間は図２１に示したＣＬＫラインを有すパラレル通信と同等になる。
【００１８】
図３は、図２に示した通信方法を実現するハード構成の一例を示すブロック図である。
【００１９】
下位ワード側のラッチ回路（ｂ）は、通信ラインＩＮ０からＩＮ３を、サンプリングタイム発生器（ａ）のサンプリングタイム毎に下位ワードＰ０からＰ３として、読み込み・保持させる。一方、上位ワード側のラッチ回路(ｃ)は、ＣＬＫの立ち下がり毎にＩＮ０からＩＮ３を上位ワードＰ４からＰ７として、読み込み・保持させる。ここでは、上位ビットの変化を送信する時も、下位ビットの読み込みタイミング時には下位４ビットも読み込み、上位４ビットの送信完了後に再度、下位４ビットも読み込むといった構成になっているが、読み込みタイミングを無効にしたり、上位ビットの通信中の下位ビットの変化結果を無効にしたりする構成も可能になる。又、サンプリングタイム発生器(ａ)といった読み込みタイミングを設定したが、通信ラインの何れかに、変化があってから、ある時間後といったタイミングを設定する事も可能である。
【００２０】
実施例２
次に別の複数ラインでのシリアル通信の実施例を説明する。
【００２１】
４本の信号ラインで４クロックで下位ワードより送信し、変化するワードのみの通信で中断する通信方法想定すると、図７に示すように、０の状態からＦ０００(Ｈ)→Ｅ１１１(Ｈ)では、４クロックを要するが、図４に示す、Ｆ０００(Ｈ)→Ｆ００１(Ｈ)、図５に示す、Ｆ０００(Ｈ)→Ｆ０１１(Ｈ)、図６に示す、Ｆ０００(Ｈ)→Ｆ１１１(Ｈ)では、１クロック、２クロック、３クロックとそれぞれ、通信に要するクロック数が減っている。
【００２２】
図８及び図９は、本通信方法を実現するハード構成の一例である。図８は本通信方法の全体のハードの構成を示し、Ａはタイマーリセット回路とカウンター・分配機回路からなるセレクター、Ｂは複数のラッチ回路からなるラッチ回路群である。
【００２３】
図９は図８のＩＮ０のみを示しており、ｄはタイマー・リセット回路、ｅはカウンター・分配器回路、ｆ〜ｉはラッチ回路である。最初のクロックで、カウンター・分配器回路ｅはラッチ回路ｆがデータを取り込む信号を出力し、ラッチ回路ｆはそのタイミングで、ＩＮ０の信号を読み込みＰ０を出力する。そのときラッチ回路ｇ〜ｉの出力は変化しない。２番目のクロックで、カウンター・分配器回路ｅはラッチ回路ｇがデータを取り込む信号を出力し、ラッチ回路ｇがそのタイミングで、ＩＮ０の信号を読み込みＰ４を出力する。そのときラッチ回路ｆ、ｈ、ｉの出力は変化しない。３番目のクロックで、カウンター・分配器回路ｅはラッチ回路ｈがデータを取り込む信号を出力し、ラッチ回路ｈはそのタイミングで、ＩＮ０の信号を読み込みＰ８を出力する。そのときラッチ回路ｆ、ｇ、ｉの出力は変化しない。４番目のクロックで、カウンター・分配器回路ｅはラッチ回路ｉがデータを取り込む信号を出力し、ラッチ回路ｉはそのタイミングで、ＩＮ０の信号を読み込みＰ１２を出力する。そのときラッチ回路ｆ、ｇ、ｈの出力は変化しない。一方、ＣＬＫは、タイマー・リセット回路ｄにも送られ、所定時間ＣＬＫ信号が来ない場合、カウンター・分配器回路ｅをリセットさせ、次のＣＬＫ信号をラッチ回路ｆのデータに出力する信号になる様初期化する。ＩＮ０と同様にＩＮ１、ＩＮ２、ＩＮ３について行い、本通信方法を実現する。
【００２４】
更に、ＣＬＫで変化させる通信手段とＣＬＫと無関係に変化させる通信手段を同じ通信ラインで併せ持たせると、４本の信号ラインで４クロックで下位から２番目のワードより送信し、変化するワードのみの通信で中断し、かつ、最下位ワードをクロックとは別の通信方法を想定すると、０の状態から図１３に示すように、Ｆ０００(Ｈ)→Ｅ１１１(Ｈ)では、３クロックを要するが、図１０に示す、Ｆ０００(Ｈ)→Ｆ００１(Ｈ)、図１１に示す、Ｆ０００(Ｈ)→Ｆ０１１(Ｈ)、図１２に示す、Ｆ０００(Ｈ)→Ｆ１１１(Ｈ)では、０クロック、１クロック、２クロックとそれぞれ、通信に要するクロック数が減っている。
【００２５】
図１４及び図１５は、本通信方法を実現するハード構成の一例である。図１４は本通信方法の全体のハードの構成を示し、Ａ’はタイマーリセット回路とカウンター・分配機回路からなるセレクター、Ｂ’はラッチ回路からなるラッチ回路群である。
【００２６】
図１５では、ＩＮ１のみを示しており、ｄ′はタイマー・リセット回路、ｅ′はカウンター・分配器回路、ｆ′〜ｈ′はラッチ回路である。
【００２７】
最初のクロックで、カウンター・分配器ｅ′はラッチ回路ｆ′がデータを取り込む信号を出力し、ラッチ回路ｆ′がそのタイミングで、ＩＮ１の信号を読み込みＰ５を出力する。そのときラッチ回路ｇ′、ｈ′の出力は変化しない。２番目のクロックで、カウンター・分配器回路ｅ′はラッチ回路ｇ′がデータを取り込む信号を出力し、ラッチ回路ｇ′はそのタイミングで、ＩＮ１の信号を読み込みＰ９を出力する。そのときラッチ回路ｆ′、ｈ′の出力は変化しない。３番目のクロックで、カウンター・分配器回路ｅ′はラッチ回路ｈ′がデータを取り込む信号を出力し、ラッチ回路ｈ′はそのタイミングで、ＩＮ１の信号を読み込みＰ１３を出力する。そのときラッチ回路ｆ′、ｇ′の出力は変化しない。一方、ＣＬＫは、タイマー・リセット回路ｄ′にも送られ、所定時間ＣＬＫ信号が来ない場合、カウンター・分配器ｅ′をリセットさせ、次のＣＬＫ信号をラッチ回路ｆ′のデータに出力する信号になる様初期化する。ＩＮ２、ＩＮ３については、同様な方法で通信を可能にし、ＩＮ０については、実施例１に示したのと同様に、図１４に示すサンプリングタイム発生器(ａ′)のサンプリングタイム毎に、ラッチ回路(ｂ′)を読み込み・保持させ通信をする。以上の方法で本通信方法を実現する。
【００２８】
本実施例では、最下位ワードを通信の最初にしたり、ＣＬＫに同期しない信号として例を示したが、当然、変化の頻度が高い順に通信する方が、通信時間短縮には有効になる。
【００２９】
【発明の効果】
多くの情報を通信する際に、全ラインをパラレル通信化する程通信ライン数を多くせず、かつ、頻繁に変化する情報に対しては高速に対応する通信方法を実現できる。
【図面の簡単な説明】
【図１】シリアル通信のタイミングチャートである。
【図２】シリアル通信のタイミングチャートである。
【図３】本発明の通信のハード構成を示すブロック図である。
【図４】複数ラインでのシリアル通信のタイミングチャートである。
【図５】複数ラインでのシリアル通信のタイミングチャートである。
【図６】複数ラインでのシリアル通信のタイミングチャートである。
【図７】複数ラインでのシリアル通信のタイミングチャートである。
【図８】本発明の通信の全体のハード構成を示すブロック図である。
【図９】本発明の通信のハード構成の一部を示すブロック図である。
【図１０】複数ラインでのシリアル通信のタイミングチャートである。
【図１１】複数ラインでのシリアル通信のタイミングチャートである。
【図１２】複数ラインでのシリアル通信のタイミングチャートである。
【図１３】複数ラインでのシリアル通信のタイミングチャートである。
【図１４】本発明の通信の全体のハード構成を示すブロック図である。
【図１５】本発明の通信のハード構成の一部を示すブロック図である。
【図１６】シリアル通信のタイミングチャートである。
【図１７】ＣＬＫを伴うパラレル通信のタイミングチャートである。
【図１８】ＣＬＫを伴わないパラレル通信のタイミングチャートである。
【図１９】複数ラインでのシリアル通信のタイミングチャートである。
【図２０】複数ラインでのシリアル通信のタイミングチャートである。
【図２１】複数ラインでのシリアル通信のタイミングチャートである。
【図２２】複数ラインでのシリアル通信のタイミングチャートである。
【図２３】複数ラインでのシリアル通信のタイミングチャートである。
【符号の説明】
ａ サンプリングタイム発生器
ｂ ラッチ回路
ｃ ラッチ回路
ｄ タイマー・リセット回路
ｅ カウンター・分配器回路
ｆ ラッチ回路
ｇ ラッチ回路
ｈ ラッチ回路
ｉ ラッチ回路
【発明の属する技術分野】
通信機能を有する通信機器の通信手段に関し、特に、通信ライン数が十分にとれない場合や、通信に要する時間を短くするのに適した通信手段に関する。
【０００２】
【従来の技術】
通信方法を大別すると、シリアル通信とパラレル通信になる。シリアル通信は通信に要する通信ラインの本数を少なくする事ができるが、その代わりに、通信に要する時間が長くなる。一方、パラレル通信は、通信に要する時間が短くなる反面、通信ラインが多くなってしまう。複数のシリアル通信を同じクロックに同期させる通信方法もあるが、パラレル通信と比較すると、通信に要する時間が長い。
【０００３】
例えば、０１〜ＦＦ(Ｈ)の信号からなる通信機器において、００(Ｈ)の状態からＦ０(Ｈ)、Ｆ１(Ｈ)への通信を想定する。以下、説明を簡略化にするために１６進法で記述された０〜Ｆを構成するビット群をワードとする。
【０００４】
図１６は、ＣＬＫの立ち上がりで信号を変化させ、上位ビットから通信するシリアル通信のタイミングチャートである。信号ラインは、１本のため、１状態の通信を完了させるのに８クロックを要する事になる。通常、信号が変化するＣＬＫのタイミングの逆のタイミング、この場合、立ち下がりをフェッチタイミングとして、データを読み込む。便宜上、タイミングチャートでは、８クロック相当タイミングで、通信ラインを０にしたが、８クロック目の立ち上がりで変化した信号は、８クロック目のフェッチタイミング以降は、次の通信が行なわれるまで、信号の状態は任意であるので、８クロック目の立ち上がりで変化したまま、次の通信まで、そのまま保持しても良い。
【０００５】
図１７は、ＣＬＫの立ち上がりで信号を変化するパラレル通信のタイミングチャートである。通信ラインは、８本になるが、通信開始から、最初のフェッチタイミングの時間で、実質的な通信は終了する。便宜上、１クロック分相当で、データを０にしたが、こちらも、次の通信が行なわれるまで、各通信ラインの状態を保持しても良い。
【０００６】
図１８は、ＣＬＫラインを有さないパラレル通信のタイミングチャートである。この場合、送信側は常に自分の要求する信号状態を出し続け、受信側は通信ラインの何れかに、変化があってから、ある時間後に各通信ラインの状態を読み込んだり、サンプリングタイムを設定して、状態を常に読み込むなどといった読み込みタイミングを設定する。このサンプリングタイム等の読び込みタイミングの設定により極めて短時間に通信を完了させる事が可能になる。
【０００７】
一方、複数ラインでのシリアル通信の場合、図１９が、下位ワードを最初のＣＬＫの立ち上がりの変化で、上位ワードを次のＣＬＫの立ち上がりで通信する４系統のシリアル通信のタイミングチャートである。便宜上、２クロック分相当で、データを０にしたが、こちらも、次の通信が行なわれるまで、各通信ラインは下位ワードの状態を保持しても良い。
【０００８】
同様に、０００１〜ＦＦＦＦ(Ｈ)からなる通信機器において、０の状態からＦ０００(Ｈ)→Ｆ００１(Ｈ)、及び、０の状態からＦ０００(Ｈ)→Ｆ０１１(Ｈ)、Ｆ０００(Ｈ)→Ｆ１１１(Ｈ)、Ｆ０００(Ｈ)→Ｅ１１１(Ｈ)と通信を想定する。
【０００９】
シリアル通信の場合、信号ラインは１本のため、１状態の通信を完了させるのに１６クロックを要する事になる。また、ＣＬＫラインを有するパラレル通信の場合、通信ラインは１６本必要になり、１状態の通信を完了させるのに１クロックを要する事になる。
【００１０】
そして、ＣＬＫラインを有さないパラレル通信の場合、通信ラインは１６本必要になる。通信時間は、受信側の読み込みによるが、読み込みタイミングの設定により極めて短時間に通信を完了させる事が可能になる。 一方、複数ラインでのシリアル通信の場合を図２０〜図２３に示す。４本の信号ラインで４クロックで下位ワードより送信する通信方法想定すると、図２０に示すように０の状態からＦ０００(Ｈ)→Ｆ００１(Ｈ)、及び、図２１に示すように０の状態からＦ０００(Ｈ)→Ｆ０１１(Ｈ)、図２２に示すようにＦ０００(Ｈ)→Ｆ１１１(Ｈ)、図２３に示すようにＦ０００(Ｈ)→Ｅ１１１(Ｈ)である。この時、データはのＣＬＫの立ち上がりの変化で、下位ワードから順番に送信した。
【００１１】
【発明が解決しようとする課題】
本発明は、パラレル通信を行うには通信ライン数が足らず、かつ、シリアル通信で行うには、通信に要する時間が許容でき無いような場合に、通信ラインの数を少なくしながら、パラレル通信と同等の通信時間を実現するものである。
【００１２】
【課題を解決するための手段】
本発明では、複数のシリアル通信を有する通信機器において、逐次的にデータを送受信し、データ送信前の状態に対して変化した状態が送信できた時点で通信が中断し、通信されなかった状態については、前回の状態として扱い、ＣＬＫ信号に同期させて通信信号を送信する通信方法とＣＬＫ信号と無関係に通信信号を送信する通信方法を同じ通信ラインで併せ持たせる事により問題点を解決した。
【００１３】
【実施例】
以下、図面を参照して本発明の通信を説明する。
【００１４】
実施例１
先ず、本発明を適用した複数ラインでのシリアル通信の場合について説明する。
【００１５】
図１は、下位ワードを最初のＣＬＫの立ち上がりの変化で、上位ワードを次のＣＬＫの立ち上がりで変化する４系統のシリアル通信で、上位に変化が無いときは下位ワードのみを通信させるタイミングチャートである。下位ワードのみの変化の場合に通信を完了させるのは１クロックのみを要する事になる。この場合、通信時間は、少ないライン数でありながら図１７の従来例で示したＣＬＫラインを有すパラレル通信の場合の通信時間と同等になる。
【００１６】
実際の受信側の処理としては、下位４ビットの通信である最初のクロックから所定時間内に次のクロック信号が来なかったら、上位４ビットの変化は無かったものと見なす事になるが、下位４ビットのみの変化で、上位４ビットは変化なしと対応させておいて、所定時間内に次のクロック信号が来た時に、８ビット全てが変化したと対応させる事により、実質的な処理時間を短縮する事ができる。
【００１７】
更に、図２は、ＣＬＫで変化させる通信手段とＣＬＫと無関係に変化させる通信手段を同じ通信ラインで併せ持たせると、上位ワードを次のＣＬＫの立ち上がりで変化し、下位ワードは、ＣＬＫとは、無関係に変化させる通信方法のタイミングチャートである。下位ワードについては、ＣＬＫラインを有さないパラレル通信と同様に、上位ワードの変化を送信する時以外は、送信側は常に自分の要求する信号状態を出し続け、受信側は通信ラインの何れかに、変化があってから、ある時間後に各通信ラインの状態を読み込んだり、サンプリングタイムを設定して、状態を常に読み込むなどといった読み込みタイミングを設定する。下位ワードのみの変化時の通信時間は図１８に示したＣＬＫラインを有さないパラレル通信と同等になり、上位ビットのみの変化時の通信時間は図２１に示したＣＬＫラインを有すパラレル通信と同等になる。
【００１８】
図３は、図２に示した通信方法を実現するハード構成の一例を示すブロック図である。
【００１９】
下位ワード側のラッチ回路（ｂ）は、通信ラインＩＮ０からＩＮ３を、サンプリングタイム発生器（ａ）のサンプリングタイム毎に下位ワードＰ０からＰ３として、読み込み・保持させる。一方、上位ワード側のラッチ回路(ｃ)は、ＣＬＫの立ち下がり毎にＩＮ０からＩＮ３を上位ワードＰ４からＰ７として、読み込み・保持させる。ここでは、上位ビットの変化を送信する時も、下位ビットの読み込みタイミング時には下位４ビットも読み込み、上位４ビットの送信完了後に再度、下位４ビットも読み込むといった構成になっているが、読み込みタイミングを無効にしたり、上位ビットの通信中の下位ビットの変化結果を無効にしたりする構成も可能になる。又、サンプリングタイム発生器(ａ)といった読み込みタイミングを設定したが、通信ラインの何れかに、変化があってから、ある時間後といったタイミングを設定する事も可能である。
【００２０】
実施例２
次に別の複数ラインでのシリアル通信の実施例を説明する。
【００２１】
４本の信号ラインで４クロックで下位ワードより送信し、変化するワードのみの通信で中断する通信方法想定すると、図７に示すように、０の状態からＦ０００(Ｈ)→Ｅ１１１(Ｈ)では、４クロックを要するが、図４に示す、Ｆ０００(Ｈ)→Ｆ００１(Ｈ)、図５に示す、Ｆ０００(Ｈ)→Ｆ０１１(Ｈ)、図６に示す、Ｆ０００(Ｈ)→Ｆ１１１(Ｈ)では、１クロック、２クロック、３クロックとそれぞれ、通信に要するクロック数が減っている。
【００２２】
図８及び図９は、本通信方法を実現するハード構成の一例である。図８は本通信方法の全体のハードの構成を示し、Ａはタイマーリセット回路とカウンター・分配機回路からなるセレクター、Ｂは複数のラッチ回路からなるラッチ回路群である。
【００２３】
図９は図８のＩＮ０のみを示しており、ｄはタイマー・リセット回路、ｅはカウンター・分配器回路、ｆ〜ｉはラッチ回路である。最初のクロックで、カウンター・分配器回路ｅはラッチ回路ｆがデータを取り込む信号を出力し、ラッチ回路ｆはそのタイミングで、ＩＮ０の信号を読み込みＰ０を出力する。そのときラッチ回路ｇ〜ｉの出力は変化しない。２番目のクロックで、カウンター・分配器回路ｅはラッチ回路ｇがデータを取り込む信号を出力し、ラッチ回路ｇがそのタイミングで、ＩＮ０の信号を読み込みＰ４を出力する。そのときラッチ回路ｆ、ｈ、ｉの出力は変化しない。３番目のクロックで、カウンター・分配器回路ｅはラッチ回路ｈがデータを取り込む信号を出力し、ラッチ回路ｈはそのタイミングで、ＩＮ０の信号を読み込みＰ８を出力する。そのときラッチ回路ｆ、ｇ、ｉの出力は変化しない。４番目のクロックで、カウンター・分配器回路ｅはラッチ回路ｉがデータを取り込む信号を出力し、ラッチ回路ｉはそのタイミングで、ＩＮ０の信号を読み込みＰ１２を出力する。そのときラッチ回路ｆ、ｇ、ｈの出力は変化しない。一方、ＣＬＫは、タイマー・リセット回路ｄにも送られ、所定時間ＣＬＫ信号が来ない場合、カウンター・分配器回路ｅをリセットさせ、次のＣＬＫ信号をラッチ回路ｆのデータに出力する信号になる様初期化する。ＩＮ０と同様にＩＮ１、ＩＮ２、ＩＮ３について行い、本通信方法を実現する。
【００２４】
更に、ＣＬＫで変化させる通信手段とＣＬＫと無関係に変化させる通信手段を同じ通信ラインで併せ持たせると、４本の信号ラインで４クロックで下位から２番目のワードより送信し、変化するワードのみの通信で中断し、かつ、最下位ワードをクロックとは別の通信方法を想定すると、０の状態から図１３に示すように、Ｆ０００(Ｈ)→Ｅ１１１(Ｈ)では、３クロックを要するが、図１０に示す、Ｆ０００(Ｈ)→Ｆ００１(Ｈ)、図１１に示す、Ｆ０００(Ｈ)→Ｆ０１１(Ｈ)、図１２に示す、Ｆ０００(Ｈ)→Ｆ１１１(Ｈ)では、０クロック、１クロック、２クロックとそれぞれ、通信に要するクロック数が減っている。
【００２５】
図１４及び図１５は、本通信方法を実現するハード構成の一例である。図１４は本通信方法の全体のハードの構成を示し、Ａ’はタイマーリセット回路とカウンター・分配機回路からなるセレクター、Ｂ’はラッチ回路からなるラッチ回路群である。
【００２６】
図１５では、ＩＮ１のみを示しており、ｄ′はタイマー・リセット回路、ｅ′はカウンター・分配器回路、ｆ′〜ｈ′はラッチ回路である。
【００２７】
最初のクロックで、カウンター・分配器ｅ′はラッチ回路ｆ′がデータを取り込む信号を出力し、ラッチ回路ｆ′がそのタイミングで、ＩＮ１の信号を読み込みＰ５を出力する。そのときラッチ回路ｇ′、ｈ′の出力は変化しない。２番目のクロックで、カウンター・分配器回路ｅ′はラッチ回路ｇ′がデータを取り込む信号を出力し、ラッチ回路ｇ′はそのタイミングで、ＩＮ１の信号を読み込みＰ９を出力する。そのときラッチ回路ｆ′、ｈ′の出力は変化しない。３番目のクロックで、カウンター・分配器回路ｅ′はラッチ回路ｈ′がデータを取り込む信号を出力し、ラッチ回路ｈ′はそのタイミングで、ＩＮ１の信号を読み込みＰ１３を出力する。そのときラッチ回路ｆ′、ｇ′の出力は変化しない。一方、ＣＬＫは、タイマー・リセット回路ｄ′にも送られ、所定時間ＣＬＫ信号が来ない場合、カウンター・分配器ｅ′をリセットさせ、次のＣＬＫ信号をラッチ回路ｆ′のデータに出力する信号になる様初期化する。ＩＮ２、ＩＮ３については、同様な方法で通信を可能にし、ＩＮ０については、実施例１に示したのと同様に、図１４に示すサンプリングタイム発生器(ａ′)のサンプリングタイム毎に、ラッチ回路(ｂ′)を読み込み・保持させ通信をする。以上の方法で本通信方法を実現する。
【００２８】
本実施例では、最下位ワードを通信の最初にしたり、ＣＬＫに同期しない信号として例を示したが、当然、変化の頻度が高い順に通信する方が、通信時間短縮には有効になる。
【００２９】
【発明の効果】
多くの情報を通信する際に、全ラインをパラレル通信化する程通信ライン数を多くせず、かつ、頻繁に変化する情報に対しては高速に対応する通信方法を実現できる。
【図面の簡単な説明】
【図１】シリアル通信のタイミングチャートである。
【図２】シリアル通信のタイミングチャートである。
【図３】本発明の通信のハード構成を示すブロック図である。
【図４】複数ラインでのシリアル通信のタイミングチャートである。
【図５】複数ラインでのシリアル通信のタイミングチャートである。
【図６】複数ラインでのシリアル通信のタイミングチャートである。
【図７】複数ラインでのシリアル通信のタイミングチャートである。
【図８】本発明の通信の全体のハード構成を示すブロック図である。
【図９】本発明の通信のハード構成の一部を示すブロック図である。
【図１０】複数ラインでのシリアル通信のタイミングチャートである。
【図１１】複数ラインでのシリアル通信のタイミングチャートである。
【図１２】複数ラインでのシリアル通信のタイミングチャートである。
【図１３】複数ラインでのシリアル通信のタイミングチャートである。
【図１４】本発明の通信の全体のハード構成を示すブロック図である。
【図１５】本発明の通信のハード構成の一部を示すブロック図である。
【図１６】シリアル通信のタイミングチャートである。
【図１７】ＣＬＫを伴うパラレル通信のタイミングチャートである。
【図１８】ＣＬＫを伴わないパラレル通信のタイミングチャートである。
【図１９】複数ラインでのシリアル通信のタイミングチャートである。
【図２０】複数ラインでのシリアル通信のタイミングチャートである。
【図２１】複数ラインでのシリアル通信のタイミングチャートである。
【図２２】複数ラインでのシリアル通信のタイミングチャートである。
【図２３】複数ラインでのシリアル通信のタイミングチャートである。
【符号の説明】
ａ サンプリングタイム発生器
ｂ ラッチ回路
ｃ ラッチ回路
ｄ タイマー・リセット回路
ｅ カウンター・分配器回路
ｆ ラッチ回路
ｇ ラッチ回路
ｈ ラッチ回路
ｉ ラッチ回路
Claims (2)
- 複数ラインを用いた通信機器間のシリアル通信方法において、データラインからデータ信号を読み込み・保持するためのラッチ回路と、該データ信号を取り込むタイミングを与えるためのＣＬＫ信号をＣＬＫラインからそれぞれの該ラッチ回路に分配するセレクターとから構成される通信体系を有し、逐次的にデータを送受信する際に、後データの送信は前データに対して変化したワードのみを端から順番に前記ＣＬＫ信号を用いてデータ送信できた時点で中断し、後データのうち送信されなかった以降のワードについては前データのワードと同じとして扱うことを特徴とする複数ラインを用いた通信機器間のシリアル通信方法。
- 請求項１の複数ラインを用いた通信機器間のシリアル通信方法における通信体系にサンプリングタイム発生器をさらに有し、逐次的にデータを送受信する際に、ＣＬＫ信号によらずデータの端のワードを一定時間毎に送信することを特徴とする請求項１の複数ラインを用いた通信機器間のシリアル通信方法。
Priority Applications (1)
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|---|---|---|---|
| JP00264199A JP4090606B2 (ja) | 1999-01-08 | 1999-01-08 | 複数ラインでのシリアル通信 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00264199A JP4090606B2 (ja) | 1999-01-08 | 1999-01-08 | 複数ラインでのシリアル通信 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000201194A JP2000201194A (ja) | 2000-07-18 |
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Family Applications (1)
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| JP4544010B2 (ja) * | 2005-04-08 | 2010-09-15 | 株式会社デンソー | データ通信方法及びデータ通信装置 |
-
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- 1999-01-08 JP JP00264199A patent/JP4090606B2/ja not_active Expired - Lifetime
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