JP4077590B2

JP4077590B2 - Thin film transistor and manufacturing method thereof, active matrix substrate and manufacturing method thereof, and electro-optical device

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Publication number: JP4077590B2
Application number: JP2000030977A
Authority: JP
Inventors: 紀和小松; 健久保田
Original assignee: Seiko Epson Corp; Mitsubishi Electric Corp
Current assignee: Seiko Epson Corp; Mitsubishi Electric Corp
Priority date: 2000-02-08
Filing date: 2000-02-08
Publication date: 2008-04-16
Anticipated expiration: 2020-02-08
Also published as: JP2001223362A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタとその製造方法、アクティブマトリクス基板とその製造方法、および電気光学装置に関し、特に、半導体層のパターン残りによる欠陥を防ぐために好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
近年、ＴＦＴのゲート電極をソース領域およびドレイン領域間に１個のみ配置したシングルゲート構造に対して、これらの間に２個以上の走査線を配置した複数ゲート構造のＴＦＴを有するＴＦＴアレイ基板が提案されている。例えば、図１４に示すように、ＴＦＴアレイ基板１０７の画素電極１０１を制御するＴＦＴ１０２では、ポリシリコン膜からなる半導体層１０８（輪郭を１点鎖線で示す）が、データ線１０３（輪郭を２点鎖線で示す）と走査線１０４（輪郭を実線で示す）の交差点の近傍でＵ字状に形成され、そのＵ字状部１０８ａの一端が隣接するデータ線１０３の方向（紙面右方向）および当該データ線１０３に沿う方向（紙面上方向）に長く延びている。したがって、ＴＦＴ１０２は、半導体層１０８のＵ字状部１０８ａで走査線１０４と交差しており、半導体層１０８と走査線１０４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。なお、図中の符号１０５は蓄積容量、１０６は容量線、１０９および１１０はコンタクトホール、１１１はドレイン電極、１１２は画素コンタクトホールを示している。
【０００４】
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、デュアルゲートあるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の薄膜トランジスタに関する技術では、以下の課題が残されている。すなわち、チャネル領域、ドレイン領域およびソース領域となる上記半導体層は、パターニングされて必要な領域以外はエッチングにより除去されることになるが、この際にパターン残りが生じてしまい、一部に半導体層が残存してしまう場合がある。特に、段差部分となる走査線近傍において半導体層のパターン残りが生じやすく、このパターン残りによってソース−ドレイン領域や隣接データ線間等がショートしてしまう欠陥が発生するおそれがあった。すなわち、従来の構造、特に上記Ｕ字状部を採用したデュアルゲート構造のようにソース−ドレイン間が近接しているとともに、いずれも走査線近傍に配されていると、半導体層のパターン残りが生じた際にショートし易いという問題があった。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、半導体層のパターン残りが発生してもショート等の欠陥の発生を防止することができる薄膜トランジスタとその製造方法、アクティブマトリクス基板とその製造方法、および電気光学装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明の薄膜トランジスタは、走査線にゲート絶縁膜を介して対向する複数のチャネル領域と各チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有する薄膜トランジスタであって、前記複数のチャネル領域は、前記走査線と前記半導体層とを交差させて形成され、前記ソースコンタクトホール及び前記ドレインコンタクトホールは、前記走査線を挟んで互いに反対側に配設されており、前記走査線は、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、前記ソースコンタクトホールと前記ドレインコンタクトホールとの間の前記半導体層は、前記走査線に交差するＬ字状に形成されており、前記分岐走査線は、前記主走査線から前記ソースコンタクトホール側に延びていることを特徴とする。
【０００８】
また、本発明の薄膜トランジスタの製造方法は、走査線にゲート絶縁膜を介して対向する複数のチャネル領域と各チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有する薄膜トランジスタの製造方法であって、
基板上に前記半導体層を形成する工程と、前記半導体層上に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記走査線を形成する工程と、前記走査線をマスクにして前記半導体層に不純物を導入して前記ソース領域および前記ドレイン領域を形成する工程と、前記走査線上に層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ソースコンタクトホールを開孔する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ドレインコンタクトホールを開孔する工程と、前記ソースコンタクトホールを介して前記半導体層のソース領域に接続されるように前記層間絶縁膜上に前記データ線を形成する工程とを含み、前記半導体層を形成する工程及び前記走査線を形成する工程は、前記データ線と交差する方向に延びる主走査線と該主走査線から分岐された分岐走査線とを有する走査線を形成し、前記主走査線及び分岐走査線と前記半導体層とを交差させるように配置して前記複数のチャネル領域を形成し、前記ソースコンタクトホールを開孔する工程及び前記ドレインコンタクトホールを開孔する工程は、ソースコンタクトホール及びドレインコンタクトホールのうち、前記ソースコンタクトホールを前記主走査線から前記分岐走査線が進出された側に配設し、前記ドレインコンタクトホールを前記主走査線を挟んで前記ソースコンタクトホールと反対側に配設することを特徴とする。
【０００９】
これらの薄膜トランジスタおよび薄膜トランジスタの製造方法では、ソースコンタクトホール及びドレインコンタクトホールが、走査線を挟んで互いに反対側に配設されるので、ソースコンタクトホールとドレインコンタクトホールとの距離を大きく設定することができ、半導体層のパターン残りが生じてもショート等の欠陥が生じ難いという効果を奏する。また、半導体層が走査線に交差してチャネル領域を形成するので、走査線の周囲に半導体層のパターン残りが生じてもトランジスタ構造が壊れず致命的な欠陥になり難いという効果を奏する。
【００１０】
また、本発明の薄膜トランジスタは、前記ソースコンタクトホールと前記ドレインコンタクトホールとが、互いに２５μｍ以上離れていることが好ましい。
すなわち、半導体層のパターン残りは、工程中において６割が２５μｍ以下の塵埃によるため、ソースコンタクトホールとドレインコンタクトホールとを互いに２５μｍ以上離せば、フォトリソグラフィ工程等での異物付着によるパターン残りを、半分以上救済することができる。
【００１１】
また、本発明の薄膜トランジスタは、前記ソースコンタクトホールが、前記データ線に交差する前記走査線から２５μｍ以上離れていることが好ましい。
すなわち、上述したように、異物による半導体層のパターン残りの大半が２５μｍ以下なので、半導体層のパターン残りが走査線とソースコンタクトホールとに亘って生じることによるショートや欠陥等の発生を大幅に低減することができる。
【００１２】
また、本発明の薄膜トランジスタは、前記ソースコンタクトホールまたは前記ドレインコンタクトホールの少なくとも一方が、複数設けられていることが好ましい。
すなわち、複数のソースコンタクトホールまたはドレインコンタクトホールのうち一つが、コンタクトホールエッチング不良等で不完全な開孔状態であっても、他のコンタクトホールが完全に開孔されていれば十分な導電性を得ることができ、コンタクトホールオープン不良を低減することができる。
【００１３】
また、本発明は、複数設けられた前記ソースコンタクトホールまたは前記ドレインコンタクトホールの少なくとも一方が、隣接するソースコンタクトホール間または隣接するドレインコンタクトホール間が互いに２５μｍ以上離れていることが好ましい。
この構成によれば、上述したように、異物による半導体層のパターン残りの大半が２５μｍ以下なので、半導体層のパターン残りがコンタクトホール間に亘って生じることによるコンタクト不良をさらに低減することができる。
【００１４】
また、本発明の薄膜トランジスタは、前記走査線が、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、前記ソースコンタクトホールと前記ドレインコンタクトホールとの間の前記半導体層が、前記分岐走査線および前記主走査線に交差するＬ字状に形成されていることが好ましい。
この構成によれば、Ｌ字状の半導体層が主走査線および分岐走査線に交差して重なって横向きゲートおよび縦向きゲートで構成されたデュアルゲート構造となるので、レーザアニール工程のレーザ走査方向による結晶のムラの影響を受け難く、特性の均一なＴＦＴを得ることができる。また、分岐走査線とデータ線とを重ねることにより、データ線のエッチング時におけるエッチャントしみ込み等によるデータ線の断線を起こし難い。
【００１５】
また、本発明の薄膜トランジスタは、前記走査線が、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、前記分岐走査線が、前記ソースコンタクトホールに接続されるソース領域の周囲を囲むように配されて前記データ線に交差していることが好ましい。
この構成によれば、半導体層のパターン残りによるＴＦＴのソース−ドレイン間のショートを防ぎ、隣接データ線間のショートを防ぐことができる。すなわち、隣接するソースコンタクトホール間に亘って両コンタクトホールをつながるように半導体層のパターン残りが生じた場合、ソースコンタクトホールに接続されるソース領域の周囲は分岐走査線で囲まれており、この分岐走査線が電気的な接続を遮断するため、隣接データ線間ショートになることがない。
【００１６】
本発明のアクティブマトリクス基板は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された上記本発明の薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有することを特徴とする。
【００１７】
また、本発明のアクティブマトリクス基板の製造方法では、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板の製造方法であって、前記薄膜トランジスタを上記本発明の薄膜トランジスタの製造方法で形成し、前記ドレインコンタクトホールに接続されたドレイン領域に導電接続されるように画素電極を形成する工程を含むことを特徴とする。
【００１８】
これらのアクティブマトリクス基板およびアクティブマトリクス基板の製造方法によれば、上記本発明の薄膜トランジスタおよびその製造方法により、半導体層のパターン残りが生じてもショート等の欠陥が生じ難い画素ＴＦＴを得ることができる。
【００１９】
本発明の電気光学装置は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板であることを特徴とする。
この電気光学装置によれば、一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板とされることにより、ショート等の欠陥が低減された画素ＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００２０】
本発明のアクティブマトリクス基板の製造方法は、前記ソースコンタクトホールを開孔する工程が、ソースコンタクトホールを前記データ線に交差する前記走査線から２５μｍ以上離して形成し、前記画素領域を挟んで互いに隣接する前記薄膜トランジスタのソースコンタクトホールの両方に亘ってこれらのソースコンタクトホールが設けられたデータ線間を短絡させる残留物が存在しているとき、該残留物にレーザ光を前記データ線に沿って照射して残留物を切断するレーザリペア工程を有することが好ましい。
【００２１】
すなわち、ソースコンタクトホールを走査線から離さなかった場合では、レーザリペア工程で走査線を分断してしまい、さらに隣の画素までリペアの影響が及んでしまうのに対し、上記の構成によれば、ソースコンタクトホールを開孔する工程でソースコンタクトホールをデータ線に交差する走査線から２５μｍ以上離して形成しているので、走査線を分断することなく、大半の残留物を切断することができ、残留物のある画素のみにリペアの影響を留めることができる。
【００２２】
また、本発明のアクティブマトリクス基板は、前記画素領域内には、前記ソースコンタクトホールに対向しているとともに前記データ線に沿ったスリット状の長穴が前記ゲート絶縁膜および該ゲート絶縁膜上に形成された層間絶縁膜を貫通して形成されていることが好ましい。
また、本発明のアクティブマトリクス基板の製造方法は、前記画素領域内に前記層間絶縁膜および前記ゲート絶縁膜を貫通したスリット状の長穴を前記ソースコンタクトホールに対向した位置に前記データ線に沿って形成する工程と、前記層間絶縁膜をマスクにして前記半導体層を除去可能なエッチングを前記長穴内に施すリペア工程とを含むことが好ましい。
【００２３】
これらのアクティブマトリクス基板およびアクティブマトリクス基板の製造方法によれば、アレイ製造プロセス内で、画素領域内に層間絶縁膜およびゲート絶縁膜を貫通したスリット状の長穴をソースコンタクトホールに対向した位置にデータ線に沿って形成するので、画素領域の長穴の位置に半導体層のパターン残りがある場合に該パターン残りが長穴内に露出している。そして、層間絶縁膜をマスクにして半導体層を除去可能なエッチングを長穴内に施すことにより、選択的に長穴内のパターン残りがエッチングされて分断されることになり、隣接線間のショート等による欠陥を低減することができるとともに、後工程でレーザリペア等を行う必要が無くなり、製造コストを低減することができる。
【００２４】
さらに、本発明のアクティブマトリクス基板の製造方法は、前記データ線を形成する工程が、前記ソース領域に接続される電極層を表面上に形成する工程と、前記データ線に供される部分を除いて前記電極層をエッチングにより除去する工程とを備え、該電極層をエッチングにより除去する工程が、前記半導体層も除去可能なエッチャントを用い、前記リペア工程も行うことが好ましい。
【００２５】
この構成によれば、電極層をエッチングにより除去する工程で半導体層も除去可能なエッチャントを用いてリペア工程も行うので、別個にリペア工程を設けなくても、データ線形成時に同時に長穴内のパターン残りも選択的に除去でき、製造コストをさらに削減することができる。
例えば、前記電極層がアルミニウムで形成される場合、前記エッチングを、前記エッチャントに塩素系ガスを用いたドライエッチングで行うことができる。
【００２６】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図４を参照しながら説明する。
図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００２７】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。このＴＦＴアレイ基板７において、図１及び図２に示すように、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造のＴＦＴ２とからなる。画像信号を供給するデータ線３が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。なお、ＴＦＴ２は、２つのＴＦＴ２ａ、２ｂが互いのソース領域およびドレイン領域を共通にして直列に接続されたデュアルゲート構造を有するものである。
【００２８】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線６を設けている。また、容量線６を設ける代わりに、画素電極１と前段の走査線４との間で容量を形成しても良い。
【００２９】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４および容量線６（ともに輪郭を実線で示す）が設けられている。
【００３０】
本実施の形態において、走査線４は、複数のデータ線３に交差する主走査線４ａと、該主走査線４ａから分岐して延びた分岐走査線４ｂとを備え、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、分岐走査線４ｂおよび主走査線４ａに交差するＬ字状部８ａが形成されている。すなわち、このＬ字状部８ａは、主走査線４ａおよび分岐走査線４ｂと交差して、２つのチャネル領域を形成している。そして、Ｌ字状部８ａの一端が隣接するデータ線３の方向（紙面左方向）および当該データ線３に沿う方向（紙面下方向）に長く延びている。
【００３１】
半導体層８のＬ字状部８ａの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。すなわち、ソースコンタクトホール９とドレインコンタクトホール１０とは、走査線４を挟んで互いに反対側に配設されている。また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
【００３２】
本実施の形態におけるＴＦＴ２は、半導体層８のＬ字状部８ａで主走査線４ａおよび分岐走査線４ｂに交差しており、半導体層８と走査線４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、ともにデータ線３に沿って長く延びる半導体層８と容量線６とによって蓄積容量５が形成されている。なお、本実施形態では、分岐走査線４ｂの半分を、データ線３の幅を拡げた部分で覆うことにより、この部分のチャネル領域に光が入ることを抑制している。
【００３３】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３および図４を用いて説明する。
【００３４】
図３および図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路３０および外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００３５】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図５を参照して説明する。
図５においては、画素内のＴＦＴ２（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程を説明するものである。
【００３６】
図５の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。
【００３７】
次に、図２および図５の（ｂ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、後述する工程で形成する主走査線４ａおよび分岐走査線４ｂに交差するＬ字状部８ａを形成しておく。さらに、半導体層８の上に上記ゲート絶縁層４４を積層する。このゲート絶縁層４４の厚さは、例えば１００〜１５０ｎｍ程度である。
【００３８】
次に、図５の（ｃ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量の下部電極４６となるべき領域以外の領域をポリイミド等のレジスト４７でマスク処理する。一方、周辺領域においては、その全面をレジスト４７でマスク処理する。そして、双方の領域におけるマスク処理の後、例えば、ドナーとしてのＰＨ₃／Ｈ₂イオンをゲート絶縁層４４を介して半導体層８にドーピングする。このときのドーピング条件は、例えば、³¹Ｐのドーズ量が３×１０¹⁴〜５×１０¹⁴／ｃｍ²程度であり、エネルギーとしては、８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部４５及び下部電極４６が形成される。
【００３９】
次に、図５の（ｄ）に示されるように、第４工程として、上記ＰＨ₃／Ｈ₂イオンをドーピング後、レジスト４７を剥離し、その後、夫々のＴＦＴにおけるゲート電極である走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をドライエッチングすることにより行う。
【００４０】
そして、走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６の形成後、表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、ＰＨ₃／Ｈ₂イオンをドーピングする。このときのドーピング条件は、例えば、³¹Ｐのドーズ量が５×１０¹⁴〜７×１０¹⁴／ｃｍ²程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。上側電極へのドーピングは下部電極への注入量に比べて少ない。以上の第４工程により、ＴＦＴ２としてのソース領域４９とチャネル領域５０とドレイン領域５１とが形成される。
【００４１】
最後に、図５の（ｅ）に示されるように、第５工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０となる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてドライエッチングにより、ドレイン電極１１並びにデータ線３を形成する。上記のコンタクトホールを開孔する工程においては、図２に示すように、ソースコンタクトホール９及びドレインコンタクトホール１０を、主走査線４ａを挟んで互いに反対側に配設させておく。
【００４２】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１および図２に示すＴＦＴ２が完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該画素電極１と対向電極の間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００４３】
また、第３工程において、ゲート絶縁膜４４形成後にＰＨ₃／Ｈ₂イオンを注入するので、半導体層８がイオン注入により破損することが少なく、更に高いエネルギーでイオン注入を行うので短時間で接続部４５及び下部電極４６を製造することができる。
更にコンタクトホール１２及び１０により画素電極１との導通を図るのでドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００４４】
本実施形態では、上述した半導体層８をパターニングして選択的に除去する際に、図２に示すように、画素領域６０に半導体層８のパターン残り８ｐ（図中の破線領域）が生じてしまっても、ソースコンタクトホール９及びドレインコンタクトホール１０が、主走査線４ａを挟んで互いに反対側に配設されており、チャネル領域が主走査線４ａをまたぐトランジスタ構造となるので、ソース−ドレイン間ショート等の致命的欠陥になり難い。
【００４５】
また、Ｌ字状部８ａが主走査線４ａおよび分岐走査線４ｂに交差して重なって横向きゲートおよび縦向きゲートで構成されたデュアルゲート構造となるので、レーザアニール工程のレーザ走査方向による結晶のムラの影響を受け難く、特性の均一なＴＦＴを得ることができる。また、分岐走査線４ｂの半分を、データ線３の幅を拡げた部分で覆って互いに重ね合わせているので、データ線３のエッチング時におけるエッチャントしみ込み等によるデータ線３の断線を起こし難い。すなわち、重ね合わされた部分において、データ線３が主走査線４ａに沿った方向の段差部で切れてしまった場合でも、分岐走査線４ｂに沿った方向の段差部で導通を確保することができる。
【００４６】
次に、本発明に係る第２実施形態を、図６から図８を参照しながら説明する。
【００４７】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、ソースコンタクトホール９とドレインコンタクトホール１０とを大きく離間させていないのに対し、第２実施形態では、図６に示すように、ソースコンタクトホール９とドレインコンタクトホール１０との距離を、互いに２５μｍ以上離しているとともに、ソースコンタクトホール９を、データ線３に交差する主走査線４ａから２５μｍ以上離している点である。
【００４８】
すなわち、第２実施形態では、上述した半導体層８をパターニングして選択的に除去する際に、図７の（ａ）に示すように、画素領域６０に半導体層８のパターン残り８ｐが生じてしまっても、該パターン残り８ｐは、図８に示すように、工程中において６割が２５μｍ以下の塵埃によるため、ソースコンタクトホール９とドレインコンタクトホール１０とを互いに２５μｍ以上離せば、フォトリソグラフィ工程等での異物付着によるパターン残り８ｐを、半分以上救済することができる。また、ソースコンタクトホール９をデータ線３に交差する主走査線４ａから２５μｍ以上離して形成しているので、デュアルゲート構造の一方のゲート部分（図７の（ａ）では、分岐走査線４ｂと交差する部分（ＴＦＴ２ａ））はパターン残り８ｐによりＴＦＴとして機能しないが、他方のゲート部分（図７の（ａ）では、主走査線４ａと交差する部分（ＴＦＴ２ｂ））の機能は維持できることから、少なくともシングルゲートＴＦＴとして機能し、トランジスタ構造の完全な破壊を免れることができる。
【００４９】
さらに、第２実施形態では、製造工程において、図７の（ａ）に示すように、画素領域６０を挟んで互いに隣接するＴＦＴのソースコンタクトホール９の両方に亘ってこれらのソースコンタクトホール９が設けられたデータ線３間を短絡させるパターン残り（残留物）Ｒが生じたときに、該パターン残り８ｐにレーザ光をデータ線３に沿って照射してパターン残り８ｐを切断するレーザリペア工程を有している。なお、図７において、符号６１がレーザ光によるカット部分である。
【００５０】
すなわち、第１実施形態では、ソースコンタクトホール９と主走査線４ａとの距離が２５μｍ未満であるため、図７の（ｂ）に示すように、半導体層８のパターン残り８ｐが存在した場合に、レーザリペアによりパターン残り８ｐをレーザ光で分断しようとすると、同時に主走査線４ａをも切断してしまうおそれがあるのに対し、第２実施形態では、ソースコンタクトホール９を開孔する工程でソースコンタクトホール９をデータ線３に交差する主走査線４ａから２５μｍ以上離して形成しているので、レーザリペア工程において、主走査線４ａを切断してしまうことなく、大半のパターン残り８ｐをレーザ光で分断でき、隣接線間のショートを修復することができる。
【００５１】
次に、本発明に係る第３実施形態を、図９を参照しながら説明する。
【００５２】
第３実施形態と第１実施形態との異なる点は、第１実施形態では、ソースコンタクトホール９およびドレインコンタクトホール１０がそれぞれ１つずつ形成されているのに対し、第２実施形態では、図９に示すように、ソースコンタクトホール９およびドレインコンタクトホール１０を、それぞれ２つずつ形成し、隣接するソースコンタクトホール９間及び隣接するドレインコンタクトホール１０間を互いに２５μｍ以上離して配しているとともに、ソースコンタクトホール９とドレインコンタクトホール１０との間も互いに２５μｍ以上離して配している点である。
【００５３】
第３実施形態では、ソースコンタクトホール９のうち一つまたはドレインコンタクトホール１０のうち一つが、コンタクトホールエッチング不良等で不完全な開孔状態であっても、他のコンタクトホールが完全に開孔されていれば十分な導電性を得ることができ、コンタクトホールオープン不良を低減することができる。また、上述したように、異物による半導体層８のパターン残り８ｐの大半が２５μｍ以下なので、パターン残り８ｐがコンタクトホール間に亘って生じることによるコンタクト不良をさらに低減することができる。
【００５４】
次に、本発明に係る第４実施形態を、図１０から図１２を参照しながら説明する。
【００５５】
第４実施形態と第２実施形態との異なる点は、第２実施形態では、半導体層８のパターン残り８ｐが画素領域６０に存在した場合、レーザリペア工程において、パターン残り８ｐをレーザ光で分断することにより、隣接間ショートを修復するのに対し、第４実施形態では、製造工程において、図１０、図１１の（ａ）および図１２の（ａ）に示すように、画素領域６０内に第１層間絶縁層（層間絶縁膜）５２およびゲート絶縁層（ゲート絶縁膜）４４を貫通したスリット状の長穴６２をソースコンタクトホール９に対向した位置（ソースコンタクトホール９と同じレイヤー）にデータ線３に沿って形成する工程と、図１２の（ｂ）に示すように、第１層間絶縁層５２をマスクにして半導体層８を除去可能なエッチングを長穴６２内に施し、図１１の（ｂ）および図１２の（ｃ）に示すように、パターン残り８ｐを分断して修復を図るリペア工程とを有している点である。
【００５６】
さらに、第４実施形態では、図１２の（ｂ）に示すように、ドレイン電極１１並びにデータ線３を形成するために蒸着されたアルミニウム層（電極層）６３をレジスト５５で選択的にエッチングにより除去する工程で、半導体層８も除去可能なエッチャントを用いてリペア工程を行う。なお、本実施形態では、アルミニウムの電極を採用しているので、アルミニウムおよびシリコンの両方をエッチング可能なエッチャントとして塩素系ガスを用いたドライエッチングを行う。
【００５７】
すなわち、第４実施形態では、画素領域６０内にスリット状の長穴６２をソースコンタクトホール９に対向した位置にデータ線３に沿って形成するので、図１１の（ａ）および図１２の（ａ）に示すように、画素領域６０の長穴６２の位置にパターン残り８ｐがあると、このパターン残り８ｐが長穴６２内に露出している。そして、リペア工程において、図１２の（ｂ）に示すように、第１層間絶縁層５２をマスクにして長穴６２内にエッチングを施すと、図１１の（ｂ）および図１２の（ｃ）に示すように、選択的に長穴６２内のパターン残り８ｐがエッチングされて分断されることになり、隣接線間のショート等による欠陥を低減することができるとともに、後工程でレーザリペア等を行う必要が無くなり、製造コストを低減することができる。
【００５８】
さらに、アルミニウム層６３をドライエッチングにより選択的に除去する工程で、半導体層８も除去可能なエッチャントを用いてリペア工程も同時に行うので、別個にリペア工程を設けなくても、データ線３形成時に同時に長穴６２内のパターン残り８ｐも選択的に除去でき、製造コストをさらに削減することができる。
なお、上記実施形態では、一つの長穴６２を形成したが、複数の長穴を並列に形成しても構わない。これによって、多様な形状のパターン残りに対応することができる。
【００５９】
次に、本発明に係る第５実施形態を、図１３を参照しながら説明する。
【００６０】
第５実施形態と第１実施形態との異なる点は、第１実施形態では、分岐走査線４ｃが主走査線４ａに直交してソースコンタクトホール９側に直線状に延ばされているのに対し、第２実施形態では、図１３に示すように、主走査線４ａからその直交方向に分岐した分岐走査線４ｃが、その途中で屈曲するとともにソースコンタクトホール９に接続されるソース領域の周囲を囲むように配されてデータ線３に交差している点である。
【００６１】
すなわち、本実施形態では、隣接するソースコンタクトホール９間に亘って両コンタクトホールをつながるようにパターン残り８ｐが存在しても、ソースコンタクトホール９に接続されるソース領域の周囲は分岐走査線４ｃで囲まれており、分岐走査線４ｃ下は不純物がドーピングされないために、この部分でパターン残り８ｐがｉ型になって電気的な接続が遮断されることになり、隣接データ線間ショートになることがない。
【００６２】
【発明の効果】
以上、詳細に説明したように、本発明によれば、ソースコンタクトホール及びドレインコンタクトホールが、走査線を挟んで互いに反対側に配設されるので、ソースコンタクトホールとドレインコンタクトホールとの距離を大きく設定することができ、半導体層のパターン残りが生じてもショート等の欠陥が生じ難いとともに、半導体層が走査線に交差してチャネル領域を形成するので、トランジスタ構造が壊れ難く、致命的な欠陥を防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】図３のＨ−Ｈ線矢視断面図である。
【図５】本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す図２のＡ−Ａ線矢視断面図である。
【図６】本発明に係る第２実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図７】本発明に係る第２実施形態における液晶装置において、レーザリペア工程を説明するための要部の拡大平面図である。
【図８】本発明に係る第２実施形態における液晶装置において、異物サイズに対する占有率を示すグラフである。
【図９】本発明に係る第３実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図１０】本発明に係る第４実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図１１】本発明に係る第５実施形態における液晶装置において、リペア工程を説明するための要部の拡大平面図である。
【図１２】本発明に係る第５実施形態における液晶装置において、リペア工程を示す図１１のＢ−Ｂ線矢視断面図である。
【図１３】本発明に係る第６実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図１４】本発明に係る従来例におけるＴＦＴアレイ基板の画素構成を示す要部の拡大平面図である。
【符号の説明】
１画素電極
２ＴＦＴ（薄膜トランジスタ）
３データ線
４走査線
４ａ主走査線
４ｂ、４ｃ分岐走査線
５蓄積容量
６容量線
７ＴＦＴアレイ基板（アクティブマトリクス基板）
８半導体層
８ａＬ字状部
８ｐパターン残り
９ソースコンタクトホール
１０ドレインコンタクトホール
１１ドレイン電極
１２画素コンタクトホール
１５対向基板
１６液晶
４０液晶装置（電気光学装置）
４４ゲート絶縁層（ゲート絶縁膜）
４９ソース領域
５０チャネル領域
５１ドレイン領域
５２第１層間絶縁層（層間絶縁膜）
６０画素領域
６２長穴[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin film transistor and a method for manufacturing the same, an active matrix substrate and a method for manufacturing the same, and an electro-optical device, and more particularly to a device suitable for preventing defects due to a pattern residue of a semiconductor layer.
[0002]
[Prior art]
In general, in an active matrix drive type electro-optical device (for example, a liquid crystal device) driven by a thin film transistor (hereinafter abbreviated as “TFT” as appropriate), a large number of scanning lines and data lines arranged vertically and horizontally, and these A large number of TFTs are provided on an active matrix substrate, which is a TFT array substrate, corresponding to each intersection.
[0003]
In recent years, a TFT array substrate having a TFT with a multi-gate structure in which two or more scanning lines are arranged between a single gate structure in which only one TFT gate electrode is arranged between a source region and a drain region. Proposed. For example, as shown in FIG. 14, in the TFT 102 that controls the pixel electrode 101 of the TFT array substrate 107, the semiconductor layer 108 (the outline is indicated by a one-dot chain line) made of a polysilicon film is connected to the data line 103 (two outlines are indicated). A U-shape is formed in the vicinity of the intersection between the scanning line 104 (shown by a solid line) and the scanning line 104 (shown by a solid line), and one end of the U-shaped portion 108a is adjacent to the direction of the data line 103 (right direction on the paper) and It extends long in the direction along the data line 103 (upward in the drawing). Therefore, the TFT 102 intersects with the scanning line 104 at the U-shaped portion 108a of the semiconductor layer 108, and the semiconductor layer 108 and the scanning line 104 intersect twice, so that 2 on one semiconductor layer. A TFT having two gates, that is, a so-called dual gate TFT is formed. In the figure, reference numeral 105 denotes a storage capacitor, 106 denotes a capacitor line, 109 and 110 denote contact holes, 111 denotes a drain electrode, and 112 denotes a pixel contact hole.
[0004]
In the case of such a multi-gate structure, the same signal is applied to the scanning lines serving as the respective gate electrodes. If a TFT is constituted by a dual gate or a triple gate or more, a channel and a source-drain are formed. The leakage current at the region junction can be prevented, and the off-time current can be reduced.
[0005]
[Problems to be solved by the invention]
However, the following problems remain in the related art thin film transistor technology. That is, the semiconductor layer to be the channel region, the drain region, and the source region is patterned and removed except for the necessary region by etching, but at this time, a pattern residue is generated, and a part of the semiconductor layer is formed. May remain. In particular, the pattern residue of the semiconductor layer is likely to occur in the vicinity of the scanning line that becomes the step portion, and this pattern residue may cause a defect in which the source-drain region, adjacent data lines, and the like are short-circuited. That is, when the source and drain are close to each other as in the conventional structure, particularly the dual gate structure adopting the U-shaped part, and the both are arranged in the vicinity of the scanning line, the remaining pattern of the semiconductor layer is generated. There was a problem that it was easy to short-circuit when it occurred.
[0006]
The present invention has been made in view of the above-described problems. A thin film transistor capable of preventing the occurrence of defects such as a short circuit even when a pattern residue of the semiconductor layer occurs, and a manufacturing method thereof, an active matrix substrate, and a manufacturing method thereof. And an electro-optical device.
[0007]
[Means for Solving the Problems]
The present invention employs the following configuration in order to solve the above problems. That is, the thin film transistor of the present invention is connected to a semiconductor layer in which a plurality of channel regions facing a scanning line through a gate insulating film and a source region and a drain region sandwiching each channel region are formed, and to the drain region A thin film transistor having a drain contact hole and a source contact hole disposed on a data line intersecting the scan line and connected to the source region, wherein the plurality of channel regions include the scan line and the semiconductor layer. The source contact hole and the drain contact hole are formed on the opposite sides of the scanning line. The scan line includes a main scan line that intersects a plurality of the data lines, and a branch scan line that branches off from the main scan line and extends between the source contact hole and the drain contact hole. The semiconductor layer in between is formed in an L shape intersecting the scanning line, and the branch scanning line extends from the main scanning line to the source contact hole side. It is characterized by that.
[0008]
The method for manufacturing a thin film transistor of the present invention includes a semiconductor layer in which a plurality of channel regions facing a scanning line through a gate insulating film and a source region and a drain region sandwiching each channel region are formed, and the drain region A method of manufacturing a thin film transistor having a drain contact hole to be connected and a source contact hole disposed on a data line intersecting the scan line and connected to the source region,
Forming the semiconductor layer on the substrate; forming the gate insulating film on the semiconductor layer; forming the scanning line on the gate insulating film; and using the scanning line as a mask. A step of introducing impurities into a semiconductor layer to form the source region and the drain region; a step of forming an interlayer insulating film on the scan line; and the source contact hole to the gate insulating film and the interlayer insulating film. Forming a drain contact hole in the gate insulating film and the interlayer insulating film, and connecting the source contact hole to the source region of the semiconductor layer through the source contact hole. Forming the data line on an interlayer insulating film, and forming the semiconductor layer and forming the scanning line, Forming a scanning line having a main scanning line extending in a direction intersecting with the data line and a branch scanning line branched from the main scanning line, the main scanning line and the branch scanning line; The step of forming the plurality of channel regions so as to cross the semiconductor layer and opening the source contact hole and the step of opening the drain contact hole include a source contact hole and a drain contact hole. The source contact hole is disposed on the side where the branch scanning line extends from the main scanning line, and the drain contact hole is disposed on the opposite side of the source contact hole across the main scanning line. It is characterized by that.
[0009]
In these thin film transistors and thin film transistor manufacturing methods, the source contact hole and the drain contact hole are arranged on opposite sides of the scanning line, so that the distance between the source contact hole and the drain contact hole can be set large. In addition, even if the pattern residue of the semiconductor layer is generated, there is an effect that a defect such as a short circuit hardly occurs. In addition, since the semiconductor layer intersects the scanning line to form the channel region, the transistor structure is not broken even if the semiconductor layer pattern remains around the scanning line, and it is difficult to cause a fatal defect.
[0010]
In the thin film transistor of the present invention, it is preferable that the source contact hole and the drain contact hole are separated from each other by 25 μm or more.
That is, 60% of the pattern residue of the semiconductor layer is dust of 25 μm or less in the process, so if the source contact hole and the drain contact hole are separated from each other by 25 μm or more, the pattern residue due to adhesion of foreign matters in the photolithography process or the like More than half can be saved.
[0011]
In the thin film transistor of the present invention, it is preferable that the source contact hole is separated from the scanning line intersecting the data line by 25 μm or more.
That is, as described above, since most of the remaining pattern of the semiconductor layer due to foreign matter is 25 μm or less, the occurrence of a short circuit or a defect due to the remaining pattern of the semiconductor layer extending over the scanning line and the source contact hole is greatly reduced. can do.
[0012]
In the thin film transistor of the present invention, it is preferable that a plurality of at least one of the source contact hole and the drain contact hole is provided.
In other words, even if one of a plurality of source contact holes or drain contact holes is incompletely opened due to poor contact hole etching or the like, it is sufficient if other contact holes are completely opened. Thus, contact hole open defects can be reduced.
[0013]
In the present invention, it is preferable that at least one of the plurality of the source contact holes or the drain contact holes provided is separated by 25 μm or more between adjacent source contact holes or adjacent drain contact holes.
According to this configuration, as described above, since most of the remaining pattern of the semiconductor layer due to foreign matter is 25 μm or less, contact failure due to the remaining pattern of the semiconductor layer occurring between the contact holes can be further reduced.
[0014]
The thin film transistor of the present invention includes a main scan line in which the scan line intersects the plurality of data lines, and a branch scan line extending from the main scan line, the source contact hole and the drain The semiconductor layer between the contact holes is preferably formed in an L shape that intersects the branch scanning line and the main scanning line.
According to this configuration, the L-shaped semiconductor layer intersects the main scanning line and the branch scanning line and overlaps to form a dual gate structure composed of a lateral gate and a longitudinal gate. Thus, a TFT having uniform characteristics can be obtained. Further, by overlapping the branch scanning line and the data line, it is difficult to cause the data line to be disconnected due to etchant penetration when the data line is etched.
[0015]
The thin film transistor of the present invention includes a main scanning line in which the scanning line intersects the plurality of data lines, and a branch scanning line extending from the main scanning line, and the branch scanning line includes the branch scanning line. It is preferable to surround the source region connected to the source contact hole and intersect the data line.
According to this configuration, it is possible to prevent a short circuit between the source and drain of the TFT due to the remaining pattern of the semiconductor layer, and a short circuit between adjacent data lines. That is, when a pattern residue of the semiconductor layer is generated so as to connect both contact holes between adjacent source contact holes, the periphery of the source region connected to the source contact hole is surrounded by a branch scanning line. Since the branch scanning line cuts off the electrical connection, there is no short circuit between adjacent data lines.
[0016]
The active matrix substrate of the present invention includes a plurality of scanning lines and a plurality of data lines formed in a matrix, the thin film transistor of the present invention connected to the scanning lines and the data lines, the scanning lines and the data lines. And a pixel electrode conductively connected to the drain region of the thin film transistor.
[0017]
In the manufacturing method of the active matrix substrate of the present invention, a plurality of scanning lines and a plurality of data lines formed in a matrix, a thin film transistor connected to the scanning lines and the data lines, the scanning lines and the data A method of manufacturing an active matrix substrate having a pixel electrode formed in a pixel region partitioned by a line and electrically connected to a drain region of the thin film transistor, wherein the thin film transistor is formed by the method of manufacturing a thin film transistor of the present invention. And a step of forming a pixel electrode so as to be conductively connected to a drain region connected to the drain contact hole.
[0018]
According to the active matrix substrate and the manufacturing method of the active matrix substrate, the thin film transistor of the present invention and the manufacturing method thereof can obtain a pixel TFT which is unlikely to cause a defect such as a short circuit even if a semiconductor layer pattern remains. .
[0019]
The electro-optical device of the present invention is an electro-optical device having an electro-optical material between a pair of substrates facing each other, and one of the pair of substrates is the active matrix substrate of the present invention. And
According to this electro-optical device, since one of the pair of substrates is the active matrix substrate of the present invention, a high-quality liquid crystal device or the like having pixel TFTs with reduced defects such as short-circuits is provided. An electro-optical device can be realized.
[0020]
In the manufacturing method of the active matrix substrate of the present invention, the step of opening the source contact hole is formed by separating the source contact hole from the scanning line intersecting the data line by 25 μm or more, and sandwiching the pixel region. When a residue that short-circuits between the data lines provided with these source contact holes exists over both of the source contact holes of the adjacent thin film transistor, a laser beam is applied to the residue along the data lines. It is preferable to have a laser repair process of irradiating and cutting the residue.
[0021]
That is, when the source contact hole is not separated from the scanning line, the scanning line is divided in the laser repair process, and the influence of the repair is exerted on the adjacent pixels. Since the source contact hole is formed at a distance of 25 μm or more from the scanning line intersecting the data line in the process of opening the source contact hole, most of the residue can be cut without dividing the scanning line. The effect of repair can be stopped only on pixels with a residue.
[0022]
In the active matrix substrate of the present invention, a slit-like long hole along the data line is formed on the gate insulating film and the gate insulating film, in the pixel region, facing the source contact hole. It is preferable to be formed through the formed interlayer insulating film.
In the method for manufacturing an active matrix substrate of the present invention, a slit-like long hole penetrating the interlayer insulating film and the gate insulating film in the pixel region is positioned along the data line at a position facing the source contact hole. And a repairing step of performing etching that can remove the semiconductor layer in the elongated hole using the interlayer insulating film as a mask.
[0023]
According to the active matrix substrate and the manufacturing method of the active matrix substrate, in the array manufacturing process, the slit-like long hole penetrating the interlayer insulating film and the gate insulating film in the pixel region is located at a position facing the source contact hole. Since the pattern is formed along the data line, when there is a remaining pattern of the semiconductor layer at the position of the elongated hole in the pixel region, the remaining pattern is exposed in the elongated hole. Then, by performing etching that can remove the semiconductor layer using the interlayer insulating film as a mask, the pattern residue in the slot is selectively etched and divided, resulting in a short circuit between adjacent lines, etc. Defects can be reduced, and it is not necessary to perform laser repair or the like in a later process, so that manufacturing costs can be reduced.
[0024]
Furthermore, in the method for manufacturing an active matrix substrate according to the present invention, the step of forming the data line excludes a step of forming an electrode layer connected to the source region on the surface and a portion provided for the data line. And the step of removing the electrode layer by etching, and the step of removing the electrode layer by etching preferably uses the etchant that can also remove the semiconductor layer and performs the repair step.
[0025]
According to this configuration, the repair process is also performed using an etchant that can also remove the semiconductor layer in the process of removing the electrode layer by etching, so that the pattern in the elongated hole can be formed simultaneously with the data line formation without providing a separate repair process. The rest can be selectively removed, and the manufacturing cost can be further reduced.
For example, when the electrode layer is formed of aluminum, the etching can be performed by dry etching using a chlorine-based gas as the etchant.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment according to the present invention will be described below with reference to FIGS.
FIG. 1 is an equivalent circuit of various elements and wirings in a plurality of pixels constituting an image display region of the liquid crystal device (electro-optical device) of the present embodiment. FIG. 2 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate (active matrix substrate) on which data lines, scanning lines, pixel electrodes and the like are formed.
[0027]
[Configuration of main part of liquid crystal device]
The TFT array substrate (active matrix substrate) 7 of this embodiment is used for a liquid crystal device which is an active matrix driving type electro-optical device by TFT driving. This TFT array substrate 7 In Figure 1 And FIG. As shown in FIG. 2, a plurality of pixels formed in a matrix forming the image display area are composed of a pixel electrode 1 and a TFT 2 having a dual gate structure for controlling the pixel electrode 1. Become. A data line 3 for supplying an image signal is electrically connected to the source region of the TFT 2. The image signals S1, S2,..., Sn to be written to the data lines 3 may be supplied line-sequentially in this order, or may be supplied for each group of a plurality of adjacent data lines 3. good. Further, the scanning line 4 is electrically connected to the gate electrode of the TFT 2, and the scanning signals G1, G2,..., Gm are applied to the scanning line 4 in a pulse-sequential manner in this order at a predetermined timing. It is configured as follows. The pixel electrode 1 is electrically connected to the drain region of the TFT 2, and the image signal S1, S2,..., Sn supplied from the data line 3 is closed by closing the switch of the TFT 2 as a switching element for a certain period. Is written at a predetermined timing. The TFT 2 has a dual gate structure in which two TFTs 2a and 2b are connected in series with the common source region and drain region.
[0028]
Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 1 are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . In the liquid crystal, the light is modulated by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. Here, in order to prevent the held image signal from leaking, a storage capacitor 5 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 1 and the counter electrode. For example, the voltage of the pixel electrode 1 is held for a time that is three orders of magnitude longer than the time when the source voltage is applied by the storage capacitor 5. Thereby, the holding characteristics are further improved, and a liquid crystal device having a high contrast ratio can be realized. In the present embodiment, as a method of forming the storage capacitor 5, a capacitor line 6 which is a wiring for forming a capacitor with the semiconductor layer is provided. Further, instead of providing the capacitor line 6, a capacitor may be formed between the pixel electrode 1 and the preceding scanning line 4.
[0029]
As shown in FIG. 2, on the TFT array substrate 7, a plurality of pixel electrodes 1 made of a transparent conductive film such as indium tin oxide (hereinafter abbreviated as ITO) (the outline is indicated by a broken line) Are arranged in a matrix, and data lines 3 (the outline is indicated by a two-dot chain line) are provided along the side of the pixel electrode 1 that extends in the vertical direction on the paper surface, and the scanning line 4 extends along the side that extends in the horizontal direction on the paper surface. And a capacitor line 6 (both contours are indicated by solid lines).
[0030]
In the present embodiment, the scanning line 4 includes a main scanning line 4a intersecting with the plurality of data lines 3 and a branch scanning line 4b extending from the main scanning line 4a, and is a semiconductor made of a polysilicon film. An L-shaped portion 8a that intersects the branch scanning line 4b and the main scanning line 4a is formed in the layer 8 (the outline is indicated by a one-dot chain line). That is, the L-shaped portion 8a intersects the main scanning line 4a and the branch scanning line 4b to form two channel regions. One end of the L-shaped portion 8a extends long in the direction of the adjacent data line 3 (leftward on the paper surface) and in the direction along the data line 3 (downward on the paper surface).
[0031]
Contact holes 9 and 10 are formed at both ends of the L-shaped portion 8a of the semiconductor layer 8, and one contact hole 9 serves as a source contact hole that electrically connects the data line 3 and the source region of the semiconductor layer 8, and the other The contact hole 10 is a drain contact hole that electrically connects the drain electrode 11 (the outline is indicated by a two-dot chain line) and the drain region of the semiconductor layer 8. That is, the source contact hole 9 and the drain contact hole 10 are arranged on opposite sides of the scanning line 4. Further, a pixel contact hole 12 for electrically connecting the drain electrode 11 and the pixel electrode 1 is formed at the end of the drain electrode 11 opposite to the side where the drain contact hole 10 is provided. .
[0032]
The TFT 2 in the present embodiment intersects the main scanning line 4a and the branch scanning line 4b at the L-shaped portion 8a of the semiconductor layer 8, and the semiconductor layer 8 and the scanning line 4 intersect twice. Therefore, a TFT having two gates on one semiconductor layer, a so-called dual gate TFT is formed. The capacitor line 6 extends along the scanning line 4 so as to pass through the pixels arranged in the horizontal direction on the paper surface, and a branched part 6 a extends along the data line 3 in the vertical direction on the paper surface. Therefore, the storage capacitor 5 is formed by the semiconductor layer 8 and the capacitor line 6 that both extend along the data line 3. In the present embodiment, half of the branch scanning line 4b is covered with a portion where the width of the data line 3 is increased, thereby suppressing light from entering the channel region of this portion.
[0033]
[Overall configuration of liquid crystal device]
Next, the overall configuration of the liquid crystal device 40 using the TFT array substrate 7 of this embodiment will be described with reference to FIGS.
[0034]
3 and 4, a sealing material 28 is provided on the TFT array substrate 7 along the edge thereof, and a light shielding film 29 as a frame is provided in parallel to the inside thereof. A data line driving circuit 30 and an external circuit connection terminal 31 are provided along one side of the TFT array substrate 7 in a region outside the sealing material 28, and the scanning line driving circuit 32 is provided on two sides adjacent to the one side. It is provided along. Needless to say, if the delay of the scanning signal supplied to the scanning line 4 does not become a problem, the scanning line driving circuit 32 may be only on one side. The data line driving circuit 30 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 3 are supplied with image signals from a data line driving circuit disposed along one side of the image display area, and the even-numbered data lines 3 are on the opposite side of the image display area. The image signal may be supplied from a data line driving circuit arranged along the line. If the data lines 3 are driven in a comb shape in this way, the area occupied by the data line driving circuit can be expanded, and a complicated circuit can be configured. Furthermore, a plurality of wirings 33 are provided on the remaining side of the TFT array substrate 7 to connect the scanning line driving circuits 32 provided on both sides of the image display area. In addition, a conductive material 34 for providing electrical conduction between the TFT array substrate 7 and the counter substrate 15 is provided in at least one corner of the counter substrate 15. The counter substrate 15 having substantially the same contour as the sealing material 28 is fixed to the TFT array substrate 7 by the sealing material 28.
[0035]
[Manufacturing process of main part of liquid crystal device]
Next, a manufacturing process of the main part of the liquid crystal device in the present embodiment will be described with reference to FIG.
FIG. 5 illustrates a manufacturing process of the TFT 2 (N-channel TFT) and the storage capacitor 5 in the pixel.
[0036]
As shown in FIG. 5A, as a first step, an insulating layer 42 is formed on a glass substrate 41, and an amorphous silicon layer is laminated thereon. Thereafter, the amorphous silicon layer is recrystallized by subjecting the silicon layer to a heat treatment such as laser annealing, thereby forming a semiconductor layer 8 which is a crystalline polysilicon layer.
[0037]
Next, as shown in FIG. 2 and FIG. 5B, as the second step, the semiconductor layer 8 formed in the first step is patterned. At this time, as shown in FIG. 2, the main scanning line 4a and the branch scanning line formed in the process described later are formed in the semiconductor layer 8 between the source contact hole 9 and the drain contact hole 10 formed in the process described later. An L-shaped portion 8a intersecting with 4b is formed. Further, the gate insulating layer 44 is stacked on the semiconductor layer 8. The thickness of the gate insulating layer 44 is, for example, about 100 to 150 nm.
[0038]
Next, as shown in FIG. 5C, as a third step, a region other than the region to be the connection portion 45 and the lower electrode 46 of the storage capacitor in the display region is masked with a resist 47 such as polyimide. To process. On the other hand, in the peripheral region, the entire surface is masked with a resist 47. Then, after masking in both regions, for example, PH as a donor _Three / H ₂ Ions are doped into the semiconductor layer 8 through the gate insulating layer 44. The doping conditions at this time are, for example, ³¹ The dose amount of P is 3 × 10 ¹⁴ ~ 5x10 ¹⁴ / Cm ² About 80 keV is required as energy. By the third step, the connecting portion 45 and the lower electrode 46 are formed.
[0039]
Next, as shown in FIG. 5D, as the fourth step, the PH _Three / H ₂ After doping the ions, the resist 47 is peeled off, and then the scanning line 4 (main scanning line 4a and branch scanning line 4b) and the capacitor line 6 which are gate electrodes in the respective TFTs are formed. These formations are performed by, for example, forming a pattern such as the scanning line with a resist after performing sputtering or vacuum vapor deposition of metal, and dry etching other than the portion provided for the scanning line or the like.
[0040]
Then, after forming the scanning lines 4 (the main scanning lines 4a and the branch scanning lines 4b) and the capacitor lines 6, the resist 48 is applied to the areas corresponding to the lower electrodes 46 in the display area and masked, and then again. PH _Three / H ₂ Doping with ions. The doping conditions at this time are, for example, ³¹ P dose amount is 5 × 10 ¹⁴ ~ 7 × 10 ¹⁴ / Cm ² About 80 keV is required as energy. The doping to the upper electrode is less than the amount injected to the lower electrode. Through the above fourth step, the source region 49, the channel region 50, and the drain region 51 as the TFT 2 are formed.
[0041]
Finally, as shown in FIG. 5E, as a fifth step, after removing the resist 48, the first interlayer insulating layer 52 is laminated, and then the positions to be the contact holes 9 and 10 are opened. Then, after depositing aluminum, the pattern of each electrode is patterned with a resist, and the drain electrode 11 and the data line 3 are formed by dry etching. In the step of opening the contact hole, as shown in FIG. 2, the source contact hole 9 and the drain contact hole 10 are disposed on opposite sides of the main scanning line 4a.
[0042]
Thereafter, the second interlayer insulating layer 53 is laminated to open a position where the pixel contact hole 12 is formed, and the pixel electrode 1 is formed in a predetermined region thereon by vapor deposition or the like, so that the TFT 2 shown in FIGS. Complete. Thereafter, a counter electrode is formed on the counter substrate 15, and as shown in FIG. 4, the liquid crystal device 40 is completed through a process such as filling the liquid crystal 16 between the pixel electrode 1 and the counter electrode.
[0043]
In the third step, PH is formed after the gate insulating film 44 is formed. _Three / H ₂ Since the ions are implanted, the semiconductor layer 8 is less likely to be damaged by the ion implantation, and the ion implantation is performed with higher energy, so that the connection portion 45 and the lower electrode 46 can be manufactured in a short time.
Further, since the contact holes 12 and 10 are connected to the pixel electrode 1, the drain region 51, the connection portion 45, and the pixel electrode 1 can be electrically connected reliably.
[0044]
In this embodiment, when the semiconductor layer 8 described above is selectively removed by patterning, as shown in FIG. 2, the remaining pattern 8p of the semiconductor layer 8 (broken line region in the drawing) is generated in the pixel region 60. Even if the source contact hole 9 and the drain contact hole 10 are disposed on opposite sides of the main scanning line 4a, the channel region has a transistor structure straddling the main scanning line 4a. It is hard to become a fatal defect such as a short circuit.
[0045]
Further, since the L-shaped portion 8a overlaps the main scanning line 4a and the branch scanning line 4b to form a dual gate structure composed of a lateral gate and a longitudinal gate, the crystal in the laser annealing process in the laser scanning direction is formed. A TFT that is not easily affected by unevenness and has uniform characteristics can be obtained. Further, since half of the branch scanning line 4b is covered with the widened portion of the data line 3 and overlapped with each other, the data line 3 is hardly broken due to etchant penetration or the like when the data line 3 is etched. That is, in the overlapped portion, even when the data line 3 is cut at the step portion in the direction along the main scanning line 4a, conduction can be ensured at the step portion in the direction along the branch scanning line 4b. .
[0046]
Next, a second embodiment according to the present invention will be described with reference to FIGS.
[0047]
The difference between the second embodiment and the first embodiment is that, in the first embodiment, the source contact hole 9 and the drain contact hole 10 are not greatly separated, whereas in the second embodiment, FIG. As shown, the source contact hole 9 and the drain contact hole 10 are separated from each other by 25 μm or more, and the source contact hole 9 is separated from the main scanning line 4 a intersecting the data line 3 by 25 μm or more. is there.
[0048]
That is, in the second embodiment, when patterning and selectively removing the semiconductor layer 8 described above, a pattern residue 8p of the semiconductor layer 8 is generated in the pixel region 60 as shown in FIG. Even so, as shown in FIG. 8, 60% of the remaining pattern 8p is caused by dust of 25 μm or less in the process, so if the source contact hole 9 and the drain contact hole 10 are separated from each other by 25 μm or more, a photolithography process is performed. More than half of the remaining pattern 8p due to the adhesion of foreign matters such as can be relieved. Further, since the source contact hole 9 is formed at a distance of 25 μm or more from the main scanning line 4a intersecting the data line 3, one gate portion of the dual gate structure (in FIG. 7A, the branch scanning line 4b and The crossing portion (TFT2a)) does not function as a TFT due to the remaining pattern 8p, but the function of the other gate portion (the portion crossing the main scanning line 4a (TFT2b) in FIG. 7A) can be maintained. It functions as at least a single gate TFT and can avoid complete destruction of the transistor structure.
[0049]
Furthermore, in the second embodiment, in the manufacturing process, as shown in FIG. 7A, the source contact holes 9 are formed over both the source contact holes 9 of the TFTs adjacent to each other with the pixel region 60 interposed therebetween. When a pattern residue (residue) R that short-circuits between the provided data lines 3 is generated, a laser repair process is performed in which the pattern residue 8p is irradiated with laser light along the data line 3 to cut the pattern residue 8p. Have. In FIG. 7, reference numeral 61 denotes a cut portion by laser light.
[0050]
That is, in the first embodiment, since the distance between the source contact hole 9 and the main scanning line 4a is less than 25 μm, as shown in FIG. 7B, when the remaining pattern 8p of the semiconductor layer 8 exists. If the remaining pattern 8p is divided by the laser beam by laser repair, the main scanning line 4a may be cut at the same time. In the second embodiment, the source contact hole 9 is opened. Since the source contact hole 9 is formed at a distance of 25 μm or more from the main scanning line 4a intersecting the data line 3, most of the remaining pattern 8p is laser-cut without cutting the main scanning line 4a in the laser repair process. It can be broken by light, and shorts between adjacent lines can be repaired.
[0051]
Next, a third embodiment according to the present invention will be described with reference to FIG.
[0052]
The difference between the third embodiment and the first embodiment is that, in the first embodiment, one source contact hole 9 and one drain contact hole 10 are formed, whereas in the second embodiment, As shown in FIG. 9, two source contact holes 9 and two drain contact holes 10 are formed, and the adjacent source contact holes 9 and the adjacent drain contact holes 10 are spaced apart from each other by 25 μm or more. The source contact hole 9 and the drain contact hole 10 are also spaced apart from each other by 25 μm or more.
[0053]
In the third embodiment, even if one of the source contact holes 9 or one of the drain contact holes 10 is incompletely opened due to defective contact hole etching or the like, the other contact holes are completely opened. If so, sufficient conductivity can be obtained, and contact hole open defects can be reduced. Further, as described above, since most of the remaining pattern 8p of the semiconductor layer 8 due to foreign matter is 25 μm or less, contact failure due to the remaining pattern 8p occurring between the contact holes can be further reduced.
[0054]
Next, a fourth embodiment according to the present invention will be described with reference to FIGS.
[0055]
The difference between the fourth embodiment and the second embodiment is that, in the second embodiment, when the remaining pattern 8p of the semiconductor layer 8 exists in the pixel region 60, the remaining pattern 8p is divided by laser light in the laser repair process. As a result, the adjacent short circuit is repaired. In the fourth embodiment, in the manufacturing process, as shown in FIGS. 10, 11 (a) and 12 (a), in the pixel region 60. Data is provided at a position where the slit-like long hole 62 penetrating the first interlayer insulating layer (interlayer insulating film) 52 and the gate insulating layer (gate insulating film) 44 is opposed to the source contact hole 9 (same layer as the source contact hole 9). The step of forming along the line 3 and etching that can remove the semiconductor layer 8 using the first interlayer insulating layer 52 as a mask as shown in FIG. As shown in one of (b) and FIG. 12 (c), the in that and a repair process to reduce the repair disrupt the pattern remaining 8p.
[0056]
Furthermore, in the fourth embodiment, as shown in FIG. 12B, the aluminum layer (electrode layer) 63 deposited to form the drain electrode 11 and the data line 3 is selectively etched with a resist 55. In the removing process, a repair process is performed using an etchant that can also remove the semiconductor layer 8. In this embodiment, since an aluminum electrode is employed, dry etching using a chlorine-based gas is performed as an etchant capable of etching both aluminum and silicon.
[0057]
That is, in the fourth embodiment, the slit-like long hole 62 is formed in the pixel region 60 at a position facing the source contact hole 9 along the data line 3, so that (a) in FIG. 11 and ( As shown in a), if there is a remaining pattern 8p at the position of the elongated hole 62 in the pixel region 60, the remaining pattern 8p is exposed in the elongated hole 62. Then, in the repair process, as shown in FIG. 12B, when etching is performed in the elongated hole 62 using the first interlayer insulating layer 52 as a mask, FIG. 11B and FIG. 12C. As shown in FIG. 4, the remaining pattern 8p in the slot 62 is selectively etched and divided, so that defects due to shorts between adjacent lines can be reduced, and laser repair or the like can be performed in a later process. There is no need to perform this, and the manufacturing cost can be reduced.
[0058]
Further, in the process of selectively removing the aluminum layer 63 by dry etching, the repair process is simultaneously performed using an etchant that can also remove the semiconductor layer 8, so that the data line 3 can be formed without providing a separate repair process. At the same time, the remaining pattern 8p in the long hole 62 can be selectively removed, and the manufacturing cost can be further reduced.
In the above embodiment, one elongated hole 62 is formed, but a plurality of elongated holes may be formed in parallel. Thereby, it is possible to deal with the remaining pattern of various shapes.
[0059]
Next, a fifth embodiment according to the present invention will be described with reference to FIG.
[0060]
The difference between the fifth embodiment and the first embodiment is that, in the first embodiment, the branch scanning line 4c extends straight to the source contact hole 9 side perpendicular to the main scanning line 4a. On the other hand, in the second embodiment, as shown in FIG. 13, the branch scanning line 4 c branched from the main scanning line 4 a in the orthogonal direction is bent in the middle of the source region and connected to the source contact hole 9. This is a point that is arranged so as to surround the data line 3.
[0061]
That is, in this embodiment, even if there is a pattern remaining 8p so as to connect both contact holes between adjacent source contact holes 9, the periphery of the source region connected to the source contact hole 9 is the branch scanning line 4c. Since the impurity is not doped under the branch scanning line 4c, the remaining pattern 8p becomes i-type in this portion and electrical connection is cut off, resulting in a short circuit between adjacent data lines. There is nothing.
[0062]
【The invention's effect】
As described above in detail, according to the present invention, since the source contact hole and the drain contact hole are disposed on opposite sides of the scanning line, the distance between the source contact hole and the drain contact hole is increased. Even if the semiconductor layer pattern remains, defects such as short-circuits are unlikely to occur, and the semiconductor layer crosses the scanning line to form a channel region, so that the transistor structure is difficult to break and is fatal. Defects can be prevented.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of a liquid crystal device according to a first embodiment of the invention.
FIG. 2 is an enlarged plan view of a main part showing a pixel configuration of the liquid crystal device according to the first embodiment of the present invention.
FIG. 3 is a plan view showing the overall configuration of the liquid crystal device according to the first embodiment of the invention.
4 is a cross-sectional view taken along line HH in FIG. 3;
5 is a cross-sectional view taken along line AA in FIG. 2 showing a manufacturing process of a TFT and a storage capacitor in the pixel of the liquid crystal device according to the first embodiment of the present invention.
FIG. 6 is an enlarged plan view of a main part showing a pixel configuration of a liquid crystal device according to a second embodiment of the present invention.
FIG. 7 is an enlarged plan view of a main part for explaining a laser repair process in the liquid crystal device according to the second embodiment of the present invention.
FIG. 8 is a graph showing an occupation ratio with respect to a foreign substance size in the liquid crystal device according to the second embodiment of the present invention.
FIG. 9 is an enlarged plan view of a main part showing a pixel configuration of a liquid crystal device according to a third embodiment of the present invention.
FIG. 10 is an enlarged plan view of a main part showing a pixel configuration of a liquid crystal device according to a fourth embodiment of the present invention.
FIG. 11 is an enlarged plan view of a main part for explaining a repair process in a liquid crystal device according to a fifth embodiment of the present invention.
12 is a cross-sectional view taken along line BB in FIG. 11 showing a repair process in the liquid crystal device according to the fifth embodiment of the invention.
FIG. 13 is an enlarged plan view of a main part showing a pixel configuration of a liquid crystal device according to a sixth embodiment of the present invention.
FIG. 14 is an enlarged plan view of a main part showing a pixel configuration of a TFT array substrate in a conventional example according to the present invention.
[Explanation of symbols]
1 Pixel electrode
2 TFT (Thin Film Transistor)
3 data lines
4 scanning lines
4a Main scan line
4b, 4c Branch scan line
5 storage capacity
6 Capacity line
7 TFT array substrate (active matrix substrate)
8 Semiconductor layer
8a L-shaped part
8p pattern remaining
9 Source contact hole
10 Drain contact hole
11 Drain electrode
12 pixel contact hole
15 Counter substrate
16 liquid crystal
40 Liquid crystal device (electro-optical device)
44 Gate insulation layer (gate insulation film)
49 Source region
50 channel region
51 Drain region
52 1st interlayer insulation layer (interlayer insulation film)
60 pixel area
62 Slotted hole

Claims

A semiconductor layer in which a plurality of channel regions facing the scanning line through a gate insulating film and a source region and a drain region sandwiching each channel region are formed, a drain contact hole connected to the drain region, and the scanning line A thin film transistor having a source contact hole disposed on a data line intersecting with and connected to the source region,
The plurality of channel regions are formed by intersecting the scanning lines and the semiconductor layer,
The source contact hole and the drain contact hole are disposed on opposite sides of the scanning line,
The scanning line includes a main scanning line that intersects a plurality of the data lines, and a branch scanning line that branches off from the main scanning line and extends.
The semiconductor layer between the source contact hole and the drain contact hole is formed in an L shape intersecting the scanning line,
The thin film transistor, wherein the branch scanning line extends from the main scanning line to the source contact hole side.

The scanning line includes a main scanning line that intersects a plurality of the data lines, and a branch scanning line that branches off from the main scanning line and extends.
The thin film transistor according to claim 1, wherein the branch scanning line is arranged so as to surround a source region connected to the source contact hole and intersects the data line.

3. The thin film transistor according to claim 1, wherein the channel regions are respectively disposed on both sides of the bent portion of the L-shaped semiconductor layer.

4. The thin film transistor according to claim 1, wherein the branch scanning line is formed at a position overlapping with at least a part of the data line in a plan view.

A part of the data line is widened, and is arranged to overlap at least a part of the branch scanning line in a plan view in the widened part, and the widened part is formed across the main scanning line. The thin film transistor according to claim 4.

The thin film transistor according to claim 1, wherein the source contact hole and the drain contact hole are separated from each other by 25 μm or more.

7. The thin film transistor according to claim 1, wherein the source contact hole is separated from the scanning line intersecting the data line by 25 μm or more.

The thin film transistor according to claim 1, wherein at least one of the source contact hole or the drain contact hole is provided in plural.

9. The thin film transistor according to claim 8, wherein at least one of the plurality of source contact holes or drain contact holes provided is spaced from each other by 25 μm or more between adjacent source contact holes or adjacent drain contact holes.

A plurality of scanning lines and a plurality of data lines formed in a matrix, the thin film transistor according to claim 1 connected to the scanning lines and the data lines, and the scanning lines and the data lines. An active matrix substrate, comprising: a pixel electrode formed in a partitioned pixel region and electrically connected to a drain region of the thin film transistor.

In the pixel region, a slit-like long hole that faces the source contact hole and extends along the data line passes through the gate insulating film and an interlayer insulating film formed on the gate insulating film. The active matrix substrate according to claim 10, wherein the active matrix substrate is formed.

An electro-optical device having an electro-optical material between a pair of substrates facing each other, wherein one of the pair of substrates is the active matrix substrate according to claim 10 or 11. .

A semiconductor layer in which a plurality of channel regions facing the scanning line through a gate insulating film and a source region and a drain region sandwiching each channel region are formed, a drain contact hole connected to the drain region, and the scanning line A thin film transistor having a source contact hole disposed on a data line intersecting with the source line and connected to the source region,
Forming the semiconductor layer on the substrate; forming the gate insulating film on the semiconductor layer; forming the scanning line on the gate insulating film; and using the scanning line as a mask. A step of introducing impurities into a semiconductor layer to form the source region and the drain region; a step of forming an interlayer insulating film on the scan line; and the source contact hole to the gate insulating film and the interlayer insulating film. Forming a drain contact hole in the gate insulating film and the interlayer insulating film, and connecting the source contact hole to the source region of the semiconductor layer through the source contact hole. Forming the data line on the interlayer insulating film,
The step of forming the semiconductor layer and the step of forming the scan line form a scan line having a main scan line extending in a direction intersecting the data line and a branch scan line branched from the main scan line, The main scanning lines and branch scanning lines and the semiconductor layer are arranged so as to intersect with each other to form the plurality of channel regions,
The step of opening the source contact hole and the step of opening the drain contact hole include the step of opening the source contact hole and the drain contact hole from the main scanning line to the branch scanning line. And the drain contact hole is disposed on the opposite side of the source contact hole across the main scanning line.

A plurality of scanning lines and a plurality of data lines formed in a matrix, thin film transistors connected to the scanning lines and the data lines, and a pixel region defined by the scanning lines and the data lines. A method of manufacturing an active matrix substrate having a pixel electrode conductively connected to a drain region,
The thin film transistor is formed by the method of manufacturing a thin film transistor according to claim 13,
A method of manufacturing an active matrix substrate, comprising: forming a pixel electrode so as to be conductively connected to a drain region connected to the drain contact hole.

The step of opening the source contact hole includes forming the source contact hole at a distance of 25 μm or more from the scanning line intersecting the data line;
A laser repair step of cutting a residue that short-circuits the data lines adjacent to each other across the pixel region by scanning a laser beam in a direction along the data line. The method for manufacturing an active matrix substrate according to claim 14.

Forming a slit-like elongated hole penetrating the interlayer insulating film and the gate insulating film in the pixel region at a position facing the source contact hole along the data line;
16. The method of manufacturing an active matrix substrate according to claim 15, further comprising: a repairing step in which etching that can remove the semiconductor layer is performed in the elongated hole using the interlayer insulating film as a mask.

Forming the data line comprises forming an electrode layer connected to the source region on the surface;
A step of removing the electrode layer by etching except a portion provided for the data line,
17. The method of manufacturing an active matrix substrate according to claim 16, wherein the step of removing the electrode layer by etching uses an etchant that can also remove the semiconductor layer, and the repair step is also performed.

18. The method of manufacturing an active matrix substrate according to claim 17, wherein the electrode layer is formed of aluminum, and the etching is dry etching using a chlorine-based gas as the etchant.