JP2010165866A

JP2010165866A - Method of manufacturing thin film transistor

Info

Publication number: JP2010165866A
Application number: JP2009006979A
Authority: JP
Inventors: Naoyuki Tanaka; 尚幸田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2009-01-15
Filing date: 2009-01-15
Publication date: 2010-07-29

Abstract

<P>PROBLEM TO BE SOLVED: To correct the defect of a thin film transistor by suppressing a decrease in display quality. <P>SOLUTION: The thin film transistor includes: a plurality of pixels P having a plurality of sub-pixels Pa and Pb; a plurality of TFTs 5a and 5b provided to the sub-pixels Pa and Pb respectively and each having a source electrode 14aa, a drain electrode 14ba, and a semiconductor layer 13a; and a plurality of sub-pixel electrodes 16 connected to the respective TFTs 5a and 5b through drain lines 14b. A method of manufacturing the thin film transistor includes the steps of: detecting defects of the TFTs 5a and 5b of the sub-pixels Pa and Pb, respectively; cutting the drain line 14b of the sub-pixel Pa whose defect is detected; electrically connecting the sub-pixel electrode 16 of the sub-pixel Pa and the sub-pixel electrode 16 of the sub-pixel Pb to each other; and annealing the semiconductor layer 13a of the sub-pixel Pb. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、薄膜トランジスタ基板の製造方法に関し、特に、薄膜トランジスタ基板を構成する薄膜トランジスタにおけるソース電極及びドレイン電極の間の短絡欠陥の修正方法に関するものである。 The present invention relates to a method for manufacturing a thin film transistor substrate, and more particularly to a method for correcting a short-circuit defect between a source electrode and a drain electrode in a thin film transistor constituting the thin film transistor substrate.

アクティブマトリクス駆動方式の液晶表示装置は、例えば、薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）基板と、ＴＦＴ基板に対向して配置されたカラーフィルター（Color Filter、以下、「ＣＦ」と称する）基板と、ＴＦＴ基板及びＣＦ基板の間に設けられた液晶層とを備えている。 An active matrix driving type liquid crystal display device includes, for example, a thin film transistor (hereinafter referred to as “TFT”) substrate and a color filter (hereinafter referred to as “CF”) disposed opposite to the TFT substrate. A substrate) and a liquid crystal layer provided between the TFT substrate and the CF substrate.

ＴＦＴ基板は、画像の最小単位である画素毎に、スイッチング素子として、ＴＦＴを備えている。このＴＦＴ基板では、製造工程中に基板表面に付着したパーティクルなどによって、ＴＦＴの動作不良などが発生するおそれがあるので、ＴＦＴ基板の修正方法が従来から提案されている。 The TFT substrate includes a TFT as a switching element for each pixel which is the minimum unit of an image. In this TFT substrate, there is a possibility that a malfunction of the TFT may occur due to particles adhering to the substrate surface during the manufacturing process. Therefore, a method for correcting the TFT substrate has been proposed.

例えば、特許文献１には、ソース線と、画素電極と、それらの間の電気的接続をスイッチングする第１ＴＦＴと、予備用の第２ＴＦＴとを備え、第２ＴＦＴは、ソース電極及びドレイン電極が形成された半導体膜と、半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、ソース線は、第２ＴＦＴの半導体膜に対してゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、第１ＴＦＴが使用不可のときに、層間絶縁膜にコンタクトホールを形成することでソース電極に電気的に接続可能に構成され、第２ＴＦＴによりソース線及び画素電極間の電気的接続のスイッチングが可能とされた表示素子が開示されている。そして、これによれば、製造工程中において、ソース電極とソース線との間及びドレイン電極と画素電極との間での短絡が低減されるので、予備用の第２スイッチング素子を設けても、歩留の低下を抑止することができる、と記載されている。 For example, Patent Document 1 includes a source line, a pixel electrode, a first TFT that switches electrical connection between them, and a spare second TFT. The second TFT includes a source electrode and a drain electrode. And a gate electrode provided on the semiconductor film via a gate insulating film, and the source line passes through an interlayer insulating film thicker than the gate insulating film with respect to the semiconductor film of the second TFT. In addition, when the first TFT cannot be used, a contact hole is formed in the interlayer insulating film so that it can be electrically connected to the source electrode, and the second TFT can electrically connect the source line and the pixel electrode. Disclosed is a display element that is capable of switching a general connection. According to this, since a short circuit between the source electrode and the source line and between the drain electrode and the pixel electrode is reduced during the manufacturing process, even if the spare second switching element is provided, It is described that the decrease in yield can be suppressed.

特開２００５−２５０４４８号公報JP-A-2005-250448

図６は、各画素が一対のサブ画素を備え、各サブ画素毎にＴＦＴを備えた従来のＴＦＴ基板１２０の平面図である。 FIG. 6 is a plan view of a conventional TFT substrate 120 in which each pixel includes a pair of sub-pixels and each sub-pixel includes a TFT.

ＴＦＴ基板１２０は、図６に示すように、互いに平行に延びるように設けられた複数のゲート線１１１ａと、各ゲート線１１１ａの間に互いに平行に延びるように設けられた複数の容量線１１１ｂと、各ゲート線１１１ａ及び各容量線１１１ｂを覆うように設けられたゲート絶縁膜（不図示）と、そのゲート絶縁膜上に各ゲート線１１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１１４ａと、各ゲート線１１１ａ及び各ソース線１１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ１０５ａ及び複数の第２ＴＦＴ１０５ｂと、各第１ＴＦＴ１０５ａ、各第２ＴＦＴ１０５ｂ及び各ソース線１１４ａを覆うように設けられた層間絶縁膜（不図示）と、その層間絶縁膜上にマトリクス状に設けられた複数のサブ画素電極１１６とを備えている。 As shown in FIG. 6, the TFT substrate 120 includes a plurality of gate lines 111a provided so as to extend in parallel with each other, and a plurality of capacitance lines 111b provided so as to extend in parallel with each other between the gate lines 111a. A gate insulating film (not shown) provided so as to cover each gate line 111a and each capacitor line 111b, and provided on the gate insulating film so as to extend in parallel to each other in a direction perpendicular to each gate line 111a. A plurality of source lines 114a, a plurality of first TFTs 105a and a plurality of second TFTs 105b provided in pairs at the intersections of the gate lines 111a and the source lines 114a, and the first TFTs 105a, the second TFTs 105b, and the source lines 114a. An interlayer insulating film (not shown) provided to cover and provided in a matrix on the interlayer insulating film And a number of sub-pixel electrodes 116.

第１ＴＦＴ１０５ａ及び第２ＴＦＴ１０５ｂは、図６に示すように、各画素毎に共通のゲート線１１１ａに接続されている。ここで、図６に示すように、第１ＴＦＴ１０５ａに接続されたサブ画素電極１１６は、第１サブ画素Ｐａを構成し、第２ＴＦＴ１０５ｂに接続されたサブ画素電極１１６は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、ソース線１１４ａの延びる方向に沿って、ゲート線１１１ａを挟んで互いに隣り合うことにより、１つの画素を構成している。 As shown in FIG. 6, the first TFT 105a and the second TFT 105b are connected to a common gate line 111a for each pixel. Here, as shown in FIG. 6, the sub-pixel electrode 116 connected to the first TFT 105a constitutes the first sub-pixel Pa, and the sub-pixel electrode 116 connected to the second TFT 105b constitutes the second sub-pixel Pb. is doing. The first sub pixel Pa and the second sub pixel Pb are adjacent to each other across the gate line 111a along the direction in which the source line 114a extends to form one pixel.

ここで、図６に示すように、図中左上側の第１サブ画素Ｐａの第１ＴＦＴ１０５ａにおいて、例えば、ソース電極１１４ａａ及びドレイン電極１１４ｂの間にパーティクルとして膜残りＲが介在することにより、ソース電極１１４ａａ及びドレイン電極１１４ｂの間で短絡欠陥が発生して、その短絡欠陥を修正する場合には、図中のＸ部にレーザー光を照射することにより、ドレイン電極１１４ｂをＸ部で切断する。これによれば、図６中左上側の第１サブ画素Ｐａを構成するサブ画素電極１１６にソース信号に対応する電荷が書き込まれないので、ノーマリーブラックでは、輝点として認識され易かった図中左上側の第１サブ画素Ｐａが黒点化して、短絡欠陥を認識され難くすることができる。 Here, as shown in FIG. 6, in the first TFT 105a of the first sub-pixel Pa on the upper left side in the drawing, for example, the film electrode R is interposed as a particle between the source electrode 114aa and the drain electrode 114b, thereby causing the source electrode When a short-circuit defect occurs between 114aa and the drain electrode 114b and the short-circuit defect is corrected, the drain electrode 114b is cut at the X part by irradiating the X part in the drawing with laser light. According to this, since the charge corresponding to the source signal is not written to the sub-pixel electrode 116 constituting the first sub-pixel Pa on the upper left side in FIG. 6, the normally black is easily recognized as a bright spot. The first sub-pixel Pa on the upper left side becomes a black spot, and short circuit defects can be made difficult to be recognized.

しかしながら、この欠陥修正では、修正した画素の一方のサブ画素が黒点となり、表示品位が低下してしまうので、改善の余地がある。 However, in this defect correction, there is room for improvement because one sub-pixel of the corrected pixel becomes a black point and the display quality is degraded.

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することにある。 The present invention has been made in view of the above points, and an object of the present invention is to correct a defect in a thin film transistor by suppressing deterioration in display quality.

上記目的を達成するために、本発明は、短絡欠陥が検出された一方のサブ画素のドレイン線を切断する工程と、短絡欠陥が検出された一方のサブ画素のサブ画素電極及びそれに対応する他方のサブ画素のサブ画素電極の間の導通を取る工程と、短絡欠陥が検出された一方のサブ画素に対応する他方のサブ画素の半導体層をアニールする工程とを備えるようにしたものである。 In order to achieve the above object, the present invention includes a step of cutting a drain line of one sub-pixel in which a short-circuit defect is detected, a sub-pixel electrode of one sub-pixel in which a short-circuit defect is detected, and the other corresponding to the sub-pixel electrode. A step of establishing conduction between the subpixel electrodes of the subpixel and a step of annealing the semiconductor layer of the other subpixel corresponding to the one subpixel in which the short-circuit defect is detected.

具体的に本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられ、各々、互いに隣り合うように配置された複数のサブ画素を有する複数の画素と、上記各サブ画素毎にそれぞれ設けられ、各々、互いに離間するように配置されたソース電極及びドレイン電極、並びに該ソース電極及びドレイン電極に接続された半導体層を有する複数の薄膜トランジスタと、上記各サブ画素毎にそれぞれ設けられ、上記各薄膜トランジスタにドレイン線を介してそれぞれ接続された複数のサブ画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、上記各サブ画素の薄膜トランジスタの欠陥を検出する欠陥検出工程と、上記欠陥が検出されたサブ画素において、上記ドレイン線を切断するドレイン線切断工程と、上記欠陥が検出されたサブ画素のサブ画素電極、及び該サブ画素に対応する他のサブ画素のサブ画素電極の間の導通を取るサブ画素電極導通工程と、上記欠陥が検出されたサブ画素に対応する他のサブ画素の半導体層をアニールするアニール工程とを備えることを特徴とする。 Specifically, a method of manufacturing a thin film transistor substrate according to the present invention is provided in a matrix, each provided with a plurality of pixels each having a plurality of subpixels arranged adjacent to each other, and for each of the subpixels. A plurality of thin film transistors each having a source electrode and a drain electrode arranged so as to be separated from each other, and a semiconductor layer connected to the source electrode and the drain electrode, and each thin film transistor provided for each of the sub-pixels. A method of manufacturing a thin film transistor substrate having a plurality of subpixel electrodes connected to each other via a drain line, wherein a defect detection step of detecting a defect of the thin film transistor of each subpixel, and the defect is detected In the sub-pixel, the drain line cutting step for cutting the drain line and the defect detection are performed. A sub-pixel electrode conduction step for establishing conduction between the sub-pixel electrode of the sub-pixel and the sub-pixel electrode of another sub-pixel corresponding to the sub-pixel, and another sub-pixel electrode corresponding to the sub-pixel in which the defect is detected And an annealing step of annealing the semiconductor layer of the subpixel.

上記の方法によれば、ドレイン線切断工程において、欠陥検出工程で薄膜トランジスタの欠陥が検出されたサブ画素におけるドレイン線を切断し、サブ画素電極導通工程において、その短絡欠陥が検出されたサブ画素におけるサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通を取るので、欠陥が検出されたサブ画素のサブ画素電極は、それに対応する他のサブ画素に設けられた薄膜トランジスタにより駆動されることになる。そして、アニール工程において、欠陥が検出されたサブ画素に対応する他のサブ画素の半導体層をアニールするので、他のサブ画素の薄膜トランジスタを構成する半導体層の移動度がその他の正常なサブ画素の薄膜トランジスタを構成する半導体層の移動度よりも高くなることになる。これにより、欠陥が検出されたサブ画素のサブ画素電極は、相対的に移動度が高い半導体層を有する薄膜トランジスタにより駆動されるので、欠陥が検出されたサブ画素は、正常なサブ画素又はそれに近い状態に修正されることになる。したがって、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することが可能になる。 According to the above method, in the drain line cutting step, the drain line in the sub pixel in which the defect of the thin film transistor is detected in the defect detection step is cut, and in the sub pixel in which the short circuit defect is detected in the sub pixel electrode conduction step. Since conduction is established between the sub-pixel electrode and the sub-pixel electrode of another sub-pixel corresponding to the sub-pixel electrode, the sub-pixel electrode of the sub-pixel in which the defect is detected is caused by a thin film transistor provided in the corresponding sub-pixel. Will be driven. In the annealing process, the semiconductor layer of the other subpixel corresponding to the subpixel in which the defect is detected is annealed, so that the mobility of the semiconductor layer constituting the thin film transistor of the other subpixel is that of the other normal subpixel. The mobility of the semiconductor layer constituting the thin film transistor is higher. Accordingly, the sub-pixel electrode of the sub-pixel in which the defect is detected is driven by the thin film transistor having the semiconductor layer having a relatively high mobility, so that the sub-pixel in which the defect is detected is a normal sub-pixel or close to it. It will be corrected to the state. Therefore, it is possible to correct the defect of the thin film transistor while suppressing the deterioration of the display quality.

上記サブ画素電極導通工程では、上記欠陥が検出されたサブ画素のサブ画素電極と上記他のサブ画素のサブ画素電極とを導電層を介して接続してもよい。 In the subpixel electrode conduction step, the subpixel electrode of the subpixel in which the defect is detected may be connected to the subpixel electrode of the other subpixel through a conductive layer.

上記の方法によれば、薄膜トランジスタの欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極とが導電層を介して接続されるので、欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通が具体的に取れることになる。 According to the above method, the sub-pixel electrode of the sub-pixel in which the defect of the thin film transistor is detected is connected to the sub-pixel electrode of the other sub-pixel corresponding to the sub-pixel electrode through the conductive layer. Specifically, the electrical connection between the sub-pixel electrode of the pixel and the sub-pixel electrode of another sub-pixel corresponding to the pixel is obtained.

上記サブ画素電極導通工程では、上記欠陥が検出されたサブ画素のドレイン電極と上記他のサブ画素のドレイン電極とを導電層を介して接続してもよい。 In the subpixel electrode conduction step, the drain electrode of the subpixel in which the defect is detected may be connected to the drain electrode of the other subpixel through a conductive layer.

上記の方法によれば、薄膜トランジスタの欠陥が検出されたサブ画素のドレイン電極とそれに対応する他のサブ画素のドレイン電極とが導電層を介して接続されるので、欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通が具体的に取れることになる。 According to the above method, the drain electrode of the sub-pixel in which the defect of the thin film transistor is detected is connected to the drain electrode of the other sub-pixel corresponding to the sub-pixel through the conductive layer. Specifically, the electrical connection between the sub-pixel electrode and the sub-pixel electrode of another sub-pixel corresponding to the sub-pixel electrode can be obtained.

上記サブ画素電極導通工程では、上記導電層をレーザーＣＶＤにより形成してもよい。 In the subpixel electrode conduction step, the conductive layer may be formed by laser CVD.

上記の方法によれば、レーザーＣＶＤによる描画により導電層が形成されるので、薄膜トランジスタの欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通が具体的に取れることになる。 According to the above method, since the conductive layer is formed by drawing by laser CVD, conduction between the subpixel electrode of the subpixel in which the defect of the thin film transistor is detected and the subpixel electrode of another subpixel corresponding thereto is performed. Will be taken concretely.

上記半導体層は、アモルファスシリコン膜により形成されていてもよい。 The semiconductor layer may be formed of an amorphous silicon film.

上記の方法によれば、半導体層がアモルファスシリコン膜により形成されているので、アニールにより、半導体層の結晶性が高くなり、薄膜トランジスタの欠陥が検出されたサブ画素に対応する他のサブ画素の薄膜トランジスタを構成する半導体層の移動度がその他の正常なサブ画素の薄膜トランジスタを構成する半導体層の移動度よりも具体的に高くなることになる。 According to the above method, since the semiconductor layer is formed of the amorphous silicon film, the annealing increases the crystallinity of the semiconductor layer, and the thin film transistors of the other sub pixels corresponding to the sub pixel in which the defect of the thin film transistor is detected. Specifically, the mobility of the semiconductor layer constituting the semiconductor layer becomes higher than the mobility of the semiconductor layer constituting the thin film transistor of other normal sub-pixels.

上記各薄膜トランジスタは、ボトムゲート型であってもよい。 Each of the thin film transistors may be a bottom gate type.

上記の方法によれば、各薄膜トランジスタがボトムゲート型であるので、例えば、薄膜トランジスタ基板の表面（サブ画素電極）側からレーザー光を照射することにより、薄膜トランジスタの欠陥が検出されたサブ画素に対応する他のサブ画素の薄膜トランジスタを構成する半導体層が具体的にレーザーアニールされることになる。 According to the above method, since each thin film transistor is a bottom gate type, for example, by irradiating a laser beam from the surface (sub pixel electrode) side of the thin film transistor substrate, it corresponds to the sub pixel in which the defect of the thin film transistor is detected. The semiconductor layer constituting the thin film transistor of the other subpixel is specifically laser annealed.

上記薄膜トランジスタ基板は、互いに平行に延びるように設けられた複数のゲート線と、該各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、該各ゲート線の間に互いに平行に延びるように設けられた複数の容量線とを有し、上記複数のサブ画素は、上記各ソース線の延びる方向に沿って、互いに隣り合うように配置され、上記各画素は、互いに隣り合う上記一対のソース線、及び互いに隣り合う上記一対の容量線に囲まれた領域により規定されていてもよい。 The thin film transistor substrate includes a plurality of gate lines provided so as to extend in parallel with each other, a plurality of source lines provided so as to extend in parallel with each other in a direction intersecting with the gate lines, and a space between the gate lines. The plurality of sub-pixels are arranged adjacent to each other along the extending direction of the source lines, and the pixels are It may be defined by a region surrounded by the pair of source lines adjacent to each other and the pair of capacitor lines adjacent to each other.

上記の方法によれば、画像の最小単位である各画素が、互いに隣り合う一対のソース線、及び互いに隣り合う一対の容量線に囲まれた領域により規定され、各画素を構成する複数のサブ画素が、各ソース線の延びる方向に沿って、互いに隣り合うように配置されているので、各画素がソース線の延びる方向に沿って複数に分割された薄膜トランジスタ基板において、本発明の作用効果が具体的に奏される。 According to the above method, each pixel, which is the minimum unit of an image, is defined by a region surrounded by a pair of adjacent source lines and a pair of adjacent capacitor lines, and a plurality of sub-pixels constituting each pixel Since the pixels are arranged so as to be adjacent to each other along the extending direction of each source line, the effect of the present invention is achieved in the thin film transistor substrate in which each pixel is divided into a plurality along the extending direction of the source line. Played specifically.

上記薄膜トランジスタ基板は、互いに平行に延びるように設けられた複数のゲート線と、該各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、該各ゲート線の間に互いに平行に延びるように設けられた複数の容量線とを有し、上記複数のサブ画素は、上記各ゲート線の延びる方向に沿って、互いに隣り合うように配置され、上記各画素は、互いに隣り合う上記一対のソース線、及び互いに隣り合う上記一対の容量線に囲まれた領域により規定されていてもよい。 The thin film transistor substrate includes a plurality of gate lines provided so as to extend in parallel with each other, a plurality of source lines provided so as to extend in parallel with each other in a direction intersecting with the gate lines, and a space between the gate lines. The plurality of sub-pixels are arranged adjacent to each other along the extending direction of the gate lines, and the pixels are It may be defined by a region surrounded by the pair of source lines adjacent to each other and the pair of capacitor lines adjacent to each other.

上記の方法によれば、画像の最小単位である各画素が、互いに隣り合う一対のソース線、及び互いに隣り合う一対の容量線に囲まれた領域により規定され、各画素を構成する複数のサブ画素が、各ゲート線の延びる方向に沿って、互いに隣り合うように配置されているので、各画素がゲート線の延びる方向に沿って複数に分割された薄膜トランジスタ基板において、本発明の作用効果が具体的に奏される。 According to the above method, each pixel, which is the minimum unit of an image, is defined by a region surrounded by a pair of adjacent source lines and a pair of adjacent capacitor lines, and a plurality of sub-pixels constituting each pixel Since the pixels are arranged so as to be adjacent to each other along the extending direction of each gate line, the effect of the present invention is achieved in the thin film transistor substrate in which each pixel is divided into a plurality along the extending direction of the gate line. Played specifically.

上記アニール工程では、上記半導体層にレーザー光を照射して、該半導体層をアニールしてもよい。 In the annealing step, the semiconductor layer may be annealed by irradiating the semiconductor layer with laser light.

上記の方法によれば、半導体層を部分的にアニールすることが可能になるので、本発明の作用効果が具体的に奏される。 According to the above method, the semiconductor layer can be partially annealed, so that the operational effects of the present invention are specifically exhibited.

本発明によれば、短絡欠陥が検出された一方のサブ画素のドレイン線を切断する工程と、短絡欠陥が検出された一方のサブ画素のサブ画素電極及びそれに対応する他方のサブ画素のサブ画素電極の間の導通を取る工程と、短絡欠陥が検出された一方のサブ画素に対応する他方のサブ画素の半導体層をアニールする工程とを備えるので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することができる。 According to the present invention, the step of cutting the drain line of one sub-pixel in which a short-circuit defect is detected, the sub-pixel electrode of one sub-pixel in which the short-circuit defect is detected, and the sub-pixel of the other sub-pixel corresponding thereto And a step of annealing between the electrodes, and a step of annealing the semiconductor layer of the other sub-pixel corresponding to the one of the sub-pixels in which the short-circuit defect is detected. Defects can be corrected.

実施形態１に係る正常なＴＦＴ基板２０の平面図である。2 is a plan view of a normal TFT substrate 20 according to Embodiment 1. FIG. 図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。It is sectional drawing of the TFT substrate 20 along the II-II line | wire in FIG. 短絡欠陥が修正されたＴＦＴ基板２０ａの平面図である。It is a top view of TFT substrate 20a by which the short circuit defect was corrected. 実施形態２に係る短絡欠陥が修正されたＴＦＴ基板２０ｂの平面図である。It is a top view of TFT substrate 20b by which the short circuit defect concerning Embodiment 2 was corrected. ＴＦＴ基板２０ｂを製造するための基板中間体１９の平面図である。It is a top view of the board | substrate intermediate body 19 for manufacturing the TFT substrate 20b. 従来のＴＦＴ基板１２０の平面図である。It is a top view of the conventional TFT substrate 120.

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The present invention is not limited to the following embodiments.

《発明の実施形態１》
図１〜図３は、本発明に係るＴＦＴ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態に係る正常なＴＦＴ基板２０の平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。 Embodiment 1 of the Invention
1 to 3 show Embodiment 1 of a manufacturing method of a TFT substrate according to the present invention. Specifically, FIG. 1 is a plan view of a normal TFT substrate 20 according to the present embodiment, and FIG. 2 is a cross-sectional view of the TFT substrate 20 taken along line II-II in FIG.

ＴＦＴ基板２０は、図１及び図２に示すように、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間に互いに平行に延びるように設けられた複数の容量線１１ｂと、各ゲート線１１ａ及び各容量線１１ｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に各ゲート線１１ａと直交する方向に互いに平行に延びるように複数のソース線１４ａと、各ゲート線１１ａ及び各ソース線１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ５ａ及び複数の第２ＴＦＴ５ｂと、各第１ＴＦＴ５ａ、各第２ＴＦＴ５ｂ及び各ソース線１４ａを覆うように設けられた無機絶縁膜１５ａと、無機絶縁膜１５ａを覆うように設けられた有機絶縁膜１５ｂと、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５上にマトリクス状に設けられた複数のサブ画素電極１６とを備えている。ここで、図１に示すように、第１ＴＦＴ５ａに接続されたサブ画素電極１６は、第１サブ画素Ｐａを構成し、第２ＴＦＴ５ｂに接続されたサブ画素電極１６は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、図１に示すように、ソース線１４ａの延びる方向に沿って、ゲート線１１ａを挟んで互いに隣り合うことにより、１つの画素Ｐを構成している。そして、画素Ｐは、互いに隣り合う一対のソース線１４ａ及び互いに隣り合う一対の容量線１１ｂに囲まれた領域により規定されている。 As shown in FIGS. 1 and 2, the TFT substrate 20 is provided so as to extend in parallel to each other between a plurality of gate lines 11a provided on the insulating substrate 10 so as to extend in parallel to each other. A plurality of capacitance lines 11b, a gate insulating film 12 provided so as to cover each gate line 11a and each capacitance line 11b, and the gate insulating film 12 extend in parallel to each other in a direction perpendicular to each gate line 11a. As described above, a plurality of source lines 14a, a plurality of first TFTs 5a and a plurality of second TFTs 5b provided in pairs at respective intersections of the gate lines 11a and the source lines 14a, each of the first TFTs 5a, each of the second TFTs 5b, and each of the source lines An inorganic insulating film 15a provided so as to cover 14a, an organic insulating film 15b provided so as to cover the inorganic insulating film 15a, an inorganic insulating film 15a, and On the interlayer insulating film 15 made of organic insulating film 15b and a plurality of sub-pixel electrodes 16 arranged in matrix. Here, as shown in FIG. 1, the sub-pixel electrode 16 connected to the first TFT 5a constitutes the first sub-pixel Pa, and the sub-pixel electrode 16 connected to the second TFT 5b constitutes the second sub-pixel Pb. is doing. As shown in FIG. 1, the first sub-pixel Pa and the second sub-pixel Pb are adjacent to each other across the gate line 11a along the direction in which the source line 14a extends, thereby forming one pixel P. is doing. The pixel P is defined by a region surrounded by a pair of adjacent source lines 14a and a pair of adjacent capacitor lines 11b.

第１ＴＦＴ５ａは、図１及び図２に示すように、各ゲート線１１ａの両側方に突出した部分の一方（図１中下方）のゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１１ａａに対応する位置に島状に設けられた半導体層１３ａと、半導体層１３ａ上で互いに対峙するように設けられたソース電極１４ａａ及びドレイン電極１４ｂａとを備えている。ここで、半導体層１３ａは、図２に示すように、上面にチャネル領域Ｃが規定された下層の真性アモルファスシリコン層１３ａａと、その上層に設けられたｎ^＋層１３ａｂを備えている。また、ソース電極１４ａａは、図１に示すように、各ソース線１４ａの側方に突出した部分である。さらに、ドレイン電極１４ｂａは、図１に示すように、ドレイン線１４ｂとして、容量線１１ｂに重なる領域まで延設されることにより補助容量の一部（容量電極）を構成すると共に、容量線１１ｂ上で層間絶縁膜１５に形成されたコンタクトホール１５ｃを介してサブ画素電極１６に接続されている。そして、ドレイン線１４ｂは、図１に示すように、容量線１１ｂに重なる前に二股に枝分かれして、容量線１１ｂに重なる領域において、各々、コンタクトホール１５ｃを介してサブ画素電極１６に接続された一対の容量電極を有している。 As shown in FIGS. 1 and 2, the first TFT 5a includes one gate electrode 11aa (downward in FIG. 1) protruding from both sides of each gate line 11a and a gate provided so as to cover the gate electrode 11aa. The insulating film 12, the semiconductor layer 13a provided in an island shape at a position corresponding to the gate electrode 11aa on the gate insulating film 12, and the source electrode 14aa and the drain electrode 14ba provided to face each other on the semiconductor layer 13a And. Here, as shown in FIG. 2, the semiconductor layer 13a includes a lower intrinsic amorphous silicon layer 13aa having a channel region C defined on the upper surface, and an n ⁺ layer 13ab provided thereon. Further, as shown in FIG. 1, the source electrode 14aa is a portion protruding to the side of each source line 14a. Further, as shown in FIG. 1, the drain electrode 14ba extends as a drain line 14b to a region overlapping with the capacitor line 11b, thereby forming a part of the auxiliary capacitor (capacitance electrode) and on the capacitor line 11b. And connected to the sub-pixel electrode 16 through a contact hole 15 c formed in the interlayer insulating film 15. As shown in FIG. 1, the drain line 14b is bifurcated before overlapping the capacitor line 11b, and is connected to the sub-pixel electrode 16 via the contact hole 15c in the region overlapping the capacitor line 11b. A pair of capacitive electrodes.

第２ＴＦＴ５ｂは、各ゲート線１１ａの両側方に突出した部分の他方（図１中上方）のゲート電極１１ａａを有し、その他の構成が上述した第１ＴＦＴ５ａと実質的に同じになっている。 The second TFT 5b has the other (upper side in FIG. 1) gate electrode 11aa protruding from both sides of each gate line 11a, and the other configuration is substantially the same as the first TFT 5a described above.

上記構成のＴＦＴ基板２０は、対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示装置を構成するものである。 The TFT substrate 20 having the above-described configuration constitutes a liquid crystal display device together with a CF substrate disposed oppositely and a liquid crystal layer sealed between the two substrates.

次に、ＴＦＴ基板２０、並びにソース電極１４ａａ及びドレイン電極ａｂの間の短絡欠陥が修正されたＴＦＴ基板２０ａの製造方法について一例を挙げて説明する。ここで、図３は、短絡欠陥が修正されたＴＦＴ基板２０ａの平面図である。なお、本実施形態の製造方法は、以下のゲート層形成工程、ゲート絶縁膜形成工程、半導体層形成工程、層間絶縁膜形成工程及びサブ画素電極形成工程（並びに欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程）を備える。 Next, an example is given and demonstrated about the manufacturing method of TFT substrate 20a in which the short circuit defect between TFT substrate 20 and source electrode 14aa and drain electrode ab was corrected. Here, FIG. 3 is a plan view of the TFT substrate 20a in which the short-circuit defect is corrected. The manufacturing method of this embodiment includes the following gate layer forming step, gate insulating film forming step, semiconductor layer forming step, interlayer insulating film forming step, and sub-pixel electrode forming step (and defect detection step, drain line cutting step, A sub-pixel electrode conduction step and a laser annealing step).

＜ゲート層形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂを形成する。 <Gate layer formation process>
For example, a titanium film, an aluminum film, a titanium film, and the like are sequentially formed on the entire substrate of the insulating substrate 10 such as a glass substrate by a sputtering method, and then patterning and etching are performed by photolithography to obtain a gate line 11a and a gate electrode. 11aa and the capacitor line 11b are formed.

＜ゲート絶縁膜形成工程＞
上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂが形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜などを成膜し、ゲート絶縁膜１２を形成する。 <Gate insulation film formation process>
For example, a silicon nitride film or the like is formed by plasma CVD (Chemical Vapor Deposition) method on the entire substrate on which the gate line 11a, the gate electrode 11aa, and the capacitor line 11b are formed in the gate layer forming step, and the gate insulating film 12 Form.

＜半導体層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜、及びリンがドープされたｎ^＋アモルファスシリコン膜を順に成膜し、その後、フォトリソグラフィによりゲート電極１１ａａ上に島状にそれぞれパターニング及びエッチングを行い、半導体層形成部（１３ａ）を形成する。 <Semiconductor layer formation process>
First, for example, an intrinsic amorphous silicon film and an n ⁺ amorphous silicon film doped with phosphorus are sequentially formed on the entire substrate on which the gate insulating film 12 has been formed in the gate insulating film forming step by a plasma CVD method. Thereafter, patterning and etching are respectively performed in an island shape on the gate electrode 11aa by photolithography to form a semiconductor layer forming portion (13a).

続いて、半導体層形成部（１３ａ）が形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂを形成する。 Subsequently, for example, an aluminum film and a titanium film are sequentially formed on the entire substrate on which the semiconductor layer forming portion (13a) is formed by a sputtering method, and thereafter, patterning and etching are performed by photolithography to form the source line 14a. The source electrode 14aa, the drain electrode 14ba, and the drain line 14b are formed.

さらに、ソース電極１４ａａ及びドレイン電極ｂａをマスクとして、半導体層形成部（１３ａ）のｎ^＋層をエッチングすることにより、チャネル領域を形成して、半導体層１３ａを形成する。これにより、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが形成される。なお、本実施形態では、画面サイズが４６型ＦＨＤ（Full High Definition）で、画素のサイズが５３０．２５μｍ×１７６．７５μｍのパネルを想定すると、例えば、半導体層１３ａのチャネル領域Ｃのサイズが４４μｍ×４μｍとなる。 Further, using the source electrode 14aa and the drain electrode ba as a mask, the n ⁺ layer of the semiconductor layer forming portion (13a) is etched to form a channel region, thereby forming the semiconductor layer 13a. Thereby, the first TFT 5a and the second TFT 5b are formed. In this embodiment, assuming a panel with a 46-inch FHD (Full High Definition) screen size and a pixel size of 530.25 μm × 176.75 μm, for example, the size of the channel region C of the semiconductor layer 13a is 44 μm. × 4 μm

＜層間絶縁膜形成工程＞
まず、上記半導体層形成工程で第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、無機絶縁膜１５ａを形成する。 <Interlayer insulating film formation process>
First, for example, a silicon nitride film or the like is formed by plasma CVD on the entire substrate on which the first TFT 5a and the second TFT 5b are formed in the semiconductor layer forming step, thereby forming the inorganic insulating film 15a.

続いて、無機絶縁膜１５ａが形成された基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ドレイン線１４ｂ（容量電極）上にコンタクトホール１５ｃを有する有機絶縁膜１５ｂを形成する。 Subsequently, for example, an acrylic photosensitive resin is applied to the entire substrate on which the inorganic insulating film 15a is formed by a spin coating method, and the applied photosensitive resin is exposed through a photomask and then developed. Thus, an organic insulating film 15b having a contact hole 15c is formed on the drain line 14b (capacitance electrode).

さらに、有機絶縁膜１５ｂのコンタクトホール１５ｃから露出する無機絶縁膜１５ａをエッチングして、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５を形成する。 Further, the inorganic insulating film 15a exposed from the contact hole 15c of the organic insulating film 15b is etched to form an interlayer insulating film 15 composed of the inorganic insulating film 15a and the organic insulating film 15b.

＜サブ画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜１５が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、サブ画素電極１６を形成する。 <Sub-pixel electrode formation process>
For example, an ITO (Indium Tin Oxide) film is formed by sputtering on the entire substrate on which the interlayer insulating film 15 has been formed in the interlayer insulating film forming step, and then patterning and etching are performed by photolithography. The electrode 16 is formed.

以上のようにして、ＴＦＴ基板２０を製造することができる。その後、以下の欠陥検出工程を行い、短絡欠陥が検出された場合には、以下のドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を行う。 As described above, the TFT substrate 20 can be manufactured. Thereafter, the following defect detection process is performed. When a short-circuit defect is detected, the following drain line cutting process, subpixel electrode conduction process, and laser annealing process are performed.

＜欠陥検出工程＞
例えば、上記製造されたＴＦＴ基板２０に対して、各画素の形状を比較するパターンマッチング検査や全画素Ｐ（サブ画素Ｐａ及びＰｂ）に実動作と同様な電荷を書き込み、その書き込まれた電荷を検出するアレイテスタなどにより、図３に示すように、膜残りＲなどのパーティクルによってソース電極１４ａａ及びドレイン電極１４ｂａが短絡した短絡欠陥を検出する。 <Defect detection process>
For example, a charge similar to the actual operation is written in the pattern matching inspection for comparing the shape of each pixel and all the pixels P (sub-pixels Pa and Pb) on the manufactured TFT substrate 20, and the written charge is As shown in FIG. 3, a short circuit defect in which the source electrode 14aa and the drain electrode 14ba are short-circuited by particles such as a film residue R is detected by an array tester or the like to detect.

＜ドレイン線切断工程＞
上記欠陥検出工程で短絡欠陥が検出された場合には、その短絡欠陥が検出された第１サブ画素Ｐａにおいて、図３に示すように、例えば、ＹＡＧ（Yttrium Aluminium Garnet）レーザーなどから出力されたレーザー光を図中Ｘ部に照射することにより、ドレイン線１４ｂを切断する。 <Drain line cutting process>
When a short-circuit defect is detected in the defect detection step, the first sub-pixel Pa in which the short-circuit defect is detected is output from, for example, a YAG (Yttrium Aluminum Garnet) laser as shown in FIG. The drain line 14b is cut by irradiating the portion X in the drawing with laser light.

＜サブ画素電極導通工程＞
上記ドレイン線切断工程でドレイン線１４ｂが切断された第１サブ画素Ｐａのサブ画素電極１６と、それに対応する第２サブ画素Ｐｂのサブ画素電極１６とを接続するように、図３に示すような線状の導電層１６ｃをレーザーＣＶＤにより形成する。ここで、導電層１６ｃは、例えば、ＬＣＤ用レーザリペア装置などを用いて、タングステン膜を描画することにより、形成することができる。なお、導電層１６ｃは、図３に示すように、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂに重なるように非透過領域に形成することにより、画素Ｐの開口率の低下を抑制することができる。 <Sub-pixel electrode conduction process>
As shown in FIG. 3, the sub-pixel electrode 16 of the first sub-pixel Pa from which the drain line 14b has been cut in the drain-line cutting step is connected to the sub-pixel electrode 16 of the second sub-pixel Pb corresponding thereto. A linear conductive layer 16c is formed by laser CVD. Here, the conductive layer 16c can be formed, for example, by drawing a tungsten film using an LCD laser repair device or the like. As shown in FIG. 3, the conductive layer 16 c is formed in the non-transmissive region so as to overlap the first TFT 5 a and the second TFT 5 b, thereby suppressing a decrease in the aperture ratio of the pixel P.

＜レーザーアニール工程＞
上記サブ画素電極導通工程で導電層１６ｃが形成された画素Ｐの第２サブ画素Ｐｂの半導体層１３ａに、例えば、固体グリーンレーザー（λ＝５１５ｎｍ）などから出力されるレーザー光を３２０ｍＪ／ｃｍ^２程度の照射パワー、及び８０μｍ程度の照射スポット径（図中Ｌａ部参照）で照射することにより、半導体層１３ａをアニールして、図３に示すように、移動度を高めた半導体層１３ｂを形成する。これにより、導電層１６ｃが形成された画素Ｐの第２サブ画素Ｐｂのサブ画素電極１６は、移動度が半導体層１３ａの移動度の２倍程度以上になった半導体層１３ｂを有する第２ＴＦＴ５ｂにより駆動されることになる。なお、本実施形態では、半導体層をアニールする方法として、レーザーアニールを例示したが、半導体層を部分的に加熱するスポット熱アニールでアニールしてもよい。 <Laser annealing process>
Laser light output from, for example, a solid green laser (λ = 515 nm) or the like to the semiconductor layer 13a of the second subpixel Pb of the pixel P in which the conductive layer 16c is formed in the subpixel electrode conduction step is 320 mJ / cm ^2. The semiconductor layer 13a is annealed by irradiating with an irradiation power of about 80 μm and an irradiation spot diameter of about 80 μm (see La portion in the drawing) to form a semiconductor layer 13b with increased mobility as shown in FIG. To do. Thereby, the sub-pixel electrode 16 of the second sub-pixel Pb of the pixel P in which the conductive layer 16c is formed is formed by the second TFT 5b having the semiconductor layer 13b whose mobility is about twice the mobility of the semiconductor layer 13a. Will be driven. In the present embodiment, laser annealing is exemplified as a method for annealing a semiconductor layer, but annealing may be performed by spot thermal annealing that partially heats the semiconductor layer.

以上のようにして、短絡欠陥が修正されたＴＦＴ基板２０ａを製造することができる。 As described above, the TFT substrate 20a with the short-circuit defect corrected can be manufactured.

以上説明したように、本実施形態のＴＦＴ基板２０ａの製造方法によれば、ドレイン線切断工程において、欠陥検出工程でソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥が検出された第１サブ画素Ｐａにおけるドレイン線１４ｂを切断し、サブ画素電極導通工程において、サブ画素電極１６同士を接続する導電層１６ｃを形成することにより、その短絡欠陥が検出された第１サブ画素Ｐａにおけるサブ画素電極１６とそれに対応する第２サブ画素Ｐｂのサブ画素電極１６との間の導通を取るので、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、それに対応する第２サブ画素Ｐｂに設けられた第２ＴＦＴ５ｂにより駆動されることになる。そして、レーザーアニール工程において、短絡欠陥が検出された第１サブ画素Ｐａに対応する第２サブ画素Ｐｂの半導体層（１３ａ）にレーザー光を照射して、その半導体層（１３ａ）をアニールするので、第２サブ画素ＰｂのＴＦＴ５ｂを構成する半導体層１３ｂの移動度がその他の正常なサブ画素のＴＦＴを構成する半導体層１３ａの移動度よりも高くなることになる。これにより、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、相対的に移動度が高い半導体層１３ｂを有する第２ＴＦＴ５ｂにより駆動されるので、短絡欠陥が検出された第１サブ画素Ｐａを、正常なサブ画素又はそれに近い状態に修正することができる。したがって、表示品位の低下を抑制して、ソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥を修正することができる。 As described above, according to the manufacturing method of the TFT substrate 20a of the present embodiment, in the drain line cutting step, the first subpixel in which the short-circuit defect between the source electrode 14aa and the drain electrode 14ba is detected in the defect detection step. The drain line 14b in Pa is cut, and in the sub-pixel electrode conduction step, a conductive layer 16c that connects the sub-pixel electrodes 16 is formed, whereby the sub-pixel electrode 16 in the first sub-pixel Pa in which the short-circuit defect is detected. And the sub-pixel electrode 16 of the second sub-pixel Pb corresponding to the second sub-pixel Pb, the sub-pixel electrode 16 of the first sub-pixel Pa in which the short-circuit defect is detected is connected to the second sub-pixel Pb corresponding thereto. It is driven by the second TFT 5b provided. Then, in the laser annealing step, the semiconductor layer (13a) of the second subpixel Pb corresponding to the first subpixel Pa in which the short-circuit defect is detected is irradiated with laser light to anneal the semiconductor layer (13a). Therefore, the mobility of the semiconductor layer 13b constituting the TFT 5b of the second subpixel Pb is higher than the mobility of the semiconductor layer 13a constituting the TFT of the other normal subpixel. Thereby, the sub-pixel electrode 16 of the first sub-pixel Pa in which the short-circuit defect is detected is driven by the second TFT 5b having the semiconductor layer 13b having a relatively high mobility. Therefore, the first sub-pixel in which the short-circuit defect is detected. The pixel Pa can be corrected to a normal sub-pixel or a state close thereto. Therefore, it is possible to correct a short-circuit defect between the source electrode 14aa and the drain electrode 14ba while suppressing deterioration in display quality.

《発明の実施形態２》
図４は、本実施形態の短絡欠陥が修正されたＴＦＴ基板２０ｂの平面図である。なお、以下の実施形態において、図１〜図３と同じ部分については同じ符号を付して、その詳細な説明を省略する。 << Embodiment 2 of the Invention >>
FIG. 4 is a plan view of the TFT substrate 20b in which the short-circuit defect according to this embodiment is corrected. In the following embodiments, the same parts as those in FIGS. 1 to 3 are denoted by the same reference numerals, and detailed description thereof is omitted.

上記実施形態１では、サブ画素電極形成工程の後に、欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を行う製造方法を例示したが、本実施形態では、上記実施形態１の半導体層形成工程の後に、欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を行う製造方法を例示する。 In the first embodiment, the manufacturing method in which the defect detection process, the drain line cutting process, the sub-pixel electrode conduction process, and the laser annealing process are performed after the sub-pixel electrode forming process is exemplified. However, in the present embodiment, the first embodiment is described. A manufacturing method in which a defect detection step, a drain line cutting step, a sub-pixel electrode conduction step, and a laser annealing step are performed after the semiconductor layer formation step is exemplified.

ＴＦＴ基板２０ｂでは、図４に示すように、膜残りＲによる短絡欠陥が発生した画素Ｐにおいて、第１サブ画素Ｐａのサブ画素電極１６及び第２サブ画素のサブ画素電極１６が直接接続されずに、第１サブ画素Ｐａの第１ＴＦＴ５ａのドレイン電極１４ｂａ及び第２サブ画素Ｐｂの第２ＴＦＴ５ｂのドレイン電極１４ｂａが導電層１４ｃを介して接続されることにより、第１サブ画素Ｐａのサブ画素電極１６及び第２サブ画素のサブ画素電極１６の導通が取れており、その他の構成が上記実施形態１のＴＦＴ基板２０ａと実質的に同じになっている。 In the TFT substrate 20b, as shown in FIG. 4, in the pixel P in which the short circuit defect due to the film residue R has occurred, the sub pixel electrode 16 of the first sub pixel Pa and the sub pixel electrode 16 of the second sub pixel are not directly connected. In addition, the drain electrode 14ba of the first TFT 5a of the first subpixel Pa and the drain electrode 14ba of the second TFT 5b of the second subpixel Pb are connected via the conductive layer 14c, whereby the subpixel electrode 16 of the first subpixel Pa. In addition, the subpixel electrode 16 of the second subpixel is conductive, and other configurations are substantially the same as those of the TFT substrate 20a of the first embodiment.

次に、ＴＦＴ基板２０ｂの製造方法について一例を挙げて説明する。ここで、図５は、ＴＦＴ基板２０ｂを製造するための基板中間体１９の平面図である。なお、本実施形態の製造方法は、以下のゲート層形成工程、ゲート絶縁膜形成工程、半導体層形成工程、欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程、レーザーアニール工程、層間絶縁膜形成工程及びサブ画素電極形成工程を備える。ここで、ゲート層形成工程、ゲート絶縁膜形成工程及び半導体層形成工程は、上記実施形態１と同様であるので、詳細な説明を省略する。 Next, an example is given and demonstrated about the manufacturing method of TFT substrate 20b. Here, FIG. 5 is a plan view of the substrate intermediate 19 for manufacturing the TFT substrate 20b. The manufacturing method of the present embodiment includes the following gate layer forming step, gate insulating film forming step, semiconductor layer forming step, defect detection step, drain line cutting step, subpixel electrode conduction step, laser annealing step, interlayer insulating film A formation step and a sub-pixel electrode formation step. Here, since the gate layer forming step, the gate insulating film forming step, and the semiconductor layer forming step are the same as those in the first embodiment, detailed description thereof is omitted.

＜欠陥検出工程＞
上記半導体層形成工程で形成されたソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂの形状を比較するパターンマッチング検査により、ソース電極１４ａａ及びドレイン電極１４ｂａの間に、例えば、膜残りＲなどのパーティクルにより短絡欠陥が発生してないか確認する（図５参照）。 <Defect detection process>
By pattern matching inspection for comparing the shapes of the source line 14a, source electrode 14aa, drain electrode 14ba, and drain line 14b formed in the semiconductor layer forming step, for example, a film residue R is formed between the source electrode 14aa and the drain electrode 14ba. It is confirmed whether a short-circuit defect has occurred due to particles such as (see FIG. 5).

＜ドレイン線切断工程＞
上記欠陥検出工程で短絡欠陥が検出された第１サブ画素Ｐａにおいて、図５に示すように、例えば、ＹＡＧレーザーなどから出力されたレーザー光を図中Ｘ部に照射することにより、ドレイン線１４ｂを切断する。 <Drain line cutting process>
In the first sub-pixel Pa in which the short-circuit defect is detected in the defect detection step, as shown in FIG. 5, for example, by irradiating the X portion in the drawing with laser light output from a YAG laser or the like, the drain line 14b Disconnect.

＜サブ画素電極導通工程＞
上記ドレイン線切断工程でドレイン線１４ｂが切断された第１サブ画素Ｐａの第１ＴＦＴ５ａのドレイン電極１４ｂａと、それに対応する第２サブ画素Ｐｂの第２ＴＦＴ５ｂのドレイン電極１４ｂａとを接続するように、図５に示すような線状の導電層１４ｃをレーザーＣＶＤにより形成する。ここで、導電層１４ｃは、例えば、ＬＣＤ用レーザリペア装置などを用いて、タングステン膜を描画することにより、形成することができる。なお、導電層１４ｃは、図５に示すように、ドレイン線１４ｂの延長線上の非透過領域に形成することにより、画素Ｐの開口率の低下を抑制することができる。 <Sub-pixel electrode conduction process>
The drain electrode 14ba of the first TFT 5a of the first subpixel Pa where the drain line 14b is cut in the drain line cutting step is connected to the drain electrode 14ba of the second TFT 5b of the second subpixel Pb corresponding thereto. A linear conductive layer 14c as shown in FIG. 5 is formed by laser CVD. Here, the conductive layer 14c can be formed, for example, by drawing a tungsten film using an LCD laser repair device or the like. As shown in FIG. 5, the conductive layer 14c is formed in a non-transmissive region on the extended line of the drain line 14b, so that a decrease in the aperture ratio of the pixel P can be suppressed.

＜レーザーアニール工程＞
上記サブ画素電極導通工程で導電層１４ｃが形成された画素Ｐの第２サブ画素Ｐｂの半導体層１３ａに、例えば、固体グリーンレーザーなどから出力されるレーザー光を照射することにより、半導体層１３ａをアニールして、図５に示すように、移動度を高めた半導体層１３ｂを形成する。なお、本実施形態では、半導体層をアニールする方法として、レーザーアニールを例示したが、半導体層を部分的に加熱するスポット熱アニールでアニールしてもよい。 <Laser annealing process>
By irradiating the semiconductor layer 13a of the second sub-pixel Pb of the pixel P in which the conductive layer 14c is formed in the sub-pixel electrode conduction step with, for example, laser light output from a solid green laser or the like, the semiconductor layer 13a is Annealing is performed to form a semiconductor layer 13b with increased mobility as shown in FIG. In the present embodiment, laser annealing is exemplified as a method for annealing a semiconductor layer, but annealing may be performed by spot thermal annealing that partially heats the semiconductor layer.

＜層間絶縁膜形成工程＞
まず、上記レーザーアニール工程で半導体層１３ｂが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、無機絶縁膜１５ａを形成する。 <Interlayer insulating film formation process>
First, for example, a silicon nitride film or the like is formed on the entire substrate on which the semiconductor layer 13b has been formed by the laser annealing process by a plasma CVD method, thereby forming the inorganic insulating film 15a.

＜サブ画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜１５が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、サブ画素電極１６を形成する（図４参照）。 <Sub-pixel electrode formation process>
For example, an ITO (Indium Tin Oxide) film is formed by sputtering on the entire substrate on which the interlayer insulating film 15 has been formed in the interlayer insulating film forming step, and then patterning and etching are performed by photolithography. The electrode 16 is formed (see FIG. 4).

以上のようにして、ＴＦＴ基板２０ｂを製造することができる。 As described above, the TFT substrate 20b can be manufactured.

以上説明したように、本実施形態のＴＦＴ基板２０ｂの製造方法によれば、ドレイン線切断工程において、欠陥検出工程でソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥が検出された第１サブ画素Ｐａにおけるドレイン線１４ｂを切断し、サブ画素電極導通工程において、ドレイン電極１４ｂａ同士を接続する導電層１４ｃを形成することにより、その短絡欠陥が検出された第１サブ画素Ｐａにおけるサブ画素電極１６とそれに対応する第２サブ画素Ｐｂのサブ画素電極１６との間の導通を取るので、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、それに対応する第２サブ画素Ｐｂに設けられた第２ＴＦＴ５ｂにより駆動されることになる。そして、レーザーアニール工程において、短絡欠陥が検出された第１サブ画素Ｐａに対応する第２サブ画素Ｐｂの半導体層（１３ａ）にレーザー光を照射して、その半導体層（１３ａ）をアニールするので、第２サブ画素ＰｂのＴＦＴ５ｂを構成する半導体層１３ｂの移動度がその他の正常なサブ画素のＴＦＴを構成する半導体層１３ａの移動度よりも高くなることになる。これにより、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、相対的に移動度が高い半導体層１３ｂを有する第２ＴＦＴ５ｂにより駆動されるので、短絡欠陥が検出された第１サブ画素Ｐａを、正常なサブ画素又はそれに近い状態に修正することができる。したがって、表示品位の低下を抑制して、ソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥を修正することができる。 As described above, according to the manufacturing method of the TFT substrate 20b of the present embodiment, the first subpixel in which the short-circuit defect between the source electrode 14aa and the drain electrode 14ba is detected in the defect detection step in the drain line cutting step. By cutting the drain line 14b at Pa and forming a conductive layer 14c for connecting the drain electrodes 14ba to each other in the sub-pixel electrode conduction step, the sub-pixel electrode 16 in the first sub-pixel Pa in which the short-circuit defect is detected Since conduction to the sub pixel electrode 16 of the second sub pixel Pb corresponding thereto is established, the sub pixel electrode 16 of the first sub pixel Pa in which the short-circuit defect is detected is provided in the second sub pixel Pb corresponding thereto. The second TFT 5b is driven. Then, in the laser annealing step, the semiconductor layer (13a) of the second subpixel Pb corresponding to the first subpixel Pa in which the short-circuit defect is detected is irradiated with laser light to anneal the semiconductor layer (13a). Therefore, the mobility of the semiconductor layer 13b constituting the TFT 5b of the second subpixel Pb is higher than the mobility of the semiconductor layer 13a constituting the TFT of the other normal subpixel. Thereby, the sub-pixel electrode 16 of the first sub-pixel Pa in which the short-circuit defect is detected is driven by the second TFT 5b having the semiconductor layer 13b having a relatively high mobility. Therefore, the first sub-pixel in which the short-circuit defect is detected. The pixel Pa can be corrected to a normal sub-pixel or a state close thereto. Therefore, it is possible to correct a short-circuit defect between the source electrode 14aa and the drain electrode 14ba while suppressing deterioration in display quality.

また、本実施形態のＴＦＴ基板２０ｂの製造方法によれば、レーザー光を照射する際に、被照射部であるドレイン線１４ｂが露出しているので、絶縁膜などをレーザ光の照射で飛散させる必要がなく、容易に短絡欠陥を修正することができる。 In addition, according to the manufacturing method of the TFT substrate 20b of the present embodiment, when the laser beam is irradiated, the drain line 14b that is the irradiated portion is exposed, so that the insulating film or the like is scattered by the laser beam irradiation. There is no need, and the short-circuit defect can be easily corrected.

なお、上記各実施形態では、ドレイン線切断工程、サブ画素電極導通工程及びアニール工程を順に行う製造方法を例示したが、本発明は、これらの工程の順序を入れ換えてもよい。 In each of the above embodiments, the manufacturing method in which the drain line cutting step, the sub-pixel electrode conduction step, and the annealing step are sequentially performed is illustrated, but the present invention may change the order of these steps.

また、上記各実施形態では、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５を例示したが、例えば、有機絶縁膜１５ｂを省略したり、有機絶縁膜１５ｂの代わりにＣＦ材料を用いてもよい。 Further, in each of the above embodiments, the interlayer insulating film 15 including the inorganic insulating film 15a and the organic insulating film 15b is illustrated. However, for example, the organic insulating film 15b is omitted or a CF material is used instead of the organic insulating film 15b. May be.

また、上記各実施形態では、アモルファスシリコンを用いたボトムゲート型のＴＦＴを備えたＴＦＴ基板例示したが、本発明は、アモルファスシリコンやポリシリコンを用いたトップゲート型のＴＦＴなどを備えたＴＦＴ基板にも適用することができる。 In each of the above embodiments, a TFT substrate including a bottom gate type TFT using amorphous silicon has been exemplified. However, the present invention provides a TFT substrate including a top gate type TFT using amorphous silicon or polysilicon. It can also be applied to.

また、上記各実施形態では、導電層１４ｃ及び１６ｃを、レーザーＣＶＤを用いて形成する方法を例示したが、インクジェット、フォトリソグラフィ、マスクを用いたスパッタリングやＣＶＤなどを用いて形成してもよい。 In each of the above embodiments, the method of forming the conductive layers 14c and 16c using laser CVD has been exemplified. However, the conductive layers 14c and 16c may be formed using inkjet, photolithography, sputtering using a mask, CVD, or the like.

また、上記各実施形態では、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を同一層で行う方法を例示したが、本発明は、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を異なる層で行ってもよい。 In each of the above embodiments, the drain line cutting step, the sub-pixel electrode conduction step, and the laser annealing step are exemplified in the same layer. However, the present invention is directed to the drain line cutting step, the sub-pixel electrode conduction step, and the laser annealing. The process may be performed in different layers.

また、上記各実施形態では、ＴＦＴの欠陥として、ソース電極１４ａａとドレイン電極１４ｂａとの間の膜残りＲに起因する短絡欠陥を修正する方法を例示したが、本発明は、ゲート絶縁膜のピンホールに起因するゲート電極１１ａａと半導体層１３ａ（ソース電極１４ａａ及びドレイン電極１４ｂａ）との間の短絡欠陥などの他のＴＦＴの欠陥を修正することにも適用することができる。なお、ゲート電極１１ａａとソース電極１４ａａとの間の短絡欠陥については、対応するドレイン線１４ｂを切断するだけでなく、そのゲート電極１１ａａの基部を切断してもよい。 In each of the above embodiments, a method for correcting a short-circuit defect caused by a film residue R between the source electrode 14aa and the drain electrode 14ba is exemplified as a TFT defect. The present invention can also be applied to correcting other TFT defects such as a short-circuit defect between the gate electrode 11aa and the semiconductor layer 13a (the source electrode 14aa and the drain electrode 14ba) caused by holes. As for the short-circuit defect between the gate electrode 11aa and the source electrode 14aa, not only the corresponding drain line 14b but also the base of the gate electrode 11aa may be cut.

また、上記各実施形態では、各ソース線１４ａの延びる方向に沿って各ゲート線１１ａを挟んで互いに隣り合う一対のサブ画素が１つの画素Ｐとなる構成を例示したが、本発明は、本実施形態では、各ソース線１４ａの延びる方向に沿って互いに隣り合う複数のサブ画素が１つの画素となる構成、及び各ゲート線１１ａの延びる方向に沿って互いに隣り合う複数のサブ画素が１つの画素となる構成などにも適用することができる。 In each of the above embodiments, the configuration in which a pair of sub-pixels adjacent to each other across each gate line 11a along the extending direction of each source line 14a becomes one pixel P is described. In the embodiment, a configuration in which a plurality of subpixels adjacent to each other along the direction in which each source line 14a extends becomes one pixel, and a plurality of subpixels adjacent to each other in the direction in which each gate line 11a extends is one. The present invention can also be applied to a pixel structure.

以上説明したように、本発明は、表示品位の低下を抑制して、ＴＦＴの欠陥を修正することができるので、例えば、高い表示品位が要望される液晶テレビ用途の液晶表示装置を始め、ＴＦＴを用いた表示装置全般について有用である。 As described above, the present invention can correct defects in TFTs by suppressing deterioration in display quality, and thus, for example, liquid crystal display devices for use in liquid crystal televisions that require high display quality, TFTs This is useful for all display devices using the.

Ｐ画素
Ｐａ第１サブ画素
Ｐｂ第２サブ画素
５ａ第１ＴＦＴ
５ｂ第２ＴＦＴ
１１ａゲート線
１１ｂ容量線
１３ａ，１３ｂ半導体層
１４ａソース線
１４ａａソース電極
１４ｂドレイン線
１４ｂａドレイン電極
１４ｃ，１６ｃ導電層
１６サブ画素電極
２０，２０ａ，２０ｂＴＦＴ基板 P pixel Pa first sub-pixel Pb second sub-pixel 5a first TFT
5b 2nd TFT
11a gate line 11b capacitance line 13a, 13b semiconductor layer 14a source line 14aa source electrode 14b drain line 14ba drain electrode 14c, 16c conductive layer 16 sub-pixel electrode 20, 20a, 20b TFT substrate

Claims

A plurality of pixels provided in a matrix, each having a plurality of sub-pixels arranged adjacent to each other;
A plurality of thin film transistors each including a source electrode and a drain electrode provided for each of the sub-pixels and arranged to be separated from each other, and a semiconductor layer connected to the source electrode and the drain electrode;
A method of manufacturing a thin film transistor substrate including a plurality of subpixel electrodes provided for each of the subpixels and connected to the thin film transistors via drain lines,
A defect detection step of detecting a defect of the thin film transistor of each of the sub-pixels;
A drain line cutting step of cutting the drain line in the sub-pixel in which the defect is detected;
A sub-pixel electrode conduction step for establishing conduction between a sub-pixel electrode of a sub-pixel in which the defect is detected and a sub-pixel electrode of another sub-pixel corresponding to the sub-pixel;
A method of manufacturing a thin film transistor substrate, comprising: annealing a semiconductor layer of another subpixel corresponding to the subpixel in which the defect is detected.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
A method of manufacturing a thin film transistor substrate, wherein, in the sub-pixel electrode conduction step, the sub-pixel electrode of the sub-pixel in which the defect is detected is connected to the sub-pixel electrode of the other sub-pixel through a conductive layer.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
In the sub-pixel electrode conduction step, the drain electrode of the sub-pixel in which the defect is detected is connected to the drain electrode of the other sub-pixel through a conductive layer.

In the manufacturing method of the thin-film transistor substrate according to claim 2 or 3,
In the sub-pixel electrode conduction step, the conductive layer is formed by laser CVD.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
A method of manufacturing a thin film transistor substrate, wherein the semiconductor layer is formed of an amorphous silicon film.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
Each of the thin film transistors is a bottom gate type, and a method of manufacturing a thin film transistor substrate.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
The thin film transistor substrate includes a plurality of gate lines provided so as to extend in parallel with each other, a plurality of source lines provided so as to extend in parallel with each other in a direction intersecting with the gate lines, and a space between the gate lines. A plurality of capacitance lines provided to extend parallel to each other,
The plurality of sub-pixels are arranged adjacent to each other along a direction in which each source line extends,
The pixel is defined by a region surrounded by the pair of source lines adjacent to each other and the pair of capacitor lines adjacent to each other.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
The thin film transistor substrate includes a plurality of gate lines provided so as to extend in parallel with each other, a plurality of source lines provided so as to extend in parallel with each other in a direction intersecting with the gate lines, and a space between the gate lines. A plurality of capacitance lines provided to extend parallel to each other,
The plurality of sub-pixels are arranged adjacent to each other along a direction in which each gate line extends,
The pixel is defined by a region surrounded by the pair of source lines adjacent to each other and the pair of capacitor lines adjacent to each other.

In the manufacturing method of the thin-film transistor substrate described in Claim 1,
In the annealing step, the semiconductor layer is irradiated with laser light to anneal the semiconductor layer.