JP4075229B2 - Clock / duty control circuit and optical disk recording compensation circuit using the clock / duty control circuit - Google Patents

Description

または、
【０００６】
【数２】

で、表すことができる。
【０００７】
図１０では、ＣＬＫはクロックパルスの波形、ＲＥＣ１は式（１）による記録パルス、ＲＥＣ２は式（２）による記録パルス、ＤＡＴＡは記録データ、を示している。このように、式（１）、（２）で表されるような先端マーク立上りと後端マーク立下り位置が可変である相変化ディスクの記録補償方式が提案されている。近年の相変化ディスクシステムの高密度化、高転送レート化に対応して、記録補償方式は上記式（１）、（２）のみでなく、さらに複雑なものが用いられるようになっている。式（１）、（２）のようなパルス列を生成する手法として、例えばインバータ２段で構成されるディレイ素子と、クロック１Ｔがディレイ素子何段に相当するかカウントし出力するディレイ・ロック・ループ、及びその出力１Ｔに対する相対ディレイ量を乗ずる乗算器から構成される可変遅延回路を用いた記録補償回路が提案されている。この回路は、式（１）、（２）の遅延量ｘ、ｙの値を外部から設定可能で、そのディレイ量は温度変動などの外乱やプロセスばらつき等の個体差に対して安定している。しかも、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにて作成可能である。
【０００８】
上記説明の相変化ディスク用記録補償回路において、記録パルスのパルス幅の制御は、記録再生特性を大きく左右する重要なパラメータであるため、例えば上式において（０．５Ｓ＋０．５Ｍ）で表現されるマルチパルス部分のデューティ比を制御することも行われている。このマルチパルス部分を安定して同一幅のパルス幅で供給することができれば、記録再生特性は向上する。
【０００９】
【発明が解決しようとする課題】
しかし、従来の記録補償回路に用いられる可変遅延回路は、安定して同一幅のマルチパルスを生成することが困難であるという問題がある。このため、安定的な相変化ディスクの記録補償回路を構成することができないという問題がある。
【００１０】
上記説明の可変遅延回路は、式（１）、（２）のマルチパルス部分において、クロック信号を論理の１つとして用いている。このため、クロックの立上り、立下りエッジが、それぞれマルチパルスの立上り、立下りのエッジの基準位置となるため、上記説明の外乱や個体差等によりクロック・デューティが変動した場合にその影響を受けてしまい、常に同一幅のマルチパルスを生成することが困難になっている。特に、マルチパルスのデューティ比を制御する必要がある場合、この部分の安定性が相変化ディスクシステムの記録特性を大きく左右することが予想される。
【００１１】
そこで、例えば、２倍周波数のクロックをＤ−フリップフロップ等で２分周することで、常にデューティ５０パーセントのクロックを得る方法がある。しかし、この方法は、何らかの方法で２倍周波数のクロックを得なければならず、ＣＭＯＳで１チップ化することが難しいという問題がある。
【００１２】
また、例えば特開平４−７２８０９号公報に、常に位相差がπとなるよう制御された２つのクロック各々の立上りエッジをマルチパルスの立上り、立下りエッジの基準位置とする回路が開示されている。しかし、この回路は、クロックと遅延クロックとの位相差を判定する機構が確立されておらず、実現が困難であるという問題がある。
【００１３】
本発明はこのような点に鑑みてなされたものであり、外部回路を必要とせずにデューティを一定の値に制御するクロック・デューティ制御回路を提供することを目的とする。また、本発明の他の目的は、このようなクロック・デューティ制御回路を用いて、常に最適な記録補償を行うことの可能な相変化ディスクの記録補償回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、外部からデューティ比が設定可能なクロック・デューティ制御回路において、外部クロックを入力し、前記外部クロックに基づいて所定のパルスを生成するクロック分周回路と、前記外部クロックを入力し、前記外部クロックの１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数値を算出するデューティ調整回路と、前記ディレイ設定段数値に基づいて前記クロック分周回路の出力パルスを遅延して出力するディレイラインと、前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスとから所定のデューティ比のクロックパルスを生成するクロック生成回路と、を有することを特徴とするクロック・デューティ制御回路、が提供される。
【００１５】
このような構成のクロック・デューティ制御回路は、クロック分周回路により外部から入力するクロックから所定のパルスを生成するとともに、カウント回路によりクロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路では、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じてディレイ設定段数値が算出される。ディレイラインは、デューティ調整回路の算出したディレイ設定段数値に応じてクロック分周回路の生成したパルスを遅延させて出力する。クロック生成回路は、クロック分周回路の生成したパルスとディレイラインの生成した遅延パルス信号とを用いて、外部クロックを所定のデューティ比のクロックパルスに変換して出力する。
【００１６】
また、始端パルス、マルチパルス、及び終端パルスを合成して得られる記録パルスにしたがってデータを記録する相変化ディスク用記録補償回路において、外部クロックを入力し、前記外部クロックに基づいて所定のパルスを生成するクロック分周回路と、前記外部クロックを入力し、前記外部クロックの１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数値を算出するデューティ調整回路と、前記ディレイ設定段数値に基づいて前記クロック分周回路の出力パルスを遅延して出力するディレイラインと、前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスとから所定のデューティ比のクロックパルスを生成するクロック生成回路と、を有するクロック・デューティ制御回路をマルチパルス発生器として備えたことを特徴とする光ディスク用記録補償回路、が提供される。
【００１７】
このような構成の光ディスク用記録補償回路は、マルチパルス発生器であるクロック・デューティ制御回路のクロック分周回路により外部クロックから所定のパルスを生成し、カウント回路によりクロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路は予め設定されたクロックのデューティ比に応じてディレイ設定段数値を算出し、ディレイラインはディレイ設定段数値に応じてクロック分周回路の生成したパルスを遅延させて出力する。クロック生成回路は、クロック分周回路の生成したパルスとディレイラインの生成した遅延パルス信号とから、所定のデューティ比のクロックパルスを生成する。生成されたクロックパルスは、記録パルスであるマルチパルス、及びマルチパルスに所定の遅延量を加えた始端パルスと終端パルス生成の元信号として用いられる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の一実施の形態であるクロック・デューティ制御回路のブロック図である。
【００１９】
本発明に係るクロック・デューティ制御回路は、外部クロックＣＫを入力し所定のパルスＣＫＨを生成するクロック分周回路であるＤ−フリップフロップ回路（ＤＦＦ）１１０と、外部クロックＣＫを入力し１周期に相当する基準ディレイ段数ＤＲＥＦをカウントするカウント回路（ＣＮＴ）１２０と、基準ディレイ段数ＤＲＥＦからディレイ設定段数値ＤＲＥＦＨを算出するデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０と、ディレイ設定段数値ＤＲＥＦＨによりパルスＣＫＨを遅延した遅延パルスＤＣＫＨを出力するディレイライン（ＤＬ＿ＭＴＸ）１４０と、パルスＣＫＨと遅延パルスＤＣＫＨより所定のデューティ比のクロックＣＫ１を生成するクロック生成回路（ＣＫ＿ＧＥＮ）１５０と、から構成される。
【００２０】
Ｄ−フリップフロップ回路１１０は、外部クロックＣＫを入力し立上りエッジで信号を反転させて出力する。すなわち、外部クロックＣＫの周期をＴとすると、これを２分周した周期２Ｔのパルス信号ＣＫＨを出力する。
【００２１】
カウント回路１２０は、外部クロックＣＫを入力し、外部クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、これをデューティ調整回路１３０へ出力する。また、外部クロックの周期は、温度や電源電圧等の影響で変化する。この外部クロックの周期のゆらぎに応じた基準ディレイ段数ＤＲＥＦを算出する方法として、例えば、ディレイ・ロック・ループがある。ディレイ・ロック・ループは、外部クロックの繰り返しの長短に応じてカウントダウンまたはカウントアップしてディレイ段数を算出し、現在のディレイ段数とこれをシフトして得られる１クロック前のディレイ段数とを比較し、小さいほうを基準ディレイ段数として出力する回路である。カウント回路１２０をこのようなディレイ・ロック・ループ構成とすることで、外部クロックＣＫの周期の変化に応じて基準ディレイ段数ＤＲＥＦが変化するため、外部クロックＣＫの周期変化量に対応して所望するディレイ量を算出することができるようになる。
【００２２】
デューティ調整回路１３０は、外部クロックＣＫとカウント回路１２０の出力である基準ディレイ段数ＤＲＥＦを入力し、予め設定された所定のデューティ比に応じたディレイ設定段数値ＤＲＥＦＨを算出し、ディレイライン１４０へ出力する。例えば、５０パーセントデューティのクロックを生成する場合、ディレイ設定段数値ＤＲＥＦＨは、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦの１／２の値とすればよい。このようなデューティ調整回路１３０は、例えば、ビットシフト回路や乗算回路により構成することができる。
【００２３】
デューティ調整回路１３０をビットシフト回路で構成した場合について説明する。図２は、本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（ビットシフト回路）のブロック図である。入力する基準ディレイ段数ＤＲＥＦは、６ビット（ＤＲＥＦ［０］〜［５］）とし、ディレイ設定段数値ＤＲＥＦＨは、基準ディレイ段数値ＤＲＥＦの１／２、すなわち５０パーセントデューティとする。ビットシフト回路１３０ａは、基準ディレイ段数ＤＲＥＦの各ビットを入力し、これを１ビットずつシフトし、ＤＲＥＦＨ［５：０］として出力する。ビットシフト回路１３０ａの演算は、次式のように表すことができる。
【００２４】
【数３】
ＤＲＥＦＨ［５：０］＝[１’ｂ０、ＤＲＥＦ［５：１］] …（３）
このように、極めて単純な回路でＤＲＥＦＨを得ることができる。ここでは、基準ディレイ段数値ＤＲＥＦの１／２を算出するとしたが、同様に１／４等、他の比率とすることもできる。
【００２５】
次に、デューティ調整回路１３０を乗算回路で構成した場合について説明する。図３は、本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（乗算回路）のブロック図である。これは、一般的なＩＣで用いられる乗算器＜ＭＰＬ＞である。乗算回路１３０ｂは、基準ディレイ段数値ＤＲＥＦと、乗算値ＤＵＴＹを入力し、
【００２６】
【数４】
ＤＲＥＦＨ＝ ＤＲＥＦ × ＤＵＴＹ …（４）
の演算を行う。ＤＵＴＹ＝１／２とすると、ディレイ設定段数値ＤＲＥＦＨは、基準ディレイ段数値ＤＲＥＦの１／２、すなわち５０パーセントデューティが得られる。ＤＵＴＹは、任意に変更が可能である。
【００２７】
図１に戻って説明する。
ディレイライン１４０は、周期２Ｔのパルス信号ＣＫＨをＤＩＮに、ディレイ設定段数値ＤＲＥＦＨをＤＳＤに入力し、パルス信号ＣＫＨをディレイ設定段数値ＤＲＥＦに応じて遅延し、遅延信号ＤＣＫＨをクロック生成回路１５０に出力する。上記説明のように、ディレイ設定段数値ＤＲＥＦＨが基準ディレイ段数値ＤＲＥＦの１／２の場合、遅延信号ＤＣＫＨは、パルス信号ＣＫＨをＴ／２遅延した信号として出力される。
【００２８】
クロック生成回路１５０は、周期２ＴのパルスＣＫＨと、パルス信号ＣＫＨをＴ／２遅延した遅延信号ＤＣＫＨとを入力し、外部クロックに同期する所定のデューティ比のクロックＣＫ１を出力する。この場合、ＣＫＨは２Ｔのパルスであり、遅延信号ＤＣＫＨはＴ／２遅延した２Ｔのパルス信号であるため、双方の排他的論理和をとれば、デューティ比５０パーセントの周期ＴのクロックＣＫ１を生成することができる。また、遅延信号ＤＣＫＨの遅延時間を任意の値に設定することにより、任意のデューティ比のクロックＣＫ１を得ることができる。
【００２９】
このような構成のクロック・デューティ制御回路の動作について説明する。図４は、本発明の一実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。ここでは、デューティ比５０パーセントのクロックＣＫ１を生成する。周期Ｔの外部クロックＣＫがクロック・デューティ制御回路に入力する。Ｄ−フリップフロップ回路１１０は、図に示すように周期２ＴのパルスＣＫＨを生成し、ディレイライン１４０及びクロック生成回路１５０へ出力する。カウント回路１２０は、外部クロックＣＫの立上りから、ＣＫの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路１３０へ出力する。デューティ調整回路１３０は、クロックのデューティ比に応じた遅延時間に相当するディレイ設定段数値ＤＲＥＦＨを算出する。上記説明のように、デューティ比が５０パーセントの場合、ＤＲＥＦＨはＤＲＥＦの１／２の値になる。算出されたディレイ設定段数値ＤＲＥＦＨは、ディレイライン１４０に出力される。ディレイライン１４０は、パルスＣＫＨをディレイ設定段数値ＤＲＥＦＨに相当する時間遅延させて出力する。この場合には、図に示すようにＴ／２遅延させた遅延信号ＤＣＫＨを生成し、クロック生成回路１５０に出力する。クロック生成回路１５０では、周期２ＴのパルスＣＫＨとＴ／２遅延した遅延信号ＤＣＫＨとの排他的論理和をとり、クロックＣＫ１を出力する。クロック生成回路１５０により、ＣＫＨとＤＣＫＨ両方が、ＨまたはＬのとき、ＣＫ１＝Ｌの信号を得ることができ、結果として、５０パーセント・デューティのクロックＣＫ１を得ることができる。このようにして、外部回路を必要とせず、クロック・デューティを一定の値に制御することができる。また、上記説明のように、ディレイ素子も含めてすべてＣＭＯＳの論理回路プロセスにより作製可能であり、このため、低コストで回路を実現することができる。
【００３０】
次に、本発明の他の実施の形態について説明する。図５は、本発明の他の実施の形態であるクロック・デューティ制御回路のブロック図である。図１と同じものは同じ番号を付し、説明は省略する。このクロック・デューティ制御回路は、外部クロックＣＫを入力し所定の周期のパルスＰＣＫを生成するクロック分周回路である微分回路（ＤＩＦ）１６０と、基準ディレイ段数ＤＲＥＦをカウントするカウント回路（ＣＮＴ）１２０と、ディレイ設定段数値ＤＲＥＦＨを算出するデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０と、ディレイ設定段数値ＤＲＥＦＨによりパルスＰＣＫを遅延した遅延パルスＤＰＣＫを出力するディレイライン（ＤＬ＿ＭＴＸ）１４０と、パルスＰＣＫと遅延パルスＤＰＣＫより所定のデューティ比のクロックＣＫ１を生成するクロック生成回路（ＣＫ＿ＧＥＮ）１７０と、から構成される。
【００３１】
微分回路１６０は、外部クロックＣＫを入力し、外部クロックのデューティを所定の値内に抑えて、ＰＣＫとして出力する。微分回路１６０の一例を示す。図６は、本発明の他の実施の形態であるクロック・デューティ制御回路の微分回路のブロック図である。微分回路１６０ａは、入力クロックＣＫを遅延する遅延素子１６１、１６２と、この遅延信号を反転する遅延素子１６３と、遅延素子１６１、１６２、１６３により遅延・反転された信号と入力クロックＣＫとの論理積をとるＡＮＤ回路１６４と、から構成される。遅延素子１６１、１６２、１６３は、入力した信号を遅延するとともに反転し、次の回路へ出力する。信号Ａは、遅延素子１６３の出力信号である。ＡＮＤ回路１６４は、入力信号ＣＫとＡの論理積をとり、次の回路へ出力する。
【００３２】
微分回路１６０ａの動作について説明する。図７は、微分回路のタイミング・チャートである。外部クロックＣＫを入力した微分回路１６０ａは、遅延素子１６１、１６２、１６３により遅延・反転された信号Ａを生成する。ＡＮＤ回路１６４で、外部クロックＣＫと遅延・反転された信号Ａの論理積をとることにより、外部クロックＣＫの立上り時に発生する所定時間のパルス信号である微分信号ＰＣＫが得られる。遅延素子１６１、１６２、１６３の組み合わせにより、遅延量が決定され、これによりデューティを制御することができる。このとき、遅延量を十分小さい量に設定すれば、温度特性その他によらず、常にデューティ５０パーセント未満の微分信号ＰＣＫが得られる。
【００３３】
クロック生成回路１７０は、外部クロックＣＫの微分信号ＰＣＫと、ディレイライン１４０によりＰＣＫを遅延した信号ＤＰＣＫを入力し、所定のデューティ比のクロックを生成する。例えば、微分信号ＰＣＫの立上りと、その遅延信号ＤＰＣＫの立上りを捉えて、信号の状態を反転させる。クロック生成回路１７０の一例として、ＲＳ−フリップフロップ回路について説明する。図８は、本発明の他の実施の形態であるクロック・デューティ制御回路のＲＳ−フリップフロップ回路のブロック図である。ＲＳ−フリップフロップ回路１７０ａは、セット信号として外部クロックＣＫの微分信号ＰＣＫを入力し、リセット信号としてＰＣＫの遅延信号ＤＰＣＫを入力し、ＮＡＮＤ１７１、１７２とから構成される。出力ＣＫ１は、セット信号ＰＣＫが１になると出力信号であるＣＫ１は１になり、リセット信号ＤＰＣＫが１になると出力信号ＣＫ１は０になる。このように、ＰＣＫとＤＰＣＫ、それぞれの立ちがりで状態が反転するので、外部クロックの立上りから、所定のディレイ時間経過まで１の状態となるパルス信号が得られる。
【００３４】
このような構成のの他の実施の形態であるクロック・デューティ回路の動作について説明する。図９は、本発明の他の実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。
【００３５】
ここでは、デューティ比５０パーセントのクロックＣＫ１を生成する。周期Ｔの外部クロックＣＫがクロック・デューティ制御回路に入力する。微分回路は、外部クロックＣＫを遅延・反転後、ＣＫとの論理積をとってＰＣＫを生成し、ディレイライン１４０及びクロック生成回路１５０へ出力する。カウント回路１２０は、外部クロックＣＫの立上りから、ＣＫの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路１３０へ出力する。デューティ調整回路１３０は、クロックのデューティ比に応じた遅延時間に相当するディレイ設定段数値ＤＲＥＦＨを算出する。上記説明のように、デューティ比が５０パーセントの場合、ＤＲＥＦＨはＤＲＥＦの１／２の値になる。算出されたディレイ設定段数値ＤＲＥＦＨは、ディレイライン１４０に出力される。ディレイライン１４０は、微分信号ＰＣＫをディレイ設定段数値ＤＲＥＦＨに相当する時間遅延させて出力する。この場合には、図に示すようにＴ／２遅延させた遅延信号ＤＰＣＫを生成し、クロック生成回路１６０に出力する。クロック生成回路１６０では、ＰＣＫとＤＰＣＫ、それぞれの立ちがりで状態を反転させるクロック信号ＣＫ１を出力する。クロック信号ＣＫ１のデューティは、ディレイ設定段数とＤＲＥＦＨを算出する演算の係数を変更することにより、任意に設定することができる。このようにして、外部回路を必要とせず、クロック・デューティを一定の値に制御することができる。また、上記説明のように、ディレイ素子も含めてすべてＣＭＯＳの論理回路プロセスにより作製可能であり、このため、低コストで回路を実現することができる。
【００３６】
図５に戻って説明する。上記の説明ではカウント回路１２０及びデューティ調整回路１３０への入力は、外部クロックＣＫとしたが、微分信号ＰＣＫを入力することもできる。
【００３７】
このような構成のクロック・デューティ制御回路は、クロック・デューティの正確な制御が可能となる。このため、このクロック・デューティ制御回路を、上記説明の相変化ディスク用記録補償回路のクロック生成回路として組み込めば、記録特性の安定化を行うことができる。
【００３８】
【発明の効果】
以上説明したように本発明では、外部から入力するクロックから所定の周期のパルスを生成するとともに、予め設定されたクロックのデューティ比によって決まるディレイ量に応じた遅延パルスを生成する。このような２種類のパルスに基づいて、外部クロックと同期する所定のデューティ比のクロックパルスを生成する。このように、外部クロックに基づいて、クロック・デューティを制御することができるため、温度、電源電圧等の外乱やプロセスばらつき等の個体差に影響されずに、クロック・デューティを一定の値に保つことができる。また、このための外部回路等を必要としない。さらに、ディレイも含めてすべてＣＭＯＳの論理回路プロセスにより作製可能であるため、コストを低く押さえることが可能である。
【００３９】
また、本発明のクロック・デューティ制御回路を組み込んだ相変化ディスクの記録補償回路は、クロック・デューティの正確な制御が可能となることで、記録特性の安定を確保することができ、システムマージンの拡大が期待される。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるクロック・デューティ制御回路のブロック図である。
【図２】本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（ビットシフト回路）のブロック図である。
【図３】本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（乗算回路）のブロック図である。
【図４】本発明の一実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。
【図５】本発明の他の実施の形態であるクロック・デューティ制御回路のブロック図である。
【図６】本発明の他の実施の形態であるクロック・デューティ制御回路の微分回路のブロック図である。
【図７】微分回路のタイミング・チャートである。
【図８】本発明の他の実施の形態であるクロック・デューティ制御回路のＲＳ−フリップフロップ回路のブロック図である。
【図９】本発明の他の実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。
【図１０】相変化ディスク記録補償回路の動作波形である。
【符号の説明】
１１０…Ｄ−フリップフロップ回路（ＤＦＦ）、１２０…カウント回路（ＣＮＴ）、１３０…デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）、１４０…ディレイライン（ＤＬ＿ＭＴＸ）、１５０…クロック生成回路（ＣＫ＿ＧＥＮ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock / duty control circuit, and more particularly to a clock / duty control circuit in which a duty ratio can be set from the outside, and a recording compensation circuit for an optical disk using the clock / duty control circuit.
[0002]
[Prior art]
High-density optical recording apparatuses are roughly classified into a magneto-optical disk system and a phase change disk system. In particular, recently, a phase change is required because the magnetic head is not required, the optical head can be downsized, direct overwrite can be easily realized, the signal strength is high, and the S / N of the reproduction system is advantageous. Disk systems are attracting attention, and development is being promoted.
[0003]
Information recording on the phase change disk utilizes the property (phase change) that when the recording film is heated to a predetermined melting point or higher and rapidly cooled, it becomes amorphous, and when it is heated below the melting point and gradually cooled, it recrystallizes. Done. Usually, amorphous or crystalline parts are called marks or spaces, respectively, and it can be said that recording of information on the phase change disk is performed by forming marks and spaces corresponding to the information. Thus, since the phase change disk is pure thermal recording, thermal management during recording is the most important. For this reason, a continuous pulse train is used for the laser light used for mark formation. Further, so-called recording compensation, in which the position and width are optimally set, is not essential, not just a clock-synchronized pulse.
[0004]
An example of a recording compensation method for such a phase change disk will be described. FIG. 10 shows operation waveforms of the phase change disk recording compensation circuit. When a pulse width of 1 clock is T and n * T (n is an integer) mark is recorded, M is a mark corresponding to 1 (H level), S is a space corresponding to 0 (L level), When the delay amount is x and y, the recording pulse is
[0005]
[Expression 1]

Or
[0006]
[Expression 2]

It can be expressed as
[0007]
In FIG. 10, CLK represents a waveform of a clock pulse, REC1 represents a recording pulse according to equation (1), REC2 represents a recording pulse according to equation (2), and DATA represents recording data. As described above, a recording compensation method for a phase change disk has been proposed in which the leading edge rising edge and the trailing edge mark falling position are variable as represented by equations (1) and (2). In response to the recent trend toward higher density and higher transfer rate of phase change disk systems, not only the above-described equations (1) and (2) but also more complicated recording compensation methods are used. As a method for generating a pulse train such as equations (1) and (2), for example, a delay element composed of two stages of inverters, and a delay lock loop that counts and outputs how many delay elements the clock 1T corresponds to And a recording compensation circuit using a variable delay circuit composed of a multiplier that multiplies the relative delay amount with respect to the output 1T. In this circuit, the values of the delay amounts x and y in the expressions (1) and (2) can be set from the outside, and the delay amounts are stable against disturbances such as temperature fluctuations and individual differences such as process variations. . Moreover, it can be created by a general CMOS (Complementary Metal Oxide Semiconductor) process.
[0008]
In the recording compensation circuit for the phase change disk described above, the control of the pulse width of the recording pulse is an important parameter that greatly affects the recording / reproducing characteristics. For example, the above expression is expressed by (0.5S + 0.5M). Control of the duty ratio of the multi-pulse part is also performed. If this multi-pulse portion can be stably supplied with the same pulse width, the recording / reproducing characteristics are improved.
[0009]
[Problems to be solved by the invention]
However, the variable delay circuit used in the conventional recording compensation circuit has a problem that it is difficult to stably generate multi-pulses having the same width. Therefore, there is a problem that a stable recording compensation circuit for a phase change disk cannot be configured.
[0010]
The variable delay circuit described above uses the clock signal as one of the logics in the multipulse part of the equations (1) and (2). For this reason, the rising and falling edges of the clock are the reference positions for the rising and falling edges of the multi-pulse, respectively. Therefore, when the clock duty fluctuates due to the disturbances and individual differences described above, it is affected. Therefore, it is difficult to always generate multipulses having the same width. In particular, when it is necessary to control the duty ratio of the multi-pulse, it is expected that the stability of this portion greatly affects the recording characteristics of the phase change disk system.
[0011]
Therefore, for example, there is a method of always obtaining a clock with a duty of 50 percent by dividing a double frequency clock by two with a D-flip flop or the like. However, this method has a problem that a double frequency clock must be obtained by some method and it is difficult to make a single chip with CMOS.
[0012]
For example, Japanese Patent Laid-Open No. 4-72809 discloses a circuit in which the rising edge of each of two clocks controlled so that the phase difference is always π is used as the reference position of the rising and falling edges of the multipulse. . However, this circuit has a problem that a mechanism for determining a phase difference between a clock and a delayed clock has not been established, and is difficult to realize.
[0013]
The present invention has been made in view of these points, and an object of the present invention is to provide a clock / duty control circuit for controlling the duty to a constant value without requiring an external circuit. Another object of the present invention is to provide a recording compensation circuit for a phase change disk which can always perform optimum recording compensation using such a clock / duty control circuit.
[0014]
[Means for Solving the Problems]
In the present invention, in order to solve the above-described problem, in a clock duty control circuit in which a duty ratio can be set from the outside, a clock frequency dividing circuit that inputs an external clock and generates a predetermined pulse based on the external clock; A count circuit that inputs the external clock, counts the number of reference delay stages corresponding to one cycle of the external clock and outputs the count value, and inputs the count value and delays according to a predetermined duty ratio set in advance A duty adjustment circuit for calculating a setting stage value; a delay line for delaying and outputting the output pulse of the clock divider circuit based on the delay setting stage value; and an output pulse of the clock divider circuit and the delay line A clock that generates a clock pulse with a predetermined duty ratio from the delayed output pulse. Clock duty control circuit, characterized in that it comprises a click generating circuits, a, is provided.
[0015]
The clock duty control circuit having such a configuration generates a predetermined pulse from an externally input clock by the clock frequency dividing circuit and counts the reference delay stage number corresponding to one cycle of the clock by the count circuit. In the duty adjustment circuit, the delay setting stage value is calculated according to a delay ratio determined by a preset duty ratio of the clock. The delay line delays and outputs the pulse generated by the clock frequency dividing circuit according to the delay setting stage value calculated by the duty adjustment circuit. The clock generation circuit converts the external clock into a clock pulse having a predetermined duty ratio by using the pulse generated by the clock frequency dividing circuit and the delay pulse signal generated by the delay line, and outputs the clock pulse.
[0016]
Further, in a recording compensation circuit for a phase change disk that records data according to a recording pulse obtained by synthesizing a start pulse, a multi-pulse, and an end pulse, an external clock is input, and a predetermined pulse is generated based on the external clock. A clock dividing circuit to be generated, a count circuit that inputs the external clock, counts the number of reference delay stages corresponding to one cycle of the external clock, and outputs the count value; and inputs the count value and is preset A duty adjustment circuit for calculating a delay setting stage value in accordance with a predetermined duty ratio; a delay line for delaying and outputting an output pulse of the clock frequency dividing circuit based on the delay setting stage value; and the clock frequency dividing circuit And a predetermined duty from the output pulse delayed by the delay line. Optical disc recording compensation circuit comprising: the clock generation circuit for generating a clock pulse of the I ratio, a clock duty control circuit having a multi-pulse generator, is provided.
[0017]
The optical disk recording compensation circuit having such a configuration generates a predetermined pulse from an external clock by a clock frequency dividing circuit of a clock / duty control circuit which is a multi-pulse generator, and a reference circuit corresponding to one cycle of the clock by a count circuit. Count the number of delay stages. The duty adjustment circuit calculates a delay setting stage value according to a preset duty ratio of the clock, and the delay line delays and outputs a pulse generated by the clock frequency dividing circuit according to the delay setting stage value. The clock generation circuit generates a clock pulse having a predetermined duty ratio from the pulse generated by the clock frequency dividing circuit and the delay pulse signal generated by the delay line. The generated clock pulse is used as an original signal for generating a multi-pulse which is a recording pulse, and a start pulse and a final pulse obtained by adding a predetermined delay amount to the multi-pulse.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a clock / duty control circuit according to an embodiment of the present invention.
[0019]
The clock duty control circuit according to the present invention includes a D-flip flop circuit (DFF) 110, which is a clock frequency dividing circuit that receives an external clock CK and generates a predetermined pulse CKH, and an external clock CK in one cycle. A count circuit (CNT) 120 that counts the corresponding reference delay stage number DREF, a duty adjustment circuit (DUTY_ADJ) 130 that calculates a delay setting stage value DREFH from the reference delay stage number DREF, and a pulse CKH is delayed by the delay setting stage value DREFH A delay line (DL_MTX) 140 that outputs a delay pulse DCKH, and a clock generation circuit (CK_GEN) 150 that generates a clock CK1 having a predetermined duty ratio from the pulse CKH and the delay pulse DCKH are configured.
[0020]
The D-flip flop circuit 110 receives the external clock CK, inverts the signal at the rising edge, and outputs the inverted signal. That is, assuming that the period of the external clock CK is T, a pulse signal CKH having a period 2T obtained by dividing it by two is output.
[0021]
The count circuit 120 receives the external clock CK, counts the reference delay stage number DREF corresponding to one cycle of the external clock, and outputs this to the duty adjustment circuit 130. Further, the period of the external clock changes due to the influence of temperature, power supply voltage, and the like. As a method of calculating the reference delay stage number DREF corresponding to the fluctuation of the period of the external clock, for example, there is a delay lock loop. The delay lock loop counts down or counts up according to the repetition length of the external clock to calculate the number of delay stages, and compares the current number of delay stages with the number of delay stages one clock before obtained by shifting this. This is a circuit that outputs the smaller one as the reference delay stage number. Since the count circuit 120 has such a delay lock loop configuration, the reference delay stage number DREF changes according to the change in the period of the external clock CK. Therefore, the count circuit 120 is desired corresponding to the period change amount of the external clock CK. The amount of delay can be calculated.
[0022]
The duty adjustment circuit 130 receives the external clock CK and the reference delay stage number DREF as the output of the count circuit 120, calculates a delay setting stage value DREFH corresponding to a predetermined duty ratio set in advance, and outputs it to the delay line 140. To do. For example, when a 50% duty clock is generated, the delay setting stage value DREFH may be set to a value that is ½ of the reference delay stage number DREF corresponding to one period of the clock. Such a duty adjustment circuit 130 can be configured by, for example, a bit shift circuit or a multiplication circuit.
[0023]
A case where the duty adjustment circuit 130 is configured by a bit shift circuit will be described. FIG. 2 is a block diagram of a duty adjustment circuit (bit shift circuit) of a clock duty circuit according to an embodiment of the present invention. The input reference delay stage number DREF is 6 bits (DREF [0] to [5]), and the delay setting stage value DREFH is 1/2 of the reference delay stage value DREF, that is, 50% duty. The bit shift circuit 130a receives each bit of the reference delay stage number DREF, shifts this bit by bit, and outputs it as DREFH [5: 0]. The operation of the bit shift circuit 130a can be expressed as the following equation.
[0024]
[Equation 3]
DREFH [5: 0] = [1′b0, DREF [5: 1]] (3)
Thus, DREFH can be obtained with a very simple circuit. Here, ½ of the reference delay stage value DREF is calculated, but other ratios such as ¼ can be similarly used.
[0025]
Next, a case where the duty adjustment circuit 130 is configured by a multiplication circuit will be described. FIG. 3 is a block diagram of the duty adjustment circuit (multiplication circuit) of the clock duty circuit according to the embodiment of the present invention. This is a multiplier <MPL> used in a general IC. The multiplication circuit 130b receives the reference delay stage value DREF and the multiplication value DUTY,
[0026]
[Expression 4]
DREFH = DREF × DUTY (4)
Perform the operation. When DUTY = 1/2, the delay setting stage value DREFH is 1/2 of the reference delay stage value DREF, that is, a 50% duty is obtained. DUTY can be arbitrarily changed.
[0027]
Returning to FIG.
The delay line 140 inputs the pulse signal CKH having a period of 2T to DIN, the delay setting stage value DREFH to the DSD, delays the pulse signal CKH according to the delay setting stage value DREF, and sends the delay signal DCKH to the clock generation circuit 150. Output. As described above, when the delay setting stage value DREFH is ½ of the reference delay stage value DREF, the delay signal DCKH is output as a signal obtained by delaying the pulse signal CKH by T / 2.
[0028]
The clock generation circuit 150 receives a pulse CKH having a period of 2T and a delay signal DCKH obtained by delaying the pulse signal CKH by T / 2, and outputs a clock CK1 having a predetermined duty ratio synchronized with an external clock. In this case, since CKH is a 2T pulse and the delay signal DCKH is a 2T pulse signal delayed by T / 2, if the exclusive OR of both is taken, a clock CK1 with a period T with a duty ratio of 50% is generated. can do. Further, by setting the delay time of the delay signal DCKH to an arbitrary value, the clock CK1 having an arbitrary duty ratio can be obtained.
[0029]
The operation of the clock / duty control circuit having such a configuration will be described. FIG. 4 is a timing chart of the clock duty control circuit according to the embodiment of the present invention. Here, the clock CK1 having a duty ratio of 50% is generated. An external clock CK having a period T is input to the clock duty control circuit. The D-flip flop circuit 110 generates a pulse CKH having a period of 2T as shown in the figure, and outputs the pulse CKH to the delay line 140 and the clock generation circuit 150. The count circuit 120 counts the reference delay stage number DREF corresponding to one cycle of CK from the rising edge of the external clock CK, and outputs it to the duty adjustment circuit 130. The duty adjustment circuit 130 calculates a delay setting stage value DREFH corresponding to a delay time corresponding to the duty ratio of the clock. As described above, when the duty ratio is 50%, DREFH has a value that is ½ of DREF. The calculated delay setting stage value DREFH is output to the delay line 140. The delay line 140 outputs the pulse CKH with a time delay corresponding to the delay setting stage value DREFH. In this case, a delay signal DCKH delayed by T / 2 is generated and output to the clock generation circuit 150 as shown in FIG. In the clock generation circuit 150, the exclusive OR of the pulse CKH having a period of 2T and the delayed signal DCKH delayed by T / 2 is obtained and the clock CK1 is output. When both CKH and DCKH are H or L, the clock generation circuit 150 can obtain a signal of CK1 = L, and as a result, a clock CK1 with a 50 percent duty can be obtained. In this manner, the clock duty can be controlled to a constant value without requiring an external circuit. Further, as described above, all the elements including the delay element can be manufactured by a CMOS logic circuit process, and therefore, a circuit can be realized at a low cost.
[0030]
Next, another embodiment of the present invention will be described. FIG. 5 is a block diagram of a clock / duty control circuit according to another embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. This clock duty control circuit includes a differentiating circuit (DIF) 160 that is a clock frequency dividing circuit that receives an external clock CK and generates a pulse PCK having a predetermined period, and a counting circuit (CNT) 120 that counts the reference delay stage number DREF. A duty adjustment circuit (DUTY_ADJ) 130 that calculates a delay setting stage value DREFH, a delay line (DL_MTX) 140 that outputs a delay pulse DPCK obtained by delaying the pulse PCK by the delay setting stage value DREFH, and a pulse PCK and a delay pulse DPCK And a clock generation circuit (CK_GEN) 170 for generating a clock CK1 having a predetermined duty ratio.
[0031]
The differentiation circuit 160 receives the external clock CK, suppresses the duty of the external clock within a predetermined value, and outputs it as PCK. An example of the differentiation circuit 160 is shown. FIG. 6 is a block diagram of a differentiating circuit of a clock / duty control circuit according to another embodiment of the present invention. The differentiating circuit 160a includes delay elements 161 and 162 that delay the input clock CK, a delay element 163 that inverts the delay signal, and the logic of the input clock CK and the signal delayed and inverted by the delay elements 161, 162, and 163. And an AND circuit 164 for taking a product. The delay elements 161, 162, and 163 delay and invert the input signal and output it to the next circuit. Signal A is an output signal of delay element 163. The AND circuit 164 takes a logical product of the input signals CK and A and outputs the logical product to the next circuit.
[0032]
The operation of the differentiation circuit 160a will be described. FIG. 7 is a timing chart of the differentiation circuit. The differentiating circuit 160a to which the external clock CK is input generates the signal A delayed and inverted by the delay elements 161, 162, and 163. The AND circuit 164 obtains a logical product of the external clock CK and the delayed / inverted signal A, thereby obtaining a differential signal PCK that is a pulse signal of a predetermined time generated at the rising edge of the external clock CK. The amount of delay is determined by the combination of the delay elements 161, 162, and 163, whereby the duty can be controlled. At this time, if the delay amount is set to a sufficiently small amount, a differential signal PCK having a duty of less than 50% is always obtained regardless of temperature characteristics and the like.
[0033]
The clock generation circuit 170 receives the differential signal PCK of the external clock CK and the signal DPCK obtained by delaying PCK by the delay line 140, and generates a clock having a predetermined duty ratio. For example, the rise of the differential signal PCK and the rise of the delayed signal DPCK are captured, and the signal state is inverted. As an example of the clock generation circuit 170, an RS-flip flop circuit will be described. FIG. 8 is a block diagram of an RS-flip-flop circuit of a clock / duty control circuit according to another embodiment of the present invention. The RS flip-flop circuit 170a receives the differential signal PCK of the external clock CK as a set signal, receives the PCK delay signal DPCK as a reset signal, and includes NANDs 171 and 172. As for the output CK1, when the set signal PCK becomes 1, the output signal CK1 becomes 1, and when the reset signal DPCK becomes 1, the output signal CK1 becomes 0. As described above, since the state is inverted at the rising edges of PCK and DPCK, a pulse signal that is in a state of 1 from the rising edge of the external clock to the lapse of a predetermined delay time is obtained.
[0034]
The operation of the clock / duty circuit according to another embodiment having such a configuration will be described. FIG. 9 is a timing chart of a clock duty control circuit according to another embodiment of the present invention.
[0035]
Here, the clock CK1 having a duty ratio of 50% is generated. An external clock CK having a period T is input to the clock duty control circuit. The differentiating circuit delays and inverts the external clock CK, takes a logical product with CK, generates PCK, and outputs the PCK to the delay line 140 and the clock generation circuit 150. The count circuit 120 counts the reference delay stage number DREF corresponding to one cycle of CK from the rising edge of the external clock CK, and outputs it to the duty adjustment circuit 130. The duty adjustment circuit 130 calculates a delay setting stage value DREFH corresponding to a delay time corresponding to the duty ratio of the clock. As described above, when the duty ratio is 50%, DREFH has a value that is ½ of DREF. The calculated delay setting stage value DREFH is output to the delay line 140. The delay line 140 outputs the differential signal PCK with a time delay corresponding to the delay setting stage value DREFH. In this case, a delay signal DPCK delayed by T / 2 is generated and output to the clock generation circuit 160 as shown in FIG. The clock generation circuit 160 outputs a clock signal CK1 that inverts the state at each rising edge of PCK and DPCK. The duty of the clock signal CK1 can be arbitrarily set by changing the delay setting stage number and the coefficient of calculation for calculating DREFH. In this manner, the clock duty can be controlled to a constant value without requiring an external circuit. Further, as described above, all the elements including the delay element can be manufactured by a CMOS logic circuit process, and therefore, a circuit can be realized at a low cost.
[0036]
Returning to FIG. In the above description, the input to the count circuit 120 and the duty adjustment circuit 130 is the external clock CK, but a differential signal PCK can also be input.
[0037]
The clock / duty control circuit having such a configuration can accurately control the clock / duty. For this reason, if this clock / duty control circuit is incorporated as a clock generation circuit of the recording compensation circuit for phase change disc described above, the recording characteristics can be stabilized.
[0038]
【The invention's effect】
As described above, in the present invention, a pulse having a predetermined period is generated from a clock input from the outside, and a delay pulse corresponding to a delay amount determined by a duty ratio of a preset clock is generated. Based on these two types of pulses, a clock pulse having a predetermined duty ratio synchronized with the external clock is generated. In this way, the clock duty can be controlled based on the external clock, so that the clock duty is maintained at a constant value without being affected by disturbances such as temperature and power supply voltage and individual differences such as process variations. be able to. Further, no external circuit or the like is required for this purpose. Further, since all can be manufactured by the CMOS logic circuit process including the delay, the cost can be reduced.
[0039]
In addition, the recording compensation circuit for the phase change disk incorporating the clock / duty control circuit of the present invention enables accurate control of the clock / duty, thereby ensuring stable recording characteristics and reducing the system margin. Expansion is expected.
[Brief description of the drawings]
FIG. 1 is a block diagram of a clock / duty control circuit according to an embodiment of the present invention;
FIG. 2 is a block diagram of a duty adjustment circuit (bit shift circuit) of a clock / duty circuit according to an embodiment of the present invention;
FIG. 3 is a block diagram of a duty adjustment circuit (multiplication circuit) of a clock / duty circuit according to an embodiment of the present invention;
FIG. 4 is a timing chart of a clock duty control circuit according to an embodiment of the present invention.
FIG. 5 is a block diagram of a clock duty control circuit according to another embodiment of the present invention.
FIG. 6 is a block diagram of a differentiation circuit of a clock duty control circuit according to another embodiment of the present invention.
FIG. 7 is a timing chart of the differentiating circuit.
FIG. 8 is a block diagram of an RS-flip flop circuit of a clock duty control circuit according to another embodiment of the present invention.
FIG. 9 is a timing chart of a clock duty control circuit according to another embodiment of the present invention.
FIG. 10 is an operation waveform of the phase change disk recording compensation circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 110 ... D flip-flop circuit (DFF), 120 ... Count circuit (CNT), 130 ... Duty adjustment circuit (DUTY_ADJ), 140 ... Delay line (DL_MTX), 150 ... Clock generation circuit (CK_GEN)

Claims (12)

In the clock duty control circuit that can set the duty ratio from the outside,
A clock frequency dividing circuit for inputting an external clock and generating a predetermined pulse based on the external clock;
A count circuit that inputs the external clock, counts the number of reference delay stages corresponding to one period of the external clock, and outputs the count value;
A duty adjustment circuit that inputs the count value and calculates a delay setting stage value in accordance with a predetermined duty ratio set in advance;
A delay line that delays and outputs an output pulse of the clock divider circuit based on the delay setting stage value;
A clock generation circuit for generating a clock pulse having a predetermined duty ratio from an output pulse of the clock frequency divider circuit and an output pulse delayed by the delay line;
A clock duty control circuit comprising: 2. The clock duty control circuit according to claim 1, wherein the clock divider circuit is a D-flip-flop circuit that divides and outputs an external clock by two. The count circuit calculates the number of delay stages to be counted down or counted up according to the repetition period of the external clock, compares the current number of delay stages with the number of delay stages one clock before, and the smaller one is the reference delay stage number. 2. The clock duty control circuit according to claim 1, wherein the clock duty control circuit is a delay lock loop that outputs as a delay lock loop. 2. The clock duty control circuit according to claim 1, wherein the duty adjustment circuit is a bit shift circuit for shifting the count value by a predetermined number of bits. 2. The clock duty control circuit according to claim 1, wherein the duty adjustment circuit is a multiplication circuit that multiplies the count value by an arbitrary value. 2. The clock duty control circuit according to claim 1, wherein the clock generation circuit calculates and outputs an exclusive OR of the output pulse of the clock frequency dividing circuit and the output pulse delayed by the delay line. 2. The clock duty control circuit according to claim 1, wherein the clock frequency dividing circuit is a differentiating circuit that outputs an external clock while keeping the duty of the external clock within a predetermined value. 8. The clock duty control circuit according to claim 7, wherein the differentiating circuit suppresses the duty to less than 50%. The differentiation circuit includes a delay circuit that delays the external clock;
An inverting circuit for inverting the delayed signal;
An AND circuit that takes a logical product of the delayed and inverted signal and the external clock;
8. The clock duty control circuit according to claim 7, comprising: 2. The clock duty control circuit according to claim 1, wherein the clock generation circuit is an RS flip-flop circuit. In a recording compensation circuit for an optical disc that records data according to a recording pulse obtained by synthesizing a start pulse, a multi-pulse, and a termination pulse
A clock frequency dividing circuit for inputting an external clock and generating a predetermined pulse based on the external clock;
A count circuit that inputs the external clock, counts the number of reference delay stages corresponding to one period of the external clock, and outputs the count value;
A duty adjustment circuit that inputs the count value and calculates a delay setting stage value in accordance with a predetermined duty ratio set in advance;
A delay line that delays and outputs an output pulse of the clock divider circuit based on the delay setting stage value;
A clock generation circuit for generating a clock pulse having a predetermined duty ratio from an output pulse of the clock frequency divider circuit and an output pulse delayed by the delay line;
An optical disc recording compensation circuit comprising a clock / duty control circuit having a multi-pulse generator. 12. The recording compensation circuit for an optical disc according to claim 11, wherein the clock / duty control circuit generates a pulse signal having a duty ratio of 50%.

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