JP4074748B2 - 浮遊ゲート・メモリ装置にトンネル電流を導入するために調節された電圧源 - Google Patents
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Description
発明の技術分野
本発明は、浮遊ゲートメモリ装置に関し、より詳細には、ファウラ・ノルドハイム・トンネリングを導入するためにメモリセルを横断する一定の電界が維持されるように、ソース、ドレイン、又はチャンネルに印加される正電圧と制御ゲートに印加される負電圧を発生する回路に関する。
【0002】
従来の技術
フラッシュ・メモリ装置は、メモリセルのしきい値を増大するホット電子を浮遊ゲートに注入するためにメモリセルをバイアスすることでいくつかの場合はプログラムされる浮遊ゲート・メモリセルの配列に基づいている。また、多くの例では、低いしきい値状態を設定するために浮遊ゲートの外へ電子のファウラ・ノルドハイム・トンネリングを誘起するためにバイアスすることにより、セルは消去される。消去操作のためにファウラ・ノルドハイム・トンネリングを導入する1つの普通の手法は、ソース側消去と呼ばれる。この手法によれば、消去されるべき配列の内のワード線に負電圧が印加され、一方、正電圧又は接地電圧がソースに印加される。このバイアスが、ファウラ・ノルドハイム・トンネリングを誘起するための浮遊ゲート及びソース間の電界を設定する。ゲートは負電圧を受けそしてソースが正電圧又は接地を受けている間、基板は接地されそしてドレインは典型的には浮遊されている。1991年12月31日に発行されたハッダダ等に発明された米国特許第5,077,691号を参照。
【0003】
ソース側消去操作を支援するために、集積回路は負電圧チャージ・ポンプ又は負電圧の他の源を集積回路上に含む。好適なシステムにおいて、トンネリングのために十分な電界を設定するためにゲート上に必要な負電圧の強度を減少するために、ソース側の電圧はできるだけ高い。また、より高いソース電圧はソース側により高いバンドツーバンド電流を誘起して、そしてトンネリングの効率を改良する。しかし、業界標準による最大10%までの電源電位VDDの変動及びセル上の電流負荷の変動のため、ソース側消去中のフラッシュ・セルのソースに印加される電圧は多くの環境下では一定に維持することができない。この結果、浮遊ゲートとソースを横断する電界は変化し、そしてセルの消去時間は劇的に変化する。負電圧発生を調節するためのいくつかの試みがある。例えば、ISSCC96/セッション2/フラッシュ・メモリ/論文TP2.7、pp.44−45、1996年のベンカッツ等の「深いパワー低下を持った55ns0.35マイクロン5V専用16Mフラッシュ・メモリ」を参照。しかし、消去動作の効率を維持しながら、フラッシュ・メモリセルの消去時間について改良された制御を供給することが望まれている。
【0004】
発明の開示
本発明によれば、浮遊ゲート・メモリセルの制御ゲートに負電圧を印加しそしてソース、ドレイン又はチャンネルを含む相補的ノードに正電圧を印加するための回路であって、供給電圧に応じて正電圧をセルのソース(好適な実施の形態において)に供給するための正電圧源と、供給電圧に応じて負電圧を制御ゲートに供給する負電圧源と、を含む回路が提供される。正電圧に応じて負電圧をあるレベルに維持するために正電圧源及び負電圧源に結合された電圧調節器が含まれる。正電圧及び負電圧は、消去されるべきメモリセルの浮遊ゲート及びソース(又は他の相補的ノード)間に電界を設定する。調節器は、正電圧の値の範囲にわたって本質的に電界が一定にとどまるように、または代替的に消去速度本質的に一定に維持するように、正電圧に応じて負電圧を維持する。
【0005】
浮遊ゲートとソース(又は他の相補的ノード)の間に設定された電界は、物理的関係によりモデル化できる。本発明の1つの観点によれば、調節器は電圧値の範囲にわたって電界の変化を補償するために物理的関係をモデル化する伝達関数を有する。
【0006】
本発明の1つの観点によれば、調節器は正電圧に結合された第1入力と、参照電位に結合された第2入力と、負電圧源に結合された出力とを有する増幅器を含む。フイードバックが、源電圧の変化を追跡するために負電圧源の出力を誘起するために負電圧源の出力と第2入力との間に接続されている。
【0007】
好ましい実施の形態では、調節器は例えばツェナー・ダイオードを含んだ負電圧発生器に結合されたレベルシフト回路を含む。電圧分割器がレベルシフト回路と参照電位の間に結合されて、負電圧発生器により供給された負電圧の変動を示すフイードバック電圧を供給する。nチャンネルMOSトランジスタが供給電圧に結合されたドレイン、正電圧に結合されたゲート、及びソースを有する。pチャンネルMOSトランジスタがnチャンネルMOSトランジスタのソースに結合されたソースと、電圧分割器からのフイードバック電圧に結合されたゲートと、例えばレベルシフト回路を介して負電圧発生器に結合したドレインとを有する。
【0008】
本発明の別の観点によれば、クランプ回路がnチャンネルMOSトランジスタのソースがクランプ・レベル以下に低下するのを防止するために、nチャンネルMOSトランジスタのソースに結合されている。
【0009】
本発明はまた、浮遊ゲート・メモリセルの配列と、その配列内のメモリセルを読出し、プログラミングしそして消去するための回路とを含んだ集積回路メモリとして特徴付けることができる。本発明のこの観点によれば、配列内のメモリセルを消去するための回路は、配列内のワード線に負電圧を印加し、そして配列内のメモリセルのソース(又は他の相補的ノード)へ導電経路を横断して正電圧を印加し、そしてソース電圧の範囲にわたって配列内のメモリセルのソースと浮遊ゲートを横断する本質的に一定の電界を維持するためのリソースを含む。本発明の好適な観点によれば、一定な電界は上述した電圧調節技術を使用して維持される。
【0010】
本発明は、ソース(又は他の相補的なノード)に正電圧を印可し、そして制御ゲートに負電圧を印可すること基づいて浮遊ゲート・メモリセルを消去する方法を提供する。これに加えて、この方法はソース上の正電圧に応じて負電圧を一定のレベルに維持するために負電圧を調節することを含む。ソース電圧に応答するレベルは、ソース電圧の値の範囲にわたってセルのソースと浮遊ゲートの間に電界を本質的に一定に留めるように調節される。本発明の別の観点によれば、調節される負電圧及びソース電圧は消去されるべきメモリセルのソースと浮遊ゲートの間に物理的関係に従って電界を設定する。負電圧の調節は、物理的関係をモデリングする伝達関数を有する回路によって達成される。
【0011】
このようにして、一定の消去速度を有する集積化回路メモリ装置が提供できる。一定の消去速度により、セルの配列を消去するための制御回路が改善できる。 本発明の別の観点及び利点が、添付図面を参照した以下の詳細な説明及び特許請求の範囲の記載により理解できる。
【0012】
発明の実施の形態
本発明の詳細な説明が、図1乃至図9を参照して提供される。図1は、本発明による回路の単純化されたブロック図を示している。図1に示すように、線11上の制御ゲートと、線12上のドレインと、線13上のソースとを持ったフラッシュ・メモリセルが提供される。浮遊ゲート・セル10は浮遊ゲート14を含む。セル10は、この単純化された例では、消去操作のために接地された線15により表される基板に結合される。消去を引き起こすために、ソース電位はトランジスタ16を介して線13に印加されている。トランジスタ16のドレインは供給電位VDDに結合されている。ゲートは、ソース13上に正電圧を設立するために使用される参照電圧に結合されている。VDD及び他のフアクターの変化に起因して、ソース13上の正電圧は値の範囲にわたって変化できる。
【0013】
ソース側消去の際、ドレイン端子12は、ドレインに結合しているビット線を接続しないことにより、浮かされて状態になる。負電圧NVPPが線11に印加される。負電圧NVPPはチャージ・ポンプ20により発生される。チャージ・ポンプ20はそれにそれに結合した負電圧調節器21を有する。負電圧チャージ・ポンプ20の1つの実施の形態は、1996年7月2日に発行された米国特許第5,532,906号「フラッシュメモリのための負電圧発生器」に記載されている。本発明によれば、ソース電圧13は線22に示されるように負電圧調節器21に結合している。負電圧発生器は、一定の消去速度を維持するように、あるいは代替的には、浮遊ゲート14とソース13の間に一定の電界を維持するように、負電圧発生器20の出力を制御するため、ソース電圧に応答する。
【0014】
消去の際の浮遊ゲート及びソース間の電界は以下の物理関係により表現できる。
E電界=[V(ソース)−V(浮遊ゲート)]/酸化厚
=[Vs−(Cd*Vd+Cg*Vg+Cs*Vs+Cb*Vb+Qf)+VFB]/酸化厚
=[(1−Cs)*Vs−Cg*Vg−Qf−VFB]]/酸化厚…(式1)
【0015】
一定の消去速度を維持するために、この電界は典型的な浮遊ゲート・セルに対して一定でなければならず、または制御されなければならない。従って、ゲート電圧及びソース電圧間の関係が定義できる。式2は次の関係を有する。
Vg=((1−Cs)/Cg)*Vs−(E電界*酸化厚)/Cg+VFB/Cg…(式2)
この式においては、浮遊ゲート中の電荷の影響は無視されている。
【0016】
このように、ソース電圧はオン・チップ負電圧発生器により発生される必要がある負電圧の大きさを減少するためにはできるだけ高くすることが望ましい。しかし、より高いソース電圧はソース側においてより高いバンド・ツー・バンド電流を引き起こすために好ましくない。負電圧の大きさを妥協することにより、負電圧チャージ・ポンプの効率性と面積を最適化できる。この関係は、チャンネル消去、又はドレイン側消去に対して適当に修正できる。
【0017】
図2は、本発明による好適な負電圧調節器21の回路図である。負電圧調節器は線50上の負ポンプのNVPP出力に結合されている。ソース電圧源により発生されたソース電圧は線51上に供給される。電圧シフトVSHIFTを誘起するレベル・シフト回路が、電圧VDが発生されるノード52へ線50から結合される。レベルシフト回路は、直列接続のツェナー・ダイオード53、第1pチャンネルMOSトランジスタ54及び第2pチャンネルMOSトランジスタ55を含む。トランジスタ54及び55は、ダイオード構成でそれらのそれぞれのゲートをそれらのそれぞれのドレインに結合させている。トランジスタ54及び55が構成されるnウエルはそれぞれノード52でトランジスタ55のソースに結合している。好適な実施の形態において、トランジスタ54はチャンネルはより低いしきい値電圧を誘起するためにより少ないドーピング濃度でドープされているネイテイブ・モード装置である。この例では、両トランジスタ54及び55は30ミクロン幅で1ミクロン長のチャンネルを有する。
【0018】
ノード52は、抵抗56及び抵抗57を含んだ電圧分割器に結合されている。この例において。抵抗56は38キロオームの抵抗を有し、そして抵抗57は42キロオームの抵抗を有する。抵抗57はnチャンネル・トランジスタ58のソースに結合されている。トランジスタ58のゲートは参照電圧59に結合されている。トランジスタ58のドレインは供給電位VDDに結合している。この例の回路において、参照電圧59は約4.2ボルトであり、約4.2ボルトをトランジスタ58のソースにおける電圧VUをトランジスタ58のしきい値の約0.7ボルト少ない、又はこの例においては約3.5ボルトにする。トランジスタ58は非常に大きく(この例では、チャンネルは30ミクロン幅で0.6ミクロン長である)、そしてトランジスタ58を通る電流は大変小さい(この例では、20乃至60マイクロアンペア)から、ゲート−ソース電圧しきい値は相対的に一定に保つことができる。
抵抗56及び57間のノード60に、フイードバック電位VREFが発生される。
【0019】
フイードバック電位VREFが、pチャンネル・トランジスタ61のゲートに印可される。pチャンネル・トランジスタ61のソースはノード62に結合されている。ノード62はnチャンネル・トランジスタ63のソースに結合されている。ソース電圧51はトランジスタ63のゲートに結合され、そしてトランジスタ63のドレインは供給電位VDDに結合される。トランジスタ61のドレインは、ダイオード接続トランジスタ64及び65を通じて線50上の負電圧発生器の出力に結合されている。トランジスタ64及び65のそれぞれはそれらのゲートをそれらのドレインに結合させている。図示するようにそれらは直列接続されている。nウエルはそれぞれノード62に結合している。同様に、トランジスタ61のnウエルはノード62に結合している。
【0020】
これに加えて、クランピング・トランジスタ66はそのソースをノード62に結合させ、そのドレインを供給電位VDDに結合させ、そしてそのゲートを線67上のこの例では約4.0ボルトである参照電圧に結合させている。
【0021】
ツェナー・ダイオード53及びトランジスタ54及び55は、線50における負電圧の大きさをノード52上の接地電位に近い又は上の電圧分だけ反映するレベル・シフターを構成する。トランジスタ58はレベルシフターのための電力供給としてそのソースに一定電圧を供給する。抵抗56及び57により構成される電圧分割器が上記の式2の係数をモデルするのに使用される。
【0022】
従って、図2の伝達関数は以下の様に表現できる。
【0023】
式4及び5を6に代入すると、以下の式を得る。
VNVPP=(R1+R2)/R1 *VSOURCE−[(R1+R2)/R1 *VGS(トラン63)−(R1+R2)/R1 *VGS(トラン61)+R2/R1 *VU+VSHIFT)] (式7)
【0024】
両トランジスタ61及び63に対するゲート−ソース電圧VGSは、相対的に大きい装置(この例では、それぞれ200ミクロン幅と1ミクロン長)でこれらを構成することにより相対的に一定である。また、トランジスタ58のソースでの電圧VUは相対的に一定である。従って、式7は抵抗56及び57により構成された電圧分割器の抵抗の比を適当に選択することにより十分に良く式2に適合させることができる。このようにして、トランジスタのソースの電圧が低下する時、補償するためにゲート電圧の大きさを増加できる。これは好適なシステムについて消去速度を本質的に一定に維持する。消去速度を一定に保つための他の関係を特定のフラッシュ・メモリ・システム上に構成できる。
【0025】
トランジスタ66は追加の保護を提供する。もしソース電圧が低下しすぎると、トランジスタ66は装置内の回路上にストレスを生ずる限界の下までノード50が行くのを防止する。
【0026】
図3は調節器21の別の観点を提供する。図3に示されるように、調節器は101上のソース電圧に正入力を結合させ、オフセット発生器103の出力に設けられた負入力102を含んだ増幅器100を有する。オフセット発生器103への入力は抵抗104を横断する参照電圧VUにより、そして抵抗105を介して与えられるフイードバック及び負電圧発生器の出力に結合された線107上の出力からのレベルシフターにより、与えられる。
【0027】
オフセット103がトランジスタ63のしきい値にトランジスタ61のしきい値の絶対値を加えたものとして特徴付けられる時、図3は図2の回路内に構成される。抵抗104及び105はフイードバック比を調節する。電圧VUは出力DCオフセットを調節するために使用できる。
【0028】
他の回路設計も式2内に表現される物理的関係又は消去速度又は電界強度に基づいた他の物理的関係をモデルするために使用できる。
【0029】
図4及び図5は、図2の回路のシミュレーションの結果を示す。図4において、3つの場合がシミュレートされた。トレース200は85℃で4.4ボルトの供給電位に対応し、トレース201は25℃で5ボルトの供給電位に対応し、そしてトレース202は0℃で5.6ボルトの供給電位に対応する。理想的な曲線は線203で示される。図示されるように、シミュレートされた結果は理想的な曲線を大変良く追跡する。図4において、約4ボルトの下のソース電圧の値に対しては、回路は負電圧を一定値にクランプする。
【0030】
図5は、上記の3つの場合のそれぞれについてソース電圧の範囲を越える電界の大きさにシミュレーションを示す。トレース210は85℃で4.4ボルトの供給電位に対応し、場合211は25℃で5ボルトの供給電位に対応し、そして場合212は0℃で5.6ボルトの供給電位に対応する。
図5に示されるように、電界は4ボルト以上のソース電圧に対して本質的に一定である。
【0031】
図6、図7、及び図8は、図2により構成された回路のための測定データを測定する。負電圧電位が図6にトレース600に沿って描かれている。そしてソース電圧電位がトレース601に沿って描かれている。図7において、負電圧がトレース700上に示され、そしてソース電位がトレース701上に示されている。図8において、負電圧がトレース800上に示され、そしてソース電位がトレース801上に示されている。
【0032】
図6、図7、及び図8において、水平軸は目盛り当り10ミリ秒の時間を表す。垂直軸はソースにおける電位と負電圧発生器の出力とを表す。従って、図6において、点605の線はソース電位に対して4ボルトのオフセットを表す。線606は負電圧発生器に対して約−8ボルトのオフセットを表す。図7において、線705はソース電位に対して4.5ボルトを表し、そして負電圧に対して−8ボルトを表す。図8において、線805はソース電圧に対して4.5ボルトを表し、線806は負電圧に対して−8ボルトを表す。
【0033】
テーブル1は、さまざまな供給電位において図6、図7、及び図8の結果を示す。
注:トラッキング比≡ΔVNVPP/ΔVSOURCE
【0034】
測定データ内に反映される一定でないトラッキング比は、電圧シフターの一定でない電圧のシフト及び試験された回路内の参照電位の貧弱な調整に起因するものと信じられる。しかし、この構成でからさえ理解されるように、電界は本質的に一定に維持され、そして消去速度はソース電位の変化に応答して制御ゲートに印加される負電圧の大きさを管理する回路を使用して制御される。
【0035】
図9は、フラッシュ・メモリ配列901を含む集積化回路900の単純化されたブロック図を示す。本発明によれば、上述したように配列の消去の際に使用される、ソース電圧発生器903により発生された電圧に応答して調節される負電圧発生器902が含まれる。
【0036】
このようにして、集積化回路900はアドレス入力回路905、データ入力/出力回路906、供給電位入力907、及び接地入力908を含む。制御状態マシン909は、当業者には周知の様に読出し、プログラム、及び消去操作のための装置の差憂さを管理するために、データ入力/出力回路906及びアドレス入力回路905に結合される。電圧源910のデータは、配列をプログラムするに必要な電圧を印加するために列デコーダ911及びデータ入力/出力回路906に結合される。ソース電圧源903は、消去、プログラム及び読出し操作の際に配列内のトランジスタのソースへソース導体を横断して接続するに使用される電圧を印加する。列デコーダは、配列内のメモリセルをアクセスするために使用されるビット線912の組を駆動する。ワード線デコーダ913は配列に結合されている。ワード線デコーダは配列内のメモリセルにアクセスするために使用されるワード線914を駆動する。
【0037】
端子907は、回路の外部の電力供給(図示しない)により提供された供給電圧VDDに結合される。この電力供給電圧の仕様は典型的に約5ボルトの±10%である。代替的なシステムでは、特定の実施の形態に依存して、供給電圧VDDの仕様はより低い電圧、例えば、2.6から約3.2ボルトである。データ・イン電圧発生器910、ソース電圧発生器903、そして負電圧発生器902の全ては、読出し、プログラム、及び消去操作中に使用される電位を発生するために供給電圧VDDに応答する。制御状態マシン909により実行される消去操作は、例えば、1995年5月9日発行の米国特許第5,414,664号「過度消去保護のためのブロック消去フラグを持ったフラッシュEEPROM」に記載されているように構成される。
【0038】
ソース側消去の際、負電圧は消去のために負電圧発生器902からワード線のセルに印加される。同時に、正電圧はソース電圧源903から線915に示されるような配列中のトランジスタのソースに印加される。負電圧発生器902は、上述したように一定の消去速度を維持する電圧調節器を有し、そして配列内のメモリセルの一定の消去時間を支援する。これは制御状態マシン909及び配列を消去するために実行されるアルゴリズムを単純化し、そして一般的により早くより信頼性の高い消去アルゴリズムを可能にする。
【0039】
従って、本発明はソース側消去操作に基づく浮遊ゲート・メモリ装置内のメモリセルを消去するための改良された技術を提供する。本発明によれば、ソースとワード線の電圧間の物理的関係、及び浮遊ゲートとソースの間の電界をモデルした伝達関数を有する電圧調節器が提供される。従って、ワード線を駆動する負電圧発生器の出力が、消去操作の際に消去速度を一定に維持する方法でこのような電界を維持するために、ソース電圧に応答して調節される。これは消去アルゴリズムのより容易な制御を提供し、そして集積化回路のより容易な操作を提供する。
【0040】
上述の本発明の好適な実施の形態は例示的な説明の目的のためになされた。本発明を開示された正確な形式に限定する意図はない。明らかに、当業者には多くの修正及び変形が可能である。本発明の範囲は特許請求の範囲とその均等物により定義されるべきである。
【図面の簡単な説明】
【図1】 ソース電圧に応答する負電圧調節器を持った本発明によるソース側ファウラ・ノルドハイム消去操作を説明する単純化されたブロック図を示す。
【図2】 図1の負電圧調節器の好適な実施の形態の回路を示す図
【図3】 本発明による調節器の代替的な実施の形態の図。
【図4】 図2の回路のシミュレーションによるソース電圧に対する負電圧発生器の出力のグラフ。
【図5】 図2の回路のシュミュレーションに基づいたソース電圧の範囲のメモリセルのソースと浮遊ゲートとの間の電界強度のグラフ。
【図6】 4.4ボルト供給電位に対する図2の調節器を構成した集積回路の動作の測定結果を示すグラフ。
【図7】 5ボルト供給電位に対する図2の調節器を構成した集積回路の動作の測定結果を示すグラフ。
【図8】 5.6ボルト供給電位に対する図2の調節器を構成した集積回路の動作の測定結果を示すグラフ。
【図9】 本発明の調節された負電圧発生器を構成した集積化回路メモリの単純化されたブロック図。
Claims (17)
- 制御ゲート、浮遊ゲート、ソース、ドレイン及びチャンネルを有する不揮発性メモリセルのための回路であって、制御ゲートに負電圧を与えそしてドレイン、ソース及びチャンネルの内の1つを含む相補的ノードに正電圧を与えるために特定範囲内の値で供給電圧を提供する電源に結合された回路において、
前記相補的ノードに前記正電圧を与える供給電圧に応答する正電圧源と、
前記制御ゲートおよび前記相補的ノードを横断する電界を設定するように制御ゲートに前記負電圧を与える供給電圧に応答する負電圧源と、
前記電界が前記供給電圧の特定範囲内の値にわたり本質的に一定に留めるように、正電圧に応答して前記負電圧をあるレベルに維持するための前記負電圧源及び前記正電圧源に結合された電圧調節器とを備え、
前記電圧調節器は、第1入力、第2入力、及び出力を有する増幅器であって、前記増幅器の前記第1入力が前記正電圧源に結合し、前記増幅器の前記第2入力が参照電位に結合し、そして前記増幅器の前記出力が前記負電圧源に結合し、そして前記増幅器の前記出力と前記増幅器の前記第2入力の間に接続されたフイードバックを有する増幅器を含む回路。 - 前記正電圧及び前記負電圧が前記浮遊ゲート及び前記相補的ノード間の電界を設定し、そして調節器が前記正電圧の値の範囲内にわたり電界を本質的に一定に留めるように前記正電圧に応答して前記負電圧を維持する請求項1に記載の回路。
- 前記負電圧源がチャージ・ポンプを含む請求項1に記載の回路。
- 前記正電圧及び前記負電圧が物理関係に従い前記浮遊ゲート及び前記相補的ノード間の電界を設定し、そして前記調節器が正電圧の値の範囲にわたって電界の変化を補償するために物理的関係をモデル化した伝達関数を有する回路を含む請求項1に記載の回路。
- 調節器が、
負電圧発生器に結合されたレベル・シフト回路と、
レベル・シフト回路と前記参照電位の間に結合され、そしてフイードバック電圧を供給する電圧分割器と、
供給電圧に結合されたドレインと、正電圧に結合されたゲートと、ソースとを有するnチャンネルMOSトランジスタと、
nチャンネルMOSトランジスタのソースに結合されたソースと、フイードバック電圧に結合されたゲートと、負電圧発生器に結合されたドレインとを有するpチャンネルMOSトランジスタと、
を含む請求項1に記載の回路。 - pチャンネルMOSトランジスタのドレインを前記負電圧発生器に結合するレベル・シフト回路を含む請求項5に記載の回路。
- 前記レベル・シフト回路がツェナー・ダイオードを含む請求項5に記載の回路。
- nチャンネルMOSトランジスタのソースがクランプ・レベル以下に低下するのを防止するため、nチャンネルMOSトランジスタのソースに結合されたクランプ回路を含む請求項5に記載の回路。
- 単一半導体基板上の集積化回路メモリであって、
それぞれ制御ゲート、ドレイン、ソース及びチャンネルを有する浮遊ゲート・メモリセルの配列であり、配列中のメモリセルの制御ゲートに選択的に結合したワード線と、配列中のメモリセルのドレイン及び配列中のメモリセルのソースに選択的に結合する導電経路とを有する配列と、
配列中のメモリセルを読出し、プログラミングし、そして消去するための回路と、
を有し、配列中のメモリセルを消去する回路が、配列中のワード線に負電圧を印加し、そして特定範囲の電圧を有する供給電圧に基づいて配列中のメモリセルのソース、ドレイン及びチャンネルの内の1つを含む相補的ノードに相補的電圧を印加して前記制御ゲートおよび前記相補的ノードを横断する電界を設定するためのチャージポンプ、および相補的電圧に反映される前記供給電圧の値の前記範囲にわたり前記電界を本質的に一定に維持するための資源を含み、
配列内のメモリセルの前記相補的ノードと前記浮遊ゲートを横断する本質的に一定の電界を維持する資源が、
第1入力、第2入力、及び出力を有する増幅器であって、前記増幅器の前記第1入力が正電圧源に結合し、前記増幅器の前記第2入力が参照電位に結合し、そして前記増幅器の前記出力が負電圧源に結合し、そして前記増幅器の前記出力と前記増幅器の前記第2入力の間に接続されたフイードバックを有する増幅器を含むことを特徴とする集積化回路メモリ。 - 相補的電圧と負電圧が物理的関係に従って浮遊ゲートと相補的ノードの間に電界を設定し、そして相補的電圧の値の範囲にわたり配列内のメモリセルの前記相補的ノードと前記浮遊ゲートを横断する本質的に一定の電界を維持するための資源が、相補的電圧の値の範囲にわたり電界の変動を補償するために物理的関係をモデル化した伝達関数を有する回路を含むことを特徴とする請求項9に記載の集積化回路。
- 前記負電圧を印加する資源が、チャージ・ポンプを含むことを特徴とする請求項9に記載の集積化回路。
- 配列内のメモリセルの前記相補的ノードと前記浮遊ゲートを横断する本質的に一定の電界を維持する資源が、
チャージ・ポンプに結合されたレベル・シフト回路と、
レベル・シフト回路と前記参照電位の間に結合され、そしてフイードバック電圧を供給する電圧分割器と、
供給電圧に結合されたドレインと、相補的電圧に結合されたゲートと、ソースとを有するnチャンネルMOSトランジスタと、
nチャンネルMOSトランジスタのソースに結合されたソースと、フイードバック電圧に結合されたゲートと、チャージ・ポンプに結合されたドレインとを有するpチャンネルMOSトランジスタと、
を含む請求項11に記載の集積化回路。 - pチャンネルMOSトランジスタのドレインをチャージ・ポンプに結合するレベル・シフト回路を含む請求項12に記載の集積化回路。
- 前記レベル・シフト回路がツェナー・ダイオードを含む請求項12に記載の集積化回路。
- nチャンネルMOSトランジスタのソースがクランプ・レベル以下に低下することを防止するために、nチャンネルMOSトランジスタのソースに結合されたクランプ回路を含む請求項12に記載の集積化回路。
- 制御ゲート、浮遊ゲート、ソース、ドレイン、及びチャンネルを有する浮遊ゲート・メモリセルを消去する方法であって、
回路は、負電圧を前記制御ゲートに供給し、前記ドレイン、前記ソース及び前記チャンネルの内の1つを含む相補的ノードに正電圧を供給するために、特定範囲内の値の供給電圧を提供する電源に接続されており、
正電圧及び負電圧が前記浮遊ゲートと前記相補的ノードとの間に電界を設定し、前記相補的ノードに対して、前記供給電圧に応答して正電圧を発生させ、
制御ゲートに対して、前記供給電圧に応答して負電圧を発生させ、
参照電位を発生させ、
前記回路は、
第1入力、第2入力、及び出力を有する増幅器であって、前記増幅器の前記第1入力が正電圧源に結合し、前記増幅器の前記第2入力が参照電位に結合し、そして前記増幅器の前記出力が負電圧源に結合し、そして前記増幅器の前記出力と前記増幅器の前記第2入力の間に接続されたフイードバックを有する増幅器を含んでおり、
前記電界が前記正電圧の値の範囲にわたり本質的に一定に留まるように前記正電圧と前記参照電位に前記負電圧を結合するフィードバックループとに応答して前記負電圧を調節することを含む方法。 - 前記正電圧及び前記負電圧が物理的関係に従い前記浮遊ゲートと前記相補的ノードの間に電界を設定し、そして正電圧の値の範囲にわたり前記電界の変動を補償するために物理的関係をモデル化した伝達関数を有する回路でもって前記正電圧を調節することを含む請求項16に記載の方法。
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