JP4067819B2 - Light emitting device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した表示用パネルに関する。また、該表示用パネルにＩＣを実装した表示用モジュールに関する。なお本明細書において、表示用パネル及び表示用モジュールを発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年、発光素子を用いた発光装置はＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置では、どちらの発光を用いていても良い。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層を有機化合物層と定義する。有機化合物層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また本明細書において、発光素子が発光することを、発光素子が駆動すると呼ぶ。また、本明細書中では、陽極、有機化合物層及び陰極で形成される素子を発光素子と呼ぶ。
【０００６】
近年、アクティブマトリクス型の発光装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００７】
アクティブマトリクス型の発光装置では、各画素に設けられたＴＦＴによって発光素子に流れる電流が制御される。
【０００８】
【発明が解決しようとする課題】
従来、上記ＴＦＴのゲート信号線の材料としてアルミニウムを用いてＴＦＴを作製した場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。そこで、熱処理に耐え得る金属材料、代表的には高い融点を有している金属元素を用いた場合、画面サイズが大面積化すると配線抵抗が高くなり、消費電力の増大等の問題を引き起こしていた。発光素子は消費電流が大きいので、特に３インチ以上のパネルだと配線抵抗の影響により画面の両端の輝度が異なったり、クロストークが現れたりした。
【０００９】
そこで、本発明は、大画面化しても低消費電力を実現した発光装置の構造およびその作製方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
本発明は、画素部のソース信号線または電源供給線の表面をメッキ処理して配線の低抵抗化を図るものである。なお、本発明において、画素部のソース信号線は、駆動回路部のソース信号線とは異なる工程で作製する。また、画素部の電源供給線は、基板上に引き回されている電源供給線とは異なる工程で作製する。また、端子においても同様にメッキ処理して低抵抗化を図る。
【００１１】
本発明においては、メッキ処理する前の配線をゲート電極と同じ材料で形成し、その配線の表面をメッキ処理してソース信号線または電源供給線を形成することが望ましい。また、メッキ処理する材料膜は、ゲート電極よりも電気抵抗が低いものを用いることが望ましい。従って、メッキ処理により画素部のソース信号線または電源供給線は低抵抗な配線となる。
【００１２】
本明細書で開示する発明は、
ソース信号線と、発光素子と、ＴＦＴとを有する発光装置であって、
前記ソース信号線は、導電体と、前記導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている被膜とからなり、
前記ソース信号線に入力される信号によって前記ＴＦＴのスイッチングが制御されることで、前記発光素子の発光が制御されることを特徴とする発光装置である。
【００１３】
本明細書で開示する発明は、
電源供給線と、発光素子と、ＴＦＴとを有する発光装置であって、
前記電源供給線は、導電体と、前記導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている被膜とからなり、
前記ＴＦＴのゲート電極に入力される信号によって前記ＴＦＴのスイッチングが制御され、
前記ＴＦＴがオンになると前記電源供給線の電位が前記発光素子の画素電極に与えられ、前記発光素子が発光することを特徴とする発光装置である。
【００１４】
本明細書で開示する発明は、
ソース信号線と、電源供給線と、発光素子と、ＴＦＴとを有する発光装置であって、
前記ソース信号線は、第１の導電体と、前記第１の導電体よりも低い抵抗値を有し、かつ前記第１の導電体を覆っている第１の被膜とからなり、
前記電源供給線は、第２の導電体と、前記第２の導電体よりも低い抵抗値を有し、かつ前記第２の導電体を覆っている第２の被膜とからなり、
前記ソース信号線に入力される信号によって前記ＴＦＴのスイッチングが制御され、
前記ＴＦＴがオンになると前記電源供給線の電位が前記発光素子の画素電極に与えられ、前記発光素子が発光することを特徴とする発光装置である。
【００１５】
本発明は、前記第１の導電体と、前記第２の導電体とが、同時に形成されていることを特徴としていても良い。
【００１６】
本明細書で開示する発明は、
ソース信号線と、発光素子と、ＴＦＴと、端子とを有する発光装置であって、
前記ソース信号線は、第１の導電体と、前記第１の導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている第１の被膜とからなり、
前記端子は、第２の導電体と、前記第２の導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている第２の被膜とからなり、
前記ソース信号線に入力される信号によって前記ＴＦＴのスイッチングが制御されることで、前記発光素子の発光が制御されることを特徴とする発光装置である。
【００１７】
本発明は、前記第１の導電体と、前記第２の導電体とが、同時に形成されていることを特徴としていても良い。
【００１８】
本明細書で開示する発明は、
電源供給線と、発光素子と、ＴＦＴと、端子とを有する発光装置であって、
前記電源供給線は、第１の導電体と、前記第１の導電体よりも低い抵抗値を有し、かつ前記第１の導電体を覆っている第１の被膜とからなり、
前記端子は、第２の導電体と、前記第２の導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている第２の被膜とからなり、
前記ＴＦＴのゲート電極に入力される信号によって前記ＴＦＴのスイッチングが制御され、
前記ＴＦＴがオンになると前記電源供給線の電位が前記発光素子の画素電極に与えられ、前記発光素子が発光することを特徴とする発光装置である。
【００１９】
本発明は、前記第１の導電体と、前記第２の導電体とが、同時に形成されていることを特徴としていても良い。
【００２０】
本明細書で開示する発明は、
ソース信号線、発光素子及び第１のＴＦＴを含む画素部と、第２のＴＦＴ及び第３のＴＦＴを含む駆動回路とを有する発光装置であって、
前記ソース信号線は、導電体と、前記導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている被膜とからなり、
前記ソース信号線に入力される信号によって前記第１のＴＦＴのスイッチングが制御されることで、前記発光素子の発光が制御されることを特徴とする発光装置である。
【００２１】
本明細書で開示する発明は、
電源供給線、発光素子及び第１のＴＦＴを含む画素部と、第２のＴＦＴ及び第３のＴＦＴを含む駆動回路とを有する発光装置であって、
前記電源供給線は、導電体と、前記導電体よりも低い抵抗値を有し、かつ前記導電体を覆っている被膜とからなり、
前記第１のＴＦＴのゲート電極に入力される信号によって前記第１のＴＦＴのスイッチングが制御され、
前記第１のＴＦＴがオンになると前記電源供給線の電位が前記発光素子の画素電極に与えられ、前記発光素子が発光することを特徴とする発光装置である。
【００２２】
本明細書で開示する発明は、
基板の絶縁表面上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極と、導電体とを形成する工程と、
前記半導体層にｎ型を付与する不純物元素を添加してｎ型の不純物領域を形成する工程と、
前記導電体の表面に電気メッキ法により、前記導電体よりも抵抗の低い被膜を形成することでソース信号線を形成する工程と、
前記ソース信号線を覆う絶縁膜を形成する工程と、
前記絶縁膜上にゲート信号線を形成する工程と、
を有する発光装置の作製方法である。
【００２３】
本明細書で開示する発明は、
基板の絶縁表面上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極と、導電体とを形成する工程と、
前記半導体層にｎ型を付与する不純物元素を添加してｎ型の不純物領域を形成する工程と、
前記導電体の表面に電気メッキ法により、前記導電体よりも抵抗の低い被膜を形成することで電源供給線を形成する工程と、
前記電源供給線を覆う絶縁膜を形成する工程と、
前記絶縁膜上にゲート信号線を形成する工程と、
を有する発光装置の作製方法である。
【００２４】
本発明は、前記被膜が電気メッキ法によって形成されていることを特徴としていても良い。
【００２５】
本発明は、前記被膜が、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とすることを特徴としていても良い。
【００２６】
本発明は、前記導電体が、前記ＴＦＴのゲート電極と同じ材料で形成されることを特徴としていても良い。
【００２７】
本発明は、前記被膜が印刷法により形成されたことを特徴としていても良い。
【００２８】
本発明は、前記第１のＴＦＴ、前記第２のＴＦＴ及び前記第３のＴＦＴがｎチャネル型ＴＦＴであることを特徴としていても良い。
【００２９】
本発明は、前記第１のＴＦＴ、前記第２のＴＦＴ及び前記第３のＴＦＴがｐチャネル型ＴＦＴであることを特徴としていても良い。
【００３０】
本発明は、前記第２のＴＦＴ及び前記第３のＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成されていることを特徴としていても良い。
【００３１】
本発明は、前記第２のＴＦＴがｎチャネル型ＴＦＴであり、前記第３のＴＦＴがｐチャネル型ＴＦＴであることを特徴としていても良い。
【００３２】
本発明は、前記第１のＴＦＴが、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としていても良い。
【００３３】
本発明は、前記第１のＴＦＴは、複数のチャネル形成領域を有していることを特徴としていても良い。
【００３４】
本発明は、前記第１のＴＦＴが、３つのチャネル形成領域を有していることを特徴としていても良い。
【００３５】
本発明は、前記第２及び第３のＴＦＴが、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としていても良い。
【００３６】
本発明は、前記第１、第２または第３のＴＦＴの不純物領域における不純物濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００３７】
本発明は、前記発光装置とがエレクトロルミネッセンス表示装置、パーソナルコンピュータまたはデジタルバーサタイルディスクであることを特徴としていても良い。
【００３８】
本発明は、前記電気メッキ法を施す工程において、前記導電体が同電位となるように配線でつなげられていることを特徴としていても良い。
【００３９】
本発明は、前記同電位となるようにつなげられた配線が、前記被膜形成後にレーザー光で分断することを特徴としていても良い。
【００４０】
本発明は、前記同電位となるようにつなげられた配線がメッキ処理後に前記基板と同時に分断することを特徴としていても良い。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００４２】
まず、基板上に下地絶縁膜を形成した後、所望の形状の半導体層を形成する。次いで、半導体層を覆う絶縁膜（ゲート絶縁膜を含む）を形成する。絶縁膜上に導電膜を形成し、該導電膜をエッチングすることで、ゲート電極と、画素部のソース信号線となる導電体、画素部の電源供給線となる導電体と、端子の電極となる導電体とを形成する。なお、本発明においては、先にゲート電極を形成した後、層間絶縁膜上にゲート信号線を形成する。
【００４３】
次いで、レジストマスクまたはゲート電極を用いて、半導体層に導電性を付与する不純物元素を添加して、半導体層中に不純物領域を形成する。なお不純物元素の半導体層への添加は、ゲート電極を形成する前に行っても良いし、ゲート電極を形成した後に行っても良い。また半導体層に不純物を添加した後に、再びゲート電極をエッチングしても良い。
【００４４】
次いで本発明では、各半導体層に添加した不純物元素の活性化を行った後、メッキ処理（電気メッキ法）を行い、画素部のソース信号線となる導電体の表面と、画素部の電源供給線となる導電体の表面と、端子となる導電体の電極の表面に金属膜（被膜）を形成する。
【００４５】
なお本明細書において、ソース信号線とは、メッキ処理前のソース信号線（導電体）とメッキ処理後のソース信号線とを両方含む。またメッキ処理後のソース信号線において、表面に形成された金属膜（被膜）をも含めてソース信号線と呼ぶ。電源供給線も同様に、メッキ処理前の電源供給線（導電体）とメッキ処理後の電源供給線とを両方含む。またメッキ処理後の電源供給線において、表面に形成された金属膜（被膜）をも含めて電源供給線と呼ぶ。端子についても同様に、メッキ処理前の端子（導電体）とメッキ処理後の端子とを両方含む。またメッキ処理後の端子において、表面に形成された金属膜（被膜）をも含めて端子と呼ぶ。
【００４６】
図１に、電気メッキ法により、画素部のソース信号線となる導電体の表面と、画素部の電源供給線となる導電体の表面と、端子となる導電体の表面に金属膜を形成する様子を示す。なお、図１において、画素部のソース信号線１０４は３本、電源供給線１０５は３本のみを示した。また、画素部のソース信号線１０４は互いに平行な帯状になっている。また、画素部の電源供給線１０５は互いに平行な帯状である。また端子１０７は６つのみ示した。
【００４７】
１０１は画素部であり、メッキ処理前のソース信号線１０４と、メッキ処理前の電源供給線１０５とが設けられている。ソース信号線１０４と電源供給線１０５は、メッキ処理用電極１０８に接続されている。なお、メッキ処理前のソース信号線１０４と電源供給線１０５は、必ずしも同じメッキ処理用電極１０８に接続されている必要はなく、別個に設けたメッキ処理用電極に接続するようにしても良い。
【００４８】
また端子部１０６には複数のメッキ処理前の端子１０７が形成されており、複数のメッキ処理前の端子１０７はメッキ処理用電極１０９に接続されている。
【００４９】
本実施例では、ソース側駆動回路１０２とゲート側駆動回路１０３とを画素部１０１と同じ基板上に形成している。しかしソース側駆動回路１０２とゲート側駆動回路１０３は、必ずしも画素部１０１と同じ基板上に形成する必要はない。なお、図１においてソース側駆動回路１０２とゲート側駆動回路１０３は、電気メッキ法を行う前の状態にある。
【００５０】
なお１１０は基板分断ラインであり、メッキ処理後に基板分断ラインで基板を切断したときに、ソース信号線１０４と、電源供給線１０５と、端子１０７とがメッキ処理用電極１０８、１０９と切り離される。
【００５１】
電気メッキ法は、電気メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流し、陰極面に金属膜を形成する方法である。メッキされる金属としては、前記ゲート電極より低抵抗な材料、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合金などを用いることができる。銅は電気抵抗が非常に低いため本発明のソース信号線の表面を覆う金属膜に最適である。
【００５２】
図１に示した表示用パネルを、めっきしようとする金属イオンを含む電解液に浸す。そして陽極にめっきしようとする金属または不溶性の金属を用い、メッキ処理用電極１０８、１０９と陽極との間に適当な電位差を与えることにより、ソース信号線１０４、電源供給線１０５及び端子１０７の表面に、陽イオンから還元されためっきしようとする金属が析出する。
【００５３】
メッキ処理を施した後、層間絶縁膜を形成し、半導体層の不純物領域に接続される接続用の電極１２１と、ゲート信号線１１１を形成する。本発明において、ゲート信号線１１１は層間絶縁膜に設けられたコンタクトホールを通じてゲート電極と電気的に接続されている。図２に、半導体層の不純物領域または電源供給線と、端子とを接続する配線（引き回し配線）１２１と、ゲート信号線１１１を形成した後の、表示用パネルの上面図を示す。
【００５４】
また画素部のソース信号線１０４と、ソース側駆動回路１０２とが電気的に接続されている。また電源供給線１０５と端子１０７とが電気的に接続されている。また、ソース側駆動回路１０２と端子１０７とが電気的に接続されている。
【００５５】
メッキ処理後、基板分断ライン１１０で基板を切断し、ソース信号線１０４と、電源供給線１０５と、端子１０７とをメッキ処理用電極１０８、１０９から切り離す。
【００５６】
また、電気メッキ法において形成される金属膜の膜厚は電流密度と時間とを制御することにより実施者が適宜設定することができる。
【００５７】
このように本発明では、画素部のソース信号線、画素部の電源供給線、端子を低抵抗な金属材料で覆ったため、画素部の面積が大面積化しても十分に高速駆動させることができる。
【００５８】
特に、電源供給線を低抵抗化することで、配線抵抗による電源供給線の電位降下を防ぎ、クロストークを防ぐことができる。
【００５９】
また、ここではゲート電極と同時に画素部のソース信号線、画素部の電源供給線、端子を作成した例を示したが、別々に形成してもよい。例えば、各半導体層に不純物元素を添加した後、ゲート電極を保護する絶縁膜を形成し、各半導体層に添加した不純物元素の活性化を行い、さらに絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなる画素部のソース信号線と、画素部の電源供給線と、端子とを同時に形成してもよい。こうして得られた画素部のソース信号線、画素部の電源供給線、端子とをメッキ処理する。また、マスク数を低減するために、印刷法により画素部のソース信号線、画素部の電源供給線を形成してもよい。
【００６０】
また、本実施の形態では、画素部のソース信号線と、画素部の電源供給線と、端子とをすべてメッキ法によって低抵抗な金属材料で覆ったが、画素部のソース信号線または画素部の電源供給線のいずれか１つをメッキ法によって低抵抗な金属材料で覆っていれば良い。
【００６１】
本発明によりアクティブマトリクス型の発光装置において、画素部の面積が大きくなり大画面化しても良好な表示を実現することができる。
【００６２】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００６３】
【実施例】
（実施例１）
本実施例では、同一基板上に画素部と、画素部の周辺に設ける駆動回路を構成するＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴからなるＣＭＯＳ回路）を同時に作製する方法について図３〜図６を用いて説明する。
【００６４】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板２００を用いる。なお、基板２００としては、透光性を有していれば特に限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００６５】
次いで、基板２００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２０１を形成する。本実施例では下地膜２０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜２０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜２０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜２０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜２０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜２０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜２０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６６】
次いで、下地膜上に半導体層２０２〜２０５を形成する。半導体層２０２〜２０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層２０２〜２０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層２０２〜２０５を形成した。
【００６７】
また、半導体層２０２〜２０５を形成した後、エンハンスメント型とデプレッション型とを作り分けるために微量な不純物元素（ボロンまたはリン）のドーピングを適宜行ってもよい。
【００６８】
レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【００６９】
なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。気体レーザーとして、エキシマレーザ、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【００７０】
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【００７１】
非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用するのが望ましい。具体的には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【００７２】
次いで、半導体層２０２〜２０５を覆うゲート絶縁膜２０６を形成する。ゲート絶縁膜２０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７３】
次いで、図３（Ａ）に示すように、ゲート絶縁膜２０６上に膜厚２０〜１００ｎｍの第１の導電膜２０７ａと、膜厚１００〜４００ｎｍの第２の導電膜２０７ｂとを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜２０７ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜２０７ｂを積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７４】
なお、本実施例では、第１の導電膜２０７ａをＴａＮ、第２の導電膜２０７ｂをＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２０８を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００７６】
この後、レジストからなるマスク２０８を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００７７】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【００７８】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２１３〜２１８（第１の導電層２１３ａ〜２１８ａと第２の導電層２１３ｂ〜２１８ｂ）を形成する（図３（Ｂ））。図示しないが、ゲート絶縁膜となる絶縁膜２０６のうち、第１の形状の導電層２１３〜２１８で覆われない領域は１０〜２０nm程度エッチングされ薄くなった領域が形成される。
【００７９】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図３（Ｃ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層２１３〜２１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にｎ型の不純物領域（高濃度）２７０〜２７３が形成される。不純物領域２７０〜２７３には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８０】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜２０６であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜２０６との選択比が高いので膜減りを抑えることができる。
【００８１】
この第２のエッチング処理により第２の導電層（Ｗ）のテーパー角は７０°となった。この第２のエッチング処理により第２の導電層２２２ｂ〜２２７ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層２２２ａ〜２２７ａを形成する。また、第２のエッチング処理によりレジストからなるマスク２０８は、レジストからなるマスク２０９に形状が変形する（図４（Ａ））。図示しないが、実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度後退する。また、ここでのチャネル長方向における第２の導電層の幅が実施の形態に示した第２の幅に相当する。
【００８２】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、この場合、絶縁膜２０６のうち、第１の形状の導電層２２２〜２２７で覆われない領域は５０nm程度エッチングされ薄くなった領域が形成される。
【００８３】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図４（Ｂ）の状態を得る。ドーピングは第２の導電層２２２ｂ〜２２５ｂを不純物元素に対するマスクとして用い、第１の導電層２２２ａ〜２２５ａにおけるテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる不純物領域（低濃度）２２８〜２３１を自己整合的に形成する。この不純物領域２２８〜２３１へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層におけるテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層におけるテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。即ち、この第２のドーピング処理により濃度分布が形成される。また、不純物領域（高濃度）２７０〜２７３にも不純物元素がさらに添加され、不純物領域（高濃度）２３２〜２３５を形成する。
【００８４】
なお、本実施例ではテーパ−部の幅（チャネル長方向の幅）は少なくとも０．５μｍ以上であることが好ましく、１．５μｍ〜２μｍが限界である。従って、膜厚にも左右されるが濃度勾配を有する不純物領域（低濃度）のチャネル長方向の幅も１．５μｍ〜２μｍが限界となる。また、ここでは、不純物領域（高濃度）と不純物領域（低濃度）とを別々なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と不純物領域（低濃度）との明確な境界もない。
【００８５】
次いで、後に画素部以外をマスク２４６で覆ったまま、第３のエッチング処理を行う。マスク２４６としては、金属板、ガラス板、セラミック板、セラミックガラス板を用いればよい。この第３のエッチング処理では、マスク２４６で重なっていない領域の第１の導電層のテーパー部を選択的にドライエッチングして、半導体層の不純物領域と重なる領域がなくなるようにする。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ3を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ3のガス流量比を８０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に３５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを３０秒行った。基板側（試料ステージ）にも５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、導電層２３６（第１の導電層２３６ａ、第２の導電層２３６ｂ）、導電層２３７（第１の導電層２３７ａ、第２の導電層２３７ｂ）、導電層２３８（第１の導電層２３８ａ、第２の導電層２３８ｂ）、導電層２３９（第１の導電層２３９ａ、第２の導電層２３９ｂ）が形成される。なお、導電層２３８はソース信号線となり、導電層２３９は電源供給線となる。（図４（Ｃ））
【００８６】
本実施例では第３のエッチング処理を行う例を示したが、第３のエッチング処理を行う必要がなければ、特に行う必要はない。
【００８７】
次いで図５（Ａ）に示すように、レジストからなるマスクを除去した後、新たにレジストからなるマスク２４５を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加された不純物領域２４７〜２５０を形成する。導電層２２３および２３７を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【００８８】
本実施例では、不純物領域２４７〜２５０はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。ただし不純物領域２４７は不純物領域２４７ａと２４７ｂとを含む。また、不純物領域２４９は不純物領域２４９ａと２４９ｂとを含む。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク２４５で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域２４７〜２５０にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００８９】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００９０】
また、図示しないが、この活性化処理により不純物元素が拡散してｎ型の不純物領域（低濃度）と不純物領域（高濃度）との境界がほとんどなくなる。
【００９１】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９２】
次いで、水素雰囲気中で熱処理を行って半導体層を水素化する。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を用いてもよい。
【００９３】
また、本実施例では、レーザーアニール法を用いる場合、結晶化の際に用いたレーザーを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）のエネルギー密度が必要となる。
【００９４】
次いで、画素部のソース信号線となる導電層２３８の表面、画素部の電源供給線となる導電層２３９及び端子部（図示せず）の電極表面にメッキ処理を施す。図７（Ａ）にメッキ処理行った直後の端子部の上面図を示し、図７（Ｂ）にその断面図を示す。図７中、４００は端子部、４０１は端子を示している。また、図７では代表的に駆動回路部のＴＦＴ３０３を一つ示し、画素部においてはソース信号線２３８のみを示した。本実施例では、銅メッキ液（ＥＥＪＡ製：ミクロファブ Ｃｕ２２００）を用いてメッキ処理を行った。また、このメッキの際、実施の形態にその一例を示したように、メッキしようとする導電体は、互いに同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、ダミーパターンでショートリングを形成してもよい。
【００９５】
次いで、画素のソース信号線を覆う第１の層間絶縁膜２５５を形成する。第１の層間絶縁膜２５５としてはシリコンを主成分とする無機絶縁膜を用いればよい。
【００９６】
次いで、第１の層間絶縁膜２５５上に有機絶縁物材料から成る第２の層間絶縁膜２５６を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。
【００９７】
次いで、第２の層間絶縁膜２５６上に透明導電膜からなる画素電極２５７をフォトマスクを用いてパターニングした。画素電極２５７とする透明導電膜は、例えばＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【００９８】
次いで、フォトマスクを用いて第２の層間絶縁膜２５６を選択的にエッチングして、各不純物領域（２３２、２３４、２４７、２４９）に達するコンタクトホールと、画素部のソース信号線２３８に達するコンタクトホールと、電源供給線２３９に達するコンタクトホールを形成する。
【００９９】
次いで、不純物領域（２３２、２３４、２４７、２４９）と、ソース信号線２３８と、電源供給線２３９それぞれ電気的に接続する電極２５７〜２６３と、ゲート信号線２６４を形成する。
【０１００】
また、画素電極２５７は、画素電極２５７と接して重なる電極２６２によって、画素部の電流制御用ＴＦＴ３０７の不純物領域２４９ａと電気的に接続される。
【０１０１】
また、不純物領域２３４は電極２６０を介してソース信号線２３８と電気的に接続される。また、不純物領域２４９ｂは電極２６３を介して電源供給線２３９と電気的に接続される。
【０１０２】
また、本実施例では画素電極２５７を形成した後に電極２６２を形成した例を示したが、コンタクトホールを形成し、電極を形成した後、その電極と重なるように透明導電膜からなる画素電極を形成してもよい。
【０１０３】
以上の様にして、ｎチャネル型ＴＦＴ３０３及びｐチャネル型ＴＦＴ３０４からなるＣＭＯＳ回路３０２を含む駆動回路３０１と、ｎチャネルＴＦＴからなるスイッチング用ＴＦＴ３０６及びｐチャネルＴＦＴからなる電流制御用ＴＦＴ３０７とを有する画素部３０５とを同一基板上に形成することができる（図５（Ｃ））。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１０４】
次に、図６に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極２５７に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜２８０を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１０５】
なお、本実施例においては、第３の層間絶縁膜２８０として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０１０６】
次に、有機化合物層２６５を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）２６６を形成する。このとき有機化合物層２６５及び陰極２６６を形成するに先立って画素電極２５７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０１０７】
なお、有機化合物層２６５としては、電場を加えることで発生するルミネッセンスが得られる公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機化合物層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０１０８】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０１０９】
さらにパッシベーション膜２６７を設けると良い。本実施例ではパッシベーション膜２６７として３００ｎｍ厚の窒化珪素膜を設ける。このパッシベーション膜を大気解放しないで陰極２６６と連続的に形成しても構わない。パッシベーション膜２６７によって、有機化合物層２６５を水分や酸素から保護することがより可能になる
【０１１０】
なお、有機化合物層２６５の膜厚は１０〜４００[nm]（典型的には６０〜１５０[nm]）、陰極２６６の厚さは８０〜２００[nm]（典型的には１００〜１５０[nm]）とすれば良い。
【０１１１】
こうして図６に示すような構造の発光装置が完成する。なお、本実施例における発光装置の作成工程においては、回路の構成及び工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１２】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図８に示す。なお、図５、図６に対応する部分には同じ符号を用いている。図６の鎖線Ａ−Ａ’は図８の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図６の鎖線Ｂ−Ｂ’は図８の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【０１１３】
画素３３１はソース信号線２３８とゲート信号線２６４とを有している。電流制御用ＴＦＴ３０７のドレイン領域は、電極２６２を間に介して画素電極２５７に接続されている。そして、開口部３３０において画素電極２５７と有機化合物層とが重なっており、発光素子３０８が発光する。ゲート配線３３３の一部は電流制御用ＴＦＴ３０７のゲート電極２３７を含んでいる。また３３４は半導体層からなる容量配線であり、容量配線３３４とゲート配線３３３とがゲート絶縁膜を間に介して重なっている部分３３２がコンデンサである。
【０１１４】
なお、遮蔽膜を用いることなく、画素電極間の隙間が遮光されるように、画素電極２５７の端部をソース信号線２３８と重なるように配置形成させても良い。
【０１１５】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚とすることができた。
【０１１６】
なお、実際には図６まで完成したら、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。
【０１１７】
そしてアクティブマトリクス基板とカバー材とをシール材等で封止し、気密性を高める。そして基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１１８】
次に、アクティブマトリクス基板を所望の形状に分断する。なおこの分断作業は、アクティブマトリクス基板とカバー材とをシール材等で封止する前でも後でも良い。この分断作業でメッキ処理のために設けられたダミーパターンを分断する。
【０１１９】
図９（Ａ）に分断後の端子部の上面図を示し、点線Ｄ−Ｄ’で切断した断面図を図９（Ｂ）に示す。図９中、４００は端子部、４０１は外部端子と接続される端子を示している。また、図９は、代表的に、駆動回路部のＴＦＴを一つ示し、画素部においてはソース信号線２３８のみを示した。また、端子４０１は、ソース信号線２３８、電源供給線２３９と電気的に接続されている。端子部４００においては、メッキ処理された端子４０１の一部が露呈し、ＩＴＯからなる透明導電膜４０４が形成されている状態となっている。なおこの透明導電膜４０４が、画素部の画素電極と同時に形成しても良い。
【０１２０】
そして、公知の技術を用いて端子の露呈している部分にＦＰＣを貼りつけた。図９（Ｃ）にＦＰＣ４０５の接着後の断面図を示した。
【０１２１】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１２２】
以上のようにして作製される発光装置は各種電子機器の表示部として用いることができる。
【０１２３】
（実施例２）
実施例１では駆動回路にＣＭＯＳ回路を作成した例を示したが、全てｎチャネル型ＴＦＴを用いてＮＭＯＳ回路を形成しても良い。なお、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、図１１（Ａ）に示したようにエンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、図１１（Ｂ）に示したようにエンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。また画素部に設けられたＴＦＴを全てｎチャネル型ＴＦＴで形成しても良い。ただしこの場合、画素電極は陰極であることが好ましい。図１０に本実施例の発光装置の断面図を示す。なお図１０では、画素電極５４７を形成した後、第３層間絶縁膜を成膜する前の状態を示している。
【０１２４】
５０１は駆動回路のＴＦＴを示しており、５０５は画素部のＴＦＴを示している。画素部５０５は、スイッチング用ＴＦＴ５０６と、電流制御用ＴＦＴ５０７とを有しており、共にｎチャネル型ＴＦＴである。
【０１２５】
５２６はメッキ処理後のソース信号線であり、５２７はメッキ処理後の電源供給線である。ソース信号線５２６は電極５６１を介してスイッチング用ＴＦＴ５０６の不純物領域５５１に電気的に接続されている。また、電源供給線５２７は配線５６２を介して電流制御用ＴＦＴ５０７の不純物領域５４５に電気的に接続されている。
【０１２６】
また駆動回路５０１は、ｎチャネル型５０３と、ｎチャネル型５０４とを有するｎＭＯＳ回路５０２を有している。
【０１２７】
ｎチャネル型ＴＦＴ５０３、５０４は、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１２８】
エンハンスメント型とデプレッション型とを作り分けるには、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を適宜、添加すればよい。
【０１２９】
図１１（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図１１（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１３０】
なお、図１１（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１３１】
さらに、図１１（Ａ）に示したＥＥＭＯＳ回路もしくは図１１（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図１２に示す。図１２において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図１２（Ｂ）に示すように、図１１（Ａ）に示したＥＥＭＯＳ回路もしくは図１１（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１３２】
表示面積が小型である表示装置において、ｎチャネル型ＴＦＴからなるＮＭＯＳ回路で駆動回路を形成した場合、ＣＭＯＳ回路と比べて消費電力が大きくなってしまう。しかし、本発明は、表示面積が大型である場合に特に有効なものであり、表示面積が大型である据え置き型のモニターまたはテレビにおいて消費電力は問題にはならない。また、ゲート側の駆動回路を全てＮＭＯＳ回路で形成する場合には問題ないが、ソース側の駆動回路に関しては全てＮＭＯＳ回路で形成するよりも、一部を外付けのＩＣ等で形成するほうが高速駆動可能となるため望ましい。
【０１３３】
なお、本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０１３４】
（実施例３）
本実施例では、画素部が有するソース信号線と、画素部が有する電源供給線と、端子とを、同じメッキ処理用電極に接続し、電気メッキ法を行う場合のダミーパターンについて述べる。
【０１３５】
図１３に本実施例の発光装置の上面図を示す。なお、図１３において、代表的に画素部のソース信号線６０４は３本、電源供給線６０５は３本のみ示した。また、画素部のソース信号線６０４は互いに平行な帯状になっており、また、画素部の電源供給線６０５は互いに平行な帯状である。また端子６０７は代表的に６つのみ示した。
【０１３６】
６０１は画素部であり、メッキ処理前のソース信号線６０４と、メッキ処理前の電源供給線６０５とが設けられている。また端子部６０６には複数のメッキ処理前の端子６０７が形成されている。
【０１３７】
ソース信号線６０４と、電源供給線６０５と、端子６０７は、全てメッキ処理用電極６０９に接続されている。
【０１３８】
本実施例では、ソース側駆動回路６０２とゲート側駆動回路６０３とを画素部６０１と同じ基板上に形成している。しかしソース側駆動回路６０２とゲート側駆動回路６０３は、必ずしも画素部６０１と同じ基板上に形成する必要はない。なお、図１３においてソース側駆動回路６０２とゲート側駆動回路６０３は、電気メッキ法を行う前の状態にある。
【０１３９】
なお６１０は基板分断ラインであり、メッキ処理後に基板分断ライン６１０で基板を切断したときに、ソース信号線６０４と、電源供給線６０５と、端子６０７とがメッキ処理用電極６０９と切り離される。
【０１４０】
メッキ処理を施した後、層間絶縁膜を形成し、半導体層の不純物領域または電源供給線と、端子とを接続する配線（引き回し配線）と、ゲート信号線とを形成する。本発明において、ゲート信号線は層間絶縁膜に設けられたコンタクトホールを通じてゲート電極と電気的に接続されている。図１３において、６１２は引き回し配線であり、６１１はゲート信号線である。
【０１４１】
また画素部のソース信号線６０４と、ソース側駆動回路６０２とが配線により電気的に接続されている。また電源供給線６０５と端子６０７とが引き回し配線６１２により電気的に接続されている。また、ソース側駆動回路６０２と端子６０７とが引き回し配線６１２により電気的に接続されている。
【０１４２】
メッキ処理後、基板分断ライン６１０で基板を切断し、ソース信号線６０４と、電源供給線６０５と、端子６０７とをメッキ処理用電極６０９と切り離す。
【０１４３】
このように本発明では、画素部のソース信号線、画素部の電源供給線、端子を低抵抗な金属材料で覆ったため、画素部の面積が大面積化しても十分に高速駆動させることができる。
【０１４４】
特に、電源供給線を低抵抗化することで、配線抵抗による電源供給線の電位降下を防ぎ、クロストークを防ぐことができる。
【０１４５】
本実施例は、実施例１または実施例２と組み合わせて実施することが可能である。
【０１４６】
（実施例４）
本実施例では、ソース信号線をゲート電極と同じ材料で形成し、電源供給線をゲート信号線と同じ材料で形成する例について説明する。
【０１４７】
図１４に本実施例の画素の上面図を示す。本実施例において、ソース信号線７０３、ゲート信号線７０４、電源供給線７０５を有している領域が画素７００に相当する。画素７００はスイッチング用ＴＦＴ７０１と、電流制御用ＴＦＴ７０２とを有している。
【０１４８】
ゲート配線７１１は電流制御用ＴＦＴ７０２のゲート電極７１２を含んでいる。
【０１４９】
ソース信号線７０３と、スイッチング用ＴＦＴ７０１のゲート電極７０８と、電流制御用ＴＦＴ７０２のゲート電極７１２及びゲート配線７１１とは同じ導電膜から形成されている。
【０１５０】
また電流制御用ＴＦＴ７０２のドレイン領域は、電極７０９を間に介して画素電極７０６に接続されている。画素電極７０６上には第３の層間絶縁膜（図示せず）が形成されており、第３の層間絶縁膜上には有機化合物層（図示せず）が形成されている。画素電極７０６と有機化合物層は、第３の層間絶縁膜に設けられた開口部７０７を介して接している。
【０１５１】
電極７０９と、電源供給線７０５と、ゲート信号線７０４と、スイッチング用ＴＦＴ７０１のソース領域とドレイン領域に直接接続された配線と、電流制御用ＴＦＴ７０２のソース領域とドレイン領域に直接接続された配線とが、同じ導電膜から形成されている。
【０１５２】
ゲート配線７１１は電流制御用ＴＦＴ７０２のゲート電極７１２を含んでいる。また７１０は半導体層からなる容量配線であり、容量配線７１０とゲート配線７１１とがゲート絶縁膜（図示せず）を間に介して重なっている部分７１３がコンデンサである。
【０１５３】
なお、遮蔽膜を用いることなく、画素電極間の隙間が遮光されるように、画素電極７０６の端部をソース信号線７０３と重なるように配置形成させても良い。
【０１５４】
本実施例は、実施例３と自由に組み合わせて実施することが可能である。
【０１５５】
（実施例５）
本実施例では、実施例１とは異なる工程でソース信号線または電源供給線を形成する例を図１５に示す。
【０１５６】
図１５（Ａ）は、画素部のソース信号線９０３または電源供給線（図示せず）にメッキ処理を施した後、層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成した後、端子部９００のメッキを行う例である。
【０１５７】
まず、ＴＦＴのゲート電極９０２と同一工程で端子９０１及びソース信号線９０３または電源供給線を形成する。まず、画素部のソース信号線９０３または電源供給線だけを選択的にメッキ処理を行う。その後、層間絶縁膜を形成し、コンタクトホールを形成する。このコンタクトホールを形成する際に端子部９００の端子９０１の一部が露呈するようにする。次いで、端子部の端子９０１の露呈した領域のみをメッキ処理して被膜９０４を形成する。なお被膜９０４は端子９０１に含まれる。
【０１５８】
その後、引き出し配線や半導体層の不純物領域に接続される電極を形成する。以降の工程は実施例１に従って図１５（Ａ）に示す構造を形成すればよい。
【０１５９】
ただし、半導体層に含まれる不純物元素の活性化は被膜９０４の形成前に行うことが好ましい。
【０１６０】
また、実施例１と同様に、メッキ処理の際、メッキ処理を施そうとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、これらのダミーパターンでショートリングを形成してもよい。
【０１６１】
図１５（Ｂ）は、図１５（Ａ）とは異なる工程でメッキを行う一例を示す。本実施例では、ＴＦＴのゲート電極９１２を形成すると同時にソース信号線９１３を形成しない例である。
【０１６２】
ゲート電極９１２を保護する絶縁膜を形成した後、各半導体層に添加した不純物元素の活性化を行い、絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなる画素部のソース信号線９１３と、端子９１１とを同時に形成する。このように本発明では画素部のソース信号線を低抵抗な金属材料で形成したため、画素部の面積が大面積化しても十分駆動させることができる。また、マスク数を低減するために、印刷法によりソース信号線を形成してもよい。
【０１６３】
次いで、メッキ処理（電気メッキ法）を行い、画素部のソース信号線９１３の表面と、端子９１１の表面に金属膜を形成する。以降の工程は実施例１に従って図１５（Ｂ）に示す構造を形成すればよい。
【０１６４】
図１５（Ｃ）は、図１５（Ａ）とは異なる工程でソース信号線の形成を行う一例を示す。
【０１６５】
本実施例では、印刷法によりソース信号線を形成する。画素のソース信号線の位置精度を向上させるために導電層を設けた。
【０１６６】
本実施例では、ゲート電極と同じ工程で、ソース信号線となる導電層９１５ａ、９１５ｂを形成した。次いで、ゲート電極を絶縁膜で覆うことなく不純物元素の活性化を行った。活性化としては、例えば、不活性雰囲気中、減圧下で熱アニールを行うことによって、導電層の酸化による高抵抗化を抑えた。次いで、導電層の間を埋めるように、印刷法を用いてソース信号線を形成した。また、ソース信号線に沿って導電層を設けることによって印刷法（スクリーン印刷）で発生しやすい断線を防ぐことができる。以降の工程は実施例１に従って図１５（Ｃ）に示す構造を形成すればよい。
【０１６７】
スクリーン印刷は、例えば金属粒子（Ａｇ、Ａｌ等）を混ぜたペースト（希釈剤）またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
【０１６８】
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。
【０１６９】
以上のように様々な方法で画素部のソース信号線を形成することができる。
【０１７０】
なお、本実施例は実施例１〜実施例４のいずれか一と自由に組み合わせることができる。
【０１７１】
（実施例６）
本実施例では、実施例１に示したのとは異なる構成を有する発光装置の構成について、図１６を用いて説明する。
【０１７２】
駆動回路９２１において、ｐチャネル型ＴＦＴ９２３と、ｎチャネル型ＴＦＴ９２４が形成されており、ＣＭＯＳ回路を形成している。
【０１７３】
画素部９２２はスイッチング用ＴＦＴ９２５と、電流制御用ＴＦＴ９２６が形成されており、スイッチング用ＴＦＴ９２５のソース領域とドレイン領域は、一方はソース信号線９２７に、もう一方は図示してはいないが電流制御用ＴＦＴ９２６のゲート電極に、電気的に接続されている。
【０１７４】
また電流制御用ＴＦＴ９２６のソース領域とドレイン領域は、一方は電源供給線（図示せず）に、もう一方は発光素子９２８が有する画素電極９２９に接続されている。
【０１７５】
発光素子９２８は画素電極９２９と、画素電極９２９に接している有機化合物層９３０と、有機化合物層９３０に接している対向電極９３１とを有している。なお本実施例では、駆動回路９２１と画素部９２２とを覆って、対向電極９３１上に保護膜９３２が設けられている。
【０１７６】
本実施例では、図１６に示すように、画素電極９２９に対応する位置に開口部を有する第３の層間絶縁膜９３４を形成する。第３の層間絶縁膜９３４は絶縁性を有していて、バンクとして機能し、隣接する画素の有機化合物層を分離する役割を有している。本実施例ではレジストを用いて第３の層間絶縁膜９３４を形成する。
【０１７７】
本実施例では、第３の層間絶縁膜９３４の厚さを１μｍ程度とし、開口部は画素電極９２９に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射して露光し、露光された部分を現像液で除去することによって形成される。
【０１７８】
本実施例のように、第３の層間絶縁膜９３４を逆テーパー状にすることで、後の工程において有機化合物層を成膜した時に、隣り合う画素同士で有機化合物層が分断されるため、有機化合物層と、第３の層間絶縁膜９３４の熱膨張係数が異なっていても、有機化合物層がひび割れたり、剥離したりするのを抑えることができる。
【０１７９】
なお、本実施例においては、第３の層間絶縁膜としてレジストでなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９３４は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。
【０１８０】
なお図１６では示さなかったが、電源供給線もゲート電極と同じ層に形成し、メッキ処理を施すことによって、配線抵抗を低下させても良い。
【０１８１】
本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０１８２】
（実施例７）
本実施例では、逆スタガ型のＴＦＴを有する発光装置の構成について説明する。図１７に本実施例の発光装置の断面図を示す。ただし図１７では画素電極を形成した後に、第３の層間絶縁膜を形成する前の状態にある。
【０１８３】
本実施例の発光装置では、駆動回路９４０はｎチャネル型ＴＦＴ９４２と、ｐチャネル型ＴＦＴ９４３とを有しており、ＣＭＯＳ回路を形成している。
【０１８４】
また、画素部９４１はスイッチング用ＴＦＴ９４４と、電流制御用ＴＦＴ９４５とを有している。９４７はソース信号線、９４８は電源供給線、９４９はゲート信号線である。
【０１８５】
スイッチング用ＴＦＴ９４４のソース領域とドレイン領域は、一方はソース信号線９４７に、もう一方は図示してはいないが電流制御用ＴＦＴ９４５のゲート電極に接続されている。
【０１８６】
電流制御用ＴＦＴ９４５のソース領域とドレイン領域は、一方は電源供給線９４８に、もう一方は画素電極９４６に電気的に接続されている。
【０１８７】
ゲート信号線９４９は第２の層間絶縁膜９５０上に形成されており、図示してはいないがスイッチング用ＴＦＴ９４４のゲート電極と接続されている。
【０１８８】
ソース信号線９４７と電源供給線９４８は、ＴＦＴのゲート電極と同じ層に形成されており、メッキ処理を施すことによって、配線抵抗を低下させている。ただし本実施例ではメッキ処理（電気メッキ法）を行う前にゲート絶縁膜９５１を一部エッチングして除去することにより、画素部のソース信号線９４７の表面と、画素部の電源供給線９４８の表面とを露出させ、その後に電気メッキ法により表面に金属膜を形成する。
【０１８９】
本実施例は、実施例１〜６と組み合わせて実施することが可能である。
【０１９０】
（実施例８）
本実施例では、実施例１とは異なる構成の発光装置について説明する。図１８に本実施例の発光装置の画素部の断面図を示す。
【０１９１】
図１８は、スイッチング用ＴＦＴ８４０、コンデンサ８３３、電流制御用ＴＦＴ８３２が形成されている様子を示している。これらの素子を形成する土台となる基板８０１は、ガラス基板または有機樹脂基板を採用する。有機樹脂材料はガラス材料と比較して軽量であり、発光装置自体の軽量化に有効に作用する。発光装置を作製する上で適用できるものとしてはポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アラミドなどの有機樹脂材料を用いることができる。ガラス基板は無アルカリガラスと呼ばれる、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスを用いることが望ましい。ガラス基板の厚さは０．５〜１．１ｍｍのものが採用されるが、軽量化を目的とすると厚さは薄くする必要がある。また、さらに軽量化を図るには比重が２．３７ｇ／ｃｃと小さいものを採用することが望ましい。
【０１９２】
基板８０１上には、基板からの不純物拡散の防止と、応力制御を目的とした第１絶縁膜８０２を形成する。これは珪素を成分とする絶縁膜で形成する。例えば、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される窒化酸化珪素膜を２０〜１００ｎｍの厚さで形成する。組成は窒素濃度２０〜３０原子％、酸素濃度２０〜３０原子％とし、引張り応力を持たせる。好ましくは、その上層に、ＳｉＨ4、Ｎ2Ｏから作製される窒化酸化珪素膜からなる絶縁膜をもう一層形成する。この膜の組成は、窒素濃度１〜２０原子％、酸素濃度５５〜６５原子％とし、窒素濃度を減らして内部応力を小さくする。
【０１９３】
半導体膜８０３、８０４は結晶構造を有する珪素膜で形成する。代表的な一例は、プラズマＣＶＤ法で作製された非晶質珪素膜をレーザー光の照射によって、或いは加熱処理によって形成された半導体膜である。その厚さは２０〜６０nmとし、上層にはゲート絶縁膜とする第２絶縁膜８０５、ゲート電極８０６、８０７を形成する。ゲート電極８０７はコンデンサ８３３の一方の電極と繋がっている。
【０１９４】
ゲート電極の上層にはＳｉＨ4、ＮＨ3、Ｎ2から作製される窒化珪素または、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化珪素からなる第３絶縁層８０８が形成され保護膜として用いている。さらに平坦化膜として、ポリイミドまたはアクリルなど有機樹脂材料から成る第４絶縁膜８０９を形成が形成されている。
【０１９５】
有機樹脂材料で形成される第４絶縁膜上には、窒化珪素などの無機絶縁材料から成る第５絶縁膜８１０を形成している。有機樹脂材料は吸湿性があり、水分を吸蔵する性質を持っている。その水分が再放出されると有機化合物に酸素を供給し、発光素子を劣化させる原因となるので、水分の吸蔵及び再放出を防ぐために、第４絶縁膜８０９の上にＳｉＨ4、ＮＨ3、Ｎ2から作製される窒化珪素、またはＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化珪素からなる第５絶縁膜８１０を形成している。或いは、第４絶縁膜８０９を省略して、第５絶縁膜８１０の一層のみで代用することも可能である。
【０１９６】
その後、それぞれの半導体膜のソースまたはドレイン領域に達するコンタクトホールを形成し、ＩＴＯ（酸化インジウム・スズ）又は酸化亜鉛などの透明導電膜を１１０nmの厚さにスパッタ法で形成した後、所定の形状（図８で示すような形状）にエッチングして発光素子８３３の一方の電極である陽極８１１を形成する。
【０１９７】
電極８１２〜８１５はチタンとアルミニウムの積層構造とし、合計３００〜５００nmの厚さで形成し、半導体膜とコンタクトを形成する。また、電極８１５は陽極８１１と一部が重なるように形成する。
【０１９８】
８３０はソース信号線であり、電極８１２を介して半導体層８０３の有する不純物領域８３１に接続されている。そしてソース信号線８３０の表面は、メッキ処理により低抵抗化されている。
【０１９９】
これらの電極上に形成する絶縁膜８１６〜８１９は窒化珪素などで形成する。そして、その端部は電極の外側に位置するように形成する。このような構造は、電極を形成する導電膜の層と、絶縁膜とを積層形成し、レジスト８２０〜８２３のパターンに従ってその両者をエッチングする。その後、そのレジストパターンをそのまま残して、導電膜のみをエッチングすることにより、図１８に示すような庇を形成することができる。従って、絶縁膜８１６〜８１９は絶縁膜に限定される必要は必ずしもなく、配線を形成する導電膜とエッチングの選択比がとれる材料であるならば、他の材料を適用することも可能である。
【０２００】
有機化合物層８２４、陰極８２５は蒸着法で形成するので、ここで形成される庇がマスクとなって、陽極８１１上に有機化合物層８２４、陰極８２５を自己整合的に形成することができる。レジスト８２０〜８２３は絶縁膜８１６〜８１９上にそのまま残しておいても良いし、或いは、除去しても良い。
【０２０１】
有機化合物層８２４や陰極８２５はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、陽極８１１に合わせて絶縁材料から成る隔壁層を設けて隣接する素子の絶縁分離をする必要があったが、本実施例の画素構造を用いれば、配線とその上の絶縁膜をもって隔壁層の機能を代用することができる。
【０２０２】
このように、発光素子８３３は、ＩＴＯなどの透明導電性材料で形成する陽極８１１、正孔注入層、正孔輸送層、発光層などを有する有機化合物層８２４、ＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成する陰極８２５とから成っている。
【０２０３】
このように、発光素子は周辺に形成する部材から応力を受けることがない。そのため、熱応力などにより発光素子が劣化することを防止できる。よって、より信頼性の高い発光装置を作製することができる。
【０２０４】
（実施例９）
本実施例では、実施例８において、図１８を用いて説明した発光素子の他の構造を図１９により説明する。陽極６２１を形成した後に第７絶縁膜を形成する。この絶縁膜は酸化珪素や窒化珪素などで形成する。その後、陽極６２１上の第７絶縁膜をエッチングにより除去するが、このとき図１９に示すように陽極６２１の端部が第７絶縁膜と重なるようにする。こうしてパターン形成された第７絶縁膜６４０が形成される。
【０２０５】
以降の工程は同様であり、接続電極６２５、絶縁膜６２９などを形成する。有機化合物層６３４、陰極６３５は図１９のように形成され、第７絶縁膜６４０を設けることにより陰極６３５と陽極６２１とが端部で接触して短絡することを防止できる。
【０２０６】
本実施例で示す画素構造によって、熱応力による発光素子の劣化を防ぐことが可能であり、より信頼性の高い発光装置を作製することができる。
【０２０７】
（実施例１０）
本実施例では、基板上の引き回し配線と、端子との接続の様子について説明する。
【０２０８】
端子部においては、図２０（Ａ）に示すように、ゲート電極と同じ材料で端子６８１が形成されている。端子６８１はメッキ処理により低抵抗化されている。
【０２０９】
その上層に形成される第３絶縁膜６５８、第４絶縁膜６５９、第５絶縁膜６６０は、コンタクトホールをエッチングするときに同時に除去され、その表面を露出させることができる。端子６８１には透明導電膜６８２を積層させておくと、ＦＰＣとの接続を形成できる。
【０２１０】
発光素子の対向電極は共通電極となるので、画素部の外側で連結させる。そして、外部から電位を制御できるように、基板上の引き回し配線を介して端子に接続させる。図２０（Ｂ）は引き回し配線と対向電極の接続構造の一例を示している。
【０２１１】
引き回し配線６８４は第４絶縁膜６５９に接しており、ゲート信号線と同じ層に形成されている。その上層に形成される第５絶縁膜６６０は、コンタクトホールをエッチングするときに同時に除去され、その表面を露出させている。
【０２１２】
第５絶縁膜６６０上に画素電極６６１が形成されており、画素電極６６１に接して有機化合物層６７４が形成されている。そして有機化合物層６７４と引き回し配線６８４とを覆って対抗電極６７５が形成されており、引き回し配線６８４と対抗電極６７５はコンタクトを取っている。ただし、対向電極６７５と画素電極６６１は接していない。
【０２１３】
引き回し配線６８４は、第３絶縁膜６５８及び第４絶縁膜６５９に形成されたコンタクトホールを介して端子６８１に接続されている。
【０２１４】
有機化合物層６７４は蒸着法で形成するが、そのままでは基板の全面に形成されてしまうため、メタルマスクまたはセラミックマスクなどシャドーマスクを用いて、画素部の領域に合わせて形成する。陰極６７５も同様であるが、マスクのサイズを変更して、画素部の外側の領域まで形成されるようにする。このような処置により図２０（Ｂ）で示す構造を得ることができる。
【０２１５】
（実施例１１）
図２１は発光装置の外観を示す図であり、基板７２１に画素部７２２、ゲート側駆動回路７２４、ソース側駆動回路７２３、端子７２６が形成された状態を示している。端子７２６と各駆動回路は引き回し配線７２５で接続されている。画素部７２２には、映像信号を入力する信号線が延びる方向に隔壁層を兼ねた配線７２８が形成されている。これらの配線７２８は、ソース信号線や電源供給線などが含まれるが、ここではその詳細を省略している。配線７２８のうち、電源供給線は引き回し配線７３３によって端子７２６に接続されている。
【０２１６】
また、引き回し配線７２７は対向電極と端子とを接続するための配線であり、その接続方法については実施例１０において既に述べた通りである。
【０２１７】
また、必要に応じてＣＰＵ、メモリーなどを形成したＩＣチップがＣＯＧ（Chip on Glass）法などにより素子基板に実装されていても良い。
【０２１８】
発光素子は配線７２８の間に形成され、その構造は図２２に示されている。画素電極７３０は各画素に対応する電極であり、配線７２８の間に形成されている。その上層には有機化合物層７３１が配線７２８の間に形成され、複数の画素電極７３０に渡ってストライプ状に連続的に形成されている。
【０２１９】
対向電極７３２は、有機化合物層７３１の上層に形成され、同様に配線７２８の間にストライプ状に形成されている。さらに対向電極７３２は、配線７２８で挟まれない領域、即ち画素部７２２の外側の領域において接続されている。接続部は、対向電極の一方の端部または、その両端に形成されていても良い。
【０２２０】
引き回し配線７２７はゲート信号線（図示せず）と同じ層に形成されており、配線７２８とは直接接触していない。そして引き回し配線７２７と対向電極７３２は重なっている部分においてコンタクトを取っている。
【０２２１】
発光素子は、画素電極７３０、有機化合物層７３１、対向電極７３２が重なる領域によって定義される。画素電極７３０はアクティブマトリクス型の発光装置において、個々に能動素子と接続されている。対向電極に欠陥が有り、仮に画素部の内側で欠陥があると、線欠陥として認識されてしまう可能性があるが、図２２で示すように対向電極の両端を接続し、共通電極とする構造は、そのような線欠陥が発生する確率を低減させることを可能としている。
【０２２２】
（実施例１２）
本実施例では、実施例１における熱処理として、ＰＰＴＡ（Plural Pulse Thermal Annealing）を用いた例を示す。
【０２２３】
ＰＰＴＡとは、光源（ハロゲンランプ、メタルハライドランプ、高圧水銀ランプ、高圧ナトリウムランプ、キセノンランプ等）による加熱と、処理室内への冷媒（窒素、ヘリウム、アルゴン、クリプトン、キセノン等）の循環による冷却のサイクルを複数回繰り返し行う熱処理である。光源の一回あたりの発光時間は０．１〜６０秒、好ましくは０．１〜２０秒であり、光を複数回照射する。なお、光源はその電源と制御回路により、半導体膜の保持期間が０．５〜５秒となるようにパルス状に点灯させる。
【０２２４】
ＰＰＴＡにより、実際の加熱時間を短縮して半導体膜に選択的に吸収される光を片面側または両面側に設けられた光源から照射することにより、基板自体はそれほど加熱されることなく、半導体膜のみを選択的に加熱（昇温速度１００〜２００℃／秒）する。また、基板の温度上昇を抑えるために冷媒で周囲から冷却（降温速度５０〜１５０℃／秒）する。
【０２２５】
実施例１における熱処理のうち、活性化に用いた例を以下に示す。
【０２２６】
図５（Ａ）に示す活性化工程において、ＰＰＴＡを行う。パルス光はタングステンハロゲンランプを光源として基板の片面側または両面側から照射する。このとき、タングステンハロゲンランプの点滅に同期してＨｅの流量を増減させ、半導体膜を選択的に加熱する。
【０２２７】
このＰＰＴＡにより不純物元素が活性化するとともに、半導体層に含まれる結晶化に用いた金属元素をチャネル形成領域から不純物領域にゲッタリングすることができる。なお、不純物領域には、リンだけでなく、ｐ型を付与する不純物元素が添加されているとより効果的である。従って、第１のドーピングの後、ｐ型を付与するボロンを添加する工程を追加することが好ましい。また、ＰＰＴＡの処理室を１３．３Ｐａ以下の減圧状態として、酸化や汚染を防止してもよい。
【０２２８】
なお、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることができる。
【０２２９】
（実施例１３）
本実施例では、本発明の発光装置の駆動回路に含まれる、ソース側駆動回路、ゲート側駆動回路の詳しい構成について説明する。
【０２３０】
図２３に本実施例の発光装置の駆動回路のブロック図を示す。図２３（Ａ）はソース側駆動回路６００１であり、シフトレジスタ６００２、ラッチ（Ａ）６００３、ラッチ（Ｂ）６００４を有している。
【０２３１】
ソース側駆動回路６００１において、シフトレジスタ６００２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６００２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０２３２】
シフトレジスタ６００２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの"鈍り"を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０２３３】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６００３に入力される。ラッチ（Ａ）６００３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６００３は、前記タイミング信号が入力されると、ソース側駆動回路６００１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０２３４】
なお、ラッチ（Ａ）６００３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６００３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６００３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０２３５】
ラッチ（Ａ）６００３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２３６】
１ライン期間が終了すると、ラッチ（Ｂ）６００４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６００３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６００４に一斉に送出され、ラッチ（Ｂ）６００４の全ステージのラッチに書き込まれ、保持される。
【０２３７】
デジタルビデオ信号をラッチ（Ｂ）６００４に送出し終えたラッチ（Ａ）６００３には、シフトレジスタ６００２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０２３８】
この２順目の１ライン期間中には、ラッチ（Ｂ）６００４に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０２３９】
図２３（Ｂ）はゲート側駆動回路の構成を示すブロック図である。
【０２４０】
ゲート側駆動回路６００５は、それぞれシフトレジスタ６００６、バッファ６００７を有している。また場合によってはレベルシフトを有していても良い。
【０２４１】
ゲート側駆動回路６００５において、シフトレジスタ６００６からのタイミング信号がバッファ６００７に入力され、対応するゲート信号線に入力される。ゲート信号線には、１ライン分の画素のスイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のスイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２４２】
本実施例は実施例１〜１２と自由に組み合わせて実施することが可能である。
【０２４３】
（実施例１４）
本発明において、三重項励起子からの燐光を発光に利用できる有機化合物材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２４４】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２４５】
上記の論文により報告された有機化合物材料（クマリン色素）の分子式を以下に示す。
【０２４６】
【化１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２４８】
上記の論文により報告された有機化合物材料（Ｐｔ錯体）の分子式を以下に示す。
【０２４９】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２５１】
上記の論文により報告された有機化合物材料（Ｉｒ錯体）の分子式を以下に示す。
【０２５２】
【化３】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２５４】
なお、本実施例の構成は、実施例１〜実施例１３のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２５５】
（実施例１５）
本実施例では、ソース信号線または電源供給線を低抵抗の材料を用い、かつ印刷法により形成する例について説明する。
【０２５６】
図２５に本実施例の発光装置の断面図を示す。発光装置は駆動回路４５０と画素部４５１とを有し、画素部４５１はスイッチング用ＴＦＴ４５２と、電流制御用ＴＦＴ４５３とを有している。
【０２５７】
本実施例においては、ソース信号線４５８と電源供給線４６２のいずれか一方または両方を、印刷法を用いて形成する。本実施例ではスクリーン印刷法を用いて形成するが、回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
【０２５８】
本実施例ではソース信号線４５８と電源供給線４６２を、Ｃｕを用いて形成した。なお印刷法で形成する配線の材料は、パターニングにより形成する配線または電極に比べて低抵抗であることが望ましい。
【０２５９】
次に、第２の層間絶縁膜４７２上に透明導電膜からなる画素電極４６１を形成した。
【０２６０】
そして、ゲート絶縁膜４７０、第１の層間絶縁膜４７１及び第２の層間絶縁膜４７２をエッチングすることで、スイッチング用ＴＦＴ４５２の不純物領域４５４と、電流制御用ＴＦＴ４５３の不純物領域４５６、４５７に達するコンタクトホールを形成する。
【０２６１】
そして、第２の層間絶縁膜４７２上に導電膜を形成し、パターニングすることで、電極４５９、４６０および４７３を形成した。電極４５９はソース信号線４５８の全面または一部を覆っており、コンタクトを取っている。なお本実施例では電極４５９はソース信号線４５８の全面を覆っており、この構成により、有機化合物層４６３中にソース信号線４５８の材料が入り込むのを防ぐことができ、印刷法（スクリーン印刷）で発生しやすい断線を防ぐことができる。なお本実施例において電極４５９、４６０および４７３は、印刷法により形成されたソース信号線４５８と電源供給線４６２よりもパターニングの精度が良い材料で形成されている。本実施例ではＴｉ／Ａｌ／Ｔｉの積層膜で形成した。
【０２６２】
さらに電極４５９はスイッチング用ＴＦＴ４５２の不純物領域４５４に接続されている。また、電極４６０は画素電極４６１と接続されており、電流制御用ＴＦＴ４５３の不純物領域４５６と画素電極４６１とを電気的に接続している。
【０２６３】
また電極４７３は電源供給線４６２の全面または一部を覆っており、コンタクトを取っている。なお本実施例では電極４７３は電源供給線４６２の全面を覆っており、この構成により、有機化合物層４６３中に電源供給線４６２の材料が入り込むのを防ぐことができる。
【０２６４】
そして、電極４５９、４６０および４７３と、画素電極４６１とを覆って、第２の層間絶縁膜４７２上に有機化合物層４６３を形成した。そしてその上に、対向電極４６６をメタルマスクを用いて形成した。なお画素電極４６１と、有機化合物層４６３と、対向電極４６６とが重なる部分が発行素子４６７に相当する。
【０２６５】
以上のように様々な方法で画素部のソース信号線または電源供給線を形成することができる。ソース信号線または電源供給線を低抵抗化することで、画面サイズが大きく、なおかつ画質の良い発光装置が実現可能になる。
【０２６６】
なお、本実施例の構成は、実施例１〜実施例１３のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２６７】
（実施例１６）
発光装置は自発光型であるため、液晶表示装置に比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０２６８】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２４に示す。
【０２６９】
図２４（Ａ）はエレクトロルミネッセンス表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶表示装置よりも薄い表示部とすることができる。なお、エレクトロルミネッセンス表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２７０】
図２４（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０２７１】
図２４（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２７２】
なお、将来的に有機化合物材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２７３】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機化合物材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２７４】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２７５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１５に示したいずれの構成の発光装置を用いても良い。
【０２７６】
【発明の効果】
本発明によりアクティブマトリクス型の発光装置に代表される発光装置において、画素部の面積が大きくなり大画面化しても良好な表示を実現することができる。画素部のソース信号線の抵抗を大幅に低下させたため、例えば、対角４０インチや対角５０インチの大画面にも本発明は対応しうる。
【図面の簡単な説明】
【図１】 メッキ処理時における発光装置上面図。
【図２】 メッキ処理後における発光装置上面図。
【図３】 本発明の発光装置の作製工程を示す図。
【図４】 本発明の発光装置の作製工程を示す図。
【図５】 本発明の発光装置の作製工程を示す図。
【図６】 本発明の発光装置の作製工程を示す図。
【図７】 端子部を示す図。
【図８】 画素上面図。
【図９】 端子部を示す図。
【図１０】 発光装置の断面図。
【図１１】 ＮＭＯＳ回路の構成を示す図。
【図１２】 シフトレジスタの構成を示す図。
【図１３】 メッキ処理後における発光装置上面図。
【図１４】 画素上面図。
【図１５】 端子部を示す図。
【図１６】 発光装置の断面図。
【図１７】 発光装置の断面図。
【図１８】 発光装置の断面図。
【図１９】 発光素子断面図。
【図２０】 端子及び対向電極と引き回し配線との接続の断面図。
【図２１】 発光装置の上面図。
【図２２】 発光装置の画素部上面図。
【図２３】 駆動回路ブロック図。
【図２４】 電子機器の図。
【図２５】 発光装置の断面図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display panel in which a light emitting element formed on a substrate is enclosed between the substrate and a cover material. The present invention also relates to a display module in which an IC is mounted on the display panel. In this specification, the display panel and the display module are collectively referred to as a light emitting device. The present invention further relates to an electronic apparatus using the light emitting device.
[0002]
[Prior art]
Since the light emitting element emits light by itself, the visibility is high, a backlight necessary for a liquid crystal display (LCD) is not necessary, and it is optimal for thinning, and the viewing angle is not limited. Therefore, in recent years, light-emitting devices using light-emitting elements have attracted attention as display devices that replace CRTs and LCDs.
[0003]
The light-emitting element includes a layer containing an organic compound (hereinafter referred to as an organic compound layer) from which luminescence (Electro Luminescence) generated by applying an electric field is obtained, an anode layer, and a cathode layer. Luminescence in an organic compound includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. In the light emitting device of the present invention, Either light emission may be used.
[0004]
In the present specification, all layers provided between the anode and the cathode are defined as organic compound layers. Specifically, the organic compound layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, the light-emitting element has a structure in which an anode / light-emitting layer / cathode is laminated in order, and in addition to this structure, an anode / hole injection layer / light-emitting layer / cathode and an anode / hole injection layer. In some cases, the light emitting layer / the electron transporting layer / the cathode are laminated in this order.
[0005]
In this specification, light emission of a light-emitting element is referred to as driving of the light-emitting element. In this specification, an element formed of an anode, an organic compound layer, and a cathode is referred to as a light emitting element.
[0006]
In recent years, the use of an active matrix light-emitting device has been expanded, and the demand for higher definition and higher reliability has been increased with an increase in screen size. At the same time, demands for improved productivity and lower costs are increasing.
[0007]
In an active matrix light-emitting device, a current flowing through a light-emitting element is controlled by a TFT provided in each pixel.
[0008]
[Problems to be solved by the invention]
Conventionally, when a TFT is manufactured using aluminum as the material of the gate signal line of the TFT, the TFT malfunctions due to the formation of protrusions such as hillocks and whiskers by heat treatment and diffusion of aluminum atoms into the channel formation region. The TFT characteristics were degraded. Therefore, when using a metal material that can withstand heat treatment, typically a metal element having a high melting point, an increase in screen size increases wiring resistance, causing problems such as increased power consumption. It was. Since light-emitting elements consume a large amount of current, the brightness at both ends of the screen differs and crosstalk appears due to the influence of wiring resistance, especially for panels of 3 inches or more.
[0009]
Therefore, an object of the present invention is to provide a structure of a light emitting device that realizes low power consumption even when a screen is enlarged and a manufacturing method thereof.
[0010]
[Means for Solving the Problems]
According to the present invention, the surface of a source signal line or a power supply line in a pixel portion is plated to reduce the resistance of the wiring. Note that in the present invention, the source signal line of the pixel portion is manufactured in a process different from that of the source signal line of the driver circuit portion. Further, the power supply line of the pixel portion is manufactured in a process different from that of the power supply line drawn on the substrate. Similarly, the terminal is plated to reduce the resistance.
[0011]
In the present invention, it is desirable that the wiring before plating is formed of the same material as the gate electrode, and the surface of the wiring is plated to form the source signal line or the power supply line. Further, it is desirable to use a material film having a lower electrical resistance than the gate electrode as the material film to be plated. Accordingly, the source signal line or the power supply line of the pixel portion becomes a low resistance wiring by the plating process.
[0012]
The invention disclosed in this specification is
A light emitting device having a source signal line, a light emitting element, and a TFT,
The source signal line comprises a conductor and a film having a lower resistance value than the conductor and covering the conductor,
The light emitting device is characterized in that light emission of the light emitting element is controlled by controlling switching of the TFT by a signal input to the source signal line.
[0013]
The invention disclosed in this specification is
A light emitting device having a power supply line, a light emitting element, and a TFT,
The power supply line is composed of a conductor and a film having a resistance value lower than that of the conductor and covering the conductor,
The switching of the TFT is controlled by a signal input to the gate electrode of the TFT,
When the TFT is turned on, a potential of the power supply line is applied to the pixel electrode of the light emitting element, and the light emitting element emits light.
[0014]
The invention disclosed in this specification is
A light emitting device having a source signal line, a power supply line, a light emitting element, and a TFT,
The source signal line includes a first conductor and a first film having a resistance value lower than that of the first conductor and covering the first conductor;
The power supply line includes a second conductor and a second film having a lower resistance value than the second conductor and covering the second conductor,
The switching of the TFT is controlled by a signal input to the source signal line,
When the TFT is turned on, a potential of the power supply line is applied to the pixel electrode of the light emitting element, and the light emitting element emits light.
[0015]
The present invention may be characterized in that the first conductor and the second conductor are formed simultaneously.
[0016]
The invention disclosed in this specification is
A light emitting device having a source signal line, a light emitting element, a TFT, and a terminal,
The source signal line includes a first conductor and a first film having a resistance value lower than that of the first conductor and covering the conductor.
The terminal includes a second conductor and a second film having a lower resistance value than the second conductor and covering the conductor,
The light emitting device is characterized in that light emission of the light emitting element is controlled by controlling switching of the TFT by a signal input to the source signal line.
[0017]
The present invention may be characterized in that the first conductor and the second conductor are formed simultaneously.
[0018]
The invention disclosed in this specification is
A light emitting device having a power supply line, a light emitting element, a TFT, and a terminal,
The power supply line includes a first conductor and a first film having a lower resistance value than the first conductor and covering the first conductor,
The terminal includes a second conductor and a second film having a lower resistance value than the second conductor and covering the conductor,
The switching of the TFT is controlled by a signal input to the gate electrode of the TFT,
When the TFT is turned on, a potential of the power supply line is applied to the pixel electrode of the light emitting element, and the light emitting element emits light.
[0019]
The present invention may be characterized in that the first conductor and the second conductor are formed simultaneously.
[0020]
The invention disclosed in this specification is
A light emitting device having a source signal line, a pixel portion including a light emitting element and a first TFT, and a driving circuit including a second TFT and a third TFT,
The source signal line comprises a conductor and a film having a lower resistance value than the conductor and covering the conductor,
In the light-emitting device, light emission of the light-emitting element is controlled by controlling switching of the first TFT according to a signal input to the source signal line.
[0021]
The invention disclosed in this specification is
A light emitting device having a power supply line, a pixel portion including a light emitting element and a first TFT, and a driving circuit including a second TFT and a third TFT,
The power supply line is composed of a conductor and a film having a resistance value lower than that of the conductor and covering the conductor,
The switching of the first TFT is controlled by a signal input to the gate electrode of the first TFT,
When the first TFT is turned on, a potential of the power supply line is applied to the pixel electrode of the light emitting element, and the light emitting element emits light.
[0022]
The invention disclosed in this specification is
Forming a semiconductor layer on the insulating surface of the substrate;
Forming a gate insulating film on the semiconductor layer;
Forming a gate electrode and a conductor on the gate insulating film;
Adding an impurity element imparting n-type to the semiconductor layer to form an n-type impurity region;
Forming a source signal line by forming a film having a resistance lower than that of the conductor by electroplating on the surface of the conductor; and
Forming an insulating film covering the source signal line;
Forming a gate signal line on the insulating film;
A manufacturing method of a light emitting device having
[0023]
The invention disclosed in this specification is
Forming a semiconductor layer on the insulating surface of the substrate;
Forming a gate insulating film on the semiconductor layer;
Forming a gate electrode and a conductor on the gate insulating film;
Adding an impurity element imparting n-type to the semiconductor layer to form an n-type impurity region;
Forming a power supply line by forming a film having a lower resistance than the conductor by electroplating on the surface of the conductor;
Forming an insulating film covering the power supply line;
Forming a gate signal line on the insulating film;
A manufacturing method of a light emitting device having
[0024]
The present invention may be characterized in that the coating is formed by electroplating.
[0025]
The present invention may be characterized in that the coating film contains Cu, Al, Au, Ag, or an alloy thereof as a main component.
[0026]
The present invention may be characterized in that the conductor is formed of the same material as the gate electrode of the TFT.
[0027]
The present invention may be characterized in that the coating film is formed by a printing method.
[0028]
The present invention may be characterized in that the first TFT, the second TFT, and the third TFT are n-channel TFTs.
[0029]
The present invention may be characterized in that the first TFT, the second TFT, and the third TFT are p-channel TFTs.
[0030]
The present invention may be characterized in that an EEMOS circuit or an EDMOS circuit is formed by the second TFT and the third TFT.
[0031]
The present invention may be characterized in that the second TFT is an n-channel TFT and the third TFT is a p-channel TFT.
[0032]
The present invention is characterized in that the first TFT includes a gate electrode having a tapered portion, a channel formation region overlapping with the gate electrode, and an impurity region partially overlapping with the gate electrode. good.
[0033]
The present invention may be characterized in that the first TFT has a plurality of channel formation regions.
[0034]
The present invention may be characterized in that the first TFT has three channel formation regions.
[0035]
The present invention is characterized in that the second and third TFTs have a gate electrode having a tapered portion, a channel formation region overlapping with the gate electrode, and an impurity region partially overlapping with the gate electrode. It may be.
[0036]
In the present invention, the impurity concentration in the impurity region of the first, second, or third TFT is at least 1 × 10. 17 ~ 1x10 18 / Cm Three In this range, a region having a concentration gradient may be included, and the impurity concentration may increase as the distance from the channel formation region increases.
[0037]
In the present invention, the light emitting device may be an electroluminescence display device, a personal computer, or a digital versatile disk.
[0038]
The present invention may be characterized in that, in the step of applying the electroplating method, the conductors are connected by wiring so as to have the same potential.
[0039]
The present invention may be characterized in that the wiring connected to have the same potential is divided by laser light after the coating is formed.
[0040]
The present invention may be characterized in that the wiring connected so as to have the same potential is divided simultaneously with the substrate after the plating process.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0042]
First, a base insulating film is formed over a substrate, and then a semiconductor layer having a desired shape is formed. Next, an insulating film (including a gate insulating film) is formed to cover the semiconductor layer. By forming a conductive film over the insulating film and etching the conductive film, a gate electrode, a conductor serving as a source signal line of the pixel portion, a conductor serving as a power supply line of the pixel portion, and a terminal electrode And a conductor to be formed. In the present invention, the gate signal line is formed on the interlayer insulating film after the gate electrode is formed first.
[0043]
Next, using a resist mask or a gate electrode, an impurity element imparting conductivity is added to the semiconductor layer to form an impurity region in the semiconductor layer. Note that the impurity element may be added to the semiconductor layer before the gate electrode is formed or after the gate electrode is formed. Alternatively, the gate electrode may be etched again after adding an impurity to the semiconductor layer.
[0044]
Next, in the present invention, after the impurity element added to each semiconductor layer is activated, a plating process (electroplating method) is performed, and the surface of the conductor serving as the source signal line of the pixel portion and the power supply of the pixel portion are performed. A metal film (film) is formed on the surface of the conductor to be a line and the surface of the electrode of the conductor to be a terminal.
[0045]
In this specification, the source signal line includes both a source signal line (conductor) before plating and a source signal line after plating. Further, the source signal line after the plating process is called a source signal line including a metal film (coating) formed on the surface. Similarly, the power supply line includes both a power supply line (conductor) before plating and a power supply line after plating. Further, the power supply line after the plating process is called a power supply line including a metal film (coating) formed on the surface. Similarly, the terminal includes both a terminal (conductor) before plating and a terminal after plating. Further, the terminal after plating treatment is called a terminal including a metal film (coating) formed on the surface.
[0046]
In FIG. 1, a metal film is formed by electroplating on the surface of a conductor serving as a source signal line of the pixel portion, the surface of a conductor serving as a power supply line of the pixel portion, and the surface of the conductor serving as a terminal. Show the state. In FIG. 1, only three source signal lines 104 and three power supply lines 105 are shown in the pixel portion. In addition, the source signal lines 104 in the pixel portion have a strip shape parallel to each other. Further, the power supply lines 105 of the pixel portion are in a strip shape parallel to each other. Only six
[0047]
Reference numeral 101 denotes a pixel portion, which is provided with a source signal line 104 before plating and a power supply line 105 before plating. The source signal line 104 and the power supply line 105 are connected to the
[0048]
In addition, a plurality of
[0049]
In this embodiment, the source side driver circuit 102 and the gate
[0050]
[0051]
The electroplating method is a method of forming a metal film on the cathode surface by passing a direct current in an aqueous solution containing metal ions to be formed by the electroplating method. As the metal to be plated, a material having a lower resistance than the gate electrode, such as copper, silver, gold, chromium, iron, nickel, platinum, or an alloy thereof can be used. Since copper has a very low electrical resistance, it is optimal for a metal film covering the surface of the source signal line of the present invention.
[0052]
The display panel shown in FIG. 1 is immersed in an electrolytic solution containing metal ions to be plated. The surface of the source signal line 104, the power supply line 105, and the terminal 107 is formed by using a metal to be plated on the anode or an insoluble metal and applying an appropriate potential difference between the plating
[0053]
After the plating process, an interlayer insulating film is formed, and a
[0054]
Further, the source signal line 104 in the pixel portion and the source side driver circuit 102 are electrically connected. Further, the power supply line 105 and the terminal 107 are electrically connected. Further, the source side driver circuit 102 and the terminal 107 are electrically connected.
[0055]
After the plating process, the substrate is cut by the
[0056]
Further, the thickness of the metal film formed in the electroplating method can be appropriately set by the practitioner by controlling the current density and time.
[0057]
As described above, in the present invention, since the source signal line of the pixel portion, the power supply line of the pixel portion, and the terminal are covered with a low-resistance metal material, the pixel portion can be driven at a sufficiently high speed even when the area of the pixel portion is increased. .
[0058]
In particular, by reducing the resistance of the power supply line, potential drop of the power supply line due to wiring resistance can be prevented, and crosstalk can be prevented.
[0059]
Although an example in which the source signal line of the pixel portion, the power supply line of the pixel portion, and the terminal are formed at the same time as the gate electrode is shown here, they may be formed separately. For example, after an impurity element is added to each semiconductor layer, an insulating film that protects the gate electrode is formed, the impurity element added to each semiconductor layer is activated, and a low resistance is formed on the insulating film by a photolithography process. The source signal line of the pixel portion, the power supply line of the pixel portion, and the terminal may be formed at the same time from a metal material (typically a material mainly containing aluminum, silver, or copper). The source signal line of the pixel portion, the power supply line of the pixel portion, and the terminal thus obtained are plated. In order to reduce the number of masks, the source signal line of the pixel portion and the power supply line of the pixel portion may be formed by a printing method.
[0060]
In this embodiment, the source signal line of the pixel portion, the power supply line of the pixel portion, and the terminals are all covered with a low-resistance metal material by a plating method. Any one of the power supply lines may be covered with a low-resistance metal material by a plating method.
[0061]
In the active matrix light-emitting device according to the present invention, a favorable display can be realized even when the area of the pixel portion is increased and the screen is enlarged.
[0062]
The present invention having the above-described configuration will be described in more detail with the following examples.
[0063]
【Example】
Example 1
In this embodiment, a method for simultaneously manufacturing a pixel portion and a TFT (a CMOS circuit formed of an n-channel TFT and a p-channel TFT) constituting a driver circuit provided in the periphery of the pixel portion on the same substrate is shown in FIGS. 6 will be described.
[0064]
First, in this embodiment, a
[0065]
Next, a
[0066]
Next, semiconductor layers 202 to 205 are formed over the base film. The semiconductor layers 202 to 205 are formed by forming a semiconductor film having an amorphous structure by a known means (sputtering method, LPCVD method, plasma CVD method, or the like), and then known crystallization treatment (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 202 to 205 are formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but it is preferably formed of silicon or a silicon germanium alloy. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and then laser annealing treatment is performed to improve crystallization. Thus, a crystalline silicon film was formed. Then, the semiconductor layers 202 to 205 were formed by patterning the crystalline silicon film using a photolithography method.
[0067]
In addition, after forming the semiconductor layers 202 to 205, a small amount of impurity element (boron or phosphorus) may be appropriately doped in order to make an enhancement type and a depletion type separately.
[0068]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four Use a laser. In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 [Hz] and the laser energy density is 100 to 400 [mJ / cm. 2 ] (Typically 200-300 [mJ / cm 2 ]). When using a YAG laser, the second harmonic is used and the pulse oscillation frequency is set to 30 to 300 [kHz], and the laser energy density is set to 300 to 600 [mJ / cm. 2 ] (Typically 350-500 [mJ / cm 2 ]) Then, a laser beam focused in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the overlay rate of the linear laser beam at this time is 50. Perform as ~ 90 [%].
[0069]
As the laser, a continuous wave or pulsed gas laser or solid-state laser can be used. There are excimer laser, Ar laser, Kr laser, etc. as gas laser, and YAG laser, YVO as solid laser. Four Laser, YLF laser, YAlO Three A laser, a glass laser, a ruby laser, an alexandride laser, a Ti: sapphire laser, and the like can be given. Solid lasers include YAG, YVO doped with Cr, Nd, Er, Ho, Ce, Co, Ti or Tm. Four , YLF, YAlO Three Lasers using crystals such as can also be used. The fundamental wave of the laser differs depending on the material to be doped, and a laser beam having a fundamental wave of about 1 μm can be obtained. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element.
[0070]
Furthermore, after converting infrared laser light emitted from a solid-state laser into green laser light using a nonlinear optical element, ultraviolet laser light obtained by another nonlinear optical element can also be used.
[0071]
In crystallization of the amorphous semiconductor film, in order to obtain a crystal with a large grain size, it is preferable to apply a second to fourth harmonic of the fundamental wave using a solid-state laser capable of continuous oscillation. Typically, Nd: YVO Four It is desirable to apply the second harmonic (532 nm) or the third harmonic (355 nm) of the laser (fundamental wave 1064 nm). Specifically, continuous output YVO with an output of 10 W Four Laser light emitted from the laser is converted into a harmonic by a non-linear optical element. Also, YVO in the resonator Four There is also a method of emitting harmonics by inserting a crystal and a nonlinear optical element. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system, and irradiated to the object to be processed. The energy density at this time is 0.01 to 100 MW / cm. 2 Degree (preferably 0.1-10 MW / cm 2 )is required. Then, irradiation is performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.
[0072]
Next, a
[0073]
Next, as illustrated in FIG. 3A, a first
[0074]
In this embodiment, the first
[0075]
Next, a resist
[0076]
Thereafter, the resist
[0077]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of the tapered portion may be 15 to 45 °.
[0078]
Thus, the first shape
[0079]
Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer. (FIG. 3C) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 15 /cm 2 The acceleration voltage is set to 60 to 100 keV. In this embodiment, the dose is 1.5 × 10 15 /cm 2 The acceleration voltage was 80 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the
[0080]
Next, a second etching process is performed without removing the resist mask. Here, SF is used as the etching gas. 6 And Cl 2 And O 2 The gas flow ratio is 24/12/24 (sccm), and 700 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1.3 Pa to generate plasma and perform etching. 25 seconds. 10 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. In the second etching process, the etching rate with respect to W is 227.3 nm / min, the etching rate with respect to TaN is 32.1 nm / min, the selection ratio of W with respect to TaN is 7.1, and the SiON that is the insulating
[0081]
By this second etching process, the taper angle of the second conductive layer (W) became 70 °. The second
[0082]
In the second etching process, CF Four And Cl 2 And O 2 Can also be used as an etching gas. In that case, if each gas flow rate ratio is 25/25/10 (sccm), 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. Good. 20 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF Four And Cl 2 And O 2 When W is used, the etching rate with respect to W is 124.62 nm / min, the etching rate with respect to TaN is 20.67 nm / min, and the selection ratio of W with respect to TaN is 6.05. Therefore, the W film is selectively etched. Further, in this case, a region of the insulating
[0083]
Next, after removing the resist mask, a second doping process is performed to obtain the state of FIG. Doping is performed using the second
[0084]
In the present embodiment, the width of the taper portion (width in the channel length direction) is preferably at least 0.5 μm, and the limit is 1.5 μm to 2 μm. Therefore, the width of the impurity region having a concentration gradient (low concentration) in the channel length direction is also limited to 1.5 μm to 2 μm although it depends on the film thickness. Here, the impurity region (high concentration) and the impurity region (low concentration) are illustrated as being separate, but actually there is no clear boundary and a region having a concentration gradient is formed. Similarly, there is no clear boundary between the channel formation region and the impurity region (low concentration).
[0085]
Next, a third etching process is performed with the portions other than the pixel portion covered with the
[0086]
In this embodiment, an example in which the third etching process is performed has been described. However, if the third etching process is not necessary, it is not particularly necessary.
[0087]
Next, as shown in FIG. 5A, after removing the resist mask, a new resist
[0088]
In this embodiment, the
[0089]
Next, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0090]
Although not shown, the impurity element is diffused by this activation treatment, and the boundary between the n-type impurity region (low concentration) and the impurity region (high concentration) is almost eliminated.
[0091]
In this embodiment, at the same time as the activation treatment, nickel used as a catalyst during crystallization is gettered to an impurity region containing high-concentration phosphorus, and nickel in a semiconductor layer mainly serving as a channel formation region The concentration is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0092]
Next, heat treatment is performed in a hydrogen atmosphere to hydrogenate the semiconductor layer. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be used.
[0093]
In this embodiment, when a laser annealing method is used, it is possible to use a laser used for crystallization. In the case of activation, the moving speed is the same as that of crystallization, and 0.01-100 MW / cm. 2 Degree (preferably 0.01 to 10 MW / cm 2 ) Energy density is required.
[0094]
Next, a plating process is performed on the surface of the
[0095]
Next, a first
[0096]
Next, a second
[0097]
Next, the
[0098]
Next, the second
[0099]
Next, impurity regions (232, 234, 247, 249), a
[0100]
In addition, the
[0101]
The
[0102]
In this embodiment, the
[0103]
As described above, the pixel portion including the driving circuit 301 including the CMOS circuit 302 including the n-
[0104]
Next, as shown in FIG. 6, an insulating film containing silicon (silicon oxide film in this embodiment) is formed to a thickness of 500 [nm], and an opening is formed at a position corresponding to the
[0105]
In this embodiment, a film made of silicon oxide is used as the third
[0106]
Next, an
[0107]
Note that as the
[0108]
In this embodiment, polyphenylene vinylene is formed by a vapor deposition method as a hole transport layer. In addition, as the light emitting layer, 30-40% molecular dispersion of PBD, which is a 1,3,4-oxadiazole derivative, is formed by vapor deposition in polyvinyl carbazole, and about 1% of coumarin 6 is used as a green light emitting center. It is added.
[0109]
Further, a
[0110]
Note that the thickness of the
[0111]
Thus, a light emitting device having a structure as shown in FIG. 6 is completed. Note that, in the manufacturing process of the light emitting device in this embodiment, the source signal line is formed by Ta and W which are materials forming the gate electrode, and the source and drain electrodes are formed due to the circuit configuration and process. Although the gate signal line is formed of Al which is the wiring material being used, a different material may be used.
[0112]
A top view of a pixel portion of an active matrix substrate manufactured in this embodiment is shown in FIG. In addition, the same code | symbol is used for the part corresponding to FIG. 5, FIG. 6 corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. Further, a chain line BB ′ in FIG. 6 corresponds to a cross-sectional view taken along the chain line BB ′ in FIG.
[0113]
The pixel 331 includes a
[0114]
Note that an end portion of the
[0115]
Further, according to the steps shown in this example, the number of photomasks necessary for manufacturing the active matrix substrate could be five.
[0116]
In fact, once completed to Fig. 6, packaging (encapsulation) with a protective film (laminate film, UV curable resin film, etc.) and translucent sealing material with high air tightness and low outgassing so as not to be exposed to the outside air. ) Is preferable. At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the light emitting element is improved.
[0117]
Then, the active matrix substrate and the cover material are sealed with a sealing material or the like to improve airtightness. Then, a connector (flexible printed circuit: FPC) for connecting a terminal routed from an element or circuit formed on the substrate and an external signal terminal is attached to complete the product.
[0118]
Next, the active matrix substrate is divided into a desired shape. The dividing operation may be performed before or after sealing the active matrix substrate and the cover material with a sealing material or the like. In this dividing operation, the dummy pattern provided for the plating process is divided.
[0119]
FIG. 9A shows a top view of the terminal portion after dividing, and FIG. 9B shows a cross-sectional view cut along a dotted line DD ′. In FIG. 9, reference numeral 400 denotes a terminal portion, and 401 denotes a terminal connected to an external terminal. FIG. 9 typically shows one TFT in the driver circuit portion, and only the
[0120]
And FPC was affixed on the part which the terminal exposed using the well-known technique. FIG. 9C is a cross-sectional view after the
[0121]
Although an example in which all the drive circuits are formed on the substrate is shown here, several ICs may be used as part of the drive circuit.
[0122]
The light-emitting device manufactured as described above can be used as a display portion of various electronic devices.
[0123]
(Example 2)
In the first embodiment, an example in which a CMOS circuit is formed as a driving circuit is shown, but an NMOS circuit may be formed using all n-channel TFTs. Note that when an n-channel TFT is combined to form an NMOS circuit, as shown in FIG. 11A, the enhancement TFT is formed (hereinafter referred to as an EEMOS circuit), and as shown in FIG. In some cases, the enhancement type and the depression type are combined (hereinafter referred to as an EDMOS circuit). Alternatively, all TFTs provided in the pixel portion may be formed using n-channel TFTs. In this case, however, the pixel electrode is preferably a cathode. FIG. 10 is a cross-sectional view of the light emitting device of this example. Note that FIG. 10 shows a state after the
[0124]
Reference numeral 501 denotes a TFT of a driving circuit, and 505 denotes a TFT of a pixel portion. The pixel portion 505 includes a switching TFT 506 and a current control TFT 507, both of which are n-channel TFTs.
[0125]
526 is a source signal line after plating, and 527 is a power supply line after plating. The source signal line 526 is electrically connected to the
[0126]
The driver circuit 501 has an
[0127]
The n-channel TFTs 503 and 504 are enhanced by adding an element belonging to Group 15 of the periodic table (preferably phosphorus) or an element belonging to Group 13 of the periodic table (preferably boron) to a semiconductor serving as a channel formation region. It can be made separately from the depression type.
[0128]
In order to make an enhancement type and a depletion type separately, an element belonging to group 15 of the periodic table (preferably phosphorus) or an element belonging to group 13 of the periodic table (preferably boron) is appropriately added to the semiconductor that will be the channel formation region. do it.
[0129]
In FIG. 11A, reference numerals 31 and 32 denote enhancement type n-channel TFTs (hereinafter referred to as E-type NTFTs). In FIG. 11B, 33 is an E-type NTFT, and 34 is a depletion type n-channel TFT (hereinafter referred to as a D-type NTFT).
[0130]
11A and 11B, VDH is a power supply line (positive power supply line) to which a positive voltage is applied, and VDL is a power supply line (negative power supply line) to which a negative voltage is applied. . The negative power source line may be a ground potential power source line (ground power source line).
[0131]
Further, FIG. 12 shows an example in which a shift register is manufactured using the EEMOS circuit shown in FIG. 11A or the EDMOS circuit shown in FIG. In FIG. 12, 40 and 41 are flip-flop circuits.
[0132]
In a display device having a small display area, when a driving circuit is formed by an NMOS circuit made of an n-channel TFT, power consumption is larger than that of a CMOS circuit. However, the present invention is particularly effective when the display area is large, and power consumption is not a problem in a stationary monitor or television having a large display area. In addition, there is no problem when all the gate side drive circuits are formed with NMOS circuits, but it is faster to form part of the source side drive circuits with external ICs than with all NMOS circuits. This is desirable because it can be driven.
[0133]
Note that this embodiment can be freely combined with
[0134]
(Example 3)
In this embodiment, a dummy pattern in the case where the source signal line included in the pixel portion, the power supply line included in the pixel portion, and the terminal are connected to the same plating electrode and electroplating is performed will be described.
[0135]
FIG. 13 shows a top view of the light emitting device of this embodiment. In FIG. 13, only three source signal lines 604 and three power supply lines 605 are typically shown in the pixel portion. Further, the source signal lines 604 in the pixel portion have a strip shape parallel to each other, and the power supply lines 605 in the pixel portion have a strip shape parallel to each other. Only six
[0136]
Reference numeral 601 denotes a pixel portion, which is provided with a source signal line 604 before plating and a power supply line 605 before plating. In addition, a plurality of
[0137]
The source signal line 604, the power supply line 605, and the terminal 607 are all connected to the
[0138]
In this embodiment, the source side driver circuit 602 and the gate
[0139]
[0140]
After the plating process, an interlayer insulating film is formed, and a wiring (leading wiring) for connecting the impurity region or power supply line of the semiconductor layer and the terminal, and a gate signal line are formed. In the present invention, the gate signal line is electrically connected to the gate electrode through a contact hole provided in the interlayer insulating film. In FIG. 13, 612 is a lead wiring, and 611 is a gate signal line.
[0141]
In addition, the source signal line 604 of the pixel portion and the source side driver circuit 602 are electrically connected by wiring. Further, the power supply line 605 and the terminal 607 are electrically connected by the
[0142]
After the plating process, the substrate is cut by the
[0143]
As described above, in the present invention, since the source signal line of the pixel portion, the power supply line of the pixel portion, and the terminal are covered with a low-resistance metal material, the pixel portion can be driven at a sufficiently high speed even when the area of the pixel portion is increased. .
[0144]
In particular, by reducing the resistance of the power supply line, potential drop of the power supply line due to wiring resistance can be prevented, and crosstalk can be prevented.
[0145]
This embodiment can be implemented in combination with
[0146]
Example 4
In this embodiment, an example in which the source signal line is formed using the same material as the gate electrode and the power supply line is formed using the same material as the gate signal line will be described.
[0147]
FIG. 14 shows a top view of the pixel of this embodiment. In this embodiment, a region including the source signal line 703, the gate signal line 704, and the power supply line 705 corresponds to the pixel 700. The pixel 700 includes a switching
[0148]
The gate wiring 711 includes the gate electrode 712 of the current control TFT 702.
[0149]
The source signal line 703, the gate electrode 708 of the switching
[0150]
The drain region of the current control TFT 702 is connected to the
[0151]
An electrode 709, a power supply line 705, a gate signal line 704, a wiring directly connected to the source region and the drain region of the switching
[0152]
The gate wiring 711 includes the gate electrode 712 of the current control TFT 702.
[0153]
Note that an end portion of the
[0154]
This embodiment can be implemented by freely combining with the third embodiment.
[0155]
(Example 5)
In this embodiment, an example in which a source signal line or a power supply line is formed in a process different from that in
[0156]
FIG. 15A shows a case where a
[0157]
First, a terminal 901 and a
[0158]
Thereafter, an electrode connected to the lead wiring and the impurity region of the semiconductor layer is formed. In the subsequent steps, the structure shown in FIG.
[0159]
Note that activation of the impurity element contained in the semiconductor layer is preferably performed before the
[0160]
Similarly to the first embodiment, during the plating process, wirings or electrodes to be plated are connected by a dummy pattern so as to have the same potential. In a later step, the electrodes are separated from each other when the substrate is divided. Moreover, you may form a short ring with these dummy patterns.
[0161]
FIG. 15B illustrates an example in which plating is performed in a step different from that in FIG. In this embodiment, the
[0162]
After an insulating film for protecting the
[0163]
Next, a plating process (electroplating method) is performed to form a metal film on the surface of the
[0164]
FIG. 15C illustrates an example in which a source signal line is formed in a step different from that in FIG.
[0165]
In this embodiment, the source signal line is formed by a printing method. A conductive layer is provided to improve the positional accuracy of the source signal line of the pixel.
[0166]
In this embodiment,
[0167]
In screen printing, for example, a paste (diluent) mixed with metal particles (Ag, Al, etc.) or ink is used as a mask with a plate having an opening of a desired pattern as a mask. Then, a desired pattern of wiring is formed by performing thermal firing. Such a printing method is relatively inexpensive and suitable for the present invention because it can cope with a large area.
[0168]
In addition, a relief printing method using a rotating drum, an intaglio printing method, and various offset printing methods can be applied to the present invention instead of the screen printing method.
[0169]
As described above, the source signal line of the pixel portion can be formed by various methods.
[0170]
This embodiment can be freely combined with any one of
[0171]
(Example 6)
In this example, a structure of a light-emitting device having a structure different from that shown in Example 1 will be described with reference to FIGS.
[0172]
In the driver circuit 921, a p-channel TFT 923 and an n-channel TFT 924 are formed, and a CMOS circuit is formed.
[0173]
In the pixel portion 922, a switching TFT 925 and a current control TFT 926 are formed. One of the source region and the drain region of the switching TFT 925 is a source signal line 927, and the other is not shown, but is for current control. The TFT 926 is electrically connected to the gate electrode.
[0174]
One of a source region and a drain region of the current control TFT 926 is connected to a power supply line (not shown), and the other is connected to a
[0175]
The light-emitting
[0176]
In this embodiment, as shown in FIG. 16, a third
[0177]
In this embodiment, the thickness of the third
[0178]
As in this example, by forming the third
[0179]
In this embodiment, a film made of a resist is used as the third interlayer insulating film. However, in some cases, a polyimide, polyamide, acrylic, BCB (benzocyclobutene), silicon oxide film, or the like may be used. it can. The third
[0180]
Although not shown in FIG. 16, the power supply line may also be formed in the same layer as the gate electrode, and the wiring resistance may be lowered by performing a plating process.
[0181]
This example can be implemented in combination with Examples 1-5.
[0182]
(Example 7)
In this embodiment, a structure of a light-emitting device having an inverted staggered TFT will be described. FIG. 17 shows a cross-sectional view of the light emitting device of this example. However, FIG. 17 shows a state after the pixel electrode is formed and before the third interlayer insulating film is formed.
[0183]
In the light emitting device of this embodiment, the driving circuit 940 includes an n-channel TFT 942 and a p-channel TFT 943, and forms a CMOS circuit.
[0184]
The pixel portion 941 has a switching TFT 944 and a current control TFT 945. Reference numeral 947 denotes a source signal line, 948 denotes a power supply line, and 949 denotes a gate signal line.
[0185]
One of the source region and the drain region of the switching TFT 944 is connected to the source signal line 947 and the other is connected to the gate electrode of the current control TFT 945 (not shown).
[0186]
One of the source region and the drain region of the current control TFT 945 is electrically connected to the
[0187]
The
[0188]
The source signal line 947 and the
[0189]
This embodiment can be implemented in combination with the first to sixth embodiments.
[0190]
(Example 8)
In this example, a light-emitting device having a configuration different from that of Example 1 will be described. FIG. 18 is a cross-sectional view of the pixel portion of the light emitting device of this embodiment.
[0191]
FIG. 18 shows a state where a switching TFT 840, a
[0192]
A first insulating
[0193]
The
[0194]
The upper layer of the gate electrode is SiH Four , NH Three , N 2 Silicon nitride or SiH made from Four , NH Three , N 2 A third insulating
[0195]
A fifth insulating
[0196]
Thereafter, contact holes reaching the source or drain regions of the respective semiconductor films are formed, and a transparent conductive film such as ITO (indium tin oxide) or zinc oxide is formed to a thickness of 110 nm by a sputtering method. An
[0197]
The electrodes 812 to 815 have a laminated structure of titanium and aluminum, are formed with a total thickness of 300 to 500 nm, and form a contact with the semiconductor film. The
[0198]
[0199]
The insulating
[0200]
Since the
[0201]
Since the
[0202]
As described above, the light-emitting
[0203]
Thus, the light emitting element does not receive stress from the members formed in the periphery. Therefore, the light emitting element can be prevented from being deteriorated due to thermal stress or the like. Accordingly, a more reliable light-emitting device can be manufactured.
[0204]
Example 9
In this example, another structure of the light-emitting element described in Example 8 with reference to FIG. 18 will be described with reference to FIG. After forming the
[0205]
The subsequent steps are the same, and a
[0206]
With the pixel structure shown in this embodiment, it is possible to prevent deterioration of the light-emitting element due to thermal stress, and a light-emitting device with higher reliability can be manufactured.
[0207]
(Example 10)
In this embodiment, a state of connection between the lead wiring on the substrate and the terminal will be described.
[0208]
In the terminal portion, as shown in FIG. 20A, a terminal 681 is formed using the same material as the gate electrode. The terminal 681 has a low resistance by plating.
[0209]
The third
[0210]
Since the counter electrode of the light emitting element serves as a common electrode, it is connected outside the pixel portion. Then, it is connected to a terminal via a lead wiring on the substrate so that the potential can be controlled from the outside. FIG. 20B shows an example of a connection structure between the lead wiring and the counter electrode.
[0211]
The
[0212]
A
[0213]
The
[0214]
The
[0215]
(Example 11)
FIG. 21 is a diagram showing the appearance of a light emitting device, and shows a state where a
[0216]
The
[0217]
Further, an IC chip on which a CPU, a memory, and the like are formed may be mounted on the element substrate by a COG (Chip on Glass) method or the like as necessary.
[0218]
The light emitting element is formed between the
[0219]
The
[0220]
The
[0221]
The light-emitting element is defined by a region where the
[0222]
(Example 12)
In this embodiment, an example in which PPTA (Plural Pulse Thermal Annealing) is used as the heat treatment in
[0223]
PPTA means heating by a light source (halogen lamp, metal halide lamp, high-pressure mercury lamp, high-pressure sodium lamp, xenon lamp, etc.) and cooling by circulation of a refrigerant (nitrogen, helium, argon, krypton, xenon, etc.) into the processing chamber. This is a heat treatment in which the cycle is repeated a plurality of times. The light emission time per time of the light source is 0.1 to 60 seconds, preferably 0.1 to 20 seconds, and the light is irradiated a plurality of times. Note that the light source is lit in a pulsed manner by the power source and the control circuit so that the holding period of the semiconductor film is 0.5 to 5 seconds.
[0224]
By irradiating light that is selectively absorbed by the semiconductor film by PPTA from a light source provided on one side or both sides of the semiconductor film, the substrate itself is not heated so much. Is selectively heated (temperature increase rate: 100 to 200 ° C./second). Moreover, in order to suppress the temperature rise of a board | substrate, it cools from the periphery with a refrigerant | coolant (temperature fall rate 50-150 degree-C / sec).
[0225]
The example used for activation among the heat processing in Example 1 is shown below.
[0226]
In the activation step shown in FIG. 5A, PPTA is performed. Pulse light is irradiated from one side or both sides of the substrate using a tungsten halogen lamp as a light source. At this time, the flow rate of He is increased or decreased in synchronization with the blinking of the tungsten halogen lamp, and the semiconductor film is selectively heated.
[0227]
The PPTA activates the impurity element, and the metal element used for crystallization included in the semiconductor layer can be gettered from the channel formation region to the impurity region. Note that it is more effective that an impurity element imparting p-type is added to the impurity region in addition to phosphorus. Therefore, it is preferable to add a step of adding boron that imparts p-type after the first doping. Further, the PPTA treatment chamber may be in a reduced pressure state of 13.3 Pa or less to prevent oxidation and contamination.
[0228]
Note that this embodiment can be freely combined with any one of
[0229]
(Example 13)
In this embodiment, detailed configurations of a source side driver circuit and a gate side driver circuit included in the driver circuit of the light emitting device of the present invention will be described.
[0230]
FIG. 23 is a block diagram of a driving circuit of the light emitting device of this embodiment. FIG. 23A illustrates a source side driver circuit 6001 which includes a shift register 6002, a latch (A) 6003, and a latch (B) 6004.
[0231]
In the source side driver circuit 6001, a clock signal (CLK) and a start pulse (SP) are input to the shift register 6002. The shift register 6002 sequentially generates timing signals based on the clock signal (CLK) and the start pulse (SP), and sequentially inputs the timing signals to a subsequent circuit through a buffer or the like (not shown).
[0232]
The timing signal from the shift register 6002 is buffered and amplified by a buffer or the like. A wiring to which a timing signal is input has a large load capacitance (parasitic capacitance) because many circuits or elements are connected thereto. This buffer is provided to prevent “blunting” of the rising edge or falling edge of the timing signal caused by the large load capacity. Note that the buffer is not necessarily provided.
[0233]
The timing signal buffered and amplified by the buffer is input to the latch (A) 6003. The latch (A) 6003 includes a plurality of stages of latches for processing an n-bit digital video signal. When the timing signal is input, the latch (A) 6003 sequentially captures and holds n-bit digital video signals input from the outside of the source side driver circuit 6001.
[0234]
Note that when a digital video signal is taken into the latch (A) 6003, the digital video signal may be sequentially input to latches of a plurality of stages included in the latch (A) 6003. However, the present invention is not limited to this configuration. A plurality of stages of latches included in the latch (A) 6003 may be divided into several groups, and so-called divided driving may be performed in which digital video signals are input simultaneously in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for every four stages, it is said that the driving is divided into four.
[0235]
The time until the writing of the digital video signal to all the latches of the latch (A) 6003 is completed is called a line period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.
[0236]
When one line period ends, a latch signal (Latch Signal) is input to the latch (B) 6004. At this moment, the digital video signals written and held in the latch (A) 6003 are sent all at once to the latch (B) 6004 and written and held in the latches of all stages of the latch (B) 6004.
[0237]
The digital video signal is sequentially written into the latch (A) 6003 which has finished sending the digital video signal to the latch (B) 6004 based on the timing signal from the shift register 6002.
[0238]
During the second line period, the digital video signal written and held in the latch (B) 6004 is input to the source signal line.
[0239]
FIG. 23B is a block diagram illustrating a structure of the gate side driver circuit.
[0240]
Each of the gate side driver circuits 6005 includes a shift register 6006 and a buffer 6007. In some cases, it may have a level shift.
[0241]
In the gate side driver circuit 6005, the timing signal from the shift register 6006 is input to the buffer 6007 and input to the corresponding gate signal line. A gate electrode of a switching TFT of a pixel for one line is connected to the gate signal line. Since the switching TFTs for the pixels for one line must be turned on all at once, a buffer that can flow a large current is used.
[0242]
This embodiment can be implemented by freely combining with Embodiments 1-12.
[0243]
(Example 14)
In the present invention, by using an organic compound material that can utilize phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the light emitting element.
[0244]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown. (T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)
[0245]
The molecular formula of the organic compound material (coumarin dye) reported by the above paper is shown below.
[0246]
[Chemical 1]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
[0248]
The molecular formula of the organic compound material (Pt complex) reported by the above paper is shown below.
[0249]
[Chemical 2]
(MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
[0251]
The molecular formula of the organic compound material (Ir complex) reported by the above paper is shown below.
[0252]
[Chemical 3]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.
[0254]
In addition, the structure of a present Example can be implemented in combination freely with any structure of Examples 1-13.
[0255]
(Example 15)
In this embodiment, an example in which a source signal line or a power supply line is formed using a low-resistance material by a printing method will be described.
[0256]
FIG. 25 shows a cross-sectional view of the light emitting device of this example. The light emitting device includes a driver circuit 450 and a pixel portion 451, and the pixel portion 451 includes a switching TFT 452 and a current control TFT 453.
[0257]
In this embodiment, one or both of the
[0258]
In this embodiment, the
[0259]
Next, a
[0260]
Then, the
[0261]
Then, a conductive film was formed over the second
[0262]
Further, the
[0263]
The
[0264]
Then, an
[0265]
As described above, the source signal line or the power supply line of the pixel portion can be formed by various methods. By reducing the resistance of the source signal line or the power supply line, a light emitting device having a large screen size and high image quality can be realized.
[0266]
In addition, the structure of a present Example can be implemented in combination freely with any structure of Examples 1-13.
[0267]
(Example 16)
Since the light-emitting device is a self-luminous type, it is superior in visibility in a bright place and has a wide viewing angle as compared with a liquid crystal display device. Therefore, it can be used for display portions of various electronic devices.
[0268]
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, Plays back a recording medium such as a portable information terminal (mobile computer, mobile phone, portable game machine or electronic book), an image playback device (specifically, a digital video disc (DVD)) equipped with a recording medium. And a device provided with a display capable of displaying the image). In particular, it is desirable to use a light-emitting device for a portable information terminal that often has an opportunity to see a screen from an oblique direction because the wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.
[0269]
FIG. 24A illustrates an electroluminescence display device which includes a
[0270]
FIG. 24B shows a laptop personal computer, which includes a
[0271]
FIG. 24C shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
[0272]
If the emission brightness of the organic compound material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used for a front type or rear type projector.
[0273]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the response speed of the organic compound material is very high, the light-emitting device is preferable for displaying moving images.
[0274]
Further, since the light emitting part consumes power in the light emitting device, it is desirable to display information so that the light emitting part is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0275]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any configuration shown in
[0276]
【The invention's effect】
According to the present invention, in a light-emitting device typified by an active matrix light-emitting device, a favorable display can be realized even when the area of the pixel portion is increased and the screen is enlarged. Since the resistance of the source signal line in the pixel portion is greatly reduced, the present invention can be applied to, for example, a large screen with a diagonal of 40 inches or a diagonal of 50 inches.
[Brief description of the drawings]
FIG. 1 is a top view of a light emitting device during a plating process.
FIG. 2 is a top view of a light emitting device after plating.
FIGS. 3A to 3D are diagrams illustrating a manufacturing process of a light-emitting device of the present invention. FIGS.
4A and 4B illustrate a manufacturing process of a light-emitting device of the present invention.
FIGS. 5A to 5D are diagrams illustrating a manufacturing process of a light-emitting device of the present invention. FIGS.
6A and 6B illustrate a manufacturing process of a light-emitting device of the present invention.
FIG. 7 is a diagram showing a terminal portion.
FIG. 8 is a top view of a pixel.
FIG. 9 is a diagram showing a terminal portion.
FIG. 10 is a cross-sectional view of a light-emitting device.
FIG. 11 is a diagram showing a configuration of an NMOS circuit.
FIG. 12 illustrates a structure of a shift register.
FIG. 13 is a top view of a light emitting device after plating.
FIG. 14 is a top view of a pixel.
FIG. 15 is a diagram showing a terminal portion.
FIG. 16 is a cross-sectional view of a light-emitting device.
FIG 17 is a cross-sectional view of a light-emitting device.
FIG 18 is a cross-sectional view of a light-emitting device.
FIG. 19 is a cross-sectional view of a light-emitting element.
FIG. 20 is a cross-sectional view of the connection between the terminal and the counter electrode and the lead wiring.
FIG. 21 is a top view of a light-emitting device.
FIG. 22 is a top view of a pixel portion of a light emitting device.
FIG. 23 is a drive circuit block diagram.
FIG. 24 is a diagram of an electronic device.
FIG 25 is a cross-sectional view of a light-emitting device.
Claims (4)
前記ソース信号線は、前記ＴＦＴのゲート電極と同じ材料からなり間隔を有する２つの第１の導電層と、前記２つの第１の導電層の間を埋めるように設けられた第２の導電層とからなり、
前記第２の導電層は前記ゲート電極より低抵抗な材料からなり、
前記ソース信号線に入力される信号によって前記ＴＦＴのスイッチングが制御されることで、前記発光素子の発光が制御されることを特徴とする発光装置。A light emitting device having a source signal line, a light emitting element, and a TFT,
The source signal line includes two first conductive layers made of the same material as the gate electrode of the TFT and spaced from each other, and a second conductive layer provided so as to fill between the two first conductive layers And consist of
The second conductive layer is made of a material having a lower resistance than the gate electrode,
The light-emitting device is characterized in that light emission of the light-emitting element is controlled by controlling switching of the TFT by a signal input to the source signal line.
前記第２の導電層は印刷法により形成されていることを特徴とする発光装置。In claim 1 ,
Emitting device, wherein the second conductive layer is formed by printing.
前記第２の導電層は、金属粒子を混ぜたペーストを用いて形成されていることを特徴とする発光装置。The light emitting device, wherein the second conductive layer is formed using a paste mixed with metal particles.
前記金属粒子は、ＡｇまたはＡｌであることを特徴とする発光装置。The light-emitting device, wherein the metal particles are Ag or Al.
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