JP3297666B2 - Active matrix display device - Google Patents

Active matrix display device

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JP3297666B2
JP3297666B2 JP2000093236A JP2000093236A JP3297666B2 JP 3297666 B2 JP3297666 B2 JP 3297666B2 JP 2000093236 A JP2000093236 A JP 2000093236A JP 2000093236 A JP2000093236 A JP 2000093236A JP 3297666 B2 JP3297666 B2 JP 3297666B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、アクティブマトリクス
表示装置の表示画面の画質向上をはかる回路および素子
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit and an element for improving the image quality of a display screen of an active matrix display device.

【0002】[0002]

【従来の技術】図2(A)にアクティブマトリクス表示
装置の従来例の概略図を示す。図中の破線で囲まれた領
域(204)が表示領域であり、その中に薄膜トランジ
スタ(201)がマトリクス状に配置されている。前記
薄膜トランジスタ(201)のソース電極に接続してい
る配線が画像(データ)信号線(206)であり、前記
薄膜トランジスタ(201)のゲート電極に接続してい
る配線がゲート(選択)信号線(205)である。
2. Description of the Related Art FIG. 2A is a schematic view of a conventional example of an active matrix display device. A region (204) surrounded by a broken line in the drawing is a display region, and thin film transistors (201) are arranged in a matrix in the display region. The wiring connected to the source electrode of the thin film transistor (201) is an image (data) signal line (206), and the wiring connected to the gate electrode of the thin film transistor (201) is a gate (select) signal line (205). ).

【0003】ここで、駆動素子について着目すると、前
記薄膜トランジスタ(201)はデータのスイッチング
を行い、液晶セル(203)を駆動する。補助容量(2
02)は、液晶セルの容量を補強するためのコンデンサ
で画像データの保持用として用いられる。前記薄膜トラ
ンジスタ(201)は液晶に印加する電圧の画像データ
をスイッチングするのに用いられる。薄膜トランジスタ
のゲート電圧をVGS、ドレイン電流をID とすると、図
3に示すようなVGS−ID の関係になる。即ちゲート電
圧VGSが前記薄膜トランジスタのOFFの領域で、ID
が大きくなる。これをOFF電流という。
Here, focusing on the driving element, the thin film transistor (201) performs data switching to drive the liquid crystal cell (203). Auxiliary capacity (2
02) is a capacitor for reinforcing the capacity of the liquid crystal cell, which is used for holding image data. The thin film transistor (201) is used for switching image data of a voltage applied to the liquid crystal. Assuming that the gate voltage of the thin film transistor is V GS and the drain current is I D , the relationship becomes V GS -I D as shown in FIG. That is, when the gate voltage V GS is in the OFF region of the thin film transistor, I D
Becomes larger. This is called an OFF current.

【0004】Nチャネル形薄膜トランジスタの場合、V
GSを負にバイアスした時のOFF電流は、半導体薄膜の
表面に誘起されるP型層と、ソース領域及びドレイン領
域のN型層との間に形成されるPN接合を流れる電流に
より規定される。そして、半導体薄膜中には多くのトラ
ップが存在するため、このPN接合は不完全であり接合
リーク電流が流れやすい。ゲート電極を負にバイアスす
るほどOFF電流が増加するのは半導体薄膜の表面に形
成されるP型層のキャリア濃度が増加してPN接合のエ
ネルギー障壁の幅が狭くなるため、電界の集中が起こ
り、接合リーク電流が増加することによるものである。
In the case of an N-channel type thin film transistor, V
The OFF current when GS is negatively biased is defined by the current flowing through the PN junction formed between the P-type layer induced on the surface of the semiconductor thin film and the N-type layers in the source and drain regions. . Since many traps are present in the semiconductor thin film, the PN junction is incomplete and a junction leak current easily flows. The more the gate electrode is negatively biased, the more the OFF current increases because the carrier concentration of the P-type layer formed on the surface of the semiconductor thin film increases and the width of the energy barrier of the PN junction narrows, so that electric field concentration occurs. This is because the junction leakage current increases.

【0005】このようにして生じるOFF電流は、ソー
ス/ドレイン電圧に大きく依存する。例えば、薄膜トラ
ンジスタのソース/ドレイン間に印加される電圧が大き
くなるにしたがって、OFF電流が飛躍的に増大するこ
とが知られている。すなわち、ソース/ドレイン間に5
Vの電圧を加えた場合と10Vの電圧を加えた場合とで
は、後者のOFF電流は前者の2倍ではなく、10倍に
も100倍にもなる場合がある。また、このような非線
型性はゲート電圧にも依存する。一般にゲート電極の逆
バイアスの値が大きい場合(Nチャネル型では、大きな
マイナス電圧)には、両者の差が著しい。
[0005] The OFF current thus generated largely depends on the source / drain voltage. For example, it is known that the OFF current dramatically increases as the voltage applied between the source and the drain of the thin film transistor increases. That is, 5 between source / drain
In the case where a voltage of V is applied and in the case where a voltage of 10 V is applied, the OFF current of the latter may not be twice as large as the former, but may be 10 times or 100 times. Such nonlinearity also depends on the gate voltage. Generally, when the value of the reverse bias of the gate electrode is large (a large negative voltage in the case of the N-channel type), the difference between the two is remarkable.

【0006】この問題を解決するためには、例えば、特
公平5−44195と特公平5−44196に記述され
ているように、薄膜トランジスタを直列に接続する方法
(マルチゲート法)が提案されている。これは、個々の
薄膜トランジスタのソース/ドレインに印加される電圧
を減少させることによって、個々の薄膜トランジスタの
OFF電流を低減せしめることを意図している。例え
ば、図2(B)のように2個の薄膜トランジスタを直列
に接続した場合、個々の薄膜トランジスタのソース/ド
レインに印加される電圧は半分になる。ソース/ドレイ
ンに印加される電圧が半分になれば、前述の議論からO
FF電流は1/10にも1/100にもなる。
In order to solve this problem, for example, as described in Japanese Patent Publication No. 5-44195 and Japanese Patent Publication No. 5-44196, a method of connecting thin film transistors in series (multi-gate method) has been proposed. . This is intended to reduce the OFF current of each thin film transistor by reducing the voltage applied to the source / drain of each thin film transistor. For example, when two thin film transistors are connected in series as shown in FIG. 2B, the voltage applied to the source / drain of each thin film transistor becomes half. If the voltage applied to the source / drain is halved, O
The FF current becomes 1/10 or 1/100.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、液晶デ
ィスプレーの画像表示に要求される特性が厳しくなる
と、上記のマルチゲート法でも必要なだけOFF電流を
下げることが難しくなった。すなわち、ゲート電極の数
(薄膜トランジスタの数)を3個、4個、5個と増やし
たとしても、各薄膜トランジスタのソース/ドレインに
印加される電圧は1/3、1/4、1/5というように
わずかづつしか減らないからである。ソース/ドレイン
に印加される電圧が1/100になるには、ゲートが1
00個必要であった。すなわち、この方式では、ゲート
数を2個にした場合においてが最も効果が顕著であった
ものの、それ以上のゲートを設けてもあまり大きな効果
は期待できないことであった。
However, when the characteristics required for displaying an image on a liquid crystal display become severe, it has become difficult to reduce the OFF current as much as necessary even in the above-mentioned multi-gate method. That is, even if the number of gate electrodes (the number of thin film transistors) is increased to three, four, and five, the voltage applied to the source / drain of each thin film transistor is 3, 4, and 5. This is because it decreases only slightly. In order for the voltage applied to the source / drain to be 1/100, the gate must be 1
00 pieces were required. That is, in this method, the effect was most remarkable when the number of gates was set to two, but a great effect could not be expected even if more gates were provided.

【0008】本発明は、上記のような問題を鑑みてなさ
れたものであり、画素電極に接続する薄膜トランジスタ
のソース/ドレインに印加される電圧を、通常の場合の
1/10以下、好ましくは1/100以下とすることに
よって、OFF電流を低減させる構造を有する画素回路
を提供することである。この際に特徴的なことは、上記
目的のための薄膜トランジスタ数は十分に小さくするこ
とである。好ましくは5個以下、より好ましくは3個の
薄膜トランジスタによって、上記目標を達成する。
The present invention has been made in view of the above-mentioned problems, and reduces the voltage applied to the source / drain of a thin film transistor connected to a pixel electrode to 1/10 or less of a normal case, preferably 1%. An object of the present invention is to provide a pixel circuit having a structure in which the OFF current is reduced by adjusting the ratio to / 100 or less. What is characteristic at this time is that the number of thin film transistors for the above purpose is made sufficiently small. The above goal is achieved by preferably 5 or less, more preferably 3 thin film transistors.

【0009】[0009]

【課題を解決するための手段】本発明で開示する発明の
1つは、アクティブマトリクス表示装置において、基板
上にマトリクス状に配置された画素電極を有し、前記画
素電極には薄膜トランジスタが接続され、前記薄膜トラ
ンジスタは、少なくとも、チャネル領域と、ソース領域
と、ドレイン領域と、前記チャネル領域と接したゲイト
絶縁膜と、前記ゲイト絶縁膜に接したゲイト電極とで構
成されており、前記薄膜トランジスタには、容量が接続
され、前記容量は、電極と、該電極下の絶縁膜と、前記
絶縁膜下の半導体膜とで構成され、前記半導体膜は、薄
膜トランジスタのチャネル領域と同じ材料で構成されて
いることを特徴とする。
According to one aspect of the present invention, an active matrix display device includes pixel electrodes arranged in a matrix on a substrate, and a thin film transistor is connected to the pixel electrodes. The thin film transistor includes at least a channel region, a source region, a drain region, a gate insulating film in contact with the channel region, and a gate electrode in contact with the gate insulating film. , A capacitor is connected, and the capacitor is composed of an electrode, an insulating film below the electrode, and a semiconductor film under the insulating film, and the semiconductor film is composed of the same material as a channel region of the thin film transistor. It is characterized by the following.

【0010】上記構成において、容量を構成する前記絶
縁膜は、薄膜トランジスタのゲイト絶縁膜と同じ材料で
構成されていることを特徴とする。
In the above structure, the insulating film forming the capacitor is made of the same material as the gate insulating film of the thin film transistor.

【0011】また、上記構成において、容量を構成する
前記電極は、薄膜トランジスタのゲイト電極と同じ材料
で構成されていることを特徴とする。
Further, in the above structure, the electrode forming the capacitor is made of the same material as the gate electrode of the thin film transistor.

【0012】本発明の基本的な思想は、図2(C)に示
すように、直列に接続された薄膜トランジスタ(22
1)、(222)の間に容量(223)を設けることに
よって、特に画素電極側の薄膜トランジスタ(222)
のソース/ドレイン間に現れる電圧を低下せしめ、よっ
て、薄膜トランジスタ(222)のOFF電流を低減さ
せることである。図では容量(224)を示したが、こ
れは必ずしも必要ではない。むしろ、書き込みの際の負
担を増大させるものであるので、画素セル(225)の
容量と容量(223)の比率が最適なものであれば無い
ほうが好ましい場合もある。
The basic idea of the present invention is that a thin film transistor (22) connected in series as shown in FIG.
By providing the capacitor (223) between 1) and (222), the thin film transistor (222) particularly on the pixel electrode side is provided.
Is to lower the voltage appearing between the source and the drain of the thin film transistor, thereby reducing the OFF current of the thin film transistor (222). Although the capacity (224) is shown in the figure, this is not always necessary. Rather, since it increases the load at the time of writing, it may be preferable that the ratio between the capacity of the pixel cell (225) and the capacity (223) is not optimal as long as it is optimal.

【0013】具体的な動作について述べると、ゲート信
号線(226)に選択信号が送られたときに、薄膜トラ
ンジスタ(221)、(222)がどちらもONとな
り、画像信号線(227)の信号に応じて、容量(22
3)、(224)、画素セル(225)が充電される。
十分に充電がなされた(平衡)段階では、薄膜トランジ
スタ(222)のソース/ドレイン間の電圧はほぼ等し
い状態となる。
More specifically, when a selection signal is sent to the gate signal line (226), both of the thin film transistors (221) and (222) are turned on, and the signal of the image signal line (227) is turned on. Depending on the capacity (22
3), (224), the pixel cell (225) is charged.
At the stage of sufficient charge (equilibrium), the voltage between the source and the drain of the thin film transistor (222) is almost equal.

【0014】この状態で選択信号が切られると、薄膜ト
ランジスタ(221)、(222)はいずれもOFFと
なる。その後、画像信号線(227)には他の画素の信
号が印加されており、薄膜トランジスタ(221)は有
限のOFF電流があるので、容量(223)に充電され
た電荷が放出され、電圧が低下することとなる。しか
し、この速度は、図2(A)で示した通常のアクティブ
マトリクス回路の容量(202)の電圧降下と同じ程度
の速度で進行する。
When the selection signal is turned off in this state, the thin film transistors (221) and (222) are both turned off. After that, the signal of another pixel is applied to the image signal line (227), and the thin film transistor (221) has a finite OFF current, so that the charge charged in the capacitor (223) is released, and the voltage decreases. Will be done. However, this speed proceeds at the same speed as the voltage drop of the capacitance (202) of the normal active matrix circuit shown in FIG.

【0015】一方、薄膜トランジスタ(222)に関し
ては、当初、ソース/ドレイン間の電圧がほぼ0であっ
たために、OFF電流は極めて僅かであったが、その
後、容量(223)の電圧が降下するため、徐々にソー
ス/ドレイン間の電圧が増加し、したがって、OFF電
流も増加することとなる。しかしながら、このOFF電
流の増加による画素セル(225)の電圧降下が図2
(A)に示す通常のアクティブマトリクス回路における
ものよりも十分に緩やかであることは言うまでもない。
On the other hand, regarding the thin film transistor (222), the OFF current was extremely small at first because the voltage between the source and the drain was almost 0, but thereafter, the voltage of the capacitor (223) dropped. , The voltage between the source and the drain gradually increases, and accordingly, the OFF current also increases. However, the voltage drop of the pixel cell (225) due to the increase of the OFF current is shown in FIG.
Needless to say, it is much slower than that in the normal active matrix circuit shown in FIG.

【0016】例えば、薄膜トランジスタ(201)と
(221)が同じ程度の特性であったとし、容量(20
2)は1フレームの間に電圧が当初の10Vから90%
の9Vになるものとする。図2(A)の場合は、1フレ
ームの間に画素セル(203)の電圧が9Vにまで降下
してしまう。しかし、図2(C)の場合には、容量(2
23)の電圧が9Vに降下しても、薄膜トランジスタ
(222)のソース/ドレイン間の電圧は1Vであるの
で、OFF電流は極めて小さく、しかも、それは1フレ
ームの終了時点での話であるから、画素セル(225)
や容量(224)から放出された累積の電荷量は極めて
少なく、したがって、画素セル(225)の電圧は10
Vとほとんど変わらない。
For example, it is assumed that the thin film transistors (201) and (221) have similar characteristics, and the capacity (20)
2) The voltage is 90% from the initial 10V during one frame
Of 9V. In the case of FIG. 2A, the voltage of the pixel cell (203) drops to 9 V during one frame. However, in the case of FIG.
Even if the voltage of 23) drops to 9 V, the OFF current is extremely small because the voltage between the source and the drain of the thin film transistor (222) is 1 V, and it is a story at the end of one frame. Pixel cell (225)
And the accumulated amount of charge discharged from the capacitor (224) is extremely small, and therefore, the voltage of the pixel cell (225) becomes 10
It is almost the same as V.

【0017】図2(B)の場合との比較は簡単ではない
が、図2(B)においては、薄膜トランジスタ1個のソ
ース/ドレインに印加される電圧は,図2(A)の場合
の10Vの半分の5Vであり、図2(C)の薄膜トラン
ジスタ(222)の場合のように、ソース/ドレイン間
の電圧が1Vということは起こりえない。したがって、
この面からも本発明の優位性が示される。
Although the comparison with the case of FIG. 2B is not easy, in FIG. 2B, the voltage applied to the source / drain of one thin film transistor is 10 V in FIG. 2A. 5C, which is half of that of the thin film transistor (222) in FIG. 2C, and it is unlikely that the voltage between the source and the drain is 1V. Therefore,
This aspect also shows the superiority of the present invention.

【0018】なお、薄膜トランジスタ(221)、(2
22)のチャネルにLDD領域またはオフセット領域を
入れると、それらの領域はドレイン抵抗・ソース抵抗と
なるため、ドレイン接合の電界強度を緩和させ、さらに
OFF電流を減少させることができることは言うまでも
ない。また、図2(D)に示すように、薄膜トランジス
タと容量の組み合わせをさらに追加すれば、より大きな
効果が得られるが、図2(A)を図2(C)に置き換え
た場合に比較すれば、効果の増大する比率は低下する。
The thin film transistors (221), (2)
When an LDD region or an offset region is placed in the channel of 22), these regions become drain resistance and source resistance, so that it is needless to say that the electric field strength at the drain junction can be reduced and the OFF current can be further reduced. Further, as shown in FIG. 2D, a greater effect can be obtained by further adding a combination of a thin film transistor and a capacitor. However, as compared with the case where FIG. 2A is replaced with FIG. , The rate at which the effect increases is reduced.

【0019】上記において、容量(223)、(22
4)は通常のコンデンサであってもよいが、そのうちの
1つもしくは両方をMOS型のキャパシタ(MOSキャ
パシタ)で構成すると、集積化の面で効果的である。な
お、容量(224)が必ずしも必要なものではないとい
うことは先に述べた通りである。例えば、1個の画素電
極に対して3個以上の薄膜トランジスタを直列に接続
し、前記直列接続した薄膜トランジスタの両端を除く少
なくとも1個の薄膜トランジスタを常時ON状態として
容量として使用するか、または前記直列接続した薄膜ト
ランジスタの一方の薄膜トランジスタのドレインと他方
の薄膜トランジスタのソースの接続点と交流接地点をM
OS容量で接続すればよい。
In the above description, the capacitances (223), (22)
4) may be a normal capacitor, but if one or both of them are constituted by MOS type capacitors (MOS capacitors), it is effective in terms of integration. Note that the capacity (224) is not always necessary, as described above. For example, three or more thin film transistors are connected in series to one pixel electrode, and at least one thin film transistor except for both ends of the serially connected thin film transistors is always in an ON state and used as a capacitor, or The connection point between the drain of one thin film transistor and the source of the other thin film transistor and the AC ground point
What is necessary is just to connect by OS capacity.

【0020】[0020]

【実施例】〔実施例1〕 図1(a)は1個の画素セル
(105)の一方の電極に薄膜トランジスタを3個接続
したアクティブマトリクス表示方式の例を示す。薄膜ト
ランジスタはすべてNチャネル型とするが、Pチャネル
型でも同様である。むしろ、低温形成の結晶性シリコン
半導体を用いた薄膜トランジスタにおいては、Pチャネ
ル型の方が、OFF電流が小さく、劣化しにくいという
特徴がある。
Embodiment 1 FIG. 1A shows an example of an active matrix display system in which three thin film transistors are connected to one electrode of one pixel cell (105). All the thin film transistors are of the N-channel type, but the same applies to the P-channel type. Rather, in a thin film transistor using a crystalline silicon semiconductor formed at a low temperature, the P-channel type has a feature that an OFF current is smaller and deterioration is less likely.

【0021】2個の薄膜トランジスタ(101)、(1
02)はゲートの配線を共有し、ゲート信号線に接続さ
れる。また、薄膜トランジスタ(101)のソースは画
像信号線に接続されている。前記2個の薄膜トランジス
タの間に、常時ON状態の薄膜トランジスタ(103)
を接続する。薄膜トランジスタ(103)を常時ONと
するためには、画像信号等によって影響がほとんどない
ような十分高い正の電位をゲートに与えることが望まし
い。
Two thin film transistors (101), (1)
02) shares the gate wiring and is connected to the gate signal line. The source of the thin film transistor (101) is connected to an image signal line. A thin-film transistor (103) which is always on between the two thin-film transistors;
Connect. In order to keep the thin film transistor (103) on at all times, it is desirable to apply a sufficiently high positive potential to the gate, which is hardly affected by an image signal or the like.

【0022】例えば、画像信号が−10V〜+10Vで
変動する場合には、薄膜トランジスタのゲートは+15
V以上、好ましくは+20V以上の電位に常に保たれる
ことが望ましい。例えば、薄膜トランジスタ(103)
のゲートの電位が+11Vであれば、ゲート/ソース間
の電位差はしきい値電圧の近辺の+1〜+11Vの間で
変動し、薄膜トランジスタ(103)において得られる
容量も大きく変動する。これに対して、薄膜トランジス
タ(103)のゲートの電位が+20Vであれば、ゲー
ト/ソース間の電位差は+10〜+30Vの間で変動す
るものの、しきい値電圧からは十分に離れているので、
薄膜トランジスタ(103)において得られる容量の変
動はほとんどない。
For example, when the image signal fluctuates between -10V and + 10V, the gate of the thin film transistor is set at + 15V.
It is desirable that the potential is always kept at V or higher, preferably +20 V or higher. For example, a thin film transistor (103)
, The potential difference between the gate and the source fluctuates between +1 to +11 V near the threshold voltage, and the capacitance obtained in the thin film transistor (103) also fluctuates greatly. On the other hand, if the potential of the gate of the thin film transistor (103) is +20 V, the potential difference between the gate and the source fluctuates between +10 and +30 V, but is sufficiently far from the threshold voltage.
The capacitance obtained in the thin film transistor (103) hardly varies.

【0023】液晶セル(105)と補助容量(104)
は薄膜トランジスタ(102)のドレインに接続する。
そして、液晶セル(105)と補助容量(104)の他
の電極は設置準位に接続すればよい。なお、液晶セル
(105)の容量が十分であれば、補助容量(104)
はなくてもよい。MOS容量(103)の大きさは補助
容量(104)と液晶セル(105)の容量の和との比
率において最適なものを決定すればよい。
Liquid crystal cell (105) and storage capacitor (104)
Is connected to the drain of the thin film transistor (102).
The other electrodes of the liquid crystal cell (105) and the storage capacitor (104) may be connected to the installation level. If the capacity of the liquid crystal cell (105) is sufficient, the auxiliary capacity (104)
May not be required. The optimum size of the MOS capacitor (103) may be determined in terms of the ratio between the auxiliary capacitor (104) and the sum of the capacitances of the liquid crystal cells (105).

【0024】図1(a)の動作について説明する。まず
2個の薄膜トランジスタ(101)、(102)のゲー
トに‘H’レベルの電圧が印加され、前記薄膜トランジ
スタがON状態になる。そして、前記薄膜トランジスタ
(101)のソースには画像信号に応じた電流が流れ、
前記薄膜トランジスタ(101)のドレインに接続して
いる常時ON状態の薄膜トランジスタ(103)は容量
として機能し、充電を開始する。前記薄膜トランジスタ
(103)は常時ON状態であるため、薄膜トランジス
タ(102)のソースからドレインに電流が流れ、補助
容量(104)および液晶セル(105)を充電する。
The operation of FIG. 1A will be described. First, an 'H' level voltage is applied to the gates of the two thin film transistors (101) and (102), and the thin film transistors are turned on. Then, a current according to an image signal flows through the source of the thin film transistor (101),
The thin-film transistor (103) connected to the drain of the thin-film transistor (101), which is always on, functions as a capacitor and starts charging. Since the thin film transistor (103) is always in the ON state, a current flows from the source to the drain of the thin film transistor (102), and charges the storage capacitor (104) and the liquid crystal cell (105).

【0025】次に、薄膜トランジスタ(101)、(1
02)のゲートに‘L’レベルの電圧が印加されると、
薄膜トランジスタがOFF状態になり薄膜トランジスタ
(101)のソースの電圧が降下し、常時ON状態の薄
膜トランジスタ(103)に蓄えられていた電荷に対し
てOFF電流が流れ、放電を開始する。しかし、常時O
N状態の薄膜トランジスタ(103)の容量により、画
素に接続されている薄膜トランジスタのドレイン/ソー
ス間の電圧降下が遅れる。よって補助容量(104)お
よび液晶セル(105)の放電量が減少し、次の画面で
薄膜トランジスタがON状態になるまで、液晶セル(1
05)の放電量が抑制される。以上を示したものが図6
のドレイン電圧(a)である。
Next, the thin film transistors (101), (1)
02), when a voltage at the 'L' level is applied to the gate,
The thin film transistor is turned off, the voltage of the source of the thin film transistor (101) drops, an off current flows for the charge stored in the thin film transistor (103) which is always on, and discharge starts. But always O
The voltage drop between the drain and the source of the thin film transistor connected to the pixel is delayed due to the capacitance of the thin film transistor (103) in the N state. Therefore, the amount of discharge of the auxiliary capacitance (104) and the liquid crystal cell (105) decreases, and the liquid crystal cell (1) remains on until the thin film transistor turns on in the next screen.
05) is suppressed. FIG. 6 shows the above.
(A).

【0026】図1(a)において、常時ONのNチャネ
ル形薄膜トランジスタ(103)を削除した回路を考え
てみる。2個のNチャネル形薄膜トランジスタ(10
1、102)はゲートの配線を共有し、液晶セル(10
5)と補助容量(104)は薄膜トランジスタ(10
2)のドレインに接続する。これは図2(B)に示し
た、いわゆるマルチゲート型の回路である。
In FIG. 1A, consider a circuit in which the normally ON N-channel thin film transistor (103) is omitted. Two N-channel thin film transistors (10
1 and 102) share the gate wiring, and the liquid crystal cell (10
5) and the auxiliary capacitor (104) are connected to the thin film transistor (10).
Connect to 2) drain. This is a so-called multi-gate type circuit shown in FIG.

【0027】まず2個の薄膜トランジスタ(101)、
(102)のゲート電極に‘H’レベルの電圧が印加さ
れ、薄膜トランジスタがON状態になる。そして、薄膜
トランジスタのソースに電流が流れ、補助容量(10
4)および液晶セル(105)を充電する。
First, two thin film transistors (101),
An 'H' level voltage is applied to the gate electrode of (102), and the thin film transistor is turned on. Then, current flows to the source of the thin film transistor, and the auxiliary capacitance (10
4) and charging the liquid crystal cell (105).

【0028】次に、薄膜トランジスタ(101)、(1
02)のゲートに‘L’レベルの電圧が印加され、薄膜
トランジスタがOFF状態になり薄膜トランジスタ(1
01)のソースの電圧が降下し、このことにより薄膜ト
ランジスタ(102)のドレインの電圧も降下する。よ
って補助容量(104)と液晶セル(105)は放電を
開始する。以上を示したものが図6のドレイン電圧
(b)である。(a)の場合と比較して放電量が多く、
電圧降下も大きいことが分かる。
Next, the thin film transistors (101), (1)
02), a voltage at the “L” level is applied to the gate of the thin film transistor (1).
01), the voltage at the source of the thin film transistor (102) also drops. Therefore, the auxiliary capacitance (104) and the liquid crystal cell (105) start discharging. The above is the drain voltage (b) in FIG. The discharge amount is larger than in the case of (a),
It can be seen that the voltage drop is also large.

【0029】このように、本実施例によって本発明の効
果が立証された。なお、図2(D)と同様に、薄膜トラ
ンジスタ(102)、(103)と同様な薄膜トランジ
スタが、薄膜トランジスタ(192)と(104)の間
に挿入されればさらに大きな効果が得られることは明ら
かであろう。
As described above, the effect of the present invention was proved by the present embodiment. It should be noted that, similarly to FIG. 2D, a greater effect can be obtained if a thin film transistor similar to the thin film transistors (102) and (103) is inserted between the thin film transistors (192) and (104). There will be.

【0030】〔実施例2〕 図1(b)には、1個の画
素電極に薄膜トランジスタを2個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてNチャネル型とするが、Pチャネル型であっても同
様な効果が得られる。
Embodiment 2 FIG. 1B shows an example of a pixel of an active matrix circuit in which two thin film transistors are connected to one pixel electrode. Although all the thin film transistors are of the N-channel type, the same effects can be obtained even if they are of the P-channel type.

【0031】2個の薄膜トランジスタ(111)、(1
12)はゲートの配線を共有し、ゲート信号線に接続す
る。前記薄膜トランジスタのソース/ドレイン間に、M
OS容量(113)を接続する。MOS容量(113)
は通常の薄膜トランジスタのソースとドレインを短絡し
て形成すればよい。このMOS容量はNチャネル型の薄
膜トランジスタを用いたので、ゲートが適当な正の電位
に保たれていれば、容量として機能する。安定な容量と
して機能するためには、実施例1の薄膜トランジスタ
(103)のゲートと同様に、十分に高い正の電位に保
たれることが望ましい。また、本発明を実施するには、
少なくとも、当該画素が選択されていない時間の大部分
は、MOS容量(113)のゲートは上記のような電位
に保持されていることが必要である。また、当該画素が
選択されている時間(当該画素が画像信号線の信号によ
って書き込みされている時間)においても、MOS容量
(103)のゲートは上記の電位に保たれていることが
望ましい。
Two thin film transistors (111), (1
12) shares the wiring of the gate and connects to the gate signal line. M between the source / drain of the thin film transistor
The OS capacity (113) is connected. MOS capacitance (113)
May be formed by short-circuiting the source and drain of a normal thin film transistor. Since this MOS capacitor uses an N-channel thin film transistor, it functions as a capacitor if the gate is kept at an appropriate positive potential. In order to function as a stable capacitor, it is desirable to maintain a sufficiently high positive potential, similarly to the gate of the thin film transistor (103) of the first embodiment. In order to implement the present invention,
At least during most of the time when the pixel is not selected, the gate of the MOS capacitor (113) needs to be kept at the above-described potential. Also, it is desirable that the gate of the MOS capacitor (103) be kept at the above-mentioned potential even during the time when the pixel is selected (the time when the pixel is written by the signal of the image signal line).

【0032】液晶セル(115)と補助容量(114)
は薄膜トランジスタ(112)のドレインに接続し、薄
膜トランジスタ(111)のソースは画像信号線に接続
する。また、容量(114)の一方の電極とMOS容量
(113)のゲートは共通の電位に保持すると良い。な
お、補助容量(114)は液晶セル(115)の容量が
十分であれば必要ではない。
Liquid crystal cell (115) and storage capacitor (114)
Is connected to the drain of the thin film transistor (112), and the source of the thin film transistor (111) is connected to the image signal line. Further, it is preferable that one electrode of the capacitor (114) and the gate of the MOS capacitor (113) are held at a common potential. Note that the auxiliary capacity (114) is not necessary if the capacity of the liquid crystal cell (115) is sufficient.

【0033】図1(b)の動作について説明する。簡単
のため、MOS容量(113)のゲートは常時、十分に
高い正の電位に保たれているものとする。まず2個の薄
膜トランジスタ(111)、(112)のゲートに
‘H’レベルの電圧が印加され、薄膜トランジスタがO
N状態になる。その結果、薄膜トランジスタ(111)
のソースに電流が流れ薄膜トランジスタ(111)のド
レインに接続しているMOS容量(113)を充電し始
める。また薄膜トランジスタ(112)のソース電極か
らドレイン電極に電流が流れ、補助容量(114)およ
び液晶セル(115)を充電する。
The operation of FIG. 1B will be described. For simplicity, the gate of the MOS capacitor (113) is always kept at a sufficiently high positive potential. First, an “H” level voltage is applied to the gates of the two thin film transistors (111) and (112), and
It becomes N state. As a result, the thin film transistor (111)
Current flows to the source of the thin film transistor (111), and starts charging the MOS capacitor (113) connected to the drain of the thin film transistor (111). In addition, current flows from the source electrode to the drain electrode of the thin film transistor (112), and charges the storage capacitor (114) and the liquid crystal cell (115).

【0034】次に、薄膜トランジスタ(111)、(1
12)のゲート電極に‘L’レベルの電圧が印加され、
薄膜トランジスタがOFF状態になり薄膜トランジスタ
(111)のソース電極の電圧が降下し、MOS容量
(113)は薄膜トランジスタのOFF電流により、放
電を開始する。しかし、MOS容量(113)により、
画素に接続されている薄膜トランジスタのドレイン/ソ
ース間の電圧降下が遅れる。よって、補助容量および液
晶セル(115)の放電量が減少し、次の画面で薄膜ト
ランジスタがON状態になるまで、液晶セル(115)
の放電量が抑制される。その動作波形は実施例1と同様
である。
Next, the thin film transistors (111), (1)
'L' level voltage is applied to the gate electrode of 12),
The thin film transistor is turned off, the voltage of the source electrode of the thin film transistor (111) drops, and the MOS capacitor (113) starts discharging by the off current of the thin film transistor. However, due to the MOS capacitance (113),
The voltage drop between the drain and the source of the thin film transistor connected to the pixel is delayed. Therefore, the auxiliary capacitance and the discharge amount of the liquid crystal cell (115) are reduced, and the liquid crystal cell (115) is maintained until the thin film transistor is turned on in the next screen.
Is suppressed. The operation waveform is the same as that of the first embodiment.

【0035】〔実施例3〕 図1(c)には、1個の画
素電極に薄膜トランジスタを2個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてNチャネル型とするが、Pチャネル型であっても同
様な効果が得られる。2個の薄膜トランジスタ(12
1)、(122)はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース/ドレイ
ン間に容量(123)を接続する。
Third Embodiment FIG. 1C shows an example of a pixel of an active matrix circuit in which two thin film transistors are connected to one pixel electrode. Although all the thin film transistors are of the N-channel type, the same effects can be obtained even if they are of the P-channel type. Two thin film transistors (12
1) and (122) share the gate wiring and connect to the gate signal line. A capacitor (123) is connected between the source / drain of the thin film transistor.

【0036】補助容量(124)はMOS容量を用いて
形成する。これは、実施例2のMOS容量(113)と
同様に、通常の薄膜トランジスタのソースとドレインを
短絡して形成すればよい。このMOS容量はNチャネル
型の薄膜トランジスタを用いたので、ゲートが適当な正
の電位に保たれていれば、容量として機能する。安定な
容量として機能するためには、実施例2のMOS容量
(113)のゲートと同様に、十分に高い正の電位に保
たれることが望ましい。また、本発明を実施するには、
少なくとも、当該画素が選択されていない時間の大部分
は、補助容量(124)のゲートは上記のような電位に
保持されていることが必要である。また、当該画素が選
択されている時間(当該画素が画像信号線の信号によっ
て書き込みされている時間)においても、補助容量(1
24)のゲートは上記の電位に保たれていることが望ま
しい。
The auxiliary capacitance (124) is formed using a MOS capacitance. This may be formed by short-circuiting the source and drain of a normal thin film transistor, similarly to the MOS capacitor (113) of the second embodiment. Since this MOS capacitor uses an N-channel thin film transistor, it functions as a capacitor if the gate is kept at an appropriate positive potential. In order to function as a stable capacitor, it is desirable to maintain a sufficiently high positive potential, similarly to the gate of the MOS capacitor (113) of the second embodiment. In order to implement the present invention,
At least during most of the time when the pixel is not selected, the gate of the storage capacitor (124) needs to be kept at the above-described potential. Also, during the time when the pixel is selected (the time when the pixel is written by the signal of the image signal line), the storage capacitor (1
It is desirable that the gate of 24) be kept at the above potential.

【0037】液晶セル(125)と補助容量(124)
は薄膜トランジスタ(122)のドレインに接続し、薄
膜トランジスタ(121)のソースは画像信号線に接続
する。また、容量(123)の一方の電極と補助容量
(124)のゲートは共通の電位に保持すると良い。こ
のような回路素子の動作については実施例1、2と同様
である。
Liquid crystal cell (125) and storage capacitor (124)
Is connected to the drain of the thin film transistor (122), and the source of the thin film transistor (121) is connected to the image signal line. Further, it is preferable that one electrode of the capacitor (123) and the gate of the auxiliary capacitor (124) be kept at a common potential. The operation of such a circuit element is the same as in the first and second embodiments.

【0038】〔実施例4〕 図1(d)には、1個の画
素電極に薄膜トランジスタを2個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてNチャネル型とするが、Pチャネル型であっても同
様な効果が得られる。2個の薄膜トランジスタ(13
1)、(132)はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース/ドレイ
ン間にMOS容量(133)を接続する。これは、実施
例2のMOS容量(113)と同様に、通常の薄膜トラ
ンジスタのソースとドレインを短絡して形成すればよ
い。
Embodiment 4 FIG. 1D shows an example of a pixel of an active matrix circuit in which two thin film transistors are connected to one pixel electrode. Although all the thin film transistors are of the N-channel type, the same effects can be obtained even if they are of the P-channel type. Two thin film transistors (13
1) and (132) share the gate wiring and connect to the gate signal line. A MOS capacitor (133) is connected between the source / drain of the thin film transistor. This may be formed by short-circuiting the source and drain of a normal thin film transistor, similarly to the MOS capacitor (113) of the second embodiment.

【0039】本実施例では補助容量(134)もMOS
容量を用いて形成する。これらのMOS容量はNチャネ
ル型の薄膜トランジスタを用いたので、ゲートが適当な
正の電位に保たれていれば、容量として機能する。安定
な容量として機能するためには、実施例2の薄膜トラン
ジスタ(113)のゲートと同様に、十分に高い正の電
位に保たれることが望ましい。また、本発明を実施する
には、少なくとも、当該画素が選択されていない時間の
大部分は、これらMOS容量のゲートは上記のような電
位に保持されていることが必要である。また、当該画素
が選択されている時間(当該画素が画像信号線の信号に
よって書き込みされている時間)においても、MOS容
量のゲートは上記の電位に保たれていることが望まし
い。
In this embodiment, the auxiliary capacitance (134) is also a MOS.
It is formed using a capacitor. Since these MOS capacitors use N-channel thin film transistors, they function as capacitors if the gate is kept at an appropriate positive potential. In order to function as a stable capacitor, it is desirable to maintain a sufficiently high positive potential, similarly to the gate of the thin film transistor (113) of the second embodiment. Further, in order to implement the present invention, it is necessary that the gates of these MOS capacitors be held at the above-mentioned potentials at least for a large part of the time when the pixel is not selected. Also, it is desirable that the gate of the MOS capacitor be kept at the above-mentioned potential even during the time when the pixel is selected (the time when the pixel is written by the signal of the image signal line).

【0040】液晶セル(135)と補助容量(134)
は薄膜トランジスタ(132)のドレインに接続し、薄
膜トランジスタ(131)のソースは画像信号線に接続
する。また、MOS容量(133)のゲートと補助容量
(134)のゲートは共通の電位に保持すると良い。こ
のような回路素子の動作については実施例1〜3と同様
である。
Liquid crystal cell (135) and storage capacitor (134)
Is connected to the drain of the thin film transistor (132), and the source of the thin film transistor (131) is connected to the image signal line. Further, the gate of the MOS capacitor (133) and the gate of the auxiliary capacitor (134) are preferably held at a common potential. The operation of such a circuit element is the same as in the first to third embodiments.

【0041】〔実施例5〕本実施例は実施例1〜4で示
した回路の作製工程に関するものである。本実施例で
は、ゲート電極を陽極酸化することにより、オフセット
ゲートを構成し、OFF電流を低減することを特色とす
る。図4の(A)〜(D)に本実施例の工程を示す。ま
ず、基板(401)(コーニング7059、100mm
×100mm)上に、下地膜として酸化珪素膜(40
2)を1000〜5000Å、例えば、3000Åに成
膜した。この酸化珪素膜の成膜には、TEOSをプラズ
マCVD法によって分解・堆積して成膜した。この工程
はスパッタ法によっておこなってもよい。
[Embodiment 5] The present embodiment relates to the steps of manufacturing the circuits shown in Embodiments 1-4. This embodiment is characterized in that an offset gate is formed by anodizing a gate electrode to reduce an OFF current. 4A to 4D show the steps of this embodiment. First, the substrate (401) (Corning 7059, 100 mm
× 100 mm) on a silicon oxide film (40
2) was formed at 1000 to 5000 °, for example, 3000 °. The silicon oxide film was formed by decomposing and depositing TEOS by a plasma CVD method. This step may be performed by a sputtering method.

【0042】その後、プラズマCVD法やLPCVD法
によってアモルファスシリコン膜を300〜1500
Å、例えば、500Å堆積し、これを550〜600℃
の雰囲気に8〜24時間放置して、結晶化せしめた。そ
の際には、ニッケルを微量添加して結晶化を促進せしめ
てもよい。また、この工程は、レーザー照射によってお
こなってもよい。そして、このように結晶化させたシリ
コン膜をエッチングして、島状領域(403)を形成し
た。さらに、この上にゲート絶縁膜(404)を形成し
た。ここでは、プラズマCVD法によって厚さ700〜
1500Å、例えば、1200Åの酸化珪素膜を形成し
た。この工程はスパッタ法によっておこなってもよい。
Thereafter, the amorphous silicon film is formed in a thickness of 300 to 1500 by a plasma CVD method or an LPCVD method.
Å, for example, 500Å and deposited at 550-600 ° C.
And allowed to crystallize for 8 to 24 hours. In that case, a small amount of nickel may be added to promote crystallization. This step may be performed by laser irradiation. Then, the silicon film crystallized in this manner was etched to form an island region (403). Further, a gate insulating film (404) was formed thereon. Here, the thickness is 700 to 700 by a plasma CVD method.
A silicon oxide film of 1500 °, for example, 1200 ° was formed. This step may be performed by a sputtering method.

【0043】その後、厚さ1000Å〜3μm、例え
ば、5000Åのアルミニウム(1wt%のSi、もし
くは0.1〜0.3wt%のScを含む)膜をスパッタ
法によって形成して、これをエッチングしてゲート電極
(405)、(406)、(407)を形成した。(図
4(A))
Thereafter, an aluminum (containing 1 wt% Si or 0.1 to 0.3 wt% Sc) film having a thickness of 1000 to 3 μm, for example, 5000 ° is formed by a sputtering method, and this film is etched. Gate electrodes (405), (406), and (407) were formed. (FIG. 4 (A))

【0044】そして、ゲート電極に電解溶液中で電流を
通じて陽極酸化し、厚さ500〜2500Å、例えば、
2000Åの陽極酸化物を形成した。用いた電解溶液
は、L−酒石酸をエチレングリコールに5%の濃度に希
釈し、アンモニアを用いてpHを7.0±0.2に調整
したものである。その溶液中に基板を浸し、定電流源の
+側を基板上のゲイト電極に接続し、−側には白金の電
極を接続して20mAの定電流状態で電圧を印加し、1
50Vに達するまで酸化を継続した。さらに、150V
の定電圧状態で、電流が0.1mA以下になるまで酸化
を継続した。この結果、厚さ2000Åの酸化アルミニ
ウム被膜(408)、(409)、(410)が得られ
た。
Then, the gate electrode is anodized by passing an electric current in an electrolytic solution to a thickness of 500 to 2500.degree.
A 2000 mm anodic oxide was formed. The electrolytic solution used was prepared by diluting L-tartaric acid with ethylene glycol to a concentration of 5% and adjusting the pH to 7.0 ± 0.2 using ammonia. The substrate is immersed in the solution, the + side of the constant current source is connected to the gate electrode on the substrate, and the platinum electrode is connected to the-side, and a voltage is applied at a constant current of 20 mA.
Oxidation was continued until reaching 50V. In addition, 150V
Oxidation was continued until the current became 0.1 mA or less. As a result, aluminum oxide films (408), (409), and (410) having a thickness of 2000 mm were obtained.

【0045】その後、イオンドーピング法によって、島
状領域(403)に、ゲート電極部(すなわち、ゲート
電極とその周囲の陽極酸化物被膜)をマスクとして自己
整合的に不純物(ここでは燐)を注入し、N型不純物領
域を形成した。ここで、ドーピングガスとしてはフォス
フィン(PH3 )を用いた。この場合のドーズ量は1×
1014〜5×1015原子/cm2 、加速電圧は60〜9
0kV、例えば、ドーズ量を1×1015原子/cm2
加速電圧は80kVとした。この結果、N型不純物領域
(411)〜(414)が形成された。(図4(B))
Thereafter, impurities (here, phosphorus) are implanted into the island region (403) in a self-aligned manner by ion doping using the gate electrode portion (ie, the gate electrode and the anodic oxide film around the gate electrode) as a mask. Thus, an N-type impurity region was formed. Here, phosphine (PH 3 ) was used as the doping gas. The dose in this case is 1 ×
10 14 -5 × 10 15 atoms / cm 2 , acceleration voltage 60-9
0 kV, for example, a dose of 1 × 10 15 atoms / cm 2 ,
The acceleration voltage was 80 kV. As a result, N-type impurity regions (411) to (414) were formed. (FIG. 4 (B))

【0046】さらに、KrFエキシマーレーザー(波長
248nm、パルス幅20nsec)を照射して、ドー
ピングされた不純物領域(411)〜(414)の活性
化をおこなった。レーザーのエネルギー密度は200〜
400mJ/cm2 、好ましくは250〜300mJ/
cm2 が適当であった。この工程は熱アニールによって
おこなってもよい。このようにしてN型不純物領域が形
成されたのであるが、本実施例では、陽極酸化物の厚さ
分だけ不純物領域がゲート電極から遠い、いわゆるオフ
セットゲートとなっていることがわかる。
Further, irradiation with a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) activated the doped impurity regions (411) to (414). Laser energy density is 200 ~
400 mJ / cm 2 , preferably 250-300 mJ /
cm 2 was adequate. This step may be performed by thermal annealing. Thus, the N-type impurity region is formed. In the present embodiment, it is understood that the impurity region is far from the gate electrode by the thickness of the anodic oxide, that is, a so-called offset gate.

【0047】次に、層間絶縁膜として、プラズマCVD
法によって酸化珪素膜(415)を厚さ5000Åに成
膜した。このとき、原料ガスにTEOSと酸素を用い
た。そして、層間絶縁膜(415)、ゲート絶縁膜(4
04)のエッチングをおこない、N型不純物領域(41
1)にコンタクトホールを形成した。その後、アルミニ
ウム膜をスパッタ法によって形成し、エッチングしてソ
ース電極・配線(416)を形成した。これは画像信号
線の延長である。(図4(C))
Next, plasma CVD is used as an interlayer insulating film.
A silicon oxide film (415) was formed to a thickness of 5000 ° by the method. At this time, TEOS and oxygen were used as source gases. Then, an interlayer insulating film (415) and a gate insulating film (4
04) to form an N-type impurity region (41).
1) A contact hole was formed. Thereafter, an aluminum film was formed by a sputtering method and etched to form a source electrode / wiring (416). This is an extension of the image signal line. (FIG. 4 (C))

【0048】その後、パッシベーション膜(417)を
形成した。ここでは、NH3 /SiH4 /H2 混合ガス
を用いたプラズマCVD法によって窒化珪素膜を200
0〜8000Å、例えば、4000Åの膜厚に成膜し
て、パッシベーション膜とした。そして、パッシベーシ
ョン膜(417)、層間絶縁膜(415)、ゲート絶縁
膜(404)のエッチングをおこない、陽極酸化物被膜
(409)上に開孔部を、また、N型不純物領域(41
4)に画素電極のコンタクトホールを形成した。そし
て、インディウム錫酸化物(ITO)被膜をスパッタ法
によって成膜し、これをエッチングして画素電極(41
8)を形成した。
Thereafter, a passivation film (417) was formed. Here, a silicon nitride film is formed by plasma CVD using a mixed gas of NH 3 / SiH 4 / H 2.
A film having a thickness of 0 to 8000 °, for example, 4000 ° was formed to form a passivation film. Then, the passivation film (417), the interlayer insulating film (415), and the gate insulating film (404) are etched to form a hole on the anodic oxide film (409) and the N-type impurity region (41).
4) A contact hole for a pixel electrode was formed. Then, an indium tin oxide (ITO) film is formed by a sputtering method, and is etched to form a pixel electrode (41).
8) was formed.

【0049】画素電極(418)は陽極酸化物被膜(4
09)を挟んで、ゲート電極(406)と対向し、容量
(419)を形成した。また、N型不純物領域(41
2)と(413)を同電位に保てば、ゲート電極(40
6)とその下のシリコン半導体との間にゲート絶縁膜
(404)を誘電体としたMOS容量が形成される。
(図4(D))
The pixel electrode (418) has an anodic oxide film (4).
09), a capacitor (419) was formed opposite to the gate electrode (406). The N-type impurity region (41
If 2) and (413) are kept at the same potential, the gate electrode (40
A MOS capacitor having the gate insulating film (404) as a dielectric is formed between 6) and the silicon semiconductor thereunder.
(FIG. 4 (D))

【0050】以上のような工程により、Nチャネル型薄
膜トランジスタ(421)、(422)と容量(41
9)、(420)を有するアクティブマトリクス回路素
子が形成された。本実施例では、画素電極はMOS容量
のゲートと容量を形成するので、図1(a)もしくは
(b)に示される回路と同じである。
Through the above steps, the N-channel thin film transistors (421) and (422) and the capacitor (41)
9) An active matrix circuit element having (420) was formed. In the present embodiment, the pixel electrode forms a capacitance with the gate of the MOS capacitor, and thus is the same as the circuit shown in FIG. 1A or 1B.

【0051】図4は断面図であるが、これを上面より見
た例は図3に示される。本実施例において、ゲート電極
が図3(A)のように島状領域(403)を横断した場
合には、ゲート(406)によって薄膜トランジスタが
形成される。一方、図3(B)〜(E)のように、ゲー
ト(406)が島状領域(403)を横断しない場合
は、MOS容量となる。いずれの場合も、本実施例で
は、ゲートが3本も存在するが、コンタクトは2か所で
済み、かつ、容量は多層配線を利用して構成されている
ので専有面積は小さい。
FIG. 4 is a cross-sectional view, and FIG. 3 shows an example of this as viewed from above. In this embodiment, when the gate electrode crosses the island region (403) as shown in FIG. 3A, a thin film transistor is formed by the gate (406). On the other hand, when the gate (406) does not cross the island region (403) as shown in FIGS. In any case, in this embodiment, there are three gates, but only two contacts are required, and the capacity is formed by using the multilayer wiring, so that the occupied area is small.

【0052】図3(B)は標準的なMOS容量である
が、アクティブマトリクス回路素子に用いられる薄膜ト
ランジスタのチャネル幅は一般に小さいものであるか
ら、ゲート(406)の幅を十分に大きくしなければ、
十分な容量を確保することが難しい。そのような場合に
は、図3(C)のように、MOS容量の部分だけ島状領
域(403)の幅を広くするとよい。また、図3(D)
のようにゲート(406)を変形してもよい。
FIG. 3B shows a standard MOS capacitor. Since the channel width of a thin film transistor used for an active matrix circuit element is generally small, the width of the gate (406) must be sufficiently large. ,
It is difficult to secure sufficient capacity. In such a case, as shown in FIG. 3C, the width of the island region (403) may be increased only in the portion of the MOS capacitor. FIG. 3 (D)
The gate (406) may be modified as follows.

【0053】しかしながら、いずれの方法も十分な容量
を確保するには不十分である場合には、図3(E)のよ
うに島状領域を変形して、コの字型とすればよい。この
場合は、ゲート(405)と(407)を同一直線上に
形成できるため、レイアウトの面で有利である。
However, if none of these methods is sufficient to secure a sufficient capacity, the island-shaped region may be deformed as shown in FIG. In this case, the gates (405) and (407) can be formed on the same straight line, which is advantageous in terms of layout.

【0054】〔実施例6〕図4(E)に本実施例の断面
を示す。本実施例では、Nチャネル型薄膜トランジスタ
(452)、(453)とその間にゲート(454)を
形成し、その下のシリコン半導体との間にゲート絶縁膜
を誘電体としてMOS容量(450)が形成される。ま
た、薄膜トランジスタ(453)と画素電極(457)
のコンタクトの間にもゲート(455)‘を形成し、同
様にMOS容量(451)が形成される。一方、金属配
線(456)は画像信号線の延長である。
[Embodiment 6] FIG. 4E shows a cross section of this embodiment. In this embodiment, N-channel thin film transistors (452) and (453) and a gate (454) are formed therebetween, and a MOS capacitor (450) is formed between the thin film transistor and the silicon semiconductor thereunder by using a gate insulating film as a dielectric. Is done. In addition, a thin film transistor (453) and a pixel electrode (457)
A gate (455) 'is also formed between the contacts, and a MOS capacitor (451) is similarly formed. On the other hand, the metal wiring (456) is an extension of the image signal line.

【0055】本実施例では薄膜トランジスタ(45
2)、(453)の間に第1のMOS容量(450)が
形成され、画素電極(457)と薄膜トランジスタ(4
53)の間に第2のMOS容量(451)が形成されて
いるので、図1(d)に相当する。本実施例ではゲート
が4本も存在するが、コンタクトは2つで済むので専有
面積は比較的小さい。
In this embodiment, the thin film transistor (45)
A first MOS capacitor (450) is formed between (2) and (453), and a pixel electrode (457) and a thin film transistor (4) are formed.
Since the second MOS capacitance (451) is formed during the period 53), it corresponds to FIG. In this embodiment, there are four gates, but the area occupied is relatively small because only two contacts are required.

【0056】〔実施例7〕図4(F)に本実施例の断面
を示す。本実施例では、Nチャネル型薄膜トランジスタ
(472)、(473)とその間から金属配線(47
4)を引き出し、これを薄膜トランジスタ(473)と
画素電極(476)との間に設けたゲート(477)の
上面に延長し、陽極酸化物を誘電体として容量(47
0)を構成している。一方、ゲート(477)において
はその下のシリコン半導体との間にゲート絶縁膜を誘電
体としてMOS容量(471)が形成される。一方、金
属配線(475)は画像信号線の延長である。
[Embodiment 7] FIG. 4F shows a cross section of this embodiment. In this embodiment, the N-channel thin film transistors (472) and (473) and the metal wiring (47)
4) is drawn out and extended on the upper surface of the gate (477) provided between the thin film transistor (473) and the pixel electrode (476).
0). On the other hand, a MOS capacitor (471) is formed between the gate (477) and the underlying silicon semiconductor using the gate insulating film as a dielectric. On the other hand, the metal wiring (475) is an extension of the image signal line.

【0057】本実施例ではMOS容量のゲート(47
1)と薄膜トランジスタ(472)、(473)から延
在した配線(474)の間に容量が形成され、MOS容
量は画素電極(476)と並列に存在するので、図1
(c)に相当する。
In this embodiment, the gate of the MOS capacitor (47
1) and a capacitance is formed between the wiring (474) extending from the thin film transistors (472) and (473), and the MOS capacitance exists in parallel with the pixel electrode (476).
(C).

【0058】〔実施例8〕図5のに本実施例の工程を示
す。まず、基板(501)上に、下地酸化珪素膜(50
2)(厚さ2000Å)を堆積し、結晶性シリコン膜に
よって島状領域(503)を形成した。さらに、この上
にゲート絶縁膜(504)を形成した。
[Embodiment 8] FIG. 5 shows the steps of this embodiment. First, a base silicon oxide film (50) is formed on a substrate (501).
2) (2000 mm thick) was deposited, and an island region (503) was formed by a crystalline silicon film. Further, a gate insulating film (504) was formed thereon.

【0059】その後、厚さ、5000Åのアルミニウム
膜をスパッタ法によって形成した。後の多孔質陽極酸化
物被膜形成工程におけるフォトレジストとの密着性の改
善のために、アルミニウム膜表面に厚さ100〜400
Åの薄い陽極酸化膜を形成してもよい。その後、スピン
コーティング法によって厚さ1μm程度のフォトレジス
トを形成した。そして、公知のフォトリソグラフィー法
によって、ゲート電極(505)、(506)、(50
7)をエッチングにより形成した。ゲート電極上には、
フォトレジストのマスク(508)、(509)、(5
10)を残存させた。(図5(A))
Thereafter, an aluminum film having a thickness of 5000 ° was formed by a sputtering method. In order to improve the adhesion to the photoresist in the subsequent porous anodic oxide film forming step, a thickness of 100 to 400
A thin anodic oxide film may be formed. Thereafter, a photoresist having a thickness of about 1 μm was formed by spin coating. Then, the gate electrodes (505), (506), and (50) are formed by a known photolithography method.
7) was formed by etching. On the gate electrode,
Photoresist masks (508), (509), (5)
10) was left. (FIG. 5 (A))

【0060】次に、基板を10%シュウ酸水溶液に浸
し、定電流源の+側を基板上のゲイト電極(505)、
(507)に接続し、−側には白金の電極を接続して陽
極酸化をおこなった。この時、5〜50V、例えば、8
Vの定電圧で、10〜500分、例えば、200分陽極
酸化をおこなうことによって、厚さ5000Åの多孔質
の陽極酸化物(511)、(512)をゲート電極(5
05)、(507)の側面に形成した。得られた陽極酸
化物は多孔質であった。ゲート電極の上面には、マスク
材(508)、(510)が存在するために陽極酸化は
ほとんど進行しなかった。また、ゲート電極(506)
には電流を通じなかったので、陽極酸化物は形成されな
かった。(図5(B))
Next, the substrate is immersed in a 10% oxalic acid aqueous solution, and the + side of the constant current source is connected to the gate electrode (505) on the substrate.
(507), and a negative electrode was connected to a platinum electrode to perform anodic oxidation. At this time, 5 to 50 V, for example, 8
Anodizing is performed at a constant voltage of V for 10 to 500 minutes, for example, 200 minutes, so that the porous anodic oxides (511) and (512) having a thickness of 5000
05) and (507). The obtained anodic oxide was porous. Anodization hardly proceeded due to the presence of the mask materials (508) and (510) on the upper surface of the gate electrode. In addition, the gate electrode (506)
No anodic oxide was formed because no current was passed through. (FIG. 5 (B))

【0061】その後、マスク材を除去してゲイト電極上
面を露出させた。そして、実施例5と同様にL−酒石酸
をエチレングリコールに5%の濃度に希釈し、アンモニ
アを用いてpHを7.0±0.2に調整した電解溶液中
でゲート電極(505)、(506)、(507)に電
流を通じて陽極酸化し、厚さ500〜2500Å、例え
ば、2000Åの陽極酸化物を形成した。この結果、厚
さ2000Åの緻密な酸化アルミニウム被膜(51
3)、(514)、(515)が得られた。
Thereafter, the mask material was removed to expose the upper surface of the gate electrode. Then, in the same manner as in Example 5, L-tartaric acid was diluted to a concentration of 5% in ethylene glycol, and the pH was adjusted to 7.0 ± 0.2 using ammonia. Anodization was performed by passing an electric current through 506) and (507) to form an anodic oxide having a thickness of 500 to 2500 °, for example, 2000 °. As a result, a dense aluminum oxide film (51 mm thick)
3), (514) and (515) were obtained.

【0062】その後、イオンドーピング法によって、島
状シリコン領域(503)に、ゲイト電極部をマスクと
して自己整合的に不純物(ここでは燐)を注入し、N型
不純物領域を形成した。ここで、ドーピングガスとして
はジボラン(B2 6 )を用いた。この場合のドーズ量
は1×1014〜5×1015原子/cm2 、加速電圧は4
0〜90kV、例えば、ドーズ量を1×1015cm-2
加速電圧は65kVとした。この結果、P型不純物領域
(516)〜(519)が形成された。(図5(C))
After that, an impurity (here, phosphorus) was implanted into the island-shaped silicon region (503) in a self-aligned manner by using the gate electrode portion as a mask by ion doping to form an N-type impurity region. Here, diborane (B 2 H 6 ) was used as a doping gas. The dose in this case is 1 × 10 14 to 5 × 10 15 atoms / cm 2 , and the acceleration voltage is 4
0 to 90 kV, for example, a dose of 1 × 10 15 cm −2 ,
The acceleration voltage was 65 kV. As a result, P-type impurity regions (516) to (519) were formed. (FIG. 5 (C))

【0063】さらに、KrFエキシマーレーザー(波長
248nm、パルス幅20nsec)を照射して、ドー
ピングされた不純物領域(516)〜(519)の活性
化をおこなった。次に、層間絶縁膜として、プラズマC
VD法によって酸化珪素膜(520)を厚さ3000Å
に成膜した。さらに、層間絶縁膜(520)、ゲイト絶
縁膜(504)のエッチングをおこない、P型不純物領
域(516)にコンタクトホールを形成した。その後、
アルミニウム膜をスパッタ法によって形成し、エッチン
グして画像信号線(521)を形成した。(図5
(D))
Further, a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) was irradiated to activate the doped impurity regions (516) to (519). Next, plasma C is used as an interlayer insulating film.
The silicon oxide film (520) is formed to a thickness of 3000
Was formed. Further, the interlayer insulating film (520) and the gate insulating film (504) were etched to form a contact hole in the P-type impurity region (516). afterwards,
An aluminum film was formed by a sputtering method and etched to form an image signal line (521). (FIG. 5
(D))

【0064】その後、パッシベーション膜(522)を
形成し、パッシベション膜(522)、層間絶縁膜(5
20)、ゲイト絶縁膜(504)のエッチングをおこな
い、陽極酸化物被膜(514)上に開孔部を、また、P
型不純物領域(519)に画素電極のコンタクトホール
を形成した。そして、ITOを成膜、エッチングして画
素電極(523)を形成した。画素電極(523)は陽
極酸化物被膜(514)を誘電体としてゲート電極(5
06)と対向し、容量を形成している。また、P型不純
物領域(517)と(518)を同電位に保てば、ゲー
ト電極(506)とその下のシリコン半導体との間にゲ
ート絶縁膜(504)を誘電体としたMOS容量が形成
される。(図5(E))
After that, a passivation film (522) is formed, and a passivation film (522) and an interlayer insulating film (5) are formed.
20), the gate insulating film (504) is etched, and a hole is formed on the anodic oxide film (514);
A contact hole for a pixel electrode was formed in the type impurity region (519). Then, ITO was formed and etched to form a pixel electrode (523). The pixel electrode (523) uses the anodic oxide film (514) as a dielectric to form the gate electrode (5).
06) and form a capacitor. Further, if the P-type impurity regions (517) and (518) are kept at the same potential, a MOS capacitor using the gate insulating film (504) as a dielectric between the gate electrode (506) and the silicon semiconductor thereunder is formed. It is formed. (FIG. 5E)

【0065】以上のような工程により、Pチャネル型薄
膜トランジスタ(526)、(527)と容量(52
4)、MOS容量(525)を有するアクティブマトリ
クス回路素子が形成された。本実施例では、画素電極は
MOS容量のゲートと容量を形成するので、トランジス
タの導電型は逆であるが、図1(a)もしくは(b)に
示される回路と同じである。
By the steps described above, the P-channel type thin film transistors (526) and (527) and the capacitor (52)
4) An active matrix circuit element having a MOS capacitor (525) was formed. In this embodiment, since the pixel electrode forms a capacitance with the gate of the MOS capacitor, the conductivity type of the transistor is opposite, but is the same as the circuit shown in FIG. 1A or 1B.

【0066】本実施例ではOFF電流を抑制する必要の
ある薄膜トランジスタ(526)、(527)に関して
は、実施例5の場合によりもオフセット幅を広くした。
一方、MOS容量ではオフセットの存在は不要であるば
かりか、場合によっては抵抗成分となって回路にとって
好ましくないので、オフセットを小さくした。
In the present embodiment, the offset width of the thin film transistors (526) and (527) for which the OFF current needs to be suppressed is wider than that of the fifth embodiment.
On the other hand, in the case of the MOS capacitor, the presence of the offset is not only unnecessary, but in some cases, it becomes a resistance component, which is not desirable for the circuit.

【0067】[0067]

【発明の効果】以上、本発明に示したように、複数の薄
膜トランジスタおよび適当な容量を接続することによ
り、液晶セルの電圧降下を抑制することができた。本発
明においては、特に図2(C)の薄膜トランジスタ(2
22)のソース/ドレイン間の電圧は全ての駆動過程に
おいて低く保たれる。一般に薄膜トランジスタの劣化は
ソース/ドレイン間の電圧に依存するので、本発明を利
用することにより、劣化を防止することもできる。
As described above, the voltage drop of the liquid crystal cell can be suppressed by connecting a plurality of thin film transistors and an appropriate capacitor as shown in the present invention. In the present invention, in particular, the thin film transistor (2) shown in FIG.
The source / drain voltage of 22) is kept low in all driving processes. In general, the deterioration of a thin film transistor depends on the voltage between the source and the drain. Therefore, by using the present invention, the deterioration can be prevented.

【0068】本発明は、より高度な画像表示が要求され
る用途において効果的である。すなわち、256階調以
上の極めて微妙な濃淡を表現する場合には液晶セルの放
電は1フレームの間に1%以下に抑えられることが必要
である。従来の方式は図2(A)、(B)のいずれもこ
の目的には適したものではなかった。
The present invention is effective in applications requiring higher-level image display. In other words, when expressing extremely delicate shades of 256 gradations or more, it is necessary that the discharge of the liquid crystal cell be suppressed to 1% or less during one frame. In the conventional method, neither of FIGS. 2A and 2B is suitable for this purpose.

【0069】また、本発明は特に行数の多いマトリクス
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、1行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはOFF電流が多いことが問題となっている。このた
め、OFF電流を低減できる本発明はこの分野でも大き
な貢献が可能である。
The present invention is also suitable for an active matrix display device using a crystalline silicon semiconductor thin film transistor particularly suitable for displaying a matrix having a large number of rows. Generally, in a matrix having a large number of rows, an amorphous silicon semiconductor thin film transistor is not suitable for use because the selection time per row is short. However, there is a problem that a thin film transistor using a crystalline silicon semiconductor has a large OFF current. Therefore, the present invention that can reduce the OFF current can make a great contribution in this field.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明によるアクティブマトリクス回路素子
例を示す。
FIG. 1 shows an example of an active matrix circuit device according to the present invention.

【図2】 従来および本発明のアクティブマトリクス回
路の概略を示す。
FIG. 2 schematically shows an active matrix circuit according to the related art and the present invention.

【図3】 本発明による半導体領域およびゲートの配置
例を示す。
FIG. 3 shows an example of the arrangement of semiconductor regions and gates according to the present invention.

【図4】 実施例におけるアクティブマトリクス回路素
子の製造工程を示す。
FIG. 4 shows a manufacturing process of the active matrix circuit element in the embodiment.

【図5】 実施例におけるアクティブマトリクス回路素
子の製造工程を示す。
FIG. 5 shows a manufacturing process of the active matrix circuit element in the embodiment.

【図6】 本発明によるアクティブマトリクス回路素子
の駆動概要を示す。
FIG. 6 shows an outline of driving an active matrix circuit element according to the present invention.

【符号の説明】[Explanation of symbols]

101、102・・・・薄膜トランジスタ 103 ・・・・薄膜トランジスタ(常時ON) 104 ・・・・補助容量 105 ・・・・画素セル 111、112・・・・薄膜トランジスタ 113 ・・・・MOS容量 114 ・・・・補助容量 115 ・・・・画素セル 121、122・・・・薄膜トランジスタ 123 ・・・・容量 124 ・・・・補助容量(MOS容量) 125 ・・・・画素セル 131、132・・・・薄膜トランジスタ 133 ・・・・MOS容量 134 ・・・・補助容量(MOS容量) 135 ・・・・画素セル 101, 102: Thin film transistor 103: Thin film transistor (always on) 104: Auxiliary capacitance 105: Pixel cell 111, 112: Thin film transistor 113: MOS capacitance 114: ..Auxiliary capacitance 115... Pixel cells 121 and 122... Thin film transistor 123... Thin film transistor 133 ··· MOS capacitance 134 ··· Auxiliary capacitance (MOS capacitance) 135 ··· Pixel cell

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河崎 祐司 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 審査官 右田 昌士 (56)参考文献 特開 平2−44317(JP,A) 特開 平3−288824(JP,A) 特開 平4−219736(JP,A) 特開 平4−333828(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/1362 G02F 1/1343 G02F 1/133 G09F 9/30 H01L 29/78 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Yuji Kawasaki 398 Hase, Atsugi-shi, Kanagawa Examiner, Semiconductor Energy Laboratory Co., Ltd. Examiner Masashi Migita (56) References JP-A-2-44317 3-288824 (JP, A) JP-A-4-219736 (JP, A) JP-A-4-333828 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G02F 1/1362 G02F 1/1343 G02F 1/133 G09F 9/30 H01L 29/78

Claims (18)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板上にマトリクス状に配置された画素
電極と、 前記画素電極に接続された第1の薄膜トランジスタと、
容量と、第2の薄膜トランジスタとを有し、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタは、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、 前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが前記容量に接続され、 前記容量は前記画素電極に対して並列に接続され、 前記容量は、第1の電極、第2の電極、および前記第1
の電極と前記第2の電極との間に形成された誘電体を有
し、 前記第2の電極は、前記第1の薄膜トランジスタの前記
ソース領域または前記ドレイン領域のいずれか一方と、
前記第2の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方との間に設けられ、かつ
同一の面に形成された同一の半導体膜で形成され、 前記誘電体および前記ゲイト絶縁膜は、同一の面に形成
された同一の絶縁膜で形成されていることを特徴とする
アクティブマトリクス型表示装置。
1. A pixel electrode arranged in a matrix on a substrate; a first thin film transistor connected to the pixel electrode;
A first thin film transistor and a second thin film transistor, each of the first thin film transistor and the second thin film transistor having a channel region, a source region, a drain region, a gate insulating film in contact with the channel region; A gate electrode in contact with an insulating film; and either one of the source region or the drain region of the first thin film transistor and the second thin film transistor.
The source or drain region of the transistor
One of the capacitors is connected to the capacitor, the capacitor is connected in parallel to the pixel electrode, and the capacitor is a first electrode, a second electrode, and the first electrode.
And a dielectric formed between the second electrode and the second electrode, wherein the second electrode is connected to one of the source region and the drain region of the first thin film transistor,
The dielectric film and the gate insulating film are provided between the source region and the drain region of the second thin film transistor and are formed of the same semiconductor film formed on the same surface. An active matrix display device, which is formed using the same insulating film formed on the same surface.
【請求項2】 基板上にマトリクス状に配置された画素
電極と、 前記画素電極に接続された第1の薄膜トランジスタと、
容量と、第2の薄膜トランジスタとを有し、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタは、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、 前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが前記容量に接続され、 前記容量は前記画素電極に対して並列に接続され、 前記容量は、第1の電極、第2の電極、および前記第1
の電極と前記第2の電極との間に形成された誘電体を有
し、 前記第2の電極は、前記第1の薄膜トランジスタの前記
ソース領域または前記ドレイン領域のいずれか一方と、
前記第2の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方との間に設けられ、かつ
同一の面に形成された同一の半導体膜で形成され、 前記誘電体および前記ゲイト絶縁膜は、同一の面に形成
された同一の絶縁膜で形成されたアクティブマトリクス
型表示装置であって、 前記第1の電極は、前記第1の薄膜トランジスタの前記
ゲイト電極と、前記第2の薄膜トランジスタの前記ゲイ
ト電極との間に設けられ、かつ前記第1の薄膜トランジ
スタの前記ゲイト電極および前記第2の薄膜トランジス
タの前記ゲイト電極と同一の面に形成された同一の導電
膜で形成されていることを特徴とするアクティブマトリ
クス型表示装置。
2. A pixel electrode arranged in a matrix on a substrate; a first thin film transistor connected to the pixel electrode;
A first thin film transistor and a second thin film transistor, each of the first thin film transistor and the second thin film transistor having a channel region, a source region, a drain region, a gate insulating film in contact with the channel region; A gate electrode in contact with an insulating film; and either one of the source region or the drain region of the first thin film transistor and the second thin film transistor.
The source or drain region of the transistor
One of which is connected to the capacitor, the capacitor is connected in parallel to the pixel electrode, and the capacitor is a first electrode, a second electrode, and the first electrode.
And a dielectric formed between the second electrode and the second electrode, wherein the second electrode is connected to one of the source region and the drain region of the first thin film transistor,
The dielectric film and the gate insulating film are provided between the source region and the drain region of the second thin film transistor and are formed of the same semiconductor film formed on the same surface. An active matrix display device formed of the same insulating film formed on the same surface, wherein the first electrode is the gate electrode of the first thin film transistor and the gate electrode of the second thin film transistor And the same conductive film formed on the same surface as the gate electrode of the first thin film transistor and the gate electrode of the second thin film transistor. Active matrix display device.
【請求項3】 基板上にマトリクス状に配置された画素
電極と、前記画素電極に接続された第1の薄膜トランジ
スタと、第1の容量と、第2の容量と、第2の薄膜トラ
ンジスタとを有し、前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ は、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが、前記第1の容量および前記第2の容量
とそれぞれ接続され、 前記第1の容量および前記第2の容量は、前記画素電極
に対してそれぞれ並列に接続され、 前記第1の容量は、第1の電極、第2の電極、および前
記第1の電極と前記第2の電極との間に形成された第1
誘電体を有し、前記第2の容量は、前記第1の電極、前記画素電極、お
よび前記第1の電極と前記画素電極との間に形成された
第2の誘電体を有し、 前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記第2の電極は、それぞれ同一の面に形成さ
れた同一の半導体膜で形成され、 前記同一の面に形成された同一の半導体膜に不純物を添
加することにより前記ソース領域および前記ドレイン領
域が形成され、かつ前記第2の電極と接する半導体領域
に不純物が添加されていることを特徴とするアクティブ
マトリクス型表示装置。
3. A pixel electrode arranged in a matrix on a substrate, a first thin film transistor connected to the pixel electrode, a first capacitor, a second capacitor , 2 thin film tiger
And a Njisuta, the first thin film transistor and the second thin film tiger
Njisuta includes a channel region, a source region, a drain region, wherein the gate insulating film in contact with the channel region, wherein and a gate electrode in contact with the gate insulating film, the source region or prior to the first thin film transistor
One of the drain regions and the second thin film transistor.
The source or drain region of the transistor
Either one of the first capacitance and the second capacitance
And the first capacitor and the second capacitor are connected to the pixel electrode, respectively.
Are connected in parallel with each other, and the first capacitor is a first electrode, a second electrode, and a first capacitor formed between the first electrode and the second electrode .
, And the second capacitor includes the first electrode, the pixel electrode,
And formed between the first electrode and the pixel electrode
A second dielectric, wherein the channel region, the source region, the drain region, and the second electrode are each formed of the same semiconductor film formed on the same surface; An active matrix type wherein the source region and the drain region are formed by adding an impurity to the same semiconductor film formed, and an impurity is added to a semiconductor region in contact with the second electrode. Display device.
【請求項4】 基板上にマトリクス状に配置された画素
電極と、前記画素電極に接続された第1の薄膜トランジ
スタと、第1の容量と、第2の容量と、第2の薄膜トラ
ンジスタとを有し、前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ は、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが、前記第1の容量および前記第2の容量
とそれぞれ接続され、 前記第1の容量および前記第2の容量は、前記画素電極
に対してそれぞれ並列に接続され、 前記第1の容量は、第1の電極、第2の電極、および前
記第1の電極と前記第2の電極との間に形成された第1
の誘電体を有し、 前記第2の容量は、前記第1の電極、前記画素電極、お
よび前記第1の電極と前記画素電極との間に形成された
第2の誘電体を有し、 前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記第2の電極は、それぞれ同一の面に形成さ
れた同一の半導体膜で形成され、 前記同一の面に形成された同一の半導体膜に不純物を添
加することにより前記ソース領域および前記ドレイン領
域が形成され、かつ前記第2の電極と接する半導体領域
に不純物が添加されていることを特徴とするアクティブ
マトリクス型表示装置。
4. A pixel electrode disposed in a matrix on a substrate, a first thin film transistor connected to the pixel electrode, a first capacitor, a second capacitor , 2 thin film tiger
And a Njisuta, the first thin film transistor and the second thin film tiger
Njisuta includes a channel region, a source region, a drain region, wherein the gate insulating film in contact with the channel region, wherein and a gate electrode in contact with the gate insulating film, the source region or prior to the first thin film transistor
One of the drain regions and the second thin film transistor.
The source or drain region of the transistor
Either one of the first capacitance and the second capacitance
And the first capacitor and the second capacitor are connected to the pixel electrode, respectively.
Are connected in parallel with each other, and the first capacitor is a first electrode, a second electrode, and a first capacitor formed between the first electrode and the second electrode.
The second capacitor has the first electrode, the pixel electrode, and a second dielectric formed between the first electrode and the pixel electrode; The channel region, the source region, the drain region, and the second electrode are each formed of the same semiconductor film formed on the same surface, and impurities are added to the same semiconductor film formed on the same surface. Wherein the source region and the drain region are formed by doping, and an impurity is added to a semiconductor region in contact with the second electrode.
【請求項5】 基板上にマトリクス状に配置された画素
電極と、 前記画素電極に接続された第1の薄膜トランジスタと、
容量と、第2の薄膜トランジスタとを有し、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタは、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、 前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが前記容量に接続され、 前記容量は前記画素電極に対して並列に接続され、 前記容量は、第1の電極、第2の電極、および前記第1
の電極と前記第2の電極との間に形成された誘電体を有
し、 前記第2の電極は、前記第1の薄膜トランジスタの前記
ソース領域または前記ドレイン領域のいずれか一方と、
前記第2の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方との間に設けられ、かつ
同一組成の膜で形成され、 前記誘電体および前記ゲイト絶縁膜は、同一組成の膜で
形成されていることを特徴とするアクティブマトリクス
型表示装置。
5. A pixel electrode arranged in a matrix on a substrate; a first thin film transistor connected to the pixel electrode;
A first thin film transistor and a second thin film transistor, each of the first thin film transistor and the second thin film transistor having a channel region, a source region, a drain region, a gate insulating film in contact with the channel region; A gate electrode in contact with an insulating film; and either one of the source region or the drain region of the first thin film transistor and the second thin film transistor.
The source or drain region of the transistor
One of the capacitors is connected to the capacitor, the capacitor is connected in parallel to the pixel electrode, and the capacitor is a first electrode, a second electrode, and the first electrode.
And a dielectric formed between the second electrode and the second electrode, wherein the second electrode is connected to one of the source region and the drain region of the first thin film transistor,
The second thin film transistor is provided between the source region and the drain region, and is formed of a film having the same composition. The dielectric and the gate insulating film are formed of a film having the same composition. An active matrix display device comprising:
【請求項6】 基板上にマトリクス状に配置された画素
電極と、 前記画素電極に接続された第1の薄膜トランジスタと、
容量と、第2の薄膜トランジスタとを有し、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタは、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、 前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが前記容量に接続され、 前記容量は前記画素電極に対して並列に接続され、 前記容量は、第1の電極、第2の電極、および前記第1
の電極と前記第2の電極との間に形成された誘電体を有
し、 前記第2の電極は、前記第1の薄膜トランジスタの前記
ソース領域または前記ドレイン領域のいずれか一方と、
前記第2の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方との間に設けられ、かつ
同一組成の膜で形成され、 前記誘電体および前記ゲイト絶縁膜は、同一組成の膜で
形成されたアクティブマトリクス型表示装置であって、 前記第1の電極は、前記第1の薄膜トランジスタの前記
ゲイト電極と、前記第2の薄膜トランジスタの前記ゲイ
ト電極との間に設けられ、かつ前記第1の薄膜トランジ
スタの前記ゲイト電極および前記第2の薄膜トランジス
タの前記ゲイト電極と同一組成の膜で形成されているこ
とを特徴とするアクティブマトリクス型表示装置。
6. A pixel electrode arranged in a matrix on a substrate, a first thin film transistor connected to the pixel electrode,
A first thin film transistor and a second thin film transistor, each of the first thin film transistor and the second thin film transistor having a channel region, a source region, a drain region, a gate insulating film in contact with the channel region; A gate electrode in contact with an insulating film; and either one of the source region or the drain region of the first thin film transistor and the second thin film transistor.
The source or drain region of the transistor
One of which is connected to the capacitor, the capacitor is connected in parallel to the pixel electrode, and the capacitor is a first electrode, a second electrode, and the first electrode.
And a dielectric formed between the second electrode and the second electrode, wherein the second electrode is connected to one of the source region and the drain region of the first thin film transistor,
The second thin film transistor is provided between the source region and the drain region, and is formed of a film having the same composition. The dielectric and the gate insulating film are formed of a film having the same composition. Active matrix display device, wherein the first electrode is provided between the gate electrode of the first thin film transistor and the gate electrode of the second thin film transistor, and the first thin film transistor An active matrix type display device, wherein the gate electrode and the gate electrode of the second thin film transistor are formed of a film having the same composition.
【請求項7】 基板上にマトリクス状に配置された画素
電極と、前記画素電極に接続された第1の薄膜トランジ
スタと、第1の容量と、第2の容量と、第2の薄膜トラ
ンジスタとを有し、前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ は、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが、前記第1の容量および前記第2の容量
とそれぞれ接続され、 前記第1の容量および前記第2の容量は、前記画素電極
に対してそれぞれ並列に接続され、 前記第1の容量は、第1の電極、第2の電極、および前
記第1の電極と前記第2の電極との間に形成された第1
誘電体を有し、前記第2の容量は、前記第1の電極、前記画素電極、お
よび前記第1の電極と前記画素電極との間に形成された
第2の誘電体を有し、 前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記第2の電極は、それぞれ同一組成の膜で形
成され、 前記同一組成の膜に不純物を添加することにより前記ソ
ース領域および前記ドレイン領域が形成され、かつ前記
第2の電極と接する半導体領域に不純物が添加されてい
ることを特徴とするアクティブマトリクス型表示装置。
7. A pixel electrode arranged in a matrix on a substrate, a first thin film transistor connected to the pixel electrode, a first capacitor, a second capacitor , 2 thin film tiger
And a Njisuta, the first thin film transistor and the second thin film tiger
Njisuta includes a channel region, a source region, a drain region, wherein the gate insulating film in contact with the channel region, wherein and a gate electrode in contact with the gate insulating film, the source region or prior to the first thin film transistor
One of the drain regions and the second thin film transistor.
The source or drain region of the transistor
Either one of the first capacitance and the second capacitance
And the first capacitor and the second capacitor are connected to the pixel electrode, respectively.
Are connected in parallel with each other, and the first capacitor is a first electrode, a second electrode, and a first capacitor formed between the first electrode and the second electrode .
, And the second capacitor includes the first electrode, the pixel electrode,
And formed between the first electrode and the pixel electrode
A second dielectric, wherein the channel region, the source region, the drain region, and the second electrode are each formed of a film having the same composition, and by adding an impurity to the film having the same composition. An active matrix display device, wherein the source region and the drain region are formed, and an impurity is added to a semiconductor region in contact with the second electrode.
【請求項8】 基板上にマトリクス状に配置された画素
電極と、前記画素電極に接続された第1の薄膜トランジ
スタと、第1の容量と、第2の容量と、第2の薄膜トラ
ンジスタとを有し、前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ は、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが、前記第1の容量および前記第2の容量
とそれぞれ接続され、 前記第1の容量および前記第2の容量は、前記画素電極
に対してそれぞれ並列に接続され、 前記第1の容量は、第1の電極、第2の電極、および前
記第1の電極と前記第2の電極との間に形成された第1
の誘電体を有し、 前記第2の容量は、前記第1の電極、前記画素電極、お
よび前記第1の電極と前記画素電極との間に形成された
第2の誘電体を有し、 前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記第2の電極は、それぞれ同一組成の膜で形
成され、 前記同一組成の膜に不純物を添加することにより前記ソ
ース領域および前記ドレイン領域が形成され、かつ前記
第2の電極と接する半導体領域に不純物が添加されてい
ることを特徴とするアクティブマトリクス型表示装置。
8. A pixel electrode disposed on a substrate in a matrix, a first thin film transistor connected to the pixel electrode, a first capacitor, a second capacitor , 2 thin film tiger
And a Njisuta, the first thin film transistor and the second thin film tiger
Njisuta includes a channel region, a source region, a drain region, wherein the gate insulating film in contact with the channel region, wherein and a gate electrode in contact with the gate insulating film, the source region or prior to the first thin film transistor
One of the drain regions and the second thin film transistor.
The source or drain region of the transistor
Either one of the first capacitance and the second capacitance
And the first capacitor and the second capacitor are connected to the pixel electrode, respectively.
Are connected in parallel with each other, and the first capacitor is a first electrode, a second electrode, and a first capacitor formed between the first electrode and the second electrode.
The second capacitor has the first electrode, the pixel electrode, and a second dielectric formed between the first electrode and the pixel electrode; The channel region, the source region, the drain region, and the second electrode are each formed of a film having the same composition, and the source region and the drain region are formed by adding an impurity to the film having the same composition. And an impurity is added to a semiconductor region in contact with the second electrode.
【請求項9】 基板上にマトリクス状に配置された画素
電極と、 前記画素電極に接続された第1の薄膜トランジスタと、
容量と、第2の薄膜トランジスタとを有し、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタは、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、 前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが前記容量に接続され、 前記容量は前記画素電極に対して並列に接続され、 前記容量は、第1の電極、第2の電極、および前記第1
の電極と前記第2の電極との間に形成された誘電体を有
し、 前記第2の電極は、前記第1の薄膜トランジスタの前記
ソース領域または前記ドレイン領域のいずれか一方と、
前記第2の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方との間に設けられ、かつ
同一工程において得られた膜で形成され、 前記誘電体および前記ゲイト絶縁膜は、同一工程におい
て得られた膜で形成されていることを特徴とするアクテ
ィブマトリクス型表示装置。
9. A pixel electrode arranged in a matrix on a substrate; a first thin film transistor connected to the pixel electrode;
A first thin film transistor and a second thin film transistor, each of the first thin film transistor and the second thin film transistor having a channel region, a source region, a drain region, a gate insulating film in contact with the channel region; A gate electrode in contact with an insulating film; and either one of the source region or the drain region of the first thin film transistor and the second thin film transistor.
The source or drain region of the transistor
One of the capacitors is connected to the capacitor, the capacitor is connected in parallel to the pixel electrode, and the capacitor is a first electrode, a second electrode, and the first electrode.
And a dielectric formed between the second electrode and the second electrode, wherein the second electrode is connected to one of the source region and the drain region of the first thin film transistor,
The dielectric film and the gate insulating film are provided between one of the source region and the drain region of the second thin film transistor and formed in the same step. An active matrix display device characterized by being formed of a coated film.
【請求項10】 基板上にマトリクス状に配置された画
素電極と、 前記画素電極に接続された第1の薄膜トランジスタと、
容量と、第2の薄膜トランジスタとを有し、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタは、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、 前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが前記容量に接続され、 前記容量は前記画素電極に対して並列に接続され、 前記容量は、第1の電極、第2の電極、および前記第1
の電極と前記第2の電極との間に形成された誘電体を有
し、 前記第2の電極は、前記第1の薄膜トランジスタの前記
ソース領域または前記ドレイン領域のいずれか一方と、
前記第2の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方との間に設けられ、かつ
同一工程において得られた膜で形成され、 前記誘電体および前記ゲイト絶縁膜は、同一工程におい
て得られた膜で形成されたアクティブマトリクス型表示
装置であって、 前記第1の電極は、前記第1の薄膜トランジスタの前記
ゲイト電極と、前記第2の薄膜トランジスタの前記ゲイ
ト電極との間に設けられ、かつ前記第1の薄膜トランジ
スタの前記ゲイト電極および前記第2の薄膜トランジス
タの前記ゲイト電極と同一工程において得られた膜で形
成されていることを特徴とするアクティブマトリクス型
表示装置。
10. A pixel electrode arranged in a matrix on a substrate, a first thin film transistor connected to the pixel electrode,
A first thin film transistor and a second thin film transistor, each of the first thin film transistor and the second thin film transistor having a channel region, a source region, a drain region, a gate insulating film in contact with the channel region; A gate electrode in contact with an insulating film; and either one of the source region or the drain region of the first thin film transistor and the second thin film transistor.
The source or drain region of the transistor
One of the capacitors is connected to the capacitor, the capacitor is connected in parallel to the pixel electrode, and the capacitor is a first electrode, a second electrode, and the first electrode.
And a dielectric formed between the second electrode and the second electrode, wherein the second electrode is connected to one of the source region and the drain region of the first thin film transistor,
The dielectric film and the gate insulating film are provided between one of the source region and the drain region of the second thin film transistor and formed in the same step. An active matrix display device formed of a film formed by applying the first electrode, wherein the first electrode is provided between the gate electrode of the first thin film transistor and the gate electrode of the second thin film transistor; And an active matrix display device formed of a film obtained in the same step as the gate electrode of the first thin film transistor and the gate electrode of the second thin film transistor.
【請求項11】 基板上にマトリクス状に配置された画
素電極と、前記画素電極に接続された第1の薄膜トラン
ジスタと、第1の容量と、第2の容量と、第2の薄膜ト
ランジスタとを有し、前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ は、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方とが、前記第1の容量お
よび前記第2の容量とそれぞれ接続され、 前記第1の容量および前記第2の容量は、前記画素電極
に対してそれぞれ並列に接続され、 前記第1の容量は、第1の電極、第2の電極、および前
記第1の電極と前記第2の電極との間に形成された第1
誘電体を有し、前記第2の容量は、前記第1の電極、前記画素電極、お
よび前記第1の電極と前記画素電極との間に形成された
第2の誘電体を有し、 前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記第2の電極は、それぞれ同一工程において
得られた膜で形成され、 前記同一工程において得られた膜に不純物を添加するこ
とにより前記ソース領域および前記ドレイン領域が形成
され、かつ前記第2の電極と接する半導体領域に不純物
が添加されていることを特徴とするアクティブマトリク
ス型表示装置。
11. A pixel electrode disposed in a matrix on a substrate, a first thin film transistor connected to the pixel electrode, a first capacitor, a second capacitor , 2 thin film
A first thin film transistor and a second thin film transistor.
Njisuta includes a channel region, a source region, a drain region, wherein the gate insulating film in contact with the channel region, wherein and a gate electrode in contact with the gate insulating film, the source region or prior to the first thin film transistor
One of the drain regions is connected to the first capacitor or the first capacitor.
And the second capacitor, respectively, and the first capacitor and the second capacitor are connected to the pixel electrode
Are connected in parallel with each other, and the first capacitor is a first electrode, a second electrode, and a first capacitor formed between the first electrode and the second electrode .
, And the second capacitor includes the first electrode, the pixel electrode,
And formed between the first electrode and the pixel electrode
A second dielectric, wherein the channel region, the source region, the drain region, and the second electrode are each formed of a film obtained in the same step; An active matrix display device, wherein the source region and the drain region are formed by adding an impurity, and an impurity is added to a semiconductor region in contact with the second electrode.
【請求項12】 基板上にマトリクス状に配置された画
素電極と、前記画素電極に接続された第1の薄膜トラン
ジスタと、第1の容量と、第2の容量と、第2の薄膜ト
ランジスタとを有し、前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ は、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域に接したゲイト絶縁膜と、前
記ゲイト絶縁膜に接したゲイト電極とを含み、前記第1の薄膜トランジスタの前記ソース領域または前
記ドレイン領域のいずれか一方と、前記第2の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方とが、前記第1の容量および前記第2の容量
とそれぞれ接続され、 前記第1の容量および前記第2の容量は、前記画素電極
に対してそれぞれ並列に接続され、 前記第1の容量は、第1の電極、第2の電極、および前
記第1の電極と前記第2の電極との間に形成された第1
の誘電体を有し、 前記第2の容量は、前記第1の電極、前記画素電極、お
よび前記第1の電極と前記画素電極との間に形成された
第2の誘電体を有し、 前記チャネル領域、前記ソース領域、前記ドレイン領
域、及び前記第2の電極は、それぞれ同一工程において
得られた膜で形成され、 前記同一工程において得られた膜に不純物を添加するこ
とにより前記ソース領域および前記ドレイン領域が形成
され、かつ前記第2の電極と接する半導体領域に不純物
が添加されていることを特徴とするアクティブマトリク
ス型表示装置。
12. A pixel electrode disposed in a matrix on a substrate, a first thin-film transistor connected to the pixel electrode, a first capacitor, a second capacitor, and a second capacitor . 2 thin film
A first thin film transistor and a second thin film transistor.
Njisuta includes a channel region, a source region, a drain region, wherein the gate insulating film in contact with the channel region, wherein and a gate electrode in contact with the gate insulating film, the source region or prior to the first thin film transistor
One of the drain regions and the second thin film transistor.
The source or drain region of the transistor
Either one of the first capacitance and the second capacitance
And the first capacitor and the second capacitor are connected to the pixel electrode, respectively.
Are connected in parallel with each other, and the first capacitor is a first electrode, a second electrode, and a first capacitor formed between the first electrode and the second electrode.
The second capacitor has the first electrode, the pixel electrode, and a second dielectric formed between the first electrode and the pixel electrode; The channel region, the source region, the drain region, and the second electrode are each formed of a film obtained in the same step, and the source region is formed by adding an impurity to the film obtained in the same step. An active matrix display device, wherein the drain region is formed and a semiconductor region in contact with the second electrode is doped with an impurity.
【請求項13】 請求項1乃至請求項12のいずれか一
において、 前記チャネル領域、および前記第2の電極は、シリコン
膜であることを特徴とするアクティブマトリクス型表示
装置。
13. The active matrix display device according to claim 1 , wherein the channel region and the second electrode are silicon films.
【請求項14】 請求項1、請求項2、請求項5、請求
項6、請求項9または請求項10のいずれか一におい
て、 前記誘電体および前記ゲイト絶縁膜は、同一の材料で形
成されることを特徴とするアクティブマトリクス型表示
装置。
14. Claim 1, Claim 2, Claim 5, Claim
11. The active matrix display device according to claim 6, wherein the dielectric and the gate insulating film are formed of the same material.
【請求項15】 請求項1乃至請求項14のいずれか一
において、 前記第1の電極および前記ゲイト電極は、同一の材料で
形成されることを特徴とするアクティブマトリクス型表
示装置。
15. The active matrix display device according to claim 1 , wherein the first electrode and the gate electrode are formed of the same material.
【請求項16】 請求項3、請求項4、請求項7、請求
項8、請求項11または 請求項12のいずれか一におい
て、 前記第1の電極およびゲイト電極は、同一の面に形成さ
れた同一の絶縁膜により覆われており、前記第1の電極
上に形成された前記絶縁膜は、前記第2の誘電体である
ことを特徴とするアクティブマトリクス型表示装置。
16. The method of claim 3, claim 4, claim 7, and claim 6.
In any one of claim 8, claim 11, or claim 12 , the first electrode and the gate electrode are covered with the same insulating film formed on the same surface, and are formed on the first electrode. The active-matrix display device, wherein the formed insulating film is the second dielectric .
【請求項17】 請求項1乃至請求項16のいずれか一
において、 前記ゲイト絶縁膜は、シリコン化合物膜であることを特
徴とするアクティブマトリクス型表示装置。
17. The active matrix display device according to claim 1 , wherein the gate insulating film is a silicon compound film.
【請求項18】 請求項1乃至請求項17のいずれか一
において、 前記第2の電極と接して形成された前記第1の薄膜トラ
ンジスタの前記ソース領域または前記ドレイン領域のい
ずれか一方と、前記第2の薄膜トランジスタの前記ソー
ス領域または前記ドレイン領域のいずれか一方は、同電
位であることを特徴とするアクティブマトリクス型表示
装置。
18. The semiconductor device according to claim 1 , wherein one of the source region and the drain region of the first thin film transistor formed in contact with the second electrode is connected to the second transistor. 2. An active matrix display device according to claim 2, wherein one of the source region and the drain region of the thin film transistor has the same potential.
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