JPH0945930A - Thin film transistor and its manufacture - Google Patents

Thin film transistor and its manufacture

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JPH0945930A
JPH0945930A JP21271695A JP21271695A JPH0945930A JP H0945930 A JPH0945930 A JP H0945930A JP 21271695 A JP21271695 A JP 21271695A JP 21271695 A JP21271695 A JP 21271695A JP H0945930 A JPH0945930 A JP H0945930A
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thin film
impurity
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film transistor
pattern
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Masahiro Fujino
Hisao Hayashi
Masaru Yamazaki
勝 山崎
久雄 林
昌宏 藤野
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To ensure sufficient on-current of a thin film transistor while suppressing the off-current. SOLUTION: A thin film transistor is provided with a laminated structure formed by laminating a semiconductor thin film 1, a gate electrode 2 provided with a prescribed pattern and a gate insulating film 3 between the film 1 and the electrode 2. The semiconductor thin film 1 is provided with a channel area 4, a high concentration impurity area 5 and a low concentration impurity area 6. The semiconductor thin film 1 is provided with an internal part IN included in the pattern of the gate electrode 2 and an external part OUT positioned outside the pattern. The channel area 4 is formed on the internal part IN, and the high concentration impurity area 5 is formed on the external part OUT. The low concentration impurity area 6 is positioned between the channel area 4 and the high concentration impurity area 5, and at least a part of the area 6 is included in the internal part IN. The on current is prevented from reducing by modulating the low concentration impurity area 6 by gate potential.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は薄膜半導体装置に集積形成される薄膜トランジスタ及びその製造方法に関する。 The present invention relates to relates to a thin film transistor and a manufacturing method thereof are integrally formed on the thin film semiconductor device. より詳しくは、薄膜トランジスタのオフ電流を抑制し且つ十分なオン電流を確保する為の構造並びに製法に関する。 More particularly, to a structure and method for securing and sufficient ON current suppressing OFF current of the thin film transistor.

【0002】 [0002]

【従来の技術】近年、電子機器の小型・薄型化の為に大面積集積回路の研究が盛んになっている。 In recent years, studies of large-area integrated circuit has become popular for smaller and thinner electronic devices. 例えば、アクティブマトリクス液晶テレビ、密着型ラインセンサ、サーマルプリンタヘッド等の素子が開発されている。 For example, an active matrix liquid crystal televisions, contact type line sensor, the element such as a thermal printer head has been developed. これらの素子開発には、多結晶シリコン等の半導体薄膜を活性層として用いる薄膜トランジスタが最適であると考えられている。 The development of these devices, a thin film transistor using a semiconductor thin film such as polycrystalline silicon as an active layer is considered to be optimal. 多結晶シリコン薄膜中に素子を作成する為に種々の改善が試みられている。 Various improvements to create a device in the polycrystalline silicon thin film has been attempted. 一般には、小粒径シリコンの集合体であると考えられている多結晶膜には、多数の未結合手が存在しており、この為に電気特性が単結晶シリコントランジスタと比較して劣っている。 In general, a polycrystalline film which is considered to be a collection of small particle size silicon, there are a large number of dangling bonds, electrical characteristics for this purpose is inferior to the single crystal silicon transistor there. 多結晶シリコン薄膜をMOSトランジスタの活性層に用いると、ドレイン接合の耐圧が低く、また接合漏れ電流(オフ電流)が大きいという欠点が指摘されている。 The use of polycrystalline silicon thin film active layer of the MOS transistors, low breakdown voltage of the drain junction, also the disadvantage that the junction leakage current (off current) is large has been pointed out. ドレイン接合において、弱電界ではSi/SiO 2界面でのリーク電流、2×10 5 V/cmを超える強電界ではトンネル電流が支配的である。 In drain junction, leakage current at the Si / SiO 2 interface is a weak electric field, the tunnel current is dominant in the strong electric field of more than 2 × 10 5 V / cm.

【0003】 [0003]

【発明が解決しようとする課題】薄膜トランジスタの高耐圧化や漏れ電流の低減の為に、オフセットゲート構造が提案されている。 For reduction of the high breakdown voltage and leakage current of the thin film transistor [0006], the offset gate structure has been proposed. 薄膜トランジスタは多結晶シリコンからなる半導体薄膜と、所定のパタンを有するゲート電極と、両者の間に介在するゲート絶縁膜とを重ねた積層構造を有する。 The thin film transistor has a semiconductor thin film of polycrystalline silicon, a gate electrode having a predetermined pattern, a multilayer structure of repeating a gate insulating film interposed therebetween. オフセットゲート構造では半導体薄膜にチャネル領域、高濃度不純物領域及び低濃度不純物領域が形成されている。 A channel region in a semiconductor thin film at an offset gate structure, the high concentration impurity region and a low concentration impurity region is formed. 高濃度不純物領域はチャネル領域の両側に位置しソース領域及びドレイン領域として機能する。 The high concentration impurity regions serving as source and drain regions located on both sides of the channel region. 低濃度不純物領域はチャネル領域とドレイン領域との間及び/又はチャネル領域とソース領域との間に介在し、所謂LDD領域(Lightly Doped D The low concentration impurity region interposed between the between the channel region and the drain region and / or the channel region and the source region, the so-called LDD regions (Lightly Doped D
rain)と呼ばれている。 Has been referred to as the rain). しかしながら、このLDD However, this LDD
領域を設けると漏れ電流を顕著に抑制できるものの、逆に駆動電流(オン電流)が低下してしまう。 Although it remarkably suppress leakage current when providing the region, opposite to the drive current (ON current) is reduced. 従来のLD Conventional LD
D領域はゲート電極の外側にあり、ゲート電位による変調を受けない為にその分オン電流が低下する。 D area is outside of the gate electrode, that amount on current to not subjected to modulation by the gate potential is lowered. 特に、ソース領域側にこのLDD領域を設けるとオン電流が大幅に下がってしまう。 In particular, the source region side providing the LDD region when the ON current may falls remarkably. かかる従来の技術の解決すべき課題は、例えば電子情報通信学会論文誌 C−II Vol. J Problem to be solved in the prior art, for example IEICE C-II Vol. J
73−C−II No. 73-C-II No. 4 pp. 4 pp. 277−283 199 277-283 199
0年4月「多結晶シリコンMOSFETにおけるドレイン接合の設計」に記載されている。 It is described in "Design of the drain junctions in polycrystalline silicon MOSFET" 0 April.

【0004】 [0004]

【課題を解決するための手段】上述した従来の技術の課題を解決する為以下の手段を講じた。 In order to solve the problem] was taken the following means to solve the problems of the prior art described above. 即ち、本発明にかかる薄膜トランジスタは基本的に、半導体薄膜と、所定のパタンを有するゲート電極と、両者の間に介在するゲート絶縁膜とを有する。 That is, the thin film transistor according to the present invention basically includes a semiconductor thin film, a gate electrode having a predetermined pattern, a gate insulating film interposed therebetween. 該半導体薄膜にチャネル領域、 The semiconductor thin film in a channel region,
高濃度不純物領域及び低濃度不純物領域が設けられている。 The high concentration impurity region and a low concentration impurity region is provided. この半導体薄膜は該ゲート電極のパタン内に包含される内側部とパタン外に位置する外側部とに分かれている。 The semiconductor thin film is divided into an outer portion positioned on the inner side and the pattern outer encompassed within the pattern of the gate electrode. 前記チャネル部は該内側部に形成され、前記高濃度不純物領域は該外側部に形成されている。 The channel portion is formed on the inner side, the high concentration impurity region is formed on the outer side. 特徴事項として、前記低濃度不純物領域は該チャネル領域と該高濃度不純物領域の間に位置し且つ少なくとも一部は該内側部に包含されている。 As a feature, the low concentration impurity region is located by and at least a portion between the channel region and the high concentration impurity regions are included in the inner side. 好ましくは、前記低濃度不純物領域は、不純物濃度が10 16 〜10 18個/cm 3である。 Preferably, the low concentration impurity region, an impurity concentration of 10 16 to 10 18 / cm 3. 又、 or,
前記低濃度不純物領域は不純物濃度がチャネル領域から高濃度不純物領域に向う水平方向に沿って勾配を有するものであっても良い。 The low concentration impurity region may have a gradient along the horizontal direction in which the impurity concentration toward the high concentration impurity region from the channel region. あるいは、前記低濃度不純物領域は不純物濃度が半導体薄膜の深さ方向に沿って勾配を有するものであっても良い。 Alternatively, the low concentration impurity region may have a gradient impurity concentration along the depth direction of the semiconductor thin film. 又好ましくは、前記高濃度不純物領域はチャネル領域の両側に位置し、前記低濃度不純物領域は少なくとも一方の高濃度不純物領域とチャネル領域との間に設ける。 Also preferably, the high concentration impurity region is located on both sides of the channel region, the low concentration impurity region is provided between at least one of the high concentration impurity region and the channel region.

【0005】本発明の他の側面では、薄膜トランジスタは以下の工程により製造される。 [0005] In another aspect of the present invention, the thin film transistor is manufactured by the following steps. 先ず絶縁基板上に所定のパタンのゲート電極を形成する第1工程を行なう。 First performing a first step of forming a gate electrode of a predetermined pattern on an insulating substrate. 次に該ゲート電極の上にゲート絶縁膜を形成する第2工程を行なう。 Then performing a second step of forming a gate insulating film on the gate electrode. 続いて該ゲート絶縁膜の上に半導体薄膜を形成する第3工程を行なう。 Then perform a third step of forming a semiconductor thin film on the gate insulating film. さらに該ゲート電極のパタンより内側に入るパタンで第1不純物阻止膜を該半導体薄膜の上に形成する。 Furthermore the first impurity blocking layer is formed on the said semiconductor thin film pattern into the inside from the pattern of the gate electrode. この後該第1不純物阻止膜をマスクとして不純物を低濃度で該半導体薄膜にドーピングする第5工程を行なう。 The first impurity blocking layer after the performing a fifth step of doping the semiconductor thin film at a low concentration impurity as a mask. さらに該第1不純物阻止膜のパタンを包含し且つそれよりも大面積のパタンで第2不純物阻止膜を形成する第6工程を行なう。 Further than that and include patterns of first impurity blocking layer performs a sixth step of forming a second impurity blocking film pattern having a large area. 最後に、該第2不純物阻止膜をマスクとして不純物を高濃度で該半導体薄膜にドーピングする第7工程を行なう。 Finally, the impurity at a high concentration is performed a seventh step of doping the semiconductor thin film said second impurity blocking film as a mask. 好ましくは、前記第4工程は該ゲート電極をマスクとして透明な絶縁基板の裏面からオーバ露光を行ない、該絶縁基板の表面に第1不純物阻止膜のパタンを設定する裏面露光処理を含む。 Preferably, the fourth step includes a back exposure process in which the gate electrode subjected to over-exposure from the rear surface of the transparent insulating substrate as a mask, to set the pattern of the first impurity blocking layer on the surface of the insulating substrate. 又好ましくは、前記第6工程は該ゲート電極をマスクとして透明な絶縁膜の裏面から露光を行ない、該絶縁基板の表面に第2不純物阻止膜のパタンを設定する裏面露光処理を含む。 Also preferably, the sixth step includes a back exposure process for setting the pattern of the second impurity blocking layer on the gate electrode subjected to exposure from the rear surface of the transparent insulating film as a mask, the surface of the insulating substrate. 又、前記第5工程は不純物のイオンを電界加速して該半導体薄膜中にドーピングする。 Further, the fifth step is doped into the semiconductor thin film ion impurities in field acceleration. 同様に、前記第7工程は不純物のイオンを電界加速して該半導体薄膜にドーピングする。 Similarly, the seventh step of doping to the semiconductor thin film ion impurities in field acceleration. あるいは、前記第7工程は不純物を高濃度で含有するドープトシリコンを該半導体薄膜に重ねて成膜し、レーザ光を照射して不純物のドーピングを行なっても良い。 Alternatively, the seventh step is a doped silicon containing an impurity at a high concentration is deposited on top to the semiconductor thin film, it may be performed doping impurity by irradiating a laser beam. さらに好ましくは、前記第4 More preferably, the fourth
工程は熱変形可能なフォトレジストを用いて第1不純物阻止膜を形成し、前記第6工程は該フォトレジストをリフロー加熱して第1不純物阻止膜のパタンを拡大化し第2不純物阻止膜に転換する方法であっても良い。 Step to form a first impurity blocking film by using a heat-deformable photoresist, the sixth step is converted into the second impurity blocking layer enlarging the pattern of the first impurity blocking layer by reflow heating the photoresist it may be a method to.

【0006】本発明は表示用薄膜半導体装置を包含している。 [0006] The present invention encompasses a display thin film semiconductor device. この表示用薄膜半導体装置は画素電極と、これをスイッチング駆動する薄膜トランジスタと、該薄膜トランジスタを駆動する駆動回路に含まれる薄膜トランジスタとが同一基板に集積形成されている。 And the indicating thin film semiconductor device pixel electrode, a thin film transistor for switching driving this, a thin film transistor included in the drive circuit for driving the thin film transistors are integrally formed on the same substrate. 少なくとも駆動回路に含まれる薄膜トランジスタは半導体薄膜と、所定のパタンを有するゲート電極と、両者の間に介在するゲート絶縁膜とを重ねた積層構造を有し、該半導体薄膜にチャネル領域、高濃度不純物領域及び低濃度不純物領域を設けている。 Thin film transistor and the semiconductor thin film is included in at least the drive circuit has a gate electrode having a predetermined pattern, a multilayer structure of repeating a gate insulating film interposed therebetween, the semiconductor thin film in a channel region, a high concentration impurity It is provided regions and low concentration impurity regions. 前記半導体薄膜は該ゲート電極のパタン内に包含される内側部とパタン外に位置する外側部とに分かれている。 The semiconductor thin film is divided into an outer portion positioned on the inner side and the pattern outer encompassed within the pattern of the gate electrode. 前記チャネル部は該内側部に形成され、 The channel portion is formed on the inner side,
前記高濃度不純物領域は該外側部に形成される。 The high concentration impurity region is formed on the outer side. 特徴事項として、前記低濃度不純物領域は該チャネル領域と該高濃度不純物領域の間に位置し、且つ少なくとも一部は該内側部に包含される。 As a feature, the low concentration impurity region is located between the channel region and the high concentration impurity region and and encompassed at least in part the inner side.

【0007】多結晶シリコン等の半導体薄膜を活性層とする薄膜トランジスタではオフ電流(リーク電流)の抑制が重要であり、LDD構造が採用されている。 [0007] Inhibition of the semiconductor thin film off the thin film transistor as an active layer a current of such polycrystalline silicon (leakage current) is important, LDD structure is employed. しかしながら、チャネル領域と高濃度不純物領域との間に低濃度不純物領域(LDD領域)を介在させたLDD構造を採用するとオン電流(駆動電流)が低下する。 However, when adopting the LDD structure is interposed a low-concentration impurity region (LDD region) between the channel region and the high concentration impurity regions on current (driving current) is reduced. この点に鑑み、本発明はオン電流を低下させずオフ電流を抑制する新規なLDD構造を実現している。 In view of this, the present invention realizes a novel LDD structure suppresses the off current without reducing the ON-current. 従来のLDD構造ではLDD領域がゲートパタンよりも外側部にあり、ゲート電位による変調を受けない為その分駆動電流が下がる。 In the conventional LDD structure is outside portion than the LDD region is a gate pattern, correspondingly driving current decreases because not subjected to modulation by the gate voltage. 特に、ソース領域側にこのLDD領域があると大きく下がってしまう。 In particular, greatly decreased when the source region side is the LDD region. そこで、本発明ではこのLDD領域をゲートパタンの内側部に配置し、ゲート電位で変調させる様にしてオン電流を下げない様にする。 Therefore, in the present invention to place the LDD region on the inner side of the gate pattern and so as not to lower the on-current in the manner to be modulated by the gate potential.

【0008】 [0008]

【発明の実施の形態】以下、図1を参照して最良な発明の実施形態を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the best invention with reference to FIG. (A)は本発明にかかる薄膜トランジスタの基本的な断面構造を表わしており、ボトムゲート型である。 (A) represents the basic cross-sectional structure of a thin film transistor according to the present invention, a bottom-gate type. 図示する様に、薄膜トランジスタは多結晶シリコン等からなる半導体薄膜1と、所定のパタンを有するゲート電極2と、両者の間に介在するゲート絶縁膜3とを重ねた積層構造を有する。 As shown, the thin film transistor has a semiconductor thin film 1 made of polycrystalline silicon or the like, a gate electrode 2 having a predetermined pattern, a multilayer structure of repeating the gate insulating film 3 interposed therebetween. 本例では半導体薄膜1の下側にゲート電極2が配置しておりボトムゲート型となっている。 A gate electrode 2 is in the bottom-gate type has been arranged on the lower side of the semiconductor thin film 1 in this example. 半導体薄膜1にはチャネル領域(i The channel region in the semiconductor thin film 1 (i
(イントリンシック)領域)4と、高濃度不純物領域(N++領域)5と、低濃度不純物領域(N領域)6とが設けられている。 And (intrinsic) region) 4, and the high concentration impurity regions (N ++ region) 5, a low concentration impurity region (N region) 6 is provided. 高濃度不純物領域5はチャネル領域4の両側に位置し、夫々ソース領域S及びドレイン領域Dとして機能する。 The high concentration impurity region 5 is located on both sides of the channel region 4, which functions as a respective source region S and drain region D. 一方、低濃度不純物領域6はLDD On the other hand, the low concentration impurity regions 6 LDD
領域となり、少なくとも一方の高濃度不純物領域5とチャネル領域4との間に介在する。 It becomes the area, interposed between at least one of the high concentration impurity region 5 and channel region 4. 本例では、LDD領域6はチャネル領域4とドレイン領域Dとの間及びチャネル領域4とソース領域Sとの間に設けられている。 In this example, LDD regions 6 are provided and between the channel region 4 and the source region S of the channel region 4 and the drain region D.

【0009】半導体薄膜1はアイランド状にパタニングされており、ゲート電極2のパタン内に包含される内側部INとパタン外に位置する外側部OUTとに分かれている。 [0009] The semiconductor thin film 1 is patterned into an island shape, it is divided into an outer portion OUT positioned inside portion IN and pattern outside encompassed within the gate electrode 2 pattern. チャネル領域4は内側部INに形成される一方、 While the channel region 4 is formed in the inner portion IN,
高濃度不純物領域5は外側部OUTに形成されている。 The high concentration impurity regions 5 are formed on the outer portion OUT.
特徴事項として、低濃度不純物領域6はチャネル領域4 As a feature, the low concentration impurity region 6 channel region 4
と高濃度不純物領域5の間に位置し且つ少なくとも一部は内側部INに包含されている。 The position and and at least a portion between the high concentration impurity region 5 is enveloped by the inner section IN. なお、図示の例では低濃度不純物領域6は全て内側部INに包含されている。 In the illustrated example it is all encompassed low concentration impurity regions 6 inner section IN.
好ましくは、低濃度不純物領域6はその不純物濃度が1 Preferably, the low concentration impurity region 6 has an impurity concentration 1
16 〜10 18個/cm 3に設定されている。 It is set to 0 16-10 18 / cm 3. 又、低濃度不純物領域6はその不純物濃度がチャネル領域4から高濃度不純物領域5に向う水平方向に沿って勾配を有するものであっても良い。 Further, the low concentration impurity regions 6 may have a gradient along the horizontal direction in which the impurity concentration is toward the high concentration impurity regions 5 from the channel region 4. LDD領域にドレイン方向又はソース方向に向って濃度分布を付ける事で、LDD領域の幅を実効的に狭くできより多くのオン電流を確保できる。 Toward the drain direction or source direction LDD region By attaching a density distribution can be ensured many on-current than can reduce the width of the LDD region effectively.
あるいは、LDD領域の不純物濃度が半導体薄膜1の深さ方向に沿って勾配を有する様にしても同様の効果が得られる。 Alternatively, the impurity concentration of the LDD region similar effect can be obtained in the manner having a gradient along the depth direction of the semiconductor thin film 1. なお、上述した構造を有する薄膜トランジスタは絶縁基板7の上に形成されると共に、パシベーション膜8により被覆されている。 Incidentally, the thin film transistor having the above-described structure while being formed on the insulating substrate 7 are covered by the passivation film 8. このパシベーション膜8にはソース領域S及びドレイン領域Dに連通するコンタクトホールが開口している。 Are opened is a contact hole communicating with the source region S and drain region D in the passivation film 8. パシベーション膜8の上には配線9がパタニング形成されており、コンタクトホールを介してソース領域S及びドレイン領域Dに電気接続している。 Wiring 9 is formed on the passivation film 8 is formed patterned and electrically connected to the source region S and drain region D through the contact hole.

【0010】ところで、ドレイン耐圧を測定する場合、 [0010] By the way, if you want to measure the drain breakdown voltage,
ソース領域S及びゲート電極2を接地電位に近い状態に保持すると共に、ドレイン領域Dに正電位(Nチャネルトランジスタの場合)を印加する。 A source region S and the gate electrode 2 and holds a state close to the ground potential, a positive potential is applied (in the case of N-channel transistor) to the drain region D. この時、チャネル領域4とドレイン領域Dの接合部では強い蓄積層(アキュミレーション層)が形成される。 At this time, a strong accumulation layer at the junction of the channel region 4 and the drain region D (Accu Mi configuration layer) is formed. この為、接合部には強い横方向電界が発生し、ブレイクダウンの原因となる。 Therefore, the lateral electric field is generated strong at the junction, causing breakdown.
この横方向電界を弱める為にLDD領域6が介在している。 LDD regions 6 is interposed in order to weaken the lateral electric field. 従来、このLDD領域6をゲート電極2のパタンの内側部INに設けても、ゲート電位によって変調を受ける為意味をなさないと考えられていた。 Conventionally, even if provided with the LDD region 6 inside portion IN of the gate electrode 2 pattern it was thought to make sense for receiving the modulated by the gate potential. しかしながら、 However,
詳しく計算するとLDD領域6の不純物濃度を適切な範囲に設定すると、ゲート電位で変調されてもLDD機能を有する事が判明した。 Setting the impurity concentration of the LDD region 6 in a suitable range when detail computation, it also is modulated by the gate potential has an LDD function was found. この現象を積極的に利用してゲート電位で変調させる様にしてオン電流を下げない様にすると共に、オフ電流を抑制している。 While so as not to lower the on-current in the manner to be modulated by the gate voltage using this phenomenon positively, thereby suppressing the off current.

【0011】(B)はトップゲート型の薄膜トランジスタを表わしており、本発明はボトムゲート型とトップゲート型とを問わず適用可能である。 [0011] (B) represents the top-gate thin film transistor, the present invention is applicable regardless of a bottom gate type and top gate type. なお、(A)に示したボトムゲート型の薄膜トランジスタと対応する部分には対応する参照番号を付して理解を容易にしている。 Incidentally, to facilitate understanding are denoted by the same reference numerals are used in a portion corresponding to the bottom gate type thin film transistor shown in (A). 図示する様に、トップゲート型では半導体薄膜1の上にゲート絶縁膜3を介してゲート電極2がパタニング形成されている。 As shown, the gate electrode 2 are formed patterned via a gate insulating film 3 on the semiconductor thin film 1 is a top gate type. チャネル領域4はゲート電極2のパタンの内側部INに形成され、高濃度不純物領域5は外側部OU Channel region 4 is formed in the inner portion IN of the gate electrode 2 pattern, the high concentration impurity region 5 outside portion OU
Tに形成されている。 It is formed in a T. 低濃度不純物領域6は少なくとも一部ゲート電極2のパタンの内側部INに包含されている。 Low concentration impurity regions 6 is enveloped by the inner portion IN of at least a portion of the gate electrode 2 pattern.

【0012】図2は薄膜トランジスタのオン電流及びオフ電流とLDD領域における不純物濃度との関係を示すグラフである。 [0012] FIG. 2 is a graph showing the relationship between the impurity concentration in the on-current and off-current and the LDD region of the thin film transistor. 縦軸にオン電流及びオフ電流をとり、横軸に不純物濃度をとってある。 The vertical axis represents the on current and the off current are taken impurity concentration on the horizontal axis. カーブAONは図1の(A)に示した薄膜トランジスタのオン電流を表わし、 Curve AON represents a thin film transistor on-current shown in (A) in FIG. 1,
カーブZONは従来の薄膜トランジスタのオン電流を表わしている。 Curve ZON represents the on current of the conventional thin film transistor. 又、カーブAOFFは本発明にかかる薄膜トランジスタのオフ電流を示し、カーブZOFFは従来の薄膜トランジスタのオフ電流を表わしている。 Moreover, the curve AOFF represents the off-current of the thin film transistor according to the present invention, curve ZOFF represents the off-current of the conventional thin film transistor. グラフから明らかな様に、LDD領域(N領域)の不純物濃度を10 16個/cm 3 〜10 18個/cm 3の間に設定する事で、本発明にかかる薄膜トランジスタはオン電流が殆ど変わらずにオフ電流が下げられる。 As apparent from the graph, by setting the impurity concentration of the LDD region (N region) between 10 16 / cm 3 to 10 18 atoms / cm 3, a thin film transistor according to the present invention does not change the on-current almost off current can be lowered to. 一方、従来の薄膜トランジスタではLDD領域を設ける事によりオン電流が低下している。 On the other hand, in the conventional thin film transistor on-current by providing the LDD region is reduced. なお、高濃度不純物領域(N++領域) The high concentration impurity regions (N ++ region)
の不純物濃度は10 20 〜10 21個/cm 3程度に制御されている。 The impurity concentration of which is controlled to 10 20 to 10 about 21 / cm 3.

【0013】 [0013]

【実施例】図4を参照して本発明にかかる薄膜トランジスタの製造方法の好適な実施例を詳細に説明する。 The preferred embodiment of EXAMPLES method of manufacturing the thin film transistor according to the present invention with reference to FIG. 4 will be described in detail. 先ず工程(A)で、ガラス等からなる絶縁基板51の上に所定のパタンを有するゲート電極52を形成する。 First, in step (A), to form a gate electrode 52 having a predetermined pattern on an insulating substrate 51 made of glass or the like. 例えば、Ta/Mo等からなる金属膜をスパッタリングで成膜した後、フォトリソグラフィ及びエッチングにより金属膜をパタニングしてゲート電極52に加工する。 For example, after forming by sputtering a metal film made of Ta / Mo etc., processed into a gate electrode 52 is patterned metal film by photolithography and etching. この段階で1枚目のフォトマスクを使用する。 Using a first photomask at this stage.

【0014】工程(B)に進み、ゲート電極52の上にゲート絶縁膜53を形成する。 [0014] proceeds to step (B), a gate insulating film 53 on the gate electrode 52. 例えば、CVDによりS For example, S by CVD
iO 2を成膜してゲート絶縁膜53とする。 The iO 2 by forming a gate insulating film 53. あるいは、 Alternatively,
SiO 2に代えてP−SiNを用いても良い。 It may be used P-SiN instead of SiO 2. さらには、P−SiNとSiO 2の積層膜をゲート絶縁膜としても良い。 Further, it may be a gate insulating film a laminated film of P-SiN and SiO 2. 続いて、非晶質シリコンからなる半導体薄膜54をCVD法により成膜する。 Subsequently, the semiconductor thin film 54 made of amorphous silicon is deposited by CVD. この半導体薄膜54にレーザ光を照射して一旦溶融化した後冷却過程で非晶質シリコンを多結晶シリコンに転換する。 Converting amorphous silicon in the cooling process after once melted by being irradiated with laser light to the semiconductor thin film 54 on the polycrystalline silicon. さらに、フォトリソグラフィ及びエッチングにより半導体薄膜54をアイランド状にパタニングして薄膜トランジスタの素子領域(活性層)とする。 Further, by patterning the semiconductor thin film 54 in an island shape and the element region of a thin film transistor (active layer) by photolithography and etching. この段階で第2のフォトマスクを使用する。 Using a second photomask at this stage.

【0015】工程(C)に進み、SiO 2をCVDにより50nmの厚みで成膜し保護膜55を形成する。 [0015] proceeds to step (C), a protective film 55 was deposited to a thickness of 50nm of SiO 2 by CVD. 続いて、ゲート電極52のパタンより内側に入るパタンで第1不純物阻止膜56を半導体薄膜54の上に保護膜55 Subsequently, it protects the first impurity blocking layer 56 in patterns that fall inside the pattern of the gate electrode 52 on the semiconductor thin film 54 film 55
を介して形成する。 To form through the. 具体的には、ゲート電極52をマスクとして透明な絶縁基板51の裏面からオーバ露光を行ない、絶縁基板51の表面に第1不純物阻止膜56のパタンを設定している。 Specifically, subjected to over-expose the gate electrode 52 from the back surface of the transparent insulating substrate 51 as a mask, has set pattern of the first impurity blocking layer 56 on the surface of the insulating substrate 51. さらに具体的には、フォトレジストを塗布した後裏面からのオーバ露光を行なう事でセルフアライメントによりフォトレジストを第1不純物阻止膜56に加工している。 More specifically, by processing the photoresist to the first impurity blocking layer 56 by self-alignment in carrying out the over-exposure from the back side after applying photoresist. これにより、極めて精度良く第1不純物阻止膜56をパタニングできるばかりでなく、 Thus, not only can patterning extremely accurately first impurity blocking layer 56,
ゲート電極52をマスクとしたセルフアライメント方式なので何等フォトマスクを必要としない。 Does not require anything like photomask because the gate electrode 52 of the self-alignment method as a mask. ゲート電極5 Gate electrode 5
2に対する第1不純物阻止膜56のアライメント精度は極めて高くなる。 Alignment accuracy of the first impurity blocking layer 56 for 2 becomes extremely high. 引き続いて、第1不純物阻止膜56をマスクとして不純物を低濃度で半導体薄膜54にドーピングしN領域を形成する。 Subsequently, an impurity to form a doped N region in the semiconductor thin film 54 at a low concentration first impurity blocking layer 56 as a mask. 例えば燐等の不純物のイオンを電界加速して半導体薄膜54中にドーピングする。 For example, ion doping of an impurity such as phosphorus into the semiconductor thin film 54 and field acceleration. この後使用済みになった第1不純物阻止膜56を剥離する。 Separating the first impurity blocking layer 56 that were used after this.

【0016】工程(D)に進み、第1不純物阻止膜56 [0016] proceeds to step (D), the first impurity blocking layer 56
のパタンを包含し且つそれよりも大面積のパタンで第2 In the pattern include and pattern of a large area than the second
不純物阻止膜57を形成する。 Forming an impurity blocking layer 57. 具体的には、ゲート電極52をマスクとして透明な絶縁基板51の裏面から露光を行ない、絶縁基板51の表面に第2不純物阻止膜57 Specifically, the gate electrode 52 performs exposure from the rear surface of the transparent insulating substrate 51 as a mask, the second impurity blocking layer on the surface of the insulating substrate 51 57
のパタンを設定する裏面露光処理を行なう。 Performing backside exposure process for setting the pattern. さらに具体的には、保護膜55の表面にフォトレジストを塗布した後裏面露光を行なってセルフアライメントによりフォトレジストを第2不純物阻止膜57に加工している。 More specifically, by processing the photoresist to the second impurity blocking layer 57 by self-alignment by performing back exposure after coating a photoresist on the surface of the protective film 55. この時、露光量を調整する事で、第1不純物阻止膜56より大面積の第2不純物阻止膜57を形成できる。 At this time, by adjusting the exposure amount to form a second impurity blocking layer 57 having a large area than the first impurity blocking layer 56. 例えば、 For example,
オーバ露光ではなくジャスト露光を行なえば良い。 It may be carried out just exposure rather than the over-exposure. さらに、第2不純物阻止膜57をマスクとして不純物を高濃度で半導体薄膜54にドーピングし、N++領域を設ける。 Further, the impurity of the second impurity blocking layer 57 as a mask doping the semiconductor thin film 54 at a high concentration, providing the N ++ region. 具体的には、燐等の不純物のイオンを電界加速して保護膜55を介し半導体薄膜54にドーピングする。 Specifically, doping the semiconductor thin film 54 via the protective film 55 of ion impurities such as phosphorus and field acceleration. この後不要になった第2不純物阻止膜57を剥離する。 Separating the second impurity blocking layer 57 that is no longer needed after this. 以上により、ボトムゲート型薄膜トランジスタのソース領域S及びドレイン領域D(N++領域)とLDD領域(N領域)が形成される。 Thus, the source region S and drain region D (N ++ region) and the LDD region of the bottom-gate type thin film transistor (N region) is formed. 図から明らかな様に、LDD As is apparent from FIG., LDD
領域はチャネル領域とソース領域Sとの間及びチャネル領域とドレイン領域Dとの間に設けられ、且つゲート電極52のパタンの内側部に包含される。 Region disposed between and between the channel region and the drain region D of the channel region and the source region S, is and included in the inner portion of the pattern of the gate electrode 52.

【0017】工程(E)に進み、ボトムゲート型の薄膜トランジスタを層間絶縁膜58で被覆する。 [0017] proceeds to step (E), covering the bottom gate type thin film transistor with an interlayer insulating film 58. 例えば、S For example, S
iO 2をCVDにより成膜して層間絶縁膜58とする。 the iO 2 was deposited by CVD to the interlayer insulation film 58.
続いてCVDによりP−SiNを成膜しキャップ膜59 Followed by forming a P-SiN by CVD cap film 59
とする。 To. この状態で例えば350℃程度のアニールを行ない、層間絶縁膜58に含有されていた水素を半導体薄膜54に拡散する。 It performs this state, for example about 350 ° C. annealing, to diffuse the hydrogen contained in the interlayer insulating film 58 on the semiconductor thin film 54. この水素化処理により薄膜トランジスタの特性が改善できる。 Characteristics of the thin film transistor can be improved by the hydrogenation process. なお、キャップ膜59は緻密な組成を有しており水素の外方拡散を抑制している。 Incidentally, the cap film 59 is suppressed outward diffusion of hydrogen has a dense composition. この後フォトリソグラフィ及びエッチングによりソース領域S及びドレイン領域Dに連通するコンタクトホールを開口する。 A contact hole communicating with the source region S and drain region D by photolithography and etching thereafter. この段階で3枚目のフォトマスクを使用する。 Using the third piece of the photo mask at this stage.

【0018】この後電極形成工程等を行なって薄膜半導体装置が完成する。 The thin film semiconductor device is completed by performing the after electrode formation step. 完成状態を図5に示す。 The completed state shown in Figure 5. 前工程でコンタクトホールを開口した後金属をスパッタリングで成膜する。 Depositing a metal by sputtering after contact holes in the previous step. 本例ではアルミニウムとモリブデンを2層に重ねて成膜している。 In the present example, it is deposited on top of aluminum and molybdenum in two layers. フォトリソグラフィ及びエッチングによりこの金属膜をパタニングして配線電極60に加工する。 By photolithography and etching to process the metal film to the wiring electrode 60 patterned. この段階で4枚目のフォトマスクを使用する。 Using the 4 th photo-mask at this stage. 続いて感光性のアクリル樹脂等を塗布して平坦化膜61を設け、薄膜トランジスタや配線電極60の凹凸を埋める。 The flattening film 61 is coated with a photosensitive acrylic resin or the like followed provided, fill the thin film transistor and the wiring electrode 60 uneven. さらにフォトリソグラフィにより平坦化膜61を選択的にエッチングしコンタクトホールを開口する。 Selectively etching contact holes planarizing film 61 by further photolithography. この段階で5枚目のフォトマスクを使用する。 Using the 5 th photo-mask at this stage. 最後に、平坦化膜61の上にITO等の透明導電膜をスパッタリングにより成膜し、フォトリソグラフィ及びエッチングで所定の形状にパタニングして画素電極62に加工する。 Finally, by a sputtering the transparent conductive film such as ITO on the planarizing film 61 is processed into a pixel electrode 62 is patterned into a predetermined shape by photolithography and etching. この段階で6枚目のフォトマスクを使用する。 Using the 6 th photo-mask at this stage. 以上により、表示用薄膜半導体装置には画素電極62とこれを駆動する薄膜トランジスタが集積形成される。 Thus, a thin film transistor for driving the pixel electrode 62 is integrally formed in the display thin film semiconductor device. さらに、図示しないが周辺の駆動回路を構成する薄膜トランジスタも同一の絶縁基板51上に集積形成される。 Furthermore, although not shown also thin film transistor included in the driving circuit around the integrally formed on the same insulating substrate 51. 以上の様に、本発明にかかる製造方法では6枚のフォトマスクのみを用いて表示用薄膜半導体装置を作成できる。 As described above, in the manufacturing method according to the present invention can create a display thin film semiconductor device using only six photomasks. 平坦化膜61を省略する場合には5枚のフォトマスクのみを使用すれば良い。 It may be used only five photomasks in the case of omitting the flattening film 61.

【0019】図3は、図4の工程(C)及び(D)に示した裏面露光処理における露光量とオフセット幅との関係を示している。 [0019] FIG. 3 shows the relationship between the exposure amount and the offset width of backside exposure process shown in FIG. 4 step (C) and (D). このオフセット幅はゲート電極52のパタンよりも内側に入り込む不純物阻止膜56,57の幅を表わしている。 The offset width represents the width of the impurity blocking layer 56 and 57 enters inside the pattern of the gate electrode 52. なお、このグラフは露光エネルギーを15mW/cm 2に設定し不純物阻止膜の材料としてポジ型のフォトレジストOFPR−800を用いた場合である。 Note that this graph shows the case of using a positive photoresist OFPR-800 as the material of the impurity blocking film set the exposure energy to 15 mW / cm 2. 絶縁基板としてはガラス(コーニング7059)を用いている。 Insulating as the substrate is a glass (Corning 7059). 又、ゲート絶縁膜はSiN x (50nm)とSiO 2 (200nm)の積層構造を用い、半導体薄膜は30nmの多結晶シリコンを用いている。 Further, the gate insulating film is a stacked structure of SiN x (50 nm) and SiO 2 (200 nm), the semiconductor thin film is a polycrystalline silicon 30 nm. グラフから明らかな様に、露光時間を20sに設定した時、露光量が3 As apparent from the graph, when setting the exposure time to the 20s, the exposure amount is 3
00mJ/cm 2となり、ジャスト露光の条件が得られオフセット幅は零である。 MJ / cm 2, and the offset width condition of the just exposed is obtained is zero. これに対し、例えば露光時間を5 On the other hand, for example, the exposure time of 5
0s程度に設定すると露光量が800mJ/cm 2程度となりオーバ露光の条件が得られオフセット幅は1μm程度になる。 Offset width condition of overexposure is obtained becomes set to about 0s exposure amount and 800 mJ / cm 2 about is about 1 [mu] m. この様に、露光時間を制御する事でオフセット幅が正確に設定でき、ばらつきの少ないLDD領域幅が実現できる。 Thus, the offset width by controlling the exposure time can be set accurately, little variation in the LDD region width can be realized. なお、ゲート電極をマスクとしたセルフアライメントによる裏面露光を採用しないで、フォトマスクを用いた表面側からの露光によりフォトレジストを不純物阻止膜に加工する事はできる。 Incidentally, without employing the backside exposure by self-alignment using the gate electrode as a mask, it is able to process the photoresist impurity stop layer by exposure from the surface side using the photomask can. しかしながらこれでは必ずアライメント誤差が生じる為ソース領域側とドレイン領域側でLDD領域の幅が異なってしまう。 However, this by the width of the LDD region becomes different because the source region side and the drain region side that occurs is always alignment error. あるいは、個々の薄膜トランジスタ間でLDD領域の幅がばらついてしまう。 Alternatively, thereby variations in the width of the LDD region between the individual TFTs.

【0020】図6は、図5に示した表示用薄膜半導体装置を駆動基板として用いたアクティブマトリクス型表示パネルの一例を示す模式的な斜視図である。 [0020] FIG. 6 is a schematic perspective view showing an example of an active matrix display panel using the display thin film semiconductor device shown in FIG. 5 as a driving substrate. 図示する様に、本表示パネルは駆動基板101と対向基板102と両者の間に保持された液晶103とを備えたフラット構造を有する。 As shown, the display panel has a flat structure with a liquid crystal 103 held between both the drive substrate 101 and the counter substrate 102. 駆動基板101には画面部104と周辺部とが集積形成されている。 And a screen unit 104 and the peripheral portion are integrally formed on the driving substrate 101. 周辺部は垂直駆動回路105 Periphery vertical driving circuit 105
と水平駆動回路106とを含んでいる。 And a horizontal driving circuit 106 and. これらの駆動回路は本発明に従ったLDD構造を備えた薄膜トランジスタにより構成されている。 These drive circuits is constituted by a thin film transistor having a LDD structure according to the present invention. 駆動基板101の周辺部上端には外部接続用の端子部107が形成されている。 Terminal portions 107 for external connection is formed on the peripheral top end of the drive substrate 101. 端子部107は配線108を介して垂直駆動回路105及び水平駆動回路106に接続している。 Terminal part 107 is connected to the vertical driving circuit 105 and the horizontal driving circuit 106 through a wiring 108. 画面部104は行列状に交差したゲート配線109及び信号配線110を含んでいる。 Screen unit 104 includes a gate line 109 and the signal wiring 110 intersect in a matrix. 各交差部には画素電極111とこれをスイッチング駆動する薄膜トランジスタ112が形成されている。 Each the intersection is formed a thin film transistor 112 for switching driving the pixel electrode 111. ゲート配線109は垂直駆動回路105に接続し、信号配線110は水平駆動回路106に接続している。 Gate wiring 109 is connected to the vertical driving circuit 105, the signal line 110 is connected to the horizontal drive circuit 106. 薄膜トランジスタ112のドレイン領域は対応する画素電極111に接続し、ソース領域は対応する信号配線110に接続し、ゲート電極は対応するゲート配線1 Drain regions of the thin film transistor 112 is connected to the corresponding pixel electrode 111, the source region is connected to the corresponding signal line 110, the gate electrode corresponding gate line 1
09に連続している。 It is continuous to 09. かかる構成において、少なくとも駆動回路105,106に含まれる薄膜トランジスタはそのLDD領域がゲート電極パタンの内側部に包含されている。 In such a configuration, the thin film transistor included in at least the drive circuit 105 and 106 that LDD regions are included in the inner portion of the gate electrode pattern. 一般に、画素電極を駆動するスイッチング用の薄膜トランジスタは画素電極に書き込まれた信号電荷を1フィールド期間に渡って保持する為オフ電流(リーク電流)を厳しく抑制する事が重要である。 In general, a thin film transistor for switching driving the pixel electrode it is important to strictly suppress the off current (leakage current) for holding over the signal charge that has been written into the pixel electrodes in one field period. これに対し、 On the other hand,
駆動回路を構成する薄膜トランジスタはオフ電流を抑制する点に加え、大きなオン電流を確保して駆動能力を改善する事が重要である。 Thin film transistors constituting the drive circuit is added to the point of suppressing the off current, it is important to improve the driving capability to ensure a large on-current. 特に、高速駆動回路ではオン電流の絶対値を大きくするばかりでなく個々の薄膜トランジスタ間でオン電流のばらつきを±20%以下に制御する事が必須である。 In particular, it is essential to control the variation in the ON current below ± 20% between individual TFT not only increase the absolute value of the on-current in a high-speed drive circuit. この点、本発明によればLDD領域をゲート電極パタンの内側に内包する事で十分なオン電流を確保している。 In this respect, it has secured it in sufficient ON current for enclosing the LDD region on the inside of the gate electrode pattern according to the present invention. さらに、前述した裏面からのオーバ露光処理を行なって個々の薄膜トランジスタのLDD領域幅を精度良く制御しておりオン電流のばらつきが少ない。 Furthermore, small variations in the on-current has been accurately controlled LDD region width of each thin film transistor by performing over-exposure from the rear surface as described above.

【0021】図7は第1不純物阻止膜及び第2不純物阻止膜の形成方法の他の実施例を示す模式的な断面図である。 [0021] FIG. 7 is a schematic sectional view showing another embodiment of the method of forming the first impurity blocking layer and the second impurity blocking layer. なお、図4と対応する部分には対応する参照番号を付して理解を容易にしている。 Incidentally, to facilitate understanding are denoted by corresponding reference numerals are the portions corresponding to FIG. 4. 工程(A)は図4の工程(C)と同様であり、ゲート電極52をマスクとした裏面からのオーバ露光により第1不純物阻止膜56を形成している。 Step (A) is the same as step (C) of FIG. 4, to form a first impurity blocking layer 56 by over-exposure of the gate electrode 52 from the rear surface as a mask. ただ、不純物阻止膜56の材料として熱変形可能なフォトレジストを用いる点で異なっている。 However, with the difference of using a heat-deformable photoresist as a material of the impurity blocking film 56. この後工程(B)に進み、熱変形可能なフォトレジストをリフロー加熱して第1不純物阻止膜56のパタンを拡大化し第2不純物阻止膜57に転換している。 Then proceed to step (B), the heat-deformable photoresist expanding the pattern of the first impurity blocking layer 56 by reflow heating have converted to the second impurity blocking layer 57. リフロー加熱は例えば140℃〜180℃の温度にて行なわれる。 Reflow heating is performed at a temperature of, for example, 140 ° C. to 180 ° C.. この様に、本実施例では裏面からの露光処理により第2不純物阻止膜を形成する代わりに、リフロー加熱で第1不純物阻止膜56を第2不純物阻止膜57に転換しており製造工程が簡略化できる。 Thus, instead of forming the second impurity blocking layer by exposure from the back side in the present embodiment, the manufacturing process is converted into the first impurity blocking layer 56 in the reflow heating second impurity blocking layer 57 is simplified possible reduction. 又、このリフロー加熱は加熱温度や加熱時間を制御する事で、拡大幅を精密に制御でき、従ってLDD領域幅をばらつきなく作り込む事が可能である。 Moreover, the reflow heating is by controlling the heating temperature and heating time, can precisely control the enlargement range, thus it is possible to fabricate without variation the LDD region width.

【0022】図8はソース領域S及びドレイン領域Dの形成方法の他の例を示す模式的な断面図である。 [0022] FIG. 8 is a schematic sectional view showing another example of the method of forming the source region S and drain region D. 本例は、図4の工程(D)に示したイオンドーピングに代えて熱拡散法により不純物を高濃度で半導体薄膜に導入している。 This example is introduced into the semiconductor thin film with an impurity at a high concentration by thermal diffusion method instead of ion doping shown in FIG step (D). なお、図4の工程(D)と対応する部分には対応する参照番号を付して理解を容易にしている。 Incidentally, to facilitate understanding are denoted by corresponding reference numerals have the parts corresponding to the step (D) in FIG. 4. 本例では、不純物を高濃度で含有するドープトシリコン70を半導体薄膜54に重ねて成膜し、レーザ光を照射して不純物のドーピングを行なっている。 In this example, the doped silicon 70 containing an impurity at a high concentration to overlap the semiconductor thin film 54 is formed, it is subjected to impurity doping by irradiating a laser beam. この関係で、第2不純物阻止膜57はフォトレジストに代え耐熱性を有するSiO 2を用いている。 In this connection, the second impurity blocking layer 57 SiO 2 is used having a heat resistance in place of the photoresist. この第2不純物阻止膜57は、 The second impurity blocking layer 57,
ドープトシリコン70をエッチングして配線電極に加工する際のエッチングストッパとしても機能する。 The doped silicon 70 functions as an etching stopper at the time of processing by etching the wiring electrode. 本例ではレーザドーピングを用いて不純物を半導体薄膜54に拡散すると共に同時に活性化している。 They are simultaneously activated while diffusing an impurity into the semiconductor thin film 54 by using the laser doping in this embodiment.

【0023】 [0023]

【発明の効果】以上説明した様に、本発明によれば、薄膜トランジスタのLDD領域は少なくとも一部ゲート電極パタンの内側部に包含されており、オフ電流を抑制すると共に十分なオン電流の確保を可能にしている。 As has been described above, according to the present invention, LDD regions of the thin film transistors are included in the inner portion of the at least part the gate electrode pattern, to secure sufficient ON current while suppressing the off-current It is possible. 又、 or,
ゲート電極をマスクとしたセルフアライメントによる裏面露光技術を採用してLDD領域の幅を精密に制御している為、オン電流のばらつきが顕著に抑制できる。 Because it precisely control the width of the LDD region of the gate electrode by employing the backside exposure technique by self-alignment with a mask, the variation of on-current can be remarkably suppressed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明にかかる薄膜トランジスタの最良な実施形態を示す断面図である。 It is a cross-sectional view showing a best embodiment of a thin film transistor according to the present invention; FIG.

【図2】薄膜トランジスタにおけるLDD領域の不純物濃度とオン電流及びオフ電流との関係を示すグラフである。 2 is a graph showing the relationship between the impurity concentration and the on-current and off-current of the LDD region in TFTs.

【図3】ゲート電極をマスクとした裏面露光における露光量とオフセット幅との関係を示すグラフである。 3 is a graph showing the relationship between the exposure amount and the offset width of backside exposure to the gate electrode as a mask.

【図4】本発明にかかる薄膜トランジスタ製造方法の一実施例を示す工程図である。 Is a process diagram showing an embodiment of a thin film transistor manufacturing method according to the present invention; FIG.

【図5】図4に示した工程に従って製造された表示用薄膜半導体装置の完成状態を示す断面図である。 5 is a cross-sectional view showing a completed state of the display thin film semiconductor device manufactured according to the process shown in FIG.

【図6】図5に示した表示用薄膜半導体装置を駆動基板として組み立てたアクティブマトリクス型表示パネルの一例を示す斜視図である。 6 is a perspective view showing an example of an active matrix display panel display thin film semiconductor device was assembled as a drive substrate shown in FIG.

【図7】本発明にかかる薄膜トランジスタ製造方法の他の実施例を示す工程図である。 7 is a process diagram showing another embodiment of a thin film transistor manufacturing method according to the present invention.

【図8】本発明にかかる薄膜トランジスタ製造方法の別の実施例を示す断面図である。 8 is a sectional view showing another embodiment of a thin film transistor manufacturing method according to the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体薄膜 2 ゲート電極 3 ゲート絶縁膜 4 チャネル領域 5 高濃度不純物領域 6 低濃度不純物領域 7 絶縁基板 1 semiconductor thin film 2 gate electrode 3 gate insulating film 4 channel region 5 high-concentration impurity regions 6 low concentration impurity regions 7 insulating substrate

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体薄膜と、所定のパタンを有するゲート電極と、両者の間に介在するゲート絶縁膜とを重ねた積層構造を有し、該半導体薄膜にチャネル領域、高濃度不純物領域及び低濃度不純物領域を設けた薄膜トランジスタであって、 前記半導体薄膜は該ゲート電極のパタン内に包含される内側部とパタン外に位置する外側部とを有し、 前記チャネル領域は該内側部に形成され、 前記高濃度不純物領域は該外側部に形成され、 前記低濃度不純物領域は該チャネル領域と該高濃度不純物領域の間に位置し且つ少なくとも一部は該内側部に包含される事を特徴とする薄膜トランジスタ。 [1 claim: a semiconductor thin film, a gate electrode having a predetermined pattern, a multilayer structure of repeating a gate insulating film interposed therebetween, the semiconductor thin film in a channel region, the high concentration impurity region and a low a thin film transistor in which a doped region, said semiconductor thin film and an outer portion positioned on the inner side and the pattern outer encompassed within the pattern of the gate electrode, the channel region is formed on the inner side , the high concentration impurity region is formed on the outer side, the position and and at least a portion between the low-concentration impurity region of the channel region and the high concentration impurity region and wherein the encompassed inner side thin film transistor.
  2. 【請求項2】 前記低濃度不純物領域は、不純物濃度が10 16 〜10 18個/cm 3である事を特徴とする請求項1 Wherein said low-concentration impurity region, claim 1, wherein the impurity concentration is 10 16 to 10 18 / cm 3
    記載の薄膜トランジスタ。 The thin film transistor according.
  3. 【請求項3】 前記低濃度不純物領域は、不純物濃度がチャネル領域から高濃度不純物領域に向う水平方向に沿って勾配を有する事を特徴とする請求項1記載の薄膜トランジスタ。 Wherein the low-concentration impurity region, the thin film transistor of claim 1, wherein the impurity concentration, characterized in that it has a gradient along the horizontal direction toward the high concentration impurity region from the channel region.
  4. 【請求項4】 前記低濃度不純物領域は、不純物濃度が半導体薄膜の深さ方向に沿って勾配を有する事を特徴とする請求項1記載の薄膜トランジスタ。 Wherein said low-concentration impurity region, the thin film transistor of claim 1, wherein the impurity concentration is characterized in that it has a gradient along the depth direction of the semiconductor thin film.
  5. 【請求項5】 前記高濃度不純物領域はチャネル領域の両側に位置し、前記低濃度不純物領域は少なくとも一方の高濃度不純物領域とチャネル領域との間に設ける事を特徴とする請求項1記載の薄膜トランジスタ。 Wherein said high impurity concentration region is located on both sides of the channel region, the low concentration impurity region and at least one of the claim 1, wherein the provision of the between the high concentration impurity region and the channel region thin film transistor.
  6. 【請求項6】 絶縁基板上に所定のパタンのゲート電極を形成する第1工程と、 該ゲート電極の上にゲート絶縁膜を形成する第2工程と、 該ゲート絶縁膜の上に半導体薄膜を形成する第3工程と、 該ゲート電極のパタンより内側に入るパタンで第1不純物阻止膜を該半導体薄膜の上に形成する第4工程と、 該第1不純物阻止膜をマスクとして不純物を低濃度で該半導体薄膜にドーピングする第5工程と、 該第1不純物阻止膜のパタンを包含し且つそれよりも大面積のパタンで第2不純物阻止膜を形成する第6工程と、 該第2不純物阻止膜をマスクとして不純物を高濃度で該半導体薄膜にドーピングする第7工程とを行なう薄膜トランジスタの製造方法。 6. A first step of forming a gate electrode of a predetermined pattern on an insulating substrate, a second step of forming a gate insulating film on the gate electrode, a semiconductor film on the gate insulating film a third step of forming a low concentration impurity and the fourth step of the first impurity blocking film pattern entering inside the pattern of the gate electrode is formed on the said semiconductor thin film, a first impurity blocking film as a mask in the a fifth step of doping the semiconductor thin film, a sixth step of forming a second impurity blocking layer and includes a pattern of first impurity blocking layer than in the pattern of a large area, the second impurity blocking manufacturing method of a thin film transistor which performs the seventh step of doping the impurity layer as a mask to the semiconductor thin film at a high concentration.
  7. 【請求項7】 前記第4工程は、該ゲート電極をマスクとして透明な絶縁基板の裏面からオーバ露光を行ない、 Wherein said fourth step performs overexposure from the back surface of the transparent insulating substrate the gate electrode as a mask,
    該絶縁基板の表面に第1不純物阻止膜のパタンを設定する裏面露光処理を含む請求項6記載の薄膜トランジスタの製造方法。 The method for fabricating the thin film transistor of claim 6, further comprising a back exposure process for setting the pattern of the first impurity blocking layer on the surface of the insulating substrate.
  8. 【請求項8】 前記第6工程は、該ゲート電極をマスクとして透明な絶縁基板の裏面から露光を行ない、該絶縁基板の表面に第2不純物阻止膜のパタンを設定する裏面露光処理を含む請求項7記載の薄膜トランジスタの製造方法。 Wherein said sixth step, a request including the back exposure process performs exposure from the rear surface of the transparent insulating substrate the gate electrode as a mask, to set the pattern of the second impurity blocking layer on the surface of the insulating substrate the method for producing a thin film transistor to claim 7, wherein.
  9. 【請求項9】 前記第5工程は、不純物のイオンを電界加速して該半導体薄膜中にドーピングする請求項6記載の薄膜トランジスタの製造方法。 Wherein said fifth step is a method of manufacturing the thin film transistor according to claim 6, wherein the ions of impurities by field acceleration is doped into the semiconductor thin film.
  10. 【請求項10】 前記第7工程は、不純物のイオンを電界加速して該半導体薄膜にドーピングする請求項6記載の薄膜トランジスタの製造方法。 Wherein said seventh step is the manufacturing method of a thin film transistor according to claim 6, wherein the ions of impurities by field acceleration doping to the semiconductor thin film.
  11. 【請求項11】 前記第7工程は、不純物を高濃度で含有するドープトシリコンを該半導体薄膜に重ねて成膜し、レーザ光を照射して不純物のドーピングを行なう請求項6記載の薄膜トランジスタの製造方法。 Wherein said seventh step, the doped silicon containing an impurity at a high concentration is deposited on top to the semiconductor thin film, a thin film transistor according to claim 6, wherein the doping of the impurity by irradiating a laser beam Production method.
  12. 【請求項12】 前記第4工程は、熱変形可能なフォトレジストを用いて第1不純物阻止膜を形成し、前記第6 12. The method of claim 11, wherein the fourth step, the first impurity blocking film by using a heat-deformable photo resist is formed, the sixth
    工程は該フォトレジストをリフロー加熱して第1不純物阻止膜のパタンを拡大化し第2不純物阻止膜に転換する請求項6記載の薄膜トランジスタの製造方法。 Step method for producing a thin film transistor according to claim 6, wherein converting the second impurity blocking layer enlarging the pattern of the first impurity blocking layer by reflow heating the photoresist.
  13. 【請求項13】 画素電極と、これをスイッチング駆動する薄膜トランジスタと、該薄膜トランジスタを駆動する駆動回路に含まれる薄膜トランジスタとが同一基板に集積形成された表示用薄膜半導体装置であって、 少なくとも駆動回路に含まれる薄膜トランジスタは、半導体薄膜と、所定のパタンを有するゲート電極と、両者の間に介在するゲート絶縁膜とを重ねた積層構造を有し、該半導体薄膜にチャネル領域、高濃度不純物領域及び低濃度不純物領域を設けており、 前記半導体薄膜は該ゲート電極のパタン内に包含される内側部とパタン外に位置する外側部とを有し、 前記チャネル領域は該内側部に形成され、 前記高濃度不純物領域は該外側部に形成され、 前記低濃度不純物領域は該チャネル領域と該高濃度不純物領域の間に位置し 13. A pixel electrode, a thin film transistor for switching driving this, a thin film transistor included in the drive circuit for driving the thin film transistor is a display thin film semiconductor device which is integrally formed on the same substrate, at least the drive circuit thin film transistors included, a semiconductor thin film, a gate electrode having a predetermined pattern, a multilayer structure of repeating a gate insulating film interposed therebetween, the semiconductor thin film in a channel region, the high concentration impurity region and a low has established a concentration impurity regions, wherein the semiconductor thin film and an outer portion positioned on the inner side and the pattern outer encompassed within the pattern of the gate electrode, the channel region is formed on the inner side, the high concentration impurity region is formed on the outer side, the low concentration impurity region is located between the channel region and the high concentration impurity regions つ少なくとも一部は該内側部に包含される事を特徴とする表示用薄膜半導体装置。 One at least a portion indicating thin film semiconductor device, characterized in that encompassed inner side.
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