JP4046645B2

JP4046645B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4046645B2
Application number: JP2003146381A
Authority: JP
Inventors: 芳英鈴木; 敬一澤井; 章夫下山; 肇小田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-05-23
Filing date: 2003-05-23
Publication date: 2008-02-13
Anticipated expiration: 2023-05-23
Also published as: JP2004349550A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス及びその製造方法に関し、特に半導体素子が複数個形成されたウエハーを、所定厚さの個別の半導体チップに分離し、かつ半導体チップに配線接続用トレンチを形成する工程に関する。
【０００２】
【従来の技術】
半導体デバイスは、公知の拡散、フォトリソグラフィー、エッチング、ＣＶＤ、ＰＶＤ等の技術を用い、半導体ウエハーに半導体素子を作り込む工程（通常は前半工程と呼ばれる）と、半導体ウエハー上の半導体素子を個々の半導体チップに切断して分割し、その半導体チップにリードフレームやＴＡＢ等を接続してパッケージ化する工程（通常は後半工程と呼ばれる）に大別できる。
半導体デバイスの製造コストの低減を図るため、前半工程においては、半導体素子の微細化とウエハーの大口径化を行い、一ウエハー当り半導体チップの取れ数の向上を図っている。また、後半工程においては、実装密度の向上やモールドを用いないベアチップ実装を行っている。
【０００３】
また、近年、ロジック系デバイスの高速化や電子機器の小型化に伴い、一つのパッケージに複数の半導体チップを実装する、システム・イン・パッケージ（ＳＩＰ）技術が普及しつつある。特に、高速化に対応するという点では、従来のチップ毎の個別パッケージや、複数のチップ機能を一チップに組み込むシステム・オン・チップ（ＳＯＣ）に比べ有利と言われている。デバイス設計・試作期間短縮や、半導体チップサイズ縮小による前半工程での歩留まり向上などにも有利であり、大変注目されている。
【０００４】
従来の後半工程では、ウエハーの裏面を、砥石により研削し、所定の厚さまで薄層化（機械研磨）する工程と、ダイシングによりに切断して分割する工程によって、個々の半導体チップを得ていた。
しかし、ウエハーの大口径化、半導体チップの薄層化に伴い、上記薄層化・分割方法を用いると、研削面に生じるマイクロクラックによるチッピングや、ダイシングによるチッピングが生じ易く、抗折強度低下につながっていた。また、ダイシングのための半導体チップ間の間隔（スクライブライン幅）も縮小できなかった。
【０００５】
これらの問題を解決するため、ウエハー表面にレジストパターンを設け、ドライエッチングすることにより、チップ分割用やチップ接続用のトレンチを形成する手法（例えば、特許文献１参照）や、機械研磨後、ドライエッチングにより所定の厚さまで薄層化加工する手法（例えば、特許文献２、３、４参照）が知られている。
【０００６】
【特許文献１】
特開２００２−２５９４８号公報
【特許文献２】
特開２００１−２５７１８６号公報
【特許文献３】
特開２００１−２５７２４７号公報
【特許文献４】
特開２００１−２５７２４８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の手法では、チップ分割・薄層化のためウエハー裏面を機械研磨することが必要であり、チッピングによる抗折強度低下が依然生じ易い。
また、上記特許文献２、３、４の手法では、機械研磨によるチッピングで抗折強度低下が依然生じ易い。また、機械研磨時はウエハー表面にバックグラインドテープを、ダイシング時にはウエハー裏面にダイシングテープを貼り付ける必要が生じる。また、ドライエッチングと、機械研磨とダイシングの工程間では、真空と大気の間で搬送が必要であり、搬送中ウエハー割れが生じ易い。
【０００８】
本発明の主要な目的の１つは、ウエハーから、薄層化されかつトレンチが形成された半導体チップを容易に効率よく形成する半導体デバイスの製造方法、及びこの製造方法により製造された半導体デバイスを提供することを目的とする。
【０００９】
【課題を解決するための手段】
かくして、本発明によれば、ウエハーの半導体素子形成側の表面にトレンチを形成するドライエッチングと、前記ウエハーの裏面全面を薄層化するドライエッチングが、同じ雰囲気中で同時に行われる半導体デバイスの製造方法であって、前記トレンチが、チップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも前記チップ分割用トレンチ及び前記配線接続用トレンチであり、前記ドライエッチングは、前記配線接続用トレンチの幅が前記チップ分割用トレンチの幅よりも広く設定して行われると共に、前記チップ分割用トレンチの形成が前記ウエハーの裏面まで所定厚みを残した時点で終了し、ドライエッチング後に、ウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割する半導体デバイスの製造方法が提供される。
【００１０】
ここで、本発明において、半導体デバイスとしては、トランジスタ、ダイオード、キャパシタ、抵抗、配線、インダクタ等の半導体素子、あるいはこれらの半導体素子を組み合わせた回路などが形成されたチップ状半導体デバイスが挙げられる。
また、本発明において、ドライエッチングにて形成されるウエハー表面のトレンチは、上述のようにチップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも前記チップ分割用トレンチ及び前記配線接続用トレンチであり、これらの各種トレンチを２つ以上同時に形成するようにしてもよい。
【００１１】
本発明によれば、ウエハー表面における分割前の複数のチップ相当領域の間隔（スクライブライン幅）の縮小による一ウエハー当りの半導体チップの取れ数の向上と、機械研磨やダイシングによるチッピング防止を図ることができ、歩留まりを向上させることができる。また、半導体チップの個片化、薄層化と同時に、配線接続用トレンチやキャパシタ形成用トレンチの同時形成が可能となり、半導体デバイスの生産効率を向上させることができる。すなわち、半導体チップの薄層化、積層化による高密度・高機能半導体チップ実装を生産性良く実現することができる。
【００１２】
【発明の実施の形態】
本発明の半導体デバイスの製造方法において、ウエハー表面の複数のチップ相当領域には、公知の半導体前半工程プロセスによって所望の半導体素子や電極等を形成し、電極以外の領域にパッシベーション膜を形成することができる。また、その後のドライエッチングの前に、電極及びパッシベーション膜の表面に、公知のフォトリソグラフィー技術を用いて、レジスト膜を形成し、かつレジスト膜の表面におけるチップ分割用トレンチを形成する位置、配線接続用トレンチを形成する位置及びキャパシタ形成用トレンチを形成する位置のうちの少なくとも１つにレジスト開口部を形成することができる。
【００１３】
本発明において、（１）ドライエッチングは、チップ分割用トレンチがウエハーを貫通することにより半導体チップ毎に分割することができる、あるいは（２）ドライエッチングは、チップ分割用トレンチの形成がウエハーの裏面まで所定厚みを残した時点で完了することができる。
上記（１）の場合、ドライエッチングと同時に、チップ分割工程を行うことができる。一方上記（２）の場合は、ドライエッチング後、必要時にウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割することができる。
また、上記（１）（２）の場合に配線接続用トレンチも同時に形成するに際しては、配線接続用トレンチはウエハーを貫通するようにドライエッチングが行われることが望ましい。つまり、（１）では配線接続用トレンチとチップ分割用トレンチの両方がウエハーを貫通した時点で終了し、（２）では配線接続用トレンチがウエハーを貫通し、かつチップ分割用トレンチがウエハーの裏面まで所定厚みを残した時点で終了するように、チップ分割用トレンチ、配線接続用トレンチ等を形成するための各レジスト開口部の幅の比率や、ドライエッチングの各種設定条件等を最適値に設定することが望ましい。
【００１４】
本発明において、ドライエッチングとしては、プラズマエッチング、気相エッチング、反応性イオンエッチング、スパッタエッチング、イオンビームエッチング等を挙げることができ、特に限定されるものではないが、ウエハーの材質、要求されるトレンチの加工精度等の条件によって好ましいドライエッチングが選択される。例えば、シリコンウエハーでは、Ｆ系ガス、ＣＬ系ガスとしてＳＦ₆、ＣＦ₄、Ｃ₂Ｆ₆、Ｃ₃Ｆ₈、Ｃｌ₂等をエッチングガスとして用いるドライエッチングを採用することができる。
【００１５】
本発明において、上記（２）の場合、以下の▲１▼▲２▼▲３▼▲４▼▲５▼のようにすることが好ましい。
▲１▼配線接続用トレンチの幅は、チップ分割用トレンチの幅よりも広く設定することが好ましい。つまり、ドライエッチングでは、シリコン加工に当るイオンがレジスト開口部の狭い間隙に入射することができなくなる問題(マイクロローディング効果)があり、マイクロローディング効果によって接続用トレンチ7を貫通させた時点で、分割用トレンチ6も貫通させてしまうと、ウエハー全体の強度が著しく低下し、ハンドリングに支障を来たしてしまう。そのため、具体的には配線接続用トレンチを形成するためのレジスト開口部の幅を、チップ分割用トレンチを形成するためのレジスト開口部の幅よりも広く設定することにより、接続用トレンチ7を貫通させた時点で、分割用トレンチ6を貫通させないようにすることができ、それによってウエハー全体の強度をある程度維持させ、ハンドリングに支障を来たさないようにすることができる。
【００１６】
▲２▼エッチング完了後のチップ分割用トレンチの中心線の基板断面積が、接続用トレンチの中心線の基板断面積より十分大きく設定する。このようにすれば、接続用トレンチを割らずに、チップ分割用トレンチに沿って確実にかつ容易に割ることができ、分割不良を防止することができる。
【００１７】
▲３▼配線接続用トレンチは、チップ分割用トレンチを挟んで略線対称的に形成されることが好ましい。ここで、配線接続用トレンチ及び／又はチップ分割用トレンチは、略同一直線上に延びる溝状に形成された場合と、有底筒状の孔が略同一直線上にミシン目状に並んで形成された場合の両方を含み、上記「略線対称的」は、配線接続用トレンチ及び／又はチップ分割用トレンチが、上記有底筒状の孔がミシン目状に並んだ状態も線として考えた場合も包含している。
配線接続用トレンチが、チップ分割用トレンチを挟んで略線対称的に形成されていない場合は、チップ分割の際、チップ分割用トレンチに近い方の接続用トレンチに力が加わって割れるおそれがあるため、略線対称的な配置とすることによりチップ分割用トレンチに力を集中させて分割不良を防止することができる。なお、トレンチは、チップ分割用トレンチとしては、一般的なストレート形状（線状）の溝の他にも、有底筒状の孔をミシン目状に複数並列させてもよい。この有底筒状の孔の形状は円形、三角形、方形等でもよく、三角形、方形等の角部を有する形状の場合は、複数の孔のそれぞれの角部を同一直線上に配置することにより分割する際の力を同一直線上に集中させ易くなる。
【００１８】
▲４▼チップ分割用トレンチは、略同一直線上に配置されてウエハーの端面から端面までパターニングされることが好ましい。このようにすることによって、ウエハーの状態からチップ分割を行うに際して、端面から端面まで全部を容易に割ることができ、チップ分割の効率化を図ることができる。
【００１９】
▲５▼チップ分割用トレンチは、ウエハーのへき開が容易な方向に沿って形成されることが好ましい。例えば、シリコンウエハーの場合、へき解容易方向は結晶面方位の [１００]方向であるため、チップ分割用トレンチは[１００]方向に沿って形成し、かつ複数のチップ分割用トレンチを[１００]方向に平行に配置することが好ましい。このようにすれば、分割不良を防止してウエハーを容易にチップ毎に分割することができる。
【００２０】
本発明において、上記（１）のドライエッチングの後に、各半導体チップの裏面をウエットエッチングするのも好ましく、あるいは上記（２）のドライエッチングの後に、ウエハーの裏面をウエットエッチングするのも好ましい。このウエットエッチングによって、ドライエッチングの際にウエハー裏面に生じた結晶欠陥層を除去し、実装時の抗折強度を確保することができる。なお、このウエットエッチングに際しては、例えばシリコンウエハーの場合、フッ酸と硝酸の混合液を好適に用いることができる。
【００２１】
本発明は、別の観点によれば、半導体デバイスの製造方法により製造された、高密度・高機能半導体チップ実装に適した半導体デバイスを提供することができる。
以下、本発明の実施の形態を図面に基づいて詳説する。
【００２２】
［実施の形態１］
図１は本発明の実施の形態１の半導体デバイスの製造方法を説明する工程説明図であり、図２は図１（ｃ）の平面図である。
【００２３】
本発明の半導体デバイスの製造に際しては、図１（ａ）に示すように、厚さＴ₁が６２５μｍのシリコンウエハー１の表面のチップ相当領域に公知の半導体前半工程プロセスによってトランジスター、ダイオード回路等を形成した能動領域２と、電極としてのＡｌパッド３を形成する。そして、図１（ｂ）に示すように、Ａｌパッド３以外の領域に公知の技術によって膜厚１μｍのパッシベーション膜４を形成する。
【００２４】
次に、図１（ｂ）に示すように、Ａｌパッド３及びパッシベーション膜４の表面に、公知のフォトリソグラフィー技術により、膜厚Ｔ₂が２５μｍのレジスト膜５を形成すると共に、チップ分割用トレンチ及び配線接続用トレンチを形成する位置にレジスト開口部５ａ、５ｂを開口させる。このとき、レジスト開口部５ａは、チップ相当領域間に格子状に、かつ開口幅Ｗ₁が５μｍとして形成される。また、レジスト開口部５ｂは、チップ相当領域内の外周縁に沿って所定間隔で複数個形成され、その形状は円形であり、開口幅（径）Ｗ₂は１０μｍである。
【００２５】
次に、図１（ｃ）に示すように、公知のシリコンドライエッチング技術を用いて、ウエハー１の表面と裏面を同時にエッチングする。ガス圧は０．００１〜１Ｔｏｒｒ、ガス種はＳＦ₆、ＣＦ₄、Ｃ₂Ｆ₆、Ｃ₃Ｆ₈、Ｏ₂、Ｃｌ₂が用いられる。シリコンドライエッチングでは、反応性イオン8により、ウエハー１の表面にはチップ分割用トレンチ６及び配線接続用トレンチ７が形成され、それと同時に裏面全面がエッチングされる。
【００２６】
ドライエッチングの進行に伴い、図１（ｃ）（ｄ）に示すように、チップ分割用トレンチ６が貫通して、個別の半導体チップ９に分割され、かつ配線接続用トレンチ7が貫通し、チップ厚さＴ₃が１２０μｍとなったところでドライエッチングが完了する。
【００２７】
次に、図１（ｅ）に示すように、公知技術のアッシングを用いて、レジスト膜５を剥離し、ドライエッチングにより生じたチップ９裏面の結晶欠陥層を、ウエットエッチングにより除去する。このウエットエッチングには、フッ酸及び硝酸の混合液が用いられる。
【００２８】
以上の工程により、幅（径）Ｗ₂：１０μｍの複数個の配線接続用トレンチ７を備え、厚さＴ₃が１２０μｍまで薄層化された個別の半導体チップ９が形成される。
【００２９】
［実施の形態２］
図３は本発明の実施の形態２の半導体デバイスの製造方法を説明する図であって、ドライエッチング終了時のウエハー表面の要部を示す平面図であり、図４は同実施の形態２におけるドライエッチング終了時に形成された各トレンチの形状、寸法、配置を説明する図であり、図５はアスペクト比の定義を説明する図であり、図６はシリコンドライエッチングレートのアスペクト比依存性の例を示すグラフ図であり、図７はウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性の例を示すグラフ図である。なお、図３〜図５において、実施の形態１と同様の要素には同一の符号を付している。
【００３０】
この実施の形態２の半導体デバイスの製造に際しては、ドライエッチングの前工程のレジストパターン形成において、配線接続用トレンチ１７を形成する位置に、円形のレジスト開口部１５ｂを形成するが、チップ分割用トレンチ１６を形成する位置には、複数個の円形のレジスト開口部１５ａをミシン目状に形成する。この場合、略同一線状に配置された複数個のレジスト開口部１５ａを挟んで、線対称的に複数個のレジスト開口部１５ｂを配置する。
【００３１】
また、ドライエッチングは、ウエハー１の表面と裏面を同時にエッチングするが、図４（ａ）に示すように、配線接続用トレンチ１７がウエハー１を貫通し、かつチップ分割用トレンチ１６がウエハー１の裏面まで所定厚みＴ₄を残した時点で終了する。なお、この場合のドライエッチングのガス圧、ガス種は、実施の形態１と同様とすることができる。その後、従来公知のアッシングによりレジスト膜１５を除去し、従来公知の方法（例えば、ウエハー端面よりチップ分割用トレンチに沿って力を加える）により、ウエハー１を各チップ単位に分割する。
【００３２】
ところで、図５と図６に示すように、一般的にドライエッチングが進行するとアスペクト比は大きくなり、アスペクト比が大きくなるにつれ、ドライエッチングレートは低下する。これは、シリコン加工に当るイオンがレジスト開口部の狭い間隙に入射することができなくなる問題(マイクロローディング効果)が発生することによる。つまり、トレンチを深く形成していくにつれてエッチング効率が低下する。したがって、チップ分割用トレンチがウエハーを貫通するある程度以前に、配線接続用トレンチがウエハーを貫通できるように、チップ分割用トレンチ形成位置のレジスト開口部の幅よりも、配線接続用トレンチ形成のレジスト開口部の幅よりもある程度大きくする必要がある。
【００３３】
そのため、本実施の形態２では、チップ分割用トレンチ形成位置のレジスト開口部１５ａの幅Ｗ₃を５μｍに設定し、これよりも配線接続用トレンチ形成位置のレジスト開口部１５ｂの幅Ｗ₄を５０μｍと大きく設定することにより、配線接続用トレンチ１７がウエハー１を貫通し、その時点でチップ分割用トレンチ１６がウエハー１の裏面まで所定厚みＴ₄を残した位置まで到達するようにしている（図４参照）。
【００３４】
図７は実施の形態２におけるウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性を示すグラフ図である。図7に示すように、本実施の形態２のドライエッチングに際しては、ウエハー裏面は、全面エッチングするため、エッチングレートは一定である。配線接続用トレンチ１７が裏面まで貫通したとき、エッチングを終了する。ドライエッチング前のシリコンウエハーの厚さは６２５μｍである。ドライエッチング終了後、アッシングによりレジスト膜１５を除去して得られたウエハー１の厚さＴ₅は３００μｍ、チップ分割用トレンチ１６の幅Ｗ₃は１０μｍ、分割用トレンチ１６の深さＤ₁は１８５μｍ、配線接続用トレンチ７の幅Ｗ₄は５０μｍである（図４参照）。
【００３５】
このようにして得られるウエハー１の第１の条件として、図４（ｂ）に示すように、チップ分割用トレンチ１６の幅Ｌ_stと接続用トレンチ１７の幅Ｌ_ctの関係は、上述したように、
Ｌ_st＜Ｌ_ct
である事が必要である。マイクロローディング効果により、接続用トレンチ１７を貫通させた時点で、分割用トレンチ１６を貫通させないためである。これは、チップ分割用トレンチ１６が完全に貫通してしまうと、ウエハー１全体の強度が著しく低下し、ハンドリングに支障を来たすからである。この実施の形態２では、
Ｌ_ct＝５０[μｍ]
Ｌ_st＝１０[μｍ]
としている。
第２の条件として、エッチング完了後のチップ分割用トレンチ１６の中心線Ｐ₁の基板断面積が、接続用トレンチ１７の中心線Ｐ₂の基板断面積より十分小さい必要がある。即ち、
ｍ（Ｌ_st×Ｔ₄＋Ｓ_st×Ｔ₅）＜＜ｎ（Ｓ_ct×Ｔ₅）
Ｌ_st：分割用トレンチ１６の幅
Ｔ₄：分割用トレンチ底部残膜
Ｓ_st：分割用トレンチ間隔
Ｔ₅：ウエハー残厚
Ｓ_ct：接続用トレンチ間隔
このとき、ｍ、ｎはそれぞれ１チップ１辺当りの分割用トレンチ個数、接続用トレンチ個数である。これは、接続用トレンチ１７を割らずに、チップ分割用トレンチ１６に沿って割らなければならないからである。実施の形態２の場合、
Ｌ_st＝１０[μｍ]
Ｔ₄＝１１５[μｍ]
Ｓ_st＝５[μｍ]
Ｔ₅＝３００[μｍ]
Ｓ_ct＝２５０[μｍ]
ｍ＝１０００、ｎ＝５０（チップ１辺１０ｍｍ）
ｍ（Ｌ_st×Ｔ₄＋Ｓ_st×Ｔ₅）＝２６５００００
ｎ（Ｓ_ct×Ｔ₅）＝３７５００００
となる。
第３の条件として、接続用トレンチ１７（中心線Ｐ₂）は、チップ分割用トレンチ１６の中心線Ｐ₁に対し線対称に配置されていることが必要である。これは、線対称でないと、チップ分割の際、接続用トレンチ１７に力がかからないようにするためである。
第４の条件として、同一直線上（中心線Ｐ₁）に並ぶ複数のチップ分割用トレンチ１６は、ウエハー１の端面から端面までパターニングされている事が必要である。これは、ウエハーの状態からチップ分割を行うには、端面から端面まで全部を容易に割る必要があるからである。
第５の条件として、チップ分割用トレンチ１６はウエハー１のへき開が容易な方向に沿って形成されることが必要である。例えば、シリコンウエハーの場合、へき解容易方向は結晶面方位の[１００]方向であるため、チップ分割用トレンチは[１００]方向に沿って形成し、かつ複数のチップ分割用トレンチを[１００]方向に平行に配置することが必要である。
【００３６】
［実施の形態３］
本発明の手法を応用した例を図８に示す。この場合、図１（ａ）の状態にシリコンウエハー1上に、バンプ２０を介して半導体子チップ２９を接続する。次いで、上記実施の形態１、２と同様に、フォトリソグラフィー技術により、レジスト膜２５を形成すると共に、チップ分割用トレンチ及び配線接続用トレンチを形成する位置にそれぞれレジスト開口部２５ａ、２５ｂを開口させる。その後、ウエハー１の表面と裏面を同時にドライエッチングを行い、反応性イオン２８により、ウエハー１の表面にチップ分割用トレンチ２６及び配線接続用トレンチ２７を形成し、それと同時に裏面全面を薄層化する。これにより、ウエハーレベルで半導体子チップ２９を一括接続したウエハーから、個片化、薄層化、積層化した半導体チップを効率よく製造することが可能になる。
【００３７】
［実施の形態４］
本発明の手法を応用した別の例を図９に示す。この場合、レジスト膜３５におけるチップ分割用トレンチ３６及び接続用トレンチ３７を形成する位置レジスト開口部３５ａ、３５ｂを形成すると共に、キャパシタ形成用トレンチ３１を形成する位置にレジスト開口３５ｃを設ける。その後、上記実施の形態１、２と同様に、ウエハー１の表面と裏面を同時にドライエッチングを行い、反応性イオン３８により、ウエハー１の表面にチップ分割用トレンチ２６、配線接続用トレンチ２７及びキャパシタ形成用トレンチ３１を形成し、それと同時に裏面全面を薄層化する。これにより、ウエハーの個片化、薄層化と同時に、キャパシタ形成に用いる深いトレンチを形成することができる。
【００３８】
［他の実施の形態］
上記実施の形態２では、チップ分割用トレンチは、同一直線上に複数個の有底筒状の孔として複数個並んで形成された場合を例示したが、１本の溝状にチップ分割用トレンチを形成してもよい。なお、この場合も、上述した第１〜５の条件を満たすことが、チップ分割不良を生じずに正確かつ容易にチップ分割を行える上で好ましい。
【００３９】
【発明の効果】
本発明によれば、ウエハー表面における分割前の複数のチップ相当領域の間隔（スクライブライン幅）の縮小による一ウエハー当りの半導体チップの取れ数の向上と、機械研磨やダイシングによるチッピング防止を図ることができ、歩留まりを向上させることができる。また、半導体チップの個片化、薄層化と同時に、配線接続用トレンチやキャパシタ形成用トレンチの同時形成が可能となり、半導体デバイスの生産効率を向上させることができる。すなわち、半導体チップの薄層化、積層化による高密度・高機能半導体チップ実装を生産性良く実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体デバイスの製造方法を説明する工程説明図である。
【図２】図１（ｃ）の平面図である。
【図３】本発明の実施の形態２の半導体デバイスの製造方法を説明する図であって、ドライエッチング終了時のウエハー表面の要部を示す平面図である。
【図４】同実施の形態２におけるドライエッチング終了時に形成された各トレンチの形状、寸法、配置を説明する図である。
【図５】アスペクト比の定義を説明する図である。
【図６】シリコンドライエッチングレートのアスペクト比依存性の例を示すグラフ図である。
【図７】ウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性の例を示すグラフ図である。
【図８】本発明の手法を応用した例を示す断面図である
【図９】本発明の手法を応用した別の例を示す断面図である。
【符号の説明】
１ウエハー
２能動領域
３Ａｌパッド
４パッシベーション膜
５、１５、２５、３５レジスト膜
５ａ、１５ａ、２５ａ、３５ａレジスト開口部（チップ分割用トレンチの形成位置）
５ｂ、１５ｂ、２５ｂ、３５ｂレジスト開口部（配線接続用トレンチの形成位置）
３５ｃレジスト開口部（キャパシタ形成用トレンチの形成位置）
６、１６、２６、３６チップ分活用トレンチ
７、１７、２７、３７配線接続用トレンチ
３１キャパシタ形成用トレンチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a process of separating a wafer on which a plurality of semiconductor elements are formed into individual semiconductor chips having a predetermined thickness and forming a wiring connection trench in the semiconductor chip.
[0002]
[Prior art]
A semiconductor device uses a known technique such as diffusion, photolithography, etching, CVD, PVD, etc., to make a semiconductor element on a semiconductor wafer (usually called the first half process), and to separate the semiconductor elements on the semiconductor wafer into individual elements. The process can be roughly divided into a process (usually referred to as a second half process) in which a semiconductor chip is cut and divided, and a lead frame, TAB, or the like is connected to the semiconductor chip to form a package.
In order to reduce the manufacturing cost of semiconductor devices, in the first half of the process, the semiconductor elements are miniaturized and the wafer diameter is increased to improve the number of semiconductor chips per wafer. In the latter half of the process, mounting density is improved and bare chip mounting is performed without using a mold.
[0003]
In recent years, system-in-package (SIP) technology for mounting a plurality of semiconductor chips in one package is becoming widespread with the increase in the speed of logic devices and the downsizing of electronic devices. In particular, it is said that it is advantageous in comparison with the conventional individual package for each chip and the system on chip (SOC) in which a plurality of chip functions are incorporated in one chip in terms of supporting high speed. It is also attracting a great deal of attention because it is advantageous for shortening the device design / trial period and improving the yield in the first half process by reducing the size of the semiconductor chip.
[0004]
In the latter half of the conventional process, individual semiconductor chips were obtained by grinding the back surface of the wafer with a grindstone, thinning it to a predetermined thickness (mechanical polishing), and cutting and dividing by dicing. .
However, as the wafer diameter is increased and the semiconductor chip is made thinner, chipping due to microcracks or dicing on the ground surface is likely to occur when the above thinning / dividing method is used. It was connected. Further, the distance between the semiconductor chips for dicing (scribe line width) could not be reduced.
[0005]
In order to solve these problems, a resist pattern is provided on the wafer surface and dry etching is performed to form a trench for chip division or chip connection (see, for example, Patent Document 1), or after mechanical polishing, There is known a technique of thinning to a predetermined thickness by etching (see, for example, Patent Documents 2, 3, and 4).
[0006]
[Patent Document 1]
JP 2002-25948 A [Patent Document 2]
JP 2001-257186 A [Patent Document 3]
JP 2001-257247 A [Patent Document 4]
Japanese Patent Laid-Open No. 2001-257248
[Problems to be solved by the invention]
However, in the method of Patent Document 1, it is necessary to mechanically polish the rear surface of the wafer for chip division / thinning, and the bending strength reduction due to chipping still tends to occur.
Further, in the methods of Patent Documents 2, 3, and 4 described above, the bending strength is still easily reduced by chipping by mechanical polishing. Further, it is necessary to attach a back grind tape to the wafer surface during mechanical polishing and a dicing tape to the wafer back surface during dicing. Further, between the dry etching, mechanical polishing and dicing processes, conveyance between the vacuum and the atmosphere is necessary, and wafer cracking is likely to occur during conveyance.
[0008]
One of the main objects of the present invention is to provide a semiconductor device manufacturing method for easily and efficiently forming a semiconductor chip having a thin layer and a trench formed from a wafer, and a semiconductor device manufactured by this manufacturing method. The purpose is to provide.
[0009]
[Means for Solving the Problems]
Thus, according to the present invention, the dry etching for forming the trench in the surface of the semiconductor element forming side of the wafer, dry etching thinning the entire rear surface of the wafer, the manufacture of semiconductor devices are simultaneously performed in the same atmosphere In the method, the trench is at least the chip dividing trench and the wiring connecting trench among the chip dividing trench, the wiring connecting trench, and the capacitor forming trench, and the dry etching is used for the wiring connecting. The width of the trench is set to be wider than the width of the chip dividing trench, and the formation of the chip dividing trench is finished when a predetermined thickness is left to the back surface of the wafer. semiconductor Device for dividing each semiconductor chip along the chip separation trench Scan method of manufacturing is provided.
[0010]
Here, in the present invention, examples of the semiconductor device include a semiconductor device such as a transistor, a diode, a capacitor, a resistor, a wiring, and an inductor, or a chip-like semiconductor device in which a circuit combining these semiconductor elements is formed.
In the present invention, the trench on the wafer surface formed by dry etching is at least the chip dividing trench and the wiring connecting trench among the chip dividing trench, the wiring connecting trench and the capacitor forming trench as described above. a use trenches may these various trenches to form two or more simultaneously.
[0011]
According to the present invention, the number of semiconductor chips per wafer can be improved by reducing the interval (scribe line width) between a plurality of chip-corresponding regions before dividing on the wafer surface, and chipping can be prevented by mechanical polishing or dicing. And the yield can be improved. Further, simultaneously with the separation and thinning of the semiconductor chip, the wiring connection trench and the capacitor formation trench can be simultaneously formed, and the production efficiency of the semiconductor device can be improved. That is, high-density and high-performance semiconductor chip mounting by thinning and stacking semiconductor chips can be realized with high productivity.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
In the semiconductor device manufacturing method of the present invention, desired semiconductor elements and electrodes are formed in a plurality of chip-corresponding regions on the wafer surface by a known semiconductor first half process, and a passivation film is formed in a region other than the electrodes. Can do. In addition, before the subsequent dry etching, a resist film is formed on the surface of the electrode and the passivation film using a known photolithography technique, and a chip dividing trench is formed on the surface of the resist film, wiring connection The resist opening can be formed in at least one of a position for forming the trench for forming and a position for forming the trench for forming the capacitor.
[0013]
In the present invention , ( 1) dry etching can be divided for each semiconductor chip by the chip dividing trench penetrating the wafer, or (2) dry etching is performed by forming the chip dividing trench on the back surface of the wafer. It can be completed when the predetermined thickness is left.
In the case of (1), the chip dividing step can be performed simultaneously with the dry etching. On the other hand, in the case of (2), after dry etching, the wafer can be divided into semiconductor chips along the chip dividing trenches when necessary.
In the case of (1) and (2), when the wiring connection trench is formed at the same time, it is preferable that dry etching is performed so that the wiring connection trench penetrates the wafer. That is, (1) ends when both the wiring connecting trench and the chip dividing trench penetrate the wafer, and (2) the wiring connecting trench penetrates the wafer and the chip dividing trench is the back surface of the wafer. Set the optimal ratio for the width ratio of each resist opening to form chip dividing trenches, wiring connection trenches, etc., and various setting conditions for dry etching. It is desirable to do.
[0014]
In the present invention, examples of the dry etching include plasma etching, gas phase etching, reactive ion etching, sputter etching, ion beam etching, and the like. Although not particularly limited, the material of the wafer is required. A preferable dry etching is selected depending on conditions such as the processing accuracy of the trench. For example, in a silicon wafer, dry etching using SF ₆ , CF ₄ , C ₂ F ₆ , C ₃ F ₈ , Cl ₂ or the like as an etching gas can be employed as an F-based gas and a CL-based gas.
[0015]
In the present invention, in the case of the above (2), it is preferable to perform the following (1), (2), (3), (4), and (5).
(1) The width of the wiring connecting trench is preferably set wider than the width of the chip dividing trench. In other words, in dry etching, there is a problem that ions that hit silicon processing cannot enter the narrow gap of the resist opening (microloading effect), and split when the connection trench 7 is penetrated by the microloading effect. If the trench 6 is also penetrated, the strength of the entire wafer is remarkably lowered, which hinders handling. Therefore, specifically, the width of the resist opening for forming the wiring connection trench is set wider than the width of the resist opening for forming the chip dividing trench, thereby penetrating the connection trench 7. At this point, the dividing trench 6 can be prevented from penetrating, whereby the strength of the entire wafer can be maintained to some extent and handling can be prevented.
[0016]
(2) The substrate cross-sectional area of the center line of the chip dividing trench after completion of etching is set sufficiently larger than the substrate cross-sectional area of the center line of the connecting trench. In this way, it is possible to reliably and easily divide along the chip dividing trench without dividing the connecting trench, and to prevent division failure.
[0017]
(3) It is preferable that the wiring connecting trenches are formed substantially line-symmetrically with the chip dividing trench interposed therebetween. Here, the wiring connecting trench and / or the chip dividing trench are formed in a groove shape extending substantially on the same straight line, and a bottomed cylindrical hole is formed on the substantially same straight line in a perforated manner. In both cases, the above "substantially line symmetrical" means that the wiring connecting trench and / or the chip dividing trench is also a line in which the bottomed cylindrical holes are arranged in a perforation. Cases are also included.
If the wiring connection trench is not formed substantially line-symmetrically across the chip dividing trench, there is a possibility that a force is applied to the connecting trench closer to the chip dividing trench when the chip is divided. For this reason, by adopting a substantially line symmetrical arrangement, it is possible to concentrate the force on the chip dividing trench and prevent the division failure. The trench may be a plurality of bottomed cylindrical holes arranged in a perforated manner in addition to a general straight (linear) groove as a chip dividing trench. The shape of the bottomed cylindrical hole may be a circle, a triangle, a square or the like. In the case of a shape having a corner such as a triangle or a rectangle, the corners of the plurality of holes are arranged on the same straight line. It becomes easy to concentrate the force at the time of division on the same straight line.
[0018]
(4) The chip dividing trenches are preferably arranged on substantially the same straight line and patterned from the end surface to the end surface of the wafer. By doing so, when dividing the chip from the state of the wafer, it is possible to easily divide the whole from the end face to the end face, and to increase the efficiency of the chip division.
[0019]
(5) The chip dividing trench is preferably formed along the direction in which the wafer is easily cleaved. For example, in the case of a silicon wafer, since the easy-to-dissolve direction is the [100] direction of the crystal plane orientation, the chip dividing trench is formed along the [100] direction, and a plurality of chip dividing trenches are formed in the [100] direction. It is preferable to arrange parallel to the direction. In this way, the wafer can be easily divided into chips by preventing division failure.
[0020]
In the present invention, it is also preferable to wet-etch the back surface of each semiconductor chip after the dry etching of (1) above, or it is preferable to wet-etch the back surface of the wafer after the dry etching of (2) above. By this wet etching, the crystal defect layer generated on the back surface of the wafer during dry etching can be removed, and the bending strength during mounting can be ensured. In this wet etching, for example, in the case of a silicon wafer, a mixed solution of hydrofluoric acid and nitric acid can be suitably used.
[0021]
According to another aspect, the present invention can provide a semiconductor device manufactured by a semiconductor device manufacturing method and suitable for high-density and high-performance semiconductor chip mounting.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0022]
[Embodiment 1]
FIG. 1 is a process explanatory view illustrating the method of manufacturing a semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a plan view of FIG.
[0023]
In the manufacture of the semiconductor device of the present invention, as shown in FIG. 1A, transistors, diode circuits, etc. are formed in a chip equivalent region on the surface of a silicon wafer 1 having a thickness T ₁ of 625 μm by a known semiconductor first half process. The formed active region 2 and an Al pad 3 as an electrode are formed. Then, as shown in FIG. 1B, a passivation film 4 having a thickness of 1 μm is formed in a region other than the Al pad 3 by a known technique.
[0024]
Next, as shown in FIG. 1B, a resist film 5 having a film thickness T ₂ of 25 μm is formed on the surface of the Al pad 3 and the passivation film 4 by a known photolithography technique, and a chip dividing trench is formed. The resist openings 5a and 5b are opened at positions where the wiring connection trenches are to be formed. At this time, the resist opening portion 5a, in a lattice pattern between the chips corresponding region, and the opening width W ₁ is formed as a 5 [mu] m. The resist opening portion 5b is formed in plural at predetermined intervals along the outer periphery of the chip corresponding region, the shape is circular, the opening width (diameter) W ₂ is 10 [mu] m.
[0025]
Next, as shown in FIG. 1C, the front and back surfaces of the wafer 1 are simultaneously etched using a known silicon dry etching technique. Gas pressure is 0.001 to 1 Torr, and gas types are SF ₆ , CF ₄ , C ₂ F ₆ , C ₃ F ₈ , O ₂ , and Cl ₂ . In silicon dry etching, chip splitting trenches 6 and wiring connecting trenches 7 are formed on the surface of the wafer 1 by reactive ions 8, and at the same time, the entire back surface is etched.
[0026]
As the dry etching progresses, as shown in FIGS. 1C and 1D, the chip dividing trench 6 penetrates and is divided into individual semiconductor chips 9, and the wiring connecting trench 7 penetrates, Dry etching is completed when the thickness T ₃ reaches 120 μm.
[0027]
Next, as shown in FIG. 1E, the resist film 5 is peeled off using ashing of a known technique, and the crystal defect layer on the back surface of the chip 9 generated by dry etching is removed by wet etching. In this wet etching, a mixed solution of hydrofluoric acid and nitric acid is used.
[0028]
Through the above steps, individual semiconductor chips 9 each having a plurality of wiring connection trenches 7 having a width (diameter) W _{2 of} 10 μm and having a thickness T ₃ reduced to 120 μm are formed.
[0029]
[Embodiment 2]
FIG. 3 is a diagram for explaining a method of manufacturing a semiconductor device according to the second embodiment of the present invention, and is a plan view showing the main part of the wafer surface at the end of dry etching. FIG. 4 is a plan view according to the second embodiment. FIG. 5 is a diagram for explaining the definition of the aspect ratio, FIG. 6 is a diagram for explaining the definition of the aspect ratio, and FIG. 6 is an example of the dependency of the silicon dry etching rate on the aspect ratio. FIG. 7 is a graph showing an example of the etching time dependence of the etching amount when the front surface and the back surface of the wafer are simultaneously dry-etched. 3 to 5, the same reference numerals are given to the same elements as those in the first embodiment.
[0030]
In manufacturing the semiconductor device of the second embodiment, a circular resist opening 15b is formed at a position where the wiring connection trench 17 is formed in the resist pattern formation in the pre-process of dry etching. A plurality of circular resist openings 15a are formed in a perforated shape at a position where 16 is formed. In this case, a plurality of resist openings 15b are arranged in line symmetry with a plurality of resist openings 15a arranged in substantially the same line.
[0031]
In dry etching, the front surface and the back surface of the wafer 1 are simultaneously etched. As shown in FIG. 4A, the wiring connecting trench 17 penetrates the wafer 1 and the chip dividing trench 16 is formed on the wafer 1. The process ends when the predetermined thickness T ₄ remains until the back surface. In this case, the dry etching gas pressure and gas type can be the same as those in the first embodiment. Thereafter, the resist film 15 is removed by a conventionally known ashing, and the wafer 1 is divided into chips by a conventionally known method (for example, a force is applied along the chip dividing trench from the wafer end face).
[0032]
By the way, as shown in FIGS. 5 and 6, the aspect ratio generally increases as the dry etching progresses, and the dry etching rate decreases as the aspect ratio increases. This is because a problem (microloading effect) occurs in which ions hitting the silicon process cannot be incident on a narrow gap in the resist opening. In other words, the etching efficiency decreases as the trench is formed deeper. Therefore, the resist opening for forming the wiring connection trench is larger than the width of the resist opening at the position for forming the chip dividing trench so that the wiring connection trench can penetrate the wafer before the chip dividing trench penetrates the wafer. It needs to be somewhat larger than the width of the part.
[0033]
Therefore, in the second embodiment, the width W ₃ of the resist opening 15a at the chip dividing trench formation position is set to 5 μm, and the width W ₄ of the resist opening 15b at the wiring connection trench forming position is set to 50 μm. Thus, the wiring connecting trench 17 penetrates the wafer 1, and at that time, the chip dividing trench 16 reaches the position where the predetermined thickness T ₄ is left to the back surface of the wafer 1 (FIG. 4).
[0034]
FIG. 7 is a graph showing the etching time dependence of the etching amount when the front and back surfaces of the wafer in the second embodiment are simultaneously dry-etched. As shown in FIG. 7, in the dry etching according to the second embodiment, the entire back surface of the wafer is etched, so that the etching rate is constant. When the wiring connection trench 17 penetrates to the back surface, the etching is finished. The thickness of the silicon wafer before dry etching is 625 μm. After the dry etching, the thickness T ₅ of the wafer 1 obtained by removing the resist film 15 by ashing is 300 μm, the width W ₃ of the chip dividing trench 16 is 10 μm, and the depth D ₁ of the dividing trench 16 is 185 μm. The width W ₄ of the wiring connecting trench 7 is 50 μm (see FIG. 4).
[0035]
As a first condition of the wafer 1 thus obtained, as shown in FIG. 4B, the relationship between the width L _st of the chip dividing trench 16 and the width L _ct of the connecting trench 17 is as described above. In addition,
L _st <L _ct
It is necessary to be. This is because, due to the microloading effect, the dividing trench 16 is not penetrated when the connecting trench 17 is penetrated. This is because if the chip dividing trench 16 is completely penetrated, the strength of the entire wafer 1 is remarkably lowered, and handling is hindered. In this second embodiment,
L _ct = 50 [μm]
L _st = 10 [μm]
It is said.
As a second condition, the substrate cross-sectional area of the center line P ₁ of the chip dividing trench 16 after completion of etching needs to be sufficiently smaller than the substrate cross-sectional area of the center line P ₂ of the connecting trench 17. That is,
m (L _st × T ₄ + S _st × T ₅ ) << n (S _ct × T ₅ )
L _st : width of the dividing trench 16 T ₄ : remaining film at the bottom of the dividing trench S _st : spacing between the dividing trenches T ₅ : remaining wafer thickness S _ct : spacing between connecting trenches, where m and n are each one side of one chip The number of dividing trenches per contact and the number of connecting trenches. This is because the connection trench 17 must be divided along the chip dividing trench 16 without being divided. In the case of Embodiment 2,
L _st = 10 [μm]
T ₄ = 115 [μm]
S _st = 5 [μm]
T ₅ = 300 [μm]
S _ct = 250 [μm]
m = 1000, n = 50 (chip 1 side 10 mm)
m (L _st × T ₄ + S _st × T ₅ ) = 2650000
n (S _ct × T ₅ ) = 3750000
It becomes.
As a third condition, the connecting trench 17 (center line P ₂ ) needs to be arranged symmetrically with respect to the center line P ₁ of the chip dividing trench 16. This is to prevent force from being applied to the connecting trench 17 when the chip is divided unless the line is symmetrical.
As a fourth condition, the plurality of chip dividing trenches 16 arranged on the same straight line (center line P ₁ ) must be patterned from the end face to the end face of the wafer 1. This is because in order to divide the chip from the state of the wafer, it is necessary to easily divide the whole from the end face to the end face.
As a fifth condition, the chip dividing trench 16 needs to be formed along a direction in which the wafer 1 can be easily cleaved. For example, in the case of a silicon wafer, since the easy-to-dissolve direction is the [100] direction of the crystal plane orientation, the chip dividing trench is formed along the [100] direction, and a plurality of chip dividing trenches are formed in the [100] direction. It is necessary to arrange them parallel to the direction.
[0036]
[Embodiment 3]
An example in which the method of the present invention is applied is shown in FIG. In this case, the semiconductor chip 29 is connected to the silicon wafer 1 via the bumps 20 in the state shown in FIG. Next, as in the first and second embodiments, the resist film 25 is formed by photolithography, and the resist openings 25a and 25b are opened at positions where the chip dividing trench and the wiring connecting trench are formed, respectively. . Thereafter, the front surface and the back surface of the wafer 1 are simultaneously dry-etched to form chip dividing trenches 26 and wiring connection trenches 27 on the front surface of the wafer 1 by reactive ions 28. At the same time, the entire back surface is thinned. . This makes it possible to efficiently manufacture individual, thinned, and laminated semiconductor chips from a wafer in which the semiconductor chip 29 is collectively connected at the wafer level.
[0037]
[Embodiment 4]
Another example to which the method of the present invention is applied is shown in FIG. In this case, position resist openings 35a and 35b for forming the chip dividing trench 36 and connection trench 37 in the resist film 35 are formed, and a resist opening 35c is provided at a position where the capacitor forming trench 31 is formed. Thereafter, similarly to the first and second embodiments, the front surface and the back surface of the wafer 1 are simultaneously dry-etched, and the reactive ions 38 cause the chip dividing trench 26, the wiring connection trench 27, and the capacitor to be formed on the front surface of the wafer 1. A formation trench 31 is formed, and at the same time, the entire back surface is thinned. As a result, a deep trench used for capacitor formation can be formed simultaneously with wafer singulation and thinning.
[0038]
[Other embodiments]
In the second embodiment, the case where the chip dividing trenches are formed as a plurality of bottomed cylindrical holes on the same straight line is exemplified. However, the chip dividing trenches are formed in one groove shape. May be formed. Also in this case, it is preferable to satisfy the first to fifth conditions in order to perform chip division accurately and easily without causing chip division failure.
[0039]
【The invention's effect】
According to the present invention, the number of semiconductor chips per wafer can be improved by reducing the interval (scribe line width) between a plurality of chip-corresponding regions before dividing on the wafer surface, and chipping can be prevented by mechanical polishing or dicing. And the yield can be improved. Further, simultaneously with the separation and thinning of the semiconductor chip, the wiring connection trench and the capacitor formation trench can be simultaneously formed, and the production efficiency of the semiconductor device can be improved. That is, high-density and high-performance semiconductor chip mounting by thinning and stacking semiconductor chips can be realized with high productivity.
[Brief description of the drawings]
FIG. 1 is a process explanatory view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a plan view of FIG.
FIG. 3 is a diagram illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention, and is a plan view illustrating a main part of a wafer surface at the end of dry etching.
4 is a diagram illustrating the shape, size, and arrangement of each trench formed at the end of dry etching in the second embodiment. FIG.
FIG. 5 is a diagram illustrating definition of an aspect ratio.
FIG. 6 is a graph showing an example of the aspect ratio dependency of the silicon dry etching rate.
FIG. 7 is a graph showing an example of the etching time dependence of the etching amount when the front and back surfaces of a wafer are simultaneously dry etched.
8 is a cross-sectional view showing an example in which the method of the present invention is applied. FIG. 9 is a cross-sectional view showing another example in which the method of the present invention is applied.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Wafer 2 Active area | region 3 Al pad 4 Passivation film 5, 15, 25, 35 Resist film 5a, 15a, 25a, 35a Resist opening part (formation position of the trench for chip division | segmentation)
5b, 15b, 25b, 35b Resist opening (position for forming wiring connection trench)
35c Resist opening (capacitor trench formation position)
6, 16, 26, 36 Chip utilization trenches 7, 17, 27, 37 Wiring connection trenches 31 Capacitor formation trenches

Claims

A method for manufacturing a semiconductor device , wherein dry etching for forming a trench on a surface of a wafer on a semiconductor element forming side and dry etching for thinning the entire back surface of the wafer are simultaneously performed in the same atmosphere ,
The trench is a chip dividing trench, a wiring connecting trench, and a capacitor forming trench, at least the chip dividing trench and the wiring connecting trench;
The dry etching is performed with the width of the wiring connection trench being set wider than the width of the chip dividing trench, and at the time when the formation of the chip dividing trench leaves a predetermined thickness to the back surface of the wafer. A method for manufacturing a semiconductor device comprising: ending and after dry etching, dividing a wafer into semiconductor chips along a chip dividing trench .

The wiring connection trenches, a method of manufacturing a semiconductor device according to claim 1 that passes through the wafer by the dry etching.

The dry etching method of manufacturing a semiconductor device according to claim 1 or 2 wherein the chip separation trench is divided into individual semiconductor chips by penetrating the wafer.

The wiring connection trenches, a method of manufacturing a semiconductor device according to claim 2, wherein is formed a chip dividing lines symmetrically across the trench.

It said chip dividing trenches, a method of manufacturing a semiconductor device according to claim 2 or 4 are substantially patterned from the end face of the arrangement has been the wafer in a straight line to the end face.

Said chip dividing trenches, a method of manufacturing a semiconductor device according to claim 2, 4 or 5 in which cleavage of the wafer is formed along the easy direction.

Wherein after dry etching, the method of manufacturing a semiconductor device according to the back surface of the back surface or the wafer for each semiconductor chip in any one of claims 1 to 6 wet etching.

The method for manufacturing a semiconductor device according to claim 7 , wherein the wet etching uses a mixed solution of hydrofluoric acid and nitric acid.

Before the dry etching, by photolithography, a resist film is formed on the surface of the wafer, and a position for forming a chip division trench in the surface of the resist film, the position and the capacitor forming a wiring connection trench the method of manufacturing a semiconductor device according to any one of claims 1 to 8 to form at least one in the resist opening portion of the position for forming a use trench.

The semiconductor device characterized by being manufactured by the method of manufacturing a semiconductor device according to any one of claims 1 to 9.