JP4009005B2 - センサアレイ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、1次元或いは、2次元的にセンサ素子を配置し、ある物理量を並列的にセンシングする1次元或は、2次元センサアレイ装置に関する。
【0002】
【従来の技術】
アレイ構造をもつセンシング装置の走査方法として、順次スキャン方法が良く知られている。図20は、従来のセンサアレイ装置の一般的な構成図であり、101はセンサアレイ、102は制御回路、103はスタートパルス発生器、104はシフトレジスタ、105はアナログスイッチ、106は増幅器である。
【0003】
センサアレイ101は、n個のセンサ素子から構成され、バイアスVbを印加した時、センスした信号を電流出力aiとして出力する。制御回路102はクロックを生成し、スタートパルス発生器103とシフトレジスタ104のクロック端子にクロックを供給する。
【0004】
スタートパルス発生器103は、入力されたクロックをn分周してパルスを生成し、シフトレジスタ104のデータ入力端子に供給する。シフトレジスタ104の各段のQ出力端子は、アナログスイッチ105の制御端子に接続される。アナログスイッチ105は、図20に示すように、シフトレジスタ104のQ出力端子より供給された電圧によって、センサアレイ101の各出力端子を、a端子側に接続するかb端子側に接続するかを制御している。
【0005】
図21は、図20に示すセンサアレイ装置の順次読み出し動作を示すタイミングチャートである。図21において、スタートパルスが供給され、シフトレジスタのクロック端子に1クロックだけ供給されると、シフトレジスタの出力は“1”,“0”,“0”,・・・・,“0”となり、アナログスイッチSW0の制御端子に”1”が印加され、その他のアナログスイッチSW1〜SWn−1の制御端子には、”0”が印加されている状態になる。
【0006】
続いて、シフトレジスタ104にクロックが供給されると、アナログスイッチSWiは、順次a端子に接続される。従って、増幅器106には、クロックと同期してa0,a1,a2,・・・・an−1の検出信号が得られる。
【0007】
また、特開昭57-118740号公報に開示されているように、上記アナログスイッチ105の代わりにダイオードを用いてバイアス電圧によりON、OFFを制御するセンサアレイ装置がある。
【0008】
アレイ構造を持つ他のセンシング装置として、計測自動制御学会論文集Vol.23,No.5「センサアレイの走査の一方式」に開示されているように、M系列を利用した超音波センサアレイ装置がある。この装置では離れた位置に置いた超音波発信源から発射した超音波を、直線上に配置した複数のマイクロホンで受波し、受波するマイクロホンをM系列で選択して増幅し、同じM系列で相関検波をおこなうものである。この走査方法では、同時に複数のマイクロホンからの出力を集めるために、信号エネルギーが大きくなり、結果的に加算器やA/D変換器で発生する雑音のエネルギーとの比率をあげて、復元した時のS/Nを高めている。
【0009】
さらに、特開平8-261751号公報に開示されているように、M系列コードパターンの光学的マスクを用いたスタースキャナ装置がある。この装置のM系列コードパターンの光学的マスクは、受光素子に投射される光を変調し、一つのパルスを複数の送信遅延素子と複数の振動子によって、超音波のエネルギーを1ヶ所に集めて、反射してきた超音波を複数の受波手段で受信して複数の受信遅延素子によって、解像度とS/Nを高める手法である。
【0010】
【発明が解決しようとする課題】
しかしながら、図20及び、図21に示す従来の技術では、1個のセンサ素子を選択している時間は短く、後段の増幅器106や帰還抵抗で発生する熱雑音のため、走査時間nクロックを充分に確保しないとS/Nが確保できないという問題がある。さらに、アレイ上にセンサを配置しているため、アナログスイッチの線間の浮遊容量のために、遅延が発生してさらに検出信号が低下してしまうという問題があった。
【0011】
さらに、上記特開昭57-118740号公報においては、センサ素子数をNとしたとき、検出しようとしているセンサ素子以外のリーク電流は(N−1)倍されるので、センサ素子のOFF時のリーク特性を充分確保していないとシステムのS/N比は確保できない。すなわち、センサ素子単独のONバイアス時の検出信号をs、OFFバイアス時のリーク電流をInとすると、システムのS/N比はs:(N−1)Inとなり、センサ素子数Nを大きくすると、S/Nが劣化するという問題があった。
【0012】
また、上記計測自動制御学会論文集Vol.23,No.5に記載されているような2次元センサアレイ装置においては次のような問題がある。+1、−1の2値をとるM系列を用いて、変調時も復調時も同じM系列を用いているため、復調後のデータにはセンサアレイの出力の平均値rが誤差として入り込んでくるという欠陥があった。これは行列M*Mが完全直交ではなく疑似直交の性質を持っていることが起因している。
【0013】
さらに、上記特開平8-261751号公報においては、光学的マスク部材をM系列変調素子として用いるため、スキャンを機械的に行う必要があり、常時回転する宇宙船においては問題がないが、情報機器などの小さな製品に適用するには寸法が大きくなるという問題があった。
【0014】
【課題を解決するための手段】
上記の目的を達成するために、本発明の請求項1に記載のセンサアレイ装置は、タイミング信号を発生するタイミング発生手段と、上記タイミングにより、M系列を発生するM系列発生手段と、上記M系列発生手段から出力されるM系列信号を遅延させる遅延手段と、上記遅延手段の出力によって制御されるスイッチ手段と、上記スイッチ手段に接続されるセンサアレイと、上記スイッチ手段に接続される電流増幅手段と、上記電流増幅手段の出力側に接続され、係数が1からなる加減算器だけで構成される相関手段とを有する。
【0015】
上記構成によれば、M系列発生手段で発生したM系列信号は、電気的にセンサアレイのセンサ素子を選択する方法を指定し、同時に複数のセンサ素子からの検出信号を得る。エネルギーの高い検出信号にアンプ入力段のノイズや、量子化器のノイズが加わるので、復元したときのノイズエネルギーは拡散して、相対的にS/Nの高い検出信号が得られる。
【0016】
本発明の請求項2に記載のセンサアレイ装置は、請求項1に記載の発明の構成に加えて、相関手段は、A/D変換器と、シフトレジスタ群と、複数の加算器及び、1個の減算器を含む。
【0017】
上記構成によれば、増幅器からの検出信号は、A/D変換器でデジタルデータに変換され、シフトレジスタ群で遅延信号を生成し、並列的に加減算を行うので、小規模な回路で高速に復元演算をおこなうことが可能になる。
【0018】
本発明の請求項3に記載のセンサアレイ装置は、請求項1又は、請求項2に記載の発明の構成に加えて、相関手段はA/D変換器と、メモリ装置及び、プログラムで記述できる演算装置を用いる。
【0019】
上記構成によれば、増幅器からの検出信号は、A/D変換器でデジタルデータに変換されメモリ装置に取り込まれる。またメモリ装置に記憶されているプログラムにもとづいてCPUによって加減算演算をおこなって、上記走査の逆演算を行う。プログラムによって実現でき、しかも加減算演算のみで実行できるので、フレキシブルで比較的高速に読み出しデータを復元することができる。
【0020】
また、上記CPUは読みとったデータの加工や編集のためのアプリケーションプログラムをメモリ装置に記憶しておけば、復元演算処理以外にもメモリ装置とCPUが共用できる高度な処理機能を備えるセンサアレイ装置を構成することができる。
【0021】
本発明の請求項4に記載のセンサアレイ装置は、請求項1に記載の発明の構成に加えて、相関手段はサンプルホールド回路と、バッファ回路と、アナログスイッチ群と、アナログ加算器及び、差動アンプを含む。
【0022】
上記構成によれば、増幅器からの検出信号はアナログ信号のままサンプルホールド回路と、バッファ回路と、アナログスイッチ群を直列に配置することで、アナログ遅延回路を構成している。上記アナログ遅延回路の各バッファ回路の出力を2系統のアナログ加算器で合成し、前記2系統のアナログ加算器の出力を差動アンプに入力して減算を行うことにより、消費電力が少なく高速に復元演算を行うことができる。
【0023】
本発明の請求項5に記載のセンサアレイ装置は、タイミング信号を発生するタイミング発生手段と、上記タイミング信号により、、第1のM系列信号を発生する第1M系列発生手段と、上記タイミング信号により、第2のM系列信号を発生する第2M系列発生手段と、上記第1M系列発生手段から出力される第1M系列信号を遅延させる第1遅延手段と、上記第1遅延手段の出力によって制御される第1スイッチ手段と、上記第2M系列発生手段から出力される第2M系列信号を遅延させる第2遅延手段と、上記第2遅延手段の出力によって制御される第2スイッチ手段と、上記第1スイッチ手段が平行に配列された一方の複数の電極に接続され、第2スイッチ手段が、上記一方の電極と直交して平行に配列された、もう一方の複数の電極に接続される2次元センサアレイと、上記第2スイッチ手段に接続される電流増幅手段と、上記電流増幅手段の出力側に接続され、係数が1からなる加減算器だけで構成される第1相関手段と、上記第1相関手段の出力結果を記憶するフレームメモリ手段と、上記フレームメモリ手段に記憶されたデータから、さらに相関演算を行う加減算器だけで構成される第2相関手段から構成される。
【0024】
上記構成によれば、上記第1M系列発生手段と、第1遅延手段と、第1スイッチ手段とによって、センサアレイの第1の座標軸(列電極)の複数のセンサ列のONかOFFかの選択を同時に行い、かつ、第2M系列発生手段と、第2遅延手段と、第2スイッチ手段と、電流増幅手段とによって、第2の座標軸(行電極)から出力されるセンサ出力を同時に合成して増幅することで、増幅前に充分な検出エネルギーを集めることができるので、増幅器以降で発生する熱雑音やクロックノイズ、量子化ノイズに比較して大きなS/Nを得ることができる。第1相関手段とフレームメモリ手段と、第2相関手段とによって、上記走査方法で符号化したS/Nの高い検出信号からセンサアレイの位置に対応した検出出力を正確に復元することが可能になる。
【0025】
【発明の実施の形態】
本発明のセンサアレイ装置の実施の形態を、図面に基づいて説明する。
【0026】
[実施の形態1]
本発明のセンサアレイ装置の実施の一形態に係る1次元センサアレイ装置は、図1に示すように、センサアレイ1、制御回路2、M系列発生器3、シフトレジスタ4、アナログスイッチ5、増幅器6及び、相関器7から構成される。
【0027】
上記制御回路2はクロックを生成し、上記シフトレジスタ4のクロック端子とM系列発生器3の入力端子に供給する。M系列発生器3では入力されたクロックに従って、”0”または”1”からなるM系列信号を生成する。生成されたM系列信号はシフトレジスタ4のデータ入力端子に供給され、シフトレジスタ4は順次左から右に向かってM系列信号の1クロック単位毎に遅延したものをアナログスイッチ5の制御端子に入力する。アナログスイッチ5は、図5に示すような構成となっており、M系列信号の”0”または”1”に応じて、接続されているセンサ素子をb端子又は、a端子に接続する。a端子側は電流増幅器6に入力されており、”1”に対応するセンサ素子の電流出力ai(図示せず)が加算されて増幅される。
【0028】
図2は、図1に示すM系列発生器の詳細な構成図である。図2のM系列発生器3は、8次のM系列を発生する回路で、周期=28−1=255クロックのM系列を発生する。フリップフロップ32、33、34及び、38の出力端子Qは、XOR回路(排他的論理和)51,52,53の入力端子に接続されており、XOR回路51の出力は、1個目のリップフロップ31のデータ入力端子Dに接続されると共に、M系列発生器3の出力端子Xkに接続されており、M系列信号M(i)を発生する。
【0029】
図3は、図1及び、図2に示す1次元センサアレイ装置のM系列発生器の動作を示すタイミングチャートである。
【0030】
縦続に接続された8個のフリップフロップ31〜38の出力Qは、最初に制御回路2からのリセットパルスrmによって、すべて”1”にセットされ、初期設定がなされる。続いて、クロックckが継続的に供給されて、クロックckの立ち上がりが入力される毎に、M系列発生器3の出力端子Xkに時系列的に、M(0),M(1),M(2)・・・M(n-1)・M(K-1)のM系列信号mが出力される。M系列信号mは、シフトレジスタ4に入力され、クロックckを入力する毎にデータを右にシフトする。
【0031】
シフトレジスタ4の各出力の”1”に対応するセンサ素子SiがONして増幅器6に同時に出力しているので、リセットパルスrmが供給されて、nクロック経過すると、アナログスイッチSW0には、M系列信号M(n-1)が、アナログスイッチSWn-1には、M系列信号M(0)が対応している。この状態を0クロック目として、図4にしたがって説明する。
【0032】
図4は、センサアレイ選択の空間的位置関係と時間変化を示す図である。
【0033】
センサ素子数をnとし、M系列の繰り返し周期をKクロック、増幅器6の入力部及び、帰還抵抗で発生する熱雑音をniとすると、iクロック目の増幅器6の出力fiは、図4から次式のように表わされる。
【0034】
【数1】
【0035】
ここで、Mは、0又は、1の値をとるM系列から構成したK×Kの対称行列である。
【0036】
【数2】
【0037】
数1を簡略化して、ベクトル表記すると下式となる。
【0038】
f= Ma+n・・・・・・・・・・・・・・・・・・・・・・(1)
MrをMの要素の0と1を入れ替えた行列として定義し、M−Mr=Bと書き、(1)式の両辺に左側からB*2/(K+1)を掛けると、2/(K+1)B*M=Iなので、(IはK×Kの単位行列)
2Bf/(K+1) = a+2Bn/(K+1)・・・・・・・(2)
fは増幅器6の出力で、2*B/(K+1)は相関器7の演算を示しており、相関器7の出力は(2)式で表される。(2)式の右辺第1項は、復元したセンサ素子信号であり、第2項はノイズの項である。Bの要素は±1の係数のみなので、例えばan-1に関するノイズを見てみると、下式のようになる。
【0039】
【数3】
【0040】
niは、互いに独立でそれぞれの実効値を、σn0=σn1=・・・=σnK-1=σn とすると、統計的性質により数3のノイズの実効値σmは、
【0041】
【数4】
【0042】
となり、K>>1の場合、従来の順次スキャン方法に比較して、ノイズはSQRT[K]分の1に減少することになる。
【0043】
次に上記演算を行う相関器7の構成について述べる。基本的に係数±1の演算は加減算、またM系列の場合、K+1は2mなので(mは整数)、2/(K+1)はビットシフトにより実現される。
【0044】
図6は、本発明のセンサアレイ装置の実施の一形態に係る1次元センサアレイ装置の相関器にA/D変換器と、ラインメモリ及び、加算器を用いた構成図、図7は、同じく相関器にサンプルホールド回路とオペアンプを用いた構成図である。
【0045】
図6において、A/D変換器39の入力端子Ainには、増幅器6の出力端子が接続されており、A/D変換器39でアナログ信号がcビットのデジタル信号に変換される。変換されたデジタル信号は、フリップフロップ30〜3n-1のD端子に供給され、n*c個のフリップフロップによって遅延信号が生成される。行列Bの要素±1に対応して、要素が+1の場合には加算器40へ、要素が−1の場合には、もう1方の加算器41で演算されて、減算器42で最終的な計算結果を得る。クロック信号ckを入力する都度、行列Bとベクトルfが演算された結果が時系列で減算器42から出力される。図6のように構成を行うことで、クロックckに同期して復元信号がリアルタイムで得られるという利点がある。
【0046】
図7において、サンプルホールド回路群A0〜An-1の1段目の入力には、増幅器6の出力端子が接続されており、サンプルホールド回路群A0〜An-1は、縦続的に接続されており、クロックckを入力する毎に、後段のサンプルホールド回路にアナログデータが転送される。すなわち、このサンプルホールド群A0〜An-1は、アナログ遅延器の機能を果たしている。各サンプルホールド回路の出力端子は、行列Bの係数の符号により、加算オペアンプ43或いは、加算オペアンプ44の入力端子に接続されており、加算オペアンプ43の出力は、オペアンプ45の+入力端子に、加算オペアンプ44の出力は、オペアンプ45の−入力端子に入力されており、結果的に要素が±1である行列Bと、増幅器6の出力fとの演算結果が、オペアンプ45の出力端子に出力される。アナログ構成を用いると、消費電力を小さく高速に復元演算をすることができる。
【0047】
相関器7の構成については、上記以外種々の構成が考えられる。例えば、上記フリップフロップの代わりにラインメモリを使用する、加減算器の代わりにCPUやDSPを用いる、サンプルホールド回路群の代わりにCCDを用いる、相関器として表面弾性波を使用するなどの方法もある。CPUやDSPを用いるとソフトウェアで相関演算を実効でき、しかも積和計算の係数が±1なので、高速に容易に構成することができる。
【0048】
いずれにしても、行列Bとfとの積の計算にあたり、加算と減算のみを使用して求める方法はすべて、同一思想に基づく実施例とみなすことができる。
【0049】
[実施の形態2]
実施の一形態で説明した1次元センサアレイ装置のセンサアレイ1のセンサ素子に、図8に示すようなダイオードとpinフォトダイオードを用いる場合について説明する。
【0050】
基本動作は、上記実施の一形態と同じである。図1に示すように、制御回路2はクロックを生成し、シフトレジスタ4のクロック端子と、M系列発生器3の入力端子に供給する。M系列発生器3では、入力されたクロックに従って、”0”または”1”からなるM系列信号を生成する。生成されたM系列信号は、シフトレジスタ4のデータ入力端子に供給され、シフトレジスタ4は、順次左から右に向かってM系列信号の1クロック単位毎に遅延したものを、アナログスイッチ5の制御端子に入力する。
【0051】
アナログスイッチ5は、図5に示すような構成をしており、M系列信号の”0”または”1”に応じて、接続されているセンサ素子を、a端子又は、b端子に接続する。a端子側は電圧Vaに接続されており、b端子側は電圧Vbに接続されている。アナログスイッチ5の出力端子は、図8のセンサ素子群S0〜Sn-1の一方の列電極12に接続されており、センサ素子群S0〜Sn-1のもう1方の端子は、行電極11に共通に接続されており、行電極11は増幅器6の入力側に接続されている。
【0052】
センサ素子の断面構造を図9(a)に、その要部詳細構造を図9(b)に示す。
【0053】
センサ素子は、ガラス基板11上にメタル電極12を蒸着し、前記メタル電極12の上に、光を電気に変換するpin構造と、逆流防止目的のダイオードを形成するa−Si層13をCVD法にて形成し、その上に透明電極ITO14を蒸着して、もう一方の電極として、目的のデバイスを形成することができる。
【0054】
図9の構造のセンサ素子に光が照射されたときの代表的なI−V特性を図10に示す。
【0055】
印加電圧Vが+0.5Vの時、電流出力は殆ど0で−Ileakである。印加電圧Vが−0.5Vの時出力電流はIonである。図8において、行電極11はメタル電極で、列電極12をITO透明電極とすると、列電極12側に負の電圧が印加されると、センサ素子から光検出電流を取り出すことができる。
【0056】
図5において、アナログスイッチ5のa端子には+0.5Vが、b端子には−0.5Vが印加されている。今、アナログスイッチ5の制御端子に、図5に示すように、SW0には"1"、SW1には"0"、・・・・SWn−1には"0"のように印加されると、センサ素子S0には"−0.5V"、S1には"+0.5V"、・・・・Sn-1には"+0.5V"が印加される。センサ素子の反対側電極である行電極11は、増幅器6のマイナス入力端子に接続されており、増幅器6のプラス入力端子は、グランドに接続されているため、行電極11には0V電圧が印加されると共に、−0.5Vの電圧を印加されたセンサ素子からの出力電流が流れ、増幅器6の帰還抵抗を介して電流増幅される。増幅器6の出力は、相関器7へ出力する。
【0057】
センサ素子として、図9に示すような構造にすると、センサに入射した光は、pinのフォトダイオード部だけではなく、pnの逆流防止ダイオードにおいてもわずかな光が到達して、リーク電流−Ileakの要因となっている。したがって、リーク電流−Ileakも入射する光強度に比例して変化する。ある照度下で、センサ素子Siのオンバイアス(−0.5V)時の出力電流をIon=aiとすると、オフバイアス(+0.5V)時のリーク電流Ileakは下式で表される。
【0058】
Ion=ai ・・・・・・・・・・・・・・・・・・・(3)
Ileak=k*ai ・・・・・・・・・・・・・・・・・・・(4)
ただし、0<k<<1
上式より、電流増幅器6の出力fは、
f=M*a−Mr*k*a ・・・・・・・・・・・・・・・・(5)
と書ける。
【0059】
両辺の左側から(M−Mr)/128をかけると、センサ素子の数を160とすると、
Bf/128=BMa/128−BMka/128
=(1+k)a−k*160/128*a・・・・(6)
となる。
このように、図10に示すようなI−V特性を有するセンサ素子を用いて、相関器7によってM−Mrの復元処理をした場合、リーク電流の与える影響は(8)式第2項のように元々の検出信号aに対して、(1+k)倍の検出信号が得られ、k*160/128*aだけのリークが混入することになる。
【0060】
これは、特開昭57-118740号公報に開示されたような単純なパルススキャン法が、ノイズが(N−1)倍になってしまうのに比較して、本実施例では2*N/(K+1)<2倍以下に抑えることができる。
【0061】
[実施の形態3]
図11は、本発明のセンサアレイ装置の他の実施の形態に係る2次元センサアレイ装置のブロック図である。
【0062】
説明を簡単にするために、センサ素子の数を160×160、M系列の次数を8(繰り返し周期K=255)のM系列発生器を2個使用する場合について説明する。
【0063】
図11において、15はタイミング発生器、16は第1M系列発生器、17は第1シフトレジスタ、18は第1アナログスイッチ、19は2次元センサアレイ、20は第2M系列発生器、21は第2シフトレジスタ、22は第2アナログスイッチ、23は差動電流増幅器、24はA/D変換器、25は第1相関器、26はフレームメモリ、27は第2相関器である。
【0064】
タイミング発生器15は基準クロックを分周して、システム全体を制御する各種制御信号を生成する。第1M系列発生器1は、タイミング発生器15から出力されるクロックck1とリセットパルスrm1を受けて、クロックck1に同期した第1のM系列信号を生成し、生成された第1のM系列信号は、第1シフトレジスタ17の1方の入力端子に供給される。同時にタイミング発生器15で生成したクロックck1は、第1シフトレジスタ17のもう1方の入力端子に供給される。第1シフトレジスタ17は、図15に示すように、160個のフリップフロップが直列に接続された構成になっており、図11の第1シフトレジスタ17の左から右に向かってデータがシフトし、各フリップフロップ1Dnの出力端子は、第1アナログスイッチ18の、それぞれ対応する制御端子に供給されている。
【0065】
第1アナログスイッチ18は、2チャンネル×160個のアナログスイッチから構成されており、共通端子側は2次元センサアレイ19の各列電極に接続され、2チャンネルの1方の端子は、他のアナログスイッチと共通にa端子に接続され、もう1方の端子は、b端子に接続されている。a端子には+0.5Vが、b端子には−0.5Vが印加されており、上記アナログスイッチ18は、制御端子の論理レベルに応じて、+0.5V又は、−0.5Vが2次元センサアレイ19の列電極に印加される。
【0066】
2次元センサアレイ19の詳細構成は、図18に示すように、行電極群191側には逆流防止ダイオードが、列電極群192側には、光を電流に変換するpinダイオードが接続され、図9に示すような構造となっている。
【0067】
一方、第2M系列発生器20は、タイミング発生器15から出力されるクロックck1とイネーブル信号EN及び、リセットパルスrm2を受けて、イネーブル信号ENとクロックck1に同期した第2のM系列信号を生成し、生成された第2のM系列信号は、第2シフトレジスタ21の1方の入力端子に供給される。同時にタイミング発生器で生成したクロックck1は、第2シフトレジスタ21のもう1方の入力端子に供給される。第2シフトレジスタ21は、図16に示すように、160個のフリップフロップが直列に接続された構成になっており、図11の2次元センサアレイ19の行電極の上から下に向かってデータがシフトし、各フリップフロップ2Dnの出力端子は、第2アナログスイッチ22のそれぞれ対応する制御端子に供給されている。
【0068】
第2アナログスイッチ22は、2チャンネル×160個のアナログスイッチから構成されており、共通端子側は2次元センサアレイ19の各行電極に接続され、2チャンネルの1方の端子は、他のアナログスイッチと共通にa′端子に接続され、もう1方の端子はb′端子に接続されている。a′端子には増幅器232の−入力端子が、また、b′端子には増幅器231の−入力端子が接続されており、上記第2アナログスイッチ22は、制御端子の論理レベルに応じて、2次元センサアレイ19のセンサ素子が接続されている行電極を選択する。
【0069】
すなわち、論理レベルが”0”ならば、それに対応する行電極は増幅器232に接続され、”1”ならば、それに対応する行電極は増幅器231に接続される。このとき、増幅器231と増幅器232の+入力端子はグランドに接続されているので、増幅器231と増幅器232は電流増幅するとともに、センサアレイ19の行電極に0Vバイアス電位を与える。すなわち、個々のセンサ素子の一方の端子の行電極側は0V電位に固定されており、もう一方の端子は、+0.5V又は、−0.5Vの電圧が印加されているので、図10に示すようなI−V特性に従って、検出電流が第2アナログスイッチ22を介して、増幅器231或いは、増幅器232で増幅される。増幅器233は、増幅器231及び、増幅器232の出力の差分を計算し、A/D変換器24へ出力する。
【0070】
上記走査方法の詳細について、図14のタイミングチャートを用いて説明する。
【0071】
図11に示すように、タイミング発生器15から、クロックck1とリセットパルスrm1とが、第1M系列発生器16と第1シフトレジスタ17に供給され、クロックck1と、リセットパルスrm2及び、イネーブル信号ENが、第2M系列発生器20と第2シフトレジスタ21に供給される。まず最初に、リセットパルスrm1及び、rm2が供給され、第1M系列発生器16と第2M系列発生器20が初期化され、出力信号Xk1及び、Xk2には、M系列信号M(0)が出力される。第1M系列発生器16は、次々と入力するクロックck1に同期して続いてM系列信号M(1)、M(2)・・・M(159)を発生する。
【0072】
一方、第2M系列発生器20は、図17に示すように、イネーブル信号ENの入力端子ENを持っており、イネーブル信号ENが”1”の間だけ、M系列の時系列変化を生成するので、図14において、イネーブル信号ENが”1”になっている期間の160クロック分だけM系列を生成する。すなわち、最初の160クロック分は、出力信号Xm2として、第1M系列発生器の出力信号Xm1と同様に、M系列信号M(0)、M(1)、・・・M(159)を発生する。
【0073】
第1シフトレジスタ17の入力端子には、出力信号Xk1とクロックck1が供給されており、クロックck1に同期して、入力された出力信号Xk1、すなわち、M系列信号を右側へシフトしていく。最初の160クロックが入力完了した時点で、列電極C0にはm(159)が、C1にはM(158)、・・・C159にはM(0)に対応したバイアス電圧+0.5V又は、−0.5Vが印加される。同時に第2シフトレジスタ21の入力端子には、出力信号Xk2と、クロックck1及び、イネーブル信号ENが供給されており、ENが”1”なので、イネーブルとなり、やはりクロックck1に同期して、入力された出力信号Xk2すなわち、M系列信号を右側へシフトしていく。最初の160クロックが入力完了した時点で、行電極R0にはm(159)が、R1にはM(158)、・・・R159にはM(0)に対応した増幅器231又は、232が接続されて、差動出力として増幅器233の出力端子に検出出力f0があらわれる。この160クロック期間をプリスキャン期間とする。
【0074】
161クロック以降の動作は、本スキャン期間となり、第1M系列発生器16は、引き続きクロックck1に同期して、出力信号Xk1に、M系列信号M(160)、M(161)、・・・M(254)と出力し、さらに、M系列信号M(0)・・・M(254)を繰り返し出力をする。第2M系列発生器20は、255クロックに付き1クロックのみ、イネーブル信号ENが”1”になり、この時のみクロックck1が入力されると状態が変化する。すなわち本クロック期間では、第1M系列発生器16と第1シフトレジスタ17及び、第1アナログスイッチ18は、クロックck1に同期して高速にスキャンし、第2M系列発生器20と第2シフトレジスタ21及び、第2アナログスイッチ22は、255クロックに付き1クロックのみ状態変化をする低速スキャンとなる。
【0075】
ここで、センサ素子Si,iの電流出力をONバイアス時にai,i、OFFバイアス時に0と仮定すると、増幅器出力fi,iは下式のように表される。
【0076】
(7)式を簡略化表記すると、
F=MAB+N ・・・・・・・・・・・・・・・(8)
と書ける。
【0077】
次に、検出した信号Fからもとのセンサ電流出力ai,iを復元する動作について述べる。
【0078】
検出信号Fは、A/D変換器24にてpビットのデジタル信号に変換されて、第1相関器25に入力する。第1相関器25は、たとえば図12に示す構成で、pビットのフリップフロップ3D0〜3D254及び、セレクタ1SE0〜1SE254、フリップフロップ4D0〜4D254、加算器251、252及び、減算器253から構成されている。
【0079】
図14に示すタイミングにおける本スキャンの最初の255クロックの期間、検出されたf0,0からf0,254のデータは、フリップフロップ3D0〜3D254に記憶される。本スキャンの255クロック目でイネーブル信号ENが”1”になり、セレクタ1SE0〜1SE254がフリップフロップ3D0〜3D254からの出力を選択して、フリップフロップ4D0〜4D254にデータを転送する。次のクロックckからイネーブル信号ENが”0”になり、、セレクタSE0〜SE254はフリップフロップ4D0〜4D254がサイクリックなシフトレジスタを構成するように選択する。
【0080】
フリップフロップ4D0〜4D254の出力Qは、M系列信号の”1”に対応して加算器251の入力へ、またM系列信号”0”に対応して加算器252の入力端子に機械的に接続してある。加算器251の出力Sm1と加算器252の出力Sm2は、減算器253に入力されて引き算がおこなわれ、最終的に演算結果が相関器出力RCXとして出力される。本スキャンの256クロック目〜509クロック目までは、フリップフロップ4D0〜4D254がサイクリックにデータをシフトするので、入力されたデータf0,0〜f0,254と、行列Bとの演算結果が減算器出力に現れる。出力Sの下位7ビットを省略して出力すると、pビットの第1相関器25の相関器出力RCXとして得られる。相関器出力RCXは次式で表される。
【0081】
得られた相関器出力RCXはフレームメモリ26に入力されており、タイミング発生回路15によって、本スキャンの256クロック目から255*255クロックの間、フレームメモリ26のR/Wが”0”になり、フレームメモリ26は書き込みモードになり、相関器出力RCXが順次記憶される。なお、フレームメモリ26のR/Wが”0”の時は、フレームメモリ26の横方向アドレスXADRと縦方向アドレスYADRは、図19のように横方向アドレスXADRが、クロックck1に同期してカウントアップし、横方向アドレスXADRが255だけカウントアップすると、縦方向アドレスYADRが1だけカウントアップするようになっている。
【0082】
フレームメモリ26のR/Wが”1”になると、フレームメモリ26は読み出しモードとなって、(11)式のデータを読み出す。読み出しモードでは、縦方向アドレスYADR側が、クロックck1に同期してカウントアップし、縦方向アドレスYADRが255だけカウントアップすると、横方向アドレスXADRが1カウントアップする。こうすることで、フレームメモリ26に書き込まれた(11)式のデータを行列転置して読み出すことができる。
【0083】
図13は第2相関器の構成を示す。フレームメモリ26の読み出しデータDiはシフトレジスタD0のD端子に供給され、読み出しモードになってから255クロックの間入力された読み出しデータDiが、シフトレジスタ5D0〜5D254を右シフトし、255クロック目のTパルスでシフトレジスタ6D0〜6D254に転送する。シフトレジスタ6D0〜6D254の出力端子は、M系列信号m(i)に対応して、加算器271の入力に接続されている。加算器271は加算結果としてSm3端子に出力するが、下位7ビットを省略することで、128の除算を同時に行い、相関器出力RCY′として出力する。相関器出力RCY′は次式で表される。
【0084】
但し、相関器出力RCY′は行方向列方向の順序にて出力される。
【0085】
(10)式の第1項は、センサ素子の電流出力ai,iを表し、第2項はノイズの項である。Bの行列は±1の要素からなる行列、Mは1または0からなる行列なので、ノイズNの各要素ni,jはそれぞれ独立しており、実効値がσnと仮定すると、統計的性質により、(10)式第2項の実効値σmは、
で表され、39.15dBものノイズ改善効果を示す。
【0086】
説明の中では、センサ素子Si,iのOFF時のセンサ出力電流を0としたが、k*ai,i(kは定数で0<k<1)の場合についても、実施例2で議論したことを2次元に拡張すれば上記の走査方法でその誤差が与える影響を著しく減少させることがわかる。
【0087】
実施例ではM系列信号を用いたが、M系列信号以外の2値信号として、Gold系列、バーカーコード、フランクコード、および相補系列コードなどがあり、これらを用いても良い。これらの符号系列はシフトレジスタ構造に適しており、係数が±1となるのでノイズ抑圧効果が大きい。
【0088】
以上のように、本実施例のセンサアレイ装置は、タイミング発生手段と、M系列発生手段と、上記M系列発生手段から出力されるM系列信号を遅延させる遅延手段と、上記遅延手段の出力によって制御されるスイッチ手段と、上記スイッチ手段に接続されるセンサアレイと、上記スイッチ手段に接続される電流増幅手段と、係数が1からなる加減算器のみから構成される相関手段により、高速に計測してかつS/Nの高いセンサアレイ装置を実現することができる。
【0089】
【発明の効果】
本発明のセンサアレイ装置は、M系列信号を発生し、発生したM系列信号の”0”または”1”に対応して読み出す対象のセンサを選択して、複数のセンサの検出信号を電流の次元で合成符号化してエネルギーを大きく取っておき、増幅器で発生する熱雑音やシステムからのノイズ、A/D変換器で発生する量子化ノイズのエネルギー比率を下げておき、加減算器のみで構成する相関器を用いて復元することで、S/Nが高く、小規模で高速に動作するセンサアレイ装置を提供する。
【図面の簡単な説明】
【図1】本発明のセンサアレイ装置の実施の一形態に係るブロック図である。
【図2】図1に示すM系列発生器の詳細な構成図である。
【図3】図1及び、図2に示す1次元センサアレイ装置のM系列発生器の順次読み出し動作を示すタイミングチャートである。
【図4】本発明のセンサアレイ装置に係るセンサアレイの選択の空間的位置関係と時間変化を示す図である。
【図5】本発明のセンサアレイ装置に係るアナログスイッチの構成図である。
【図6】本発明のセンサアレイ装置の実施の一形態に係るデジタル相関器の一構成図である。
【図7】本発明のセンサアレイ装置の実施の一形態に係るアナログ相関器の他の構成図である。
【図8】本発明のセンサアレイ装置の実施の一形態に係るフォトダイオードとブロッキングダイオードを用いたセンサアレイの構成図である。
【図9】本発明のセンサアレイ装置に係るフォトダイオードとブロッキングダイオードの構造を示す要部断面図である。
【図10】図9に示すセンサ素子のI−V特性図である。
【図11】本発明のセンサアレイ装置の他の実施の形態に係る2次元センサアレイ装置の構成を示すブロック図である。
【図12】図11に示す第1相関器の構成図である。
【図13】図11に示す第2相関器の構成図である。
【図14】図11に示す2次元センサアレイ装置の走査方法を示すタイミングチャートである。
【図15】図11に示す第1シフトレジスタの構成図である。
【図16】図11に示す第2シフトレジスタの構成図である。
【図17】図11に示す第2M系列信号発生器の構成図である。
【図18】図11に示すフォトダイオードとブロッキングダイオードを用いた2次元センサアレイの構成図である。
【図19】図11に示す2次元センサアレイ装置の復元演算動作を示すタイミングチャートである。
【図20】従来のセンサアレイ装置の一般的な構成図である。
【図21】図20のセンサアレイ装置の動作を示すタイミングチャートである。
【符号の説明】
1 センサアレイ
2 制御回路
3 M系列発生器
4 シフトレジスタ
5 アナログスイッチ
6 増幅器
7 相関器
15 タイミング発生器
16 第1M系列発生器
17 第1シフトレジスタ
18 第1アナログスイッチ
19 2次元センサアレイ
20 第2M系列発生器
21 第2シフトレジスタ
22 第2アナログスイッチ
23 差動電流増幅器
24 A/D変換器
25 第1相関器
26 フレームメモリ
27 第2相関器
Claims (5)
- タイミング信号を発生するタイミング発生手段と、
上記タイミング信号により、M系列信号を発生するM系列発生手段と、
上記M系列発生手段から出力されるM系列信号を遅延させる遅延手段と、
上記遅延手段からの出力によって制御されるスイッチ手段と、
上記スイッチ手段に接続されるセンサアレイと、
上記スイッチ手段に接続される電流増幅手段と、
上記電流増幅手段の出力側に接続され、係数が1からなる加減算器だけで構成される相関手段とを有することを特徴とするセンサアレイ装置。 - 上記相関手段は、A/D変換器と、シフトレジスタ群と、複数の加算器及び、1個の減算器とから構成されることを特徴とする請求項1記載のセンサアレイ装置。
- 上記相関手段は、A/D変換器と、メモリ装置及び、プログラムで記述できる演算装置を用いることを特徴とする請求項1又は、請求項2記載のセンサアレイ装置。
- 上記相関手段は、サンプルホールド回路と、バッファ回路と、アナログスイッチと、アナログ加算器及び、差動アンプとから構成されることを特徴とする請求項1記載のセンサアレイ装置。
- タイミング信号を発生するタイミング発生手段と、
上記タイミング信号により、第1のM系列信号を発生する第1M系列発生手段と、
上記タイミング信号により、第2のM系列信号を発生する第2M系列発生手段と、
上記第1M系列発生手段から出力される第1M系列信号を遅延させる第1遅延手段と、
上記第1遅延手段の出力によって制御される第1スイッチ手段と、
上記第2M系列発生手段から出力される第2M系列信号を遅延させる第2遅延手段と、
上記第2遅延手段の出力によって制御される第2スイッチ手段と、
上記第1スイッチ手段が、平行に配列された一方の複数の電極に接続され、上記第2スイッチ手段が、上記一方の電極と直交して平行に配列された、もう一方の複数の電極に接続される2次元センサアレイと、
上記第2スイッチ手段に接続される電流増幅手段と、
上記電流増幅手段の出力側に接続され、係数が1からなる加減算器だけで構成される第1相関手段と、
上記第1相関手段の出力結果を記憶するフレームメモリ手段と、
上記フレームメモリ手段に記憶されたデータから、さらに相関演算を行う加減算器だけで構成される第2相関手段とを有することを特徴とする2次元のセンサアレイ装置。
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