JP4006321B2 - 半導体素子の実装構造 - Google Patents
半導体素子の実装構造 Download PDFInfo
- Publication number
- JP4006321B2 JP4006321B2 JP2002330580A JP2002330580A JP4006321B2 JP 4006321 B2 JP4006321 B2 JP 4006321B2 JP 2002330580 A JP2002330580 A JP 2002330580A JP 2002330580 A JP2002330580 A JP 2002330580A JP 4006321 B2 JP4006321 B2 JP 4006321B2
- Authority
- JP
- Japan
- Prior art keywords
- arrangement interval
- electrode terminals
- semiconductor element
- pads
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は半導体素子の実装基板に関し、より詳細にはフリップチップ接続によって半導体素子を搭載する半導体素子の実装構造に関する。
【0002】
【従来の技術】
半導体装置の高密度実装化にともない、半導体素子をフリップチップ接続によって実装した半導体装置が多く利用されるようになってきた。半導体素子をフリップチップ接続によって実装する際に問題となるのが、半導体素子においては電極端子がきわめて狭ピッチに配置されていることから、これらの半導体素子を搭載する実装基板では、半導体素子の電極端子の配置に合わせて高精度に接続用のパッドを形成しなければならないということである。
【0003】
図3は、半導体素子10の電極端子形成面における電極端子12の平面配置を説明的に示すものであり、図4は、実装基板14に半導体素子10をフリップチップ接続によって搭載した状態を示している。図のように、実装基板14には半導体素子10に形成されている電極端子12と同一の配置にパッド16が形成され、バンプ18を介して電極端子12とパッド16とが電気的に接続されている。
このように、実装基板14には半導体素子10の電極端子12と同一の配置にパッド16を形成するのであるが、実装基板14の製造工程における製作精度、たとえば配線パターンを形成する際における露光精度等は、半導体素子を製造する際の製造精度よりは劣るから、半導体素子の電極端子の配置間隔がきわめて狭くなると、実装基板に精度よくパッド16を形成することが困難になるという問題が生じる。
【0004】
ところで、実際の半導体素子においては、電極端子12の配置間隔がすべて同一間隔になっているとは限らず、図5に示すように、電極端子12の配置間隔が部分的に狭くなっている場合がある。同図で12a、12bが他の電極端子にくらべて狭間隔(L)となっている電極端子である。
図4に示す実装構造においては、12a、12bが狭間隔に配置されている電極端子である。従来の実装基板14では、半導体素子10の電極端子12の配置と実装基板14のパッド16の配置を完全に一致させる配置としているから、狭間隔に配置されている電極端子12a、12bを接続するパッド16a、16bについても、電極端子とパッドの中心位置を一致させて配置している。
【0005】
【発明が解決しようとする課題】
上述したように、実装基板14に接続用のパッド16を形成する際には、従来は、半導体素子10の電極端子12とパッド16の中心位置を完全に一致させるようにして配置している。したがって、実装基板14を製造する際の製造プロセスは、半導体素子10の電極端子12の配置間隔に基づいて所要の精度でパッド16を形成することができる製造プロセスが選択される。たとえば、電極端子12の配置間隔が100μmである場合は、その精度でパッド16が形成できる製造プロセスが選択され、電極端子12の配置間隔が70μmであればその精度でパッド16が形成できる製造プロセスが選択される。
【0006】
ところで、実装基板の製造プロセスでは、たとえば100μmの精度であればサブトラクティブ法によって形成できる製品が、70μm程度の精度が必要になる場合にはセミアディティブ法あるいはビルドアップ法によらなければならないといったように、製造精度によって異なる製造プロセスを採用しなければならない。この場合、製造プロセスが異なるばかりでなく、製造プロセスによって実装基板の製造コストが大きく異なるという問題が生じる。
【0007】
従来、図5に示すように半導体素子10で部分的に基準ピッチとは異なるピッチに電極端子12が配置されている場合、実装基板14では、電極端子12の最小間隔を基準として、この最小間隔のピッチでパッド16が形成できる製造プロセスが選択されている。このため、部分的に狭ピッチに電極端子が配置されているために、より上位の、高精度の製造が可能なプロセスが採用されている。この結果、実装基板の製造コストがかかるという問題があった。
【0008】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、電極端子の配置間隔が基準となるピッチに対して部分的に狭ピッチとなっている半導体素子を搭載する場合に、より高精度の製造プロセスを採用することなく、低コストで実装基板を製造することを可能とし、実装基板の製造コストの削減を図ることができる半導体素子の実装構造を提供するにある。
【0009】
【課題を解決するための手段】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、半導体素子の電極端子と接合されるパッドが設けられた基板に、前記半導体素子がフリップチップ接続により実装された半導体素子の実装構造において、前記半導体素子は、基準ピッチの配置間隔で配置された電極端子と、該基準ピッチよりも狭い配置間隔で配置された電極端子とを備え、前記基板の前記基準ピッチの配置間隔で配置された電極端子を接合するパッドについては、前記基準ピッチと同一の配置間隔にパッドが配置され、前記基準ピッチよりも狭い配置間隔で配置された電極端子を接合するパッドについては、当該電極端子の配置間隔よりも広い配置間隔となるよう当該電極端子の中心位置に対しパッドの中心位置を偏位させて配置され、前記基準ピッチの配置間隔で配置された電極端子は、前記基準ピッチと同一の配置間隔に配置された前記パッドと中心位置を一致させてバンプを介して接合され、前記基準ピッチの配置間隔よりも狭い配置間隔で配置された電極端子は、当該電極端子の配置間隔よりも広い配置間隔に配置された前記パッドに中心位置を偏位させてバンプを介して接合されていることを特徴とする。
【0010】
また、前記電極端子は平面形状が矩形状に形成され、前記基準ピッチよりも狭い配置間隔で配置された電極端子と接合されるパッドについては、該パッドの中心の前記電極端子の中心から縦方向への偏位量が前記電極端子の縦の長さの1/2以下に、かつ前記パッドの中心の前記電極端子の中心から横方向への偏位量が前記電極端子の横の長さの1/2以下に設定されていることを特徴とする。
【0011】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面とともに詳細に説明する。
図1は、本発明に係る半導体素子の実装基板の構成と実装基板に半導体素子を搭載した半導体装置の構成を示す説明図である。本実施形態の実装基板において特徴とする点は、半導体素子10の電極端子12と実装基板14に形成するパッド16とを完全には同一配置とはせず、半導体素子10側において基準となるピッチにくらべて部分的に狭ピッチに配置されている電極端子12については、電極端子12の中心位置に対してパッド16の中心位置を偏位させ、実装基板14に形成するパッド16の配置間隔を半導体素子10に形成されている電極端子12の配置間隔よりも広く配置する設計とすることにある。
【0012】
図1に示す半導体素子10は、基準となる電極端子12のピッチがL0であるのに対して、電極端子12a、12bのピッチがL0よりも狭いLに形成され、実装基板14では、電極端子12a、12bに対応して形成するパッド16a、16bを、中心間距離が電極端子12a、12bの離間間隔よりも広くなるように、電極端子12a、12bの中心位置からそれぞれ偏位させて配置していることを示す。本実施形態ではパッド16a、16bの間隔と、パッド16a、16bと各々隣り合ったパッド16との間隔とが一致する間隔L1となるように、パッド16a、16bの電極端子12a、12bの中心位置からの偏位量を設定している。
【0013】
パッド16a、16bを半導体素子10の電極端子12の位置に対してどの程度偏位させるかは、設計上適宜選択可能であるが、たとえば、図1に示す配置例で、電極端子12の基準ピッチが100μm、電極端子12a、12bの間隔が70μmである場合、パッド16a、16bの配置位置をパッド16a、16bの間隔が90μmとなるように電極端子12に対して偏位させると、隣接するパッド16との間隔L1がすべて90μmの間隔となる。
すなわち、2つのパッド16a、16bを電極端子12a、12bの中心位置から偏位させた配置とすることにより、実装基板14にパッド16を形成する製造プロセスとしては、90μmの配線パターンが形成できる精度が保証できる製造プロセスを採用すればよいことになる。
【0014】
このように半導体素子10に形成されている電極端子12の配置間隔が、基準となるピッチに対して、部分的に狭ピッチとなっている場合に、実装基板に形成するパッド16の配置位置を電極端子12の配置間隔よりも広げる設計とすることにより、実装基板に形成するパッドの製造精度を相当程度緩和することが可能になる。このように、実装基板を製造する際における精度を緩和することより、複雑な製造工程を使用する製造プロセスによらずに実装基板を製造することが可能となり、これによって実装基板の製造コストを効果的に引き下げることが可能になる。
【0015】
図1に示す半導体装置は、実装基板14のパッド16が形成されている面に電極端子12を対向させて半導体素子10を搭載し、バンプ18を介して電極端子12とパッド16とを電気的に接続したものである。互いに中心位置が偏位して配置されている電極端子12とパッド16についても、バンプ18が中間に介在することによって確実に電気的に接続される。なお、電極端子12とパッド16とを接続するバンプ18は、はんだ、金めっき、金スタッドバンプ等、適宜導電材を用いることができる。フリップチップ接続によって半導体素子を搭載する一般的な半導体装置と同様に、実装基板14に半導体素子10を接合した後、半導体素子10と実装基板14との中間に樹脂を充填し接続部を外部から封止して半導体装置とする。
【0016】
半導体素子10に形成されている電極端子の配置に対して、実装基板に形成するパッドを実際にどのように配置するかは、電極端子の配置間隔等を考慮して適宜設計することができる。
図2は、半導体素子10に形成されている電極端子12と、実装基板に形成されるパッド16の相互の平面配置を示す。本発明に係る半導体素子と実装基板においては、半導体素子10の電極端子12の中心位置に対し、実装基板に形成されるパッド16の中心位置を偏位させ、これによって実装基板の製作精度を緩和することをねらいとしている。ここで、実装基板に形成するパッド16の配置を設計する際においては、電極端子12の大きさに基づいて電極端子12とパッド16の中心位置の偏位量を設定する方法によればよい。
【0017】
図2では、半導体素子の電極端子12の平面形状を矩形状とし、電極端子12の縦の長さをLs、横の長さをWsとしている。電極端子12に接合する実装基板側のパッド16は、その中心位置をPsとし円形状に形成するものとする。パッド16の直径は、電極端子12の縦の長さLsと横の長さWsのうち、どちらか短寸のものよりも長くなるように設定する。
また、パッド16の中心位置Psについては、電極端子12の中心位置を(Xo、Yo)とした場合、Ps(Xo±Ws/2、Yo±Ls/2)となるように設計すればよい。すなわち、パッド16の中止位置Psを電極端子12の中心位置から偏位させる際には、その偏位量が電極端子12の縦横の長さの1/2の範囲内となるように設計する。パッド16の中心位置Psの偏位量を電極端子12の縦横の長さの1/2の範囲内として設計するのは、電極端子12とパッド16とを確実に電気的に接続するためには、この程度の偏位量の範囲内にある必要があるからである。
【0018】
このように、半導体素子の電極端子12の中心位置に対して実装基板のパッド16の配置を設計することにより、実装基板にパッド16あるいは配線パターンを形成する精度を緩和することができ、より容易な安価な製造プロセスを選択して実装基板を製造することが可能となる。とくに、電極端子12の基準となる配置間隔が比較的広く設定されているのに対して、部分的にのみ電極端子12の配置間隔が狭く形成されている半導体素子を搭載する実装基板を製造する際には、上述した方法によって実装基板に形成するパッド間隔を容易に調節することができ、複雑な製造プロセスを採用することなく実装基板を製造できることから、実装基板の製造コストを引き下げることができる点で有効である。
【0019】
【発明の効果】
本発明に係る半導体素子の実装構造によれば、上述したように、実装基板を製造する際における精度を緩和することができ、実装基板を生産する製造プロセスとして、より安価な製造プロセスを採用することが可能となり、これによって実装基板の製造コスト、半導体装置の製造コストを効果的に引き下げることが可能になる等の著効を奏する。
【図面の簡単な説明】
【図1】本発明に係る半導体素子の実装基板に半導体素子を搭載した状態を示す説明図である。
【図2】半導体素子の電極端子と実装基板のパッドの平面配置を示す説明図である。
【図3】半導体素子の電極端子形成面における電極端子の配置を示す説明図である。
【図4】従来の実装基板に半導体素子を搭載した状態を示す説明図である。
【図5】半導体素子の電極端子の配置を拡大して示す説明図である。
【符号の説明】
10 半導体素子
12 電極端子
12a、12b 電極端子
14 実装基板
16 パッド
16a、16b パッド
18 バンプ
Claims (2)
- 半導体素子の電極端子と接合されるパッドが設けられた基板に、前記半導体素子がフリップチップ接続により実装された半導体素子の実装構造において、
前記半導体素子は、基準ピッチの配置間隔で配置された電極端子と、該基準ピッチよりも狭い配置間隔で配置された電極端子とを備え、
前記基板の前記基準ピッチの配置間隔で配置された電極端子を接合するパッドについては、前記基準ピッチと同一の配置間隔にパッドが配置され、前記基準ピッチよりも狭い配置間隔で配置された電極端子を接合するパッドについては、当該電極端子の配置間隔よりも広い配置間隔となるよう当該電極端子の中心位置に対しパッドの中心位置を偏位させて配置され、
前記基準ピッチの配置間隔で配置された電極端子は、前記基準ピッチと同一の配置間隔に配置された前記パッドと中心位置を一致させてバンプを介して接合され、前記基準ピッチの配置間隔よりも狭い配置間隔で配置された電極端子は、当該電極端子の配置間隔よりも広い配置間隔に配置された前記パッドに中心位置を偏位させてバンプを介して接合されていることを特徴とする半導体素子の実装構造。 - 前記電極端子は平面形状が矩形状に形成され、前記基準ピッチよりも狭い配置間隔で配置された電極端子と接合されるパッドについては、該パッドの中心の前記電極端子の中心から縦方向への偏位量が前記電極端子の縦の長さの1/2以下に、かつ前記パッドの中心の前記電極端子の中心から横方向への偏位量が前記電極端子の横の長さの1/2以下に設定されていることを特徴とする請求項1記載の半導体素子の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002330580A JP4006321B2 (ja) | 2002-11-14 | 2002-11-14 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002330580A JP4006321B2 (ja) | 2002-11-14 | 2002-11-14 | 半導体素子の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004165476A JP2004165476A (ja) | 2004-06-10 |
JP4006321B2 true JP4006321B2 (ja) | 2007-11-14 |
Family
ID=32808237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002330580A Expired - Lifetime JP4006321B2 (ja) | 2002-11-14 | 2002-11-14 | 半導体素子の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4006321B2 (ja) |
-
2002
- 2002-11-14 JP JP2002330580A patent/JP4006321B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004165476A (ja) | 2004-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10297582B2 (en) | BVA interposer | |
JP2004343030A (ja) | 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール | |
JPH11297889A (ja) | 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法 | |
JP2009105139A (ja) | 配線基板及びその製造方法と半導体装置 | |
US9391052B2 (en) | Semiconductor device | |
US10297468B2 (en) | Semiconductor device with recess and method of making | |
KR100589530B1 (ko) | 전자 부품 장치, 그 제조 방법 및 집합 회로 기판 | |
JP2001127198A (ja) | 表面実装用基板及び表面実装構造 | |
US20130334684A1 (en) | Substrate structure and package structure | |
EP1041618A1 (en) | Semiconductor device and manufacturing method thereof, circuit board and electronic equipment | |
JPH06151506A (ja) | フリップチップ実装用基板の電極構造 | |
JP4006321B2 (ja) | 半導体素子の実装構造 | |
US20020081768A1 (en) | Semiconductor device and method of fabricating semiconductor device | |
JP4417974B2 (ja) | 積層型半導体装置の製造方法 | |
JPH0547836A (ja) | 半導体装置の実装構造 | |
JPH10313170A (ja) | 配線基板 | |
JPH09214093A (ja) | 実装回路装置およびその製造方法 | |
JP2004363224A (ja) | 半導体チップの接続構造 | |
JP2001237346A (ja) | 半導体素子搭載基板、及び半導体装置の製造方法 | |
JP3692810B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4523425B2 (ja) | 半導体素子搭載用基板 | |
JPH1140728A (ja) | リードフレーム及びそのリードフレームを用いた電子部品並びにその電子部品の製造方法 | |
JPH02134857A (ja) | 半導体装置 | |
CN115458498A (zh) | 半导体器件及引线框架 | |
JP2015149314A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070508 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070827 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4006321 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
EXPY | Cancellation because of completion of term |