JP4005538B2 - 圧接型半導体装置、及びこれを用いた変換器 - Google Patents

圧接型半導体装置、及びこれを用いた変換器 Download PDF

Info

Publication number
JP4005538B2
JP4005538B2 JP2003203806A JP2003203806A JP4005538B2 JP 4005538 B2 JP4005538 B2 JP 4005538B2 JP 2003203806 A JP2003203806 A JP 2003203806A JP 2003203806 A JP2003203806 A JP 2003203806A JP 4005538 B2 JP4005538 B2 JP 4005538B2
Authority
JP
Japan
Prior art keywords
contact type
pressure
semiconductor device
main electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003203806A
Other languages
English (en)
Other versions
JP2005050909A (ja
Inventor
昭浩 宮内
良孝 菅原
大輔 高山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kansai Electric Power Co Inc
Hitachi Ltd
Original Assignee
Kansai Electric Power Co Inc
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kansai Electric Power Co Inc, Hitachi Ltd filed Critical Kansai Electric Power Co Inc
Priority to JP2003203806A priority Critical patent/JP4005538B2/ja
Publication of JP2005050909A publication Critical patent/JP2005050909A/ja
Application granted granted Critical
Publication of JP4005538B2 publication Critical patent/JP4005538B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Die Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、圧接型半導体装置に係り、例えば、複数個の半導体チップを並列に接続して、一つのパッケージに組み込んだ新規な高耐熱半導体装置及びこれを用いた電力変換器に関する。
【0002】
【従来の技術】
Si半導体エレクトロニクスの技術を駆使して主回路電流を制御するパワーエレクトロニクスの技術は、その性能向上と共に幅広い分野で応用され、さらにその適用拡大がなされつつある。パワー半導体装置として、ダイオード、サイリスタの他、MOS制御デバイス例えばMOS構造ゲートへの入力信号により主電流を制御するMOS型電界効果トランジスタ(以下MOSFETと略す)や絶縁ゲート型バイポーラトランジスタ(以下IGBTと略す)等が注目されている。それらは、パワースイッチングデバイスとしてモータPWM制御インバータの応用等に幅広く使われている。
【0003】
しかしながら、近年では、Siデバイスの限界にせまる高性能デバイスの開発もなされてきており、さらなる飛躍的なパワーデバイスの性能向上を目指して、Siに代わるSiC、GaN、ダイヤモンド等の新しい半導体材料を用いたパワーデバイスの検討も始まっている。
【0004】
なかでもSiCは、最も有望なデバイスとして注目され、研究開発が進められている。SiCは、Siに比べて絶縁破壊電界が大きく、さらにバンドギャップが広いため、高温での半導体動作が可能である等の特徴を有するため、特に大電力制御用に好適な高耐圧化や、高温での使用、すなわち冷却系を簡略化したシステムの実現等が期待されている。
【0005】
図7に示すように、従来のSiC半導体の圧接型パッケージ1000では、主電極101、106間に、SiC製の半導体チップ104を第一の中間電極102と第二の中間電極103の間に挟む形態で実装している。中間電極は、導電体として機能するほかに、熱緩衝体及び熱伝導体として機能する。中間電極は加工精度が悪く、数ミクロンメーターから数十ミクロンメーター程度の厚さばらつきを有する。
【0006】
そのため、従来は、金属メッシュシート201を中間電極・主電極板間に介在させることで、中間電極102や103、半導体チップ104の厚さばらつきを吸収している。
【0007】
このようなモジュール構造は、特開平11−274185号公報に開示されている。この公知例においては、半導体素子と主電極の間に金網、もしくは凹凸加工した金属板を単独、又は複数枚組合せて配置した圧接型パッケージの構造が開示されている。
【0008】
また、特開平10−98140号公報では、パッケージを構成する電極板の間に複数の半導体チップと歪緩衝板とを組み込み、歪緩衝板と一方の電極板との間に多重弾性体を介在させて、半導体チップ、緩衝板等の厚み方向の寸法ばらつきを吸収する技術が開示されている。多重弾性体として、Cuパイプの2重構造を加圧して扁平加工したものが例示されている。
【特許文献1】
特開平11−274185号公報(特許請求の範囲、図1等)
【特許文献2】
特開平10−98140号公報(特許請求の範囲、図1等)
【0009】
【発明が解決しようとする課題】
前者の公知例では、半導体素子と主電極板の間に、金網もしくは凹凸加工した金属板を単独又は複数枚組合せて配置することで、大面積領域での均一な加圧接触状態を確保する。これにより、接触面の高さのばらつき(反り、うねり、部材寸法ばらつき等による)を吸収し、かつ接触界面での熱抵抗、電気抵抗を低減している。
【0010】
金網、もしくは凹凸加工した金属板は、最初の圧接時に塑性変形することで接触面の高さのばらつきを吸収できる。しかし、圧接型パッケージの使用時の温度変化(熱膨張変化)や加圧圧力の変動に伴い半導体素子と主電極板の間に隙間が生じる場合があり、複数の半導体素子の一部が導通不良となるおそれもある。また、複数の半導体素子の一部が導通不良になると、変換器が動作しなくなる。
【0011】
後者の公知例では、弾性体を歪緩衝板と電極板との間に介在させるので、半導体チップや歪緩衝板のばらつきを吸収するほかに、パッケージ内の温度変化に伴う歪緩衝板,半導体チップなどの熱膨張変化にも対応できる利点がある。ただし、弾性体は、2重パイプのような多重構造であるため、弾性体構成要素の点数が複数となり、コスト増、装置の小形化を図り難いなどの課題が残されている。
【0012】
本発明の目的は、簡単な構造で、圧接型パッケージの使用時の温度変化や加圧圧力の変動に対して半導体素子と主電極板の間に隙間が生じることのない信頼性の高い圧接型半導体素子及び電力変換器を提供することにある。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明は、基本的には、平型パッケージの構成要素となる一対の主電極板の間に、少なくとも一つの半導体チップと該半導体チップを挟み込んだ一対の中間電極とが組み込まれた半導体装置、あるいはこのような半導体装置を電力の主変換素子として用いる変換器において、
前記主電極板の少なくとも一方とこれに対向する中間電極との間に板状の弾性体を介在させた。ここで、半導体チップは、例えば、シリコン、シリコンカーバイドあるいは窒化ガリウムを主成分とするものである。
【0014】
好ましくは、前記弾性体はスプリングワッシャが良い。その利点については、実施例にて述べる。ただし、これに限定されるものではなく、それに類する板ばね構造であってもよい。
【0015】
また、前記弾性体には、白金、クロム、ニッケル、金などのコーティングを施すことを提案する。
【0016】
【発明の実施の形態】
〔実施例1〕
図1は、本発明の一実施例を説明するための圧接型パッケージ100の断面概略図である。
【0017】
一対の主電極板(第一の主電極板101と第二の主電極板106)の間には、複数の半導体チップ104が並置される。それぞれの半導体チップ104は、各々の一対の中間電極(第一の中間電極102と第二の中間電極104)に挟み込まれて主電極板101,106間に組み込まれている。また、第一,第二の主電極板及びその間の外周に絶縁性を有する外筒(図示省略)が配置され、この外筒によって相対する主電極の間が外部と絶縁される。この主電極板と外筒とによって平型パッケージが形成される。
【0018】
さらに詳述すると、第一の主電極板101に、MoやW等からなる第一の中間電極102(a)、102(b)、102(c)の一面が接触し、第一の中間電極102(a)、102(b)、102(c)のもう一面にそれぞれの半導体チップ104の一面が接触する。半導体チップ104のもう一面にMoやW等からなる第二の中間電極103が接触する。さらに、それぞれの第二の中間電極103と第二の主電極板106との間に、弾性体105(a)、105(b)、105(c)が介在している。弾性体は、好ましくは板状の弾性体である。
【0019】
本実施例では、図1の(a)、(b)、(c)位置で第一の中間電極102(a)、102(b)、102(c)の厚さが異なっている場合を例示している。このような場合に第一の主電極板101と第二の主電極板106に圧力を加えると、弾性体105(a)、105(b)、105(c)は、第一の中間電極102(a)、102(b)、102(c)の厚さに応じて変形する。
【0020】
本実施例の弾性体105は、SUS製で、図2に示すようにスプリングワッシャ形状である。すなわち、弾性体105は図3に示すように、横から見ると端部の高さが異なっており、弾性体105は上下方向に潰れ、かつ、上下方向の加重に応じて高さが増減する構造になっている。
【0021】
また、スプリングワッシャ105には、白金、クロム、ニッケル、金などの耐酸化性に優れたコーティングが施されている。このようなコーティングを施せば、次のような効果を期待することができる。半導体モジュールの動作温度は、200〜500℃と高いため、コーティングがない場合には、モジュール内の雰囲気ガス(主としてSF6:六フッ化硫黄、あるいは窒素ガス)中に含まれる水分や酸素によってワッシャが劣化される。ワッシャの劣化は、ばね性が下がる問題がある。本実施例では、このような問題に充分に対処することができる。コーティングの厚さは、数十μmから数百μmである。なお、コーティングの材料は、上記例示のものに限定するものではなく、パッケージ内での劣化防止を図れるものであれば、その他のものを採用してもよい。
【0022】
図4に第一の主電極板101と第二の主電極板106に加圧力を加え、その加圧力と弾性体105の変位に伴う弾性体105の高さと電気抵抗との関係を示している。なお、電気抵抗は図1における半導体チップ104にシリコンカーバイド製のダイオードチップを挿入し、順方向バイアス電圧を印加した状態での第一の主電極板101と第二の主電極板106との間の電気抵抗を測定して求めた。
【0023】
図4に示すように、加圧力の増加に伴い、弾性体105の高さは加圧力にほぼ比例して縮小し、また、電気抵抗は加圧力の増加に伴い急激に低下後、ほぼ一定の電気抵抗値になった。
【0024】
以上のように、パッケージ内に組み込まれた中間電極102等の厚さがばらついても、弾性体105によって、複数の半導体チップ104の全てで電気的な導通を確保でき、信頼性の高い圧接型パッケージ100を得られた。
【0025】
なお、本実施例では、中間電極102の厚さがばらついた場合を示したが、中間電極103や半導体チップ104の厚さがばらついても同様の効果を得られることは明らかである。また、本実施例では半導体チップ104にシリコンカーバイド製のダイオードチップを用いたが、シリコンあるいは窒化ガリウムを主成分とする半導体チップを用いてもよい。
【0026】
本実施例によれば、圧接型パッケージの使用時の温度変化や加圧圧力の変動に対して半導体素子と主電極板の間に隙間が生じることのない信頼性の高い圧接型半導体素子及び電力変換器を提供することができる。
【0027】
特に、弾性体105としてスプリングワッシャを使用した場合には、構造が簡単であり低コスト化を図ることができる。しかも、スプリングワッシャが弾性変形した場合には、その上下に配置されている電極やチップとの接触面積が広いので、電気抵抗や熱抵抗を下げることができる。
【0028】
また、スプリングワッシャは、その高さが低く構造も簡単であるので、モジュールの小形化を図ることができる。
【0029】
しかも、既述のコーティングをスプリングワッシャにほどこすことで、高温雰囲気内の圧接形パッケージ内での弾性機能の耐久性を保証する。
〔実施例2〕
上記実施例の圧接型パッケージでは、実装する半導体チップの数を増やして、装置の大型化、すなわち大容量化しても、安定した電極間の接触状態が得られるため、電気抵抗の小さな半導体装置が得られる。
【0030】
従って、この圧接型半導体装置を用いることにより、変換器容積、及びコストを大幅に削減した大容量変換器が実現できるようになる。
【0031】
例えば、図5には、本発明によるIGBTの圧接型パッケージを、主変換素子として電力用変換器に応用した場合の1ブリッジ分の回路図を示す。主変換素子となるIGBT素子801とダイオード素子802が逆並列に配置され、これらがn個直列に接続された構成となっている。これらIGBTとダイオードは、本発明による多数の半導体チップを並列実装した圧接型半導体装置を示している。逆導通型IGBT圧接型パッケージの場合には図中のIGBTチップとダイオードチップがまとめて一つのパッケージに収められた形となる。これにスナバ回路803、及び限流回路が設けてある。
【0032】
図6は、図5の3相ブリッジを4多重した自励式変換器の構成を示したものである。本発明の圧接型パッケージは、複数個をその主電極板外側と面接触する形で水冷電極を挟んで直列接続するスタック構造と呼ぶ形に実装され、スタック全体を一括で加圧する。
【0033】
本発明の圧接型半導体装置は、上記の例に限らず電力系統に用いられる自励式大容量変換器やミル用変換器として用いられる大容量変換器に特に好適で、可変速揚水発電、ビル内変電所設備、電鉄用変電設備、ナトリウム硫黄(NaS)電池システム、レドックスフロー電池システム、車両等の変換器にも用いることができる。
【0034】
【発明の効果】
本発明によれば、パッケージ使用時の温度変化や加圧圧力の変動に対してパッケージ内部の部品の熱膨張と収縮による部品間の導通不良を弾性体の可逆的な変形によって防止する効果を得られ、その結果、信頼性の高い圧接型パッケージ及び電力変換器を提供することができる。
【図面の簡単な説明】
【図1】発明の一実施例に係わる圧接型パッケージ(半導体装置)の断面概略図。
【図2】上記実施例に用いる弾性体の形状がスプリングワッシャ状であることを示す図。
【図3】上記スプリングワッシャを角度を変えてみた図。
【図4】第一の主電極板と第二の主電極板の間に加える圧力と弾性体の変位量、及びモジュールの電気抵抗との関係を示す図。
【図5】本発明の圧接型パッケージを主変換素子として電力用変換器に応用した場合の1ブリッジ分の回路図。
【図6】本発明を適用した、3相ブリッジを4多重した自励式変換器の構成図。
【図7】従来のSiC半導体パワーデバイスの実装形態を説明するための半導体モジュールの断面概略図。
【符号の説明】
100…圧接型パッケージ、101…第一の主電極板、102…第一の中間電極、103…第二の中間電極、104…半導体チップ、105…弾性体、106…第二の主電極板。

Claims (3)

  1. 平型パッケージの構成要素となる一対の主電極板の間に、少なくとも一つの半導体チップと該半導体チップを挟み込んだ一対の中間電極とが組み込まれた半導体装置において、
    前記主電極板の少なくとも一方とこれに対向する中間電極との間にスプリングワッシャを介在させたことを特徴とする圧接型半導体装置。
  2. 請求項1において、前記スプリングワッシャには、白金、クロム、ニッケル、金などの弾性体劣化防止を図れるコーティングが施されていることを特徴とする圧接型半導体装置。
  3. 請求項1又は2記載の圧接型半導体装置を主変換素子として用いたことを特徴とする電力変換器。
JP2003203806A 2003-07-30 2003-07-30 圧接型半導体装置、及びこれを用いた変換器 Expired - Fee Related JP4005538B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003203806A JP4005538B2 (ja) 2003-07-30 2003-07-30 圧接型半導体装置、及びこれを用いた変換器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003203806A JP4005538B2 (ja) 2003-07-30 2003-07-30 圧接型半導体装置、及びこれを用いた変換器

Publications (2)

Publication Number Publication Date
JP2005050909A JP2005050909A (ja) 2005-02-24
JP4005538B2 true JP4005538B2 (ja) 2007-11-07

Family

ID=34263027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003203806A Expired - Fee Related JP4005538B2 (ja) 2003-07-30 2003-07-30 圧接型半導体装置、及びこれを用いた変換器

Country Status (1)

Country Link
JP (1) JP4005538B2 (ja)

Also Published As

Publication number Publication date
JP2005050909A (ja) 2005-02-24

Similar Documents

Publication Publication Date Title
EP2525404A1 (en) Power semiconductor module
JP2012119651A (ja) 半導体モジュール及び電極部材
US10037978B2 (en) Semiconductor module and stack arrangement of semiconductor modules
CN113169144B (zh) 半导体装置
JP3617306B2 (ja) 加圧接触型半導体装置、及びこれを用いた変換器
JP4234614B2 (ja) 圧接型半導体装置、及びこれを用いた変換器
JP4195398B2 (ja) 半導体装置及びそれを用いた電力装置
US10658261B2 (en) Semiconductor device
JP5807432B2 (ja) 半導体モジュール及びスペーサ
WO2018198747A1 (ja) 半導体装置
JP6056286B2 (ja) 半導体モジュール及び半導体モジュール製造方法
JP4005538B2 (ja) 圧接型半導体装置、及びこれを用いた変換器
US11274972B2 (en) Semiconductor device
JP2013102065A (ja) 半導体モジュール及び電極部材
EP3513432B1 (en) Press-pack power module
JP4751380B2 (ja) 半導体装置
KR20010041162A (ko) 매트릭스 컨버터
JP2015026667A (ja) 半導体モジュール
JP2014116478A (ja) 半導体モジュール及び半導体モジュールの製造方法並びに電力変換装置
JP2013236035A (ja) 半導体モジュール及び半導体モジュールの製造方法
JP3721795B2 (ja) 圧接型半導体装置、及びこれを用いた変換器
US11043465B2 (en) Semiconductor device
JP2002289772A (ja) 高耐熱半導体素子、およびこれを用いた電力変換器
US10199347B2 (en) Semiconductor device
JP3307145B2 (ja) パワーチップキャリア及びこれを用いたパワー半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070514

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070522

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070821

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070823

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130831

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees