JP2005050909A - 圧接型半導体装置、及びこれを用いた変換器 - Google Patents
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Abstract
【課題】半導体パッケージ使用時の温度変化や加圧圧力の変動に対してパッケージ内部の部品の熱膨張と収縮による部品間の導通不良をによって防止する。
【解決手段】平型パッケージの構成要素となる一対の主電極板１０１、１０６の間に、少なくとも一つの半導体チップ１０４と該半導体チップを挟み込んだ一対の中間電極１０２、１０３とが組み込まれる。主電極板の少なくとも一方１０６とこれに対向する中間電極１０６との間に板状の弾性体としてスプリングワッシャ１０５を介在させた。弾性体１０５には、白金、クロム、ニッケル、金などの弾性体劣化防止を図れるコーティングが施されている。
【選択図】 図１
【解決手段】平型パッケージの構成要素となる一対の主電極板１０１、１０６の間に、少なくとも一つの半導体チップ１０４と該半導体チップを挟み込んだ一対の中間電極１０２、１０３とが組み込まれる。主電極板の少なくとも一方１０６とこれに対向する中間電極１０６との間に板状の弾性体としてスプリングワッシャ１０５を介在させた。弾性体１０５には、白金、クロム、ニッケル、金などの弾性体劣化防止を図れるコーティングが施されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、圧接型半導体装置に係り、例えば、複数個の半導体チップを並列に接続して、一つのパッケージに組み込んだ新規な高耐熱半導体装置及びこれを用いた電力変換器に関する。
【０００２】
【従来の技術】
Ｓｉ半導体エレクトロニクスの技術を駆使して主回路電流を制御するパワーエレクトロニクスの技術は、その性能向上と共に幅広い分野で応用され、さらにその適用拡大がなされつつある。パワー半導体装置として、ダイオード、サイリスタの他、ＭＯＳ制御デバイス例えばＭＯＳ構造ゲートへの入力信号により主電流を制御するＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）や絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと略す）等が注目されている。それらは、パワースイッチングデバイスとしてモータＰＷＭ制御インバータの応用等に幅広く使われている。
【０００３】
しかしながら、近年では、Ｓｉデバイスの限界にせまる高性能デバイスの開発もなされてきており、さらなる飛躍的なパワーデバイスの性能向上を目指して、Ｓｉに代わるＳｉＣ、ＧａＮ、ダイヤモンド等の新しい半導体材料を用いたパワーデバイスの検討も始まっている。
【０００４】
なかでもＳｉＣは、最も有望なデバイスとして注目され、研究開発が進められている。ＳｉＣは、Ｓｉに比べて絶縁破壊電界が大きく、さらにバンドギャップが広いため、高温での半導体動作が可能である等の特徴を有するため、特に大電力制御用に好適な高耐圧化や、高温での使用、すなわち冷却系を簡略化したシステムの実現等が期待されている。
【０００５】
図７に示すように、従来のＳｉＣ半導体の圧接型パッケージ１０００では、主電極１０１、１０６間に、ＳｉＣ製の半導体チップ１０４を第一の中間電極１０２と第二の中間電極１０３の間に挟む形態で実装している。中間電極は、導電体として機能するほかに、熱緩衝体及び熱伝導体として機能する。中間電極は加工精度が悪く、数ミクロンメーターから数十ミクロンメーター程度の厚さばらつきを有する。
【０００６】
そのため、従来は、金属メッシュシート２０１を中間電極・主電極板間に介在させることで、中間電極１０２や１０３、半導体チップ１０４の厚さばらつきを吸収している。
【０００７】
このようなモジュール構造は、特開平１１−２７４１８５号公報に開示されている。この公知例においては、半導体素子と主電極の間に金網、もしくは凹凸加工した金属板を単独、又は複数枚組合せて配置した圧接型パッケージの構造が開示されている。
【０００８】
また、特開平１０−９８１４０号公報では、パッケージを構成する電極板の間に複数の半導体チップと歪緩衝板とを組み込み、歪緩衝板と一方の電極板との間に多重弾性体を介在させて、半導体チップ、緩衝板等の厚み方向の寸法ばらつきを吸収する技術が開示されている。多重弾性体として、Ｃｕパイプの２重構造を加圧して扁平加工したものが例示されている。
【特許文献１】
特開平１１−２７４１８５号公報（特許請求の範囲、図１等）
【特許文献２】
特開平１０−９８１４０号公報（特許請求の範囲、図１等）
【０００９】
【発明が解決しようとする課題】
前者の公知例では、半導体素子と主電極板の間に、金網もしくは凹凸加工した金属板を単独又は複数枚組合せて配置することで、大面積領域での均一な加圧接触状態を確保する。これにより、接触面の高さのばらつき（反り、うねり、部材寸法ばらつき等による）を吸収し、かつ接触界面での熱抵抗、電気抵抗を低減している。
【００１０】
金網、もしくは凹凸加工した金属板は、最初の圧接時に塑性変形することで接触面の高さのばらつきを吸収できる。しかし、圧接型パッケージの使用時の温度変化（熱膨張変化）や加圧圧力の変動に伴い半導体素子と主電極板の間に隙間が生じる場合があり、複数の半導体素子の一部が導通不良となるおそれもある。また、複数の半導体素子の一部が導通不良になると、変換器が動作しなくなる。
【００１１】
後者の公知例では、弾性体を歪緩衝板と電極板との間に介在させるので、半導体チップや歪緩衝板のばらつきを吸収するほかに、パッケージ内の温度変化に伴う歪緩衝板，半導体チップなどの熱膨張変化にも対応できる利点がある。ただし、弾性体は、２重パイプのような多重構造であるため、弾性体構成要素の点数が複数となり、コスト増、装置の小形化を図り難いなどの課題が残されている。
【００１２】
本発明の目的は、簡単な構造で、圧接型パッケージの使用時の温度変化や加圧圧力の変動に対して半導体素子と主電極板の間に隙間が生じることのない信頼性の高い圧接型半導体素子及び電力変換器を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、基本的には、平型パッケージの構成要素となる一対の主電極板の間に、少なくとも一つの半導体チップと該半導体チップを挟み込んだ一対の中間電極とが組み込まれた半導体装置、あるいはこのような半導体装置を電力の主変換素子として用いる変換器において、
前記主電極板の少なくとも一方とこれに対向する中間電極との間に板状の弾性体を介在させた。ここで、半導体チップは、例えば、シリコン、シリコンカーバイドあるいは窒化ガリウムを主成分とするものである。
【００１４】
好ましくは、前記弾性体はスプリングワッシャが良い。その利点については、実施例にて述べる。ただし、これに限定されるものではなく、それに類する板ばね構造であってもよい。
【００１５】
また、前記弾性体には、白金、クロム、ニッケル、金などのコーティングを施すことを提案する。
【００１６】
【発明の実施の形態】
〔実施例１〕
図１は、本発明の一実施例を説明するための圧接型パッケージ１００の断面概略図である。
【００１７】
一対の主電極板（第一の主電極板１０１と第二の主電極板１０６）の間には、複数の半導体チップ１０４が並置される。それぞれの半導体チップ１０４は、各々の一対の中間電極（第一の中間電極１０２と第二の中間電極１０４）に挟み込まれて主電極板１０１，１０６間に組み込まれている。また、第一，第二の主電極板及びその間の外周に絶縁性を有する外筒（図示省略）が配置され、この外筒によって相対する主電極の間が外部と絶縁される。この主電極板と外筒とによって平型パッケージが形成される。
【００１８】
さらに詳述すると、第一の主電極板１０１に、ＭｏやＷ等からなる第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）の一面が接触し、第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）のもう一面にそれぞれの半導体チップ１０４の一面が接触する。半導体チップ１０４のもう一面にＭｏやＷ等からなる第二の中間電極１０３が接触する。さらに、それぞれの第二の中間電極１０３と第二の主電極板１０６との間に、弾性体１０５（ａ）、１０５（ｂ）、１０５（ｃ）が介在している。弾性体は、好ましくは板状の弾性体である。
【００１９】
本実施例では、図１の（ａ）、（ｂ）、（ｃ）位置で第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）の厚さが異なっている場合を例示している。このような場合に第一の主電極板１０１と第二の主電極板１０６に圧力を加えると、弾性体１０５（ａ）、１０５（ｂ）、１０５（ｃ）は、第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）の厚さに応じて変形する。
【００２０】
本実施例の弾性体１０５は、ＳＵＳ製で、図２に示すようにスプリングワッシャ形状である。すなわち、弾性体１０５は図３に示すように、横から見ると端部の高さが異なっており、弾性体１０５は上下方向に潰れ、かつ、上下方向の加重に応じて高さが増減する構造になっている。
【００２１】
また、スプリングワッシャ１０５には、白金、クロム、ニッケル、金などの耐酸化性に優れたコーティングが施されている。このようなコーティングを施せば、次のような効果を期待することができる。半導体モジュールの動作温度は、２００〜５００℃と高いため、コーティングがない場合には、モジュール内の雰囲気ガス（主としてＳＦ６：六フッ化硫黄、あるいは窒素ガス）中に含まれる水分や酸素によってワッシャが劣化される。ワッシャの劣化は、ばね性が下がる問題がある。本実施例では、このような問題に充分に対処することができる。コーティングの厚さは、数十μｍから数百μｍである。なお、コーティングの材料は、上記例示のものに限定するものではなく、パッケージ内での劣化防止を図れるものであれば、その他のものを採用してもよい。
【００２２】
図４に第一の主電極板１０１と第二の主電極板１０６に加圧力を加え、その加圧力と弾性体１０５の変位に伴う弾性体１０５の高さと電気抵抗との関係を示している。なお、電気抵抗は図１における半導体チップ１０４にシリコンカーバイド製のダイオードチップを挿入し、順方向バイアス電圧を印加した状態での第一の主電極板１０１と第二の主電極板１０６との間の電気抵抗を測定して求めた。
【００２３】
図４に示すように、加圧力の増加に伴い、弾性体１０５の高さは加圧力にほぼ比例して縮小し、また、電気抵抗は加圧力の増加に伴い急激に低下後、ほぼ一定の電気抵抗値になった。
【００２４】
以上のように、パッケージ内に組み込まれた中間電極１０２等の厚さがばらついても、弾性体１０５によって、複数の半導体チップ１０４の全てで電気的な導通を確保でき、信頼性の高い圧接型パッケージ１００を得られた。
【００２５】
なお、本実施例では、中間電極１０２の厚さがばらついた場合を示したが、中間電極１０３や半導体チップ１０４の厚さがばらついても同様の効果を得られることは明らかである。また、本実施例では半導体チップ１０４にシリコンカーバイド製のダイオードチップを用いたが、シリコンあるいは窒化ガリウムを主成分とする半導体チップを用いてもよい。
【００２６】
本実施例によれば、圧接型パッケージの使用時の温度変化や加圧圧力の変動に対して半導体素子と主電極板の間に隙間が生じることのない信頼性の高い圧接型半導体素子及び電力変換器を提供することができる。
【００２７】
特に、弾性体１０５としてスプリングワッシャを使用した場合には、構造が簡単であり低コスト化を図ることができる。しかも、スプリングワッシャが弾性変形した場合には、その上下に配置されている電極やチップとの接触面積が広いので、電気抵抗や熱抵抗を下げることができる。
【００２８】
また、スプリングワッシャは、その高さが低く構造も簡単であるので、モジュールの小形化を図ることができる。
【００２９】
しかも、既述のコーティングをスプリングワッシャにほどこすことで、高温雰囲気内の圧接形パッケージ内での弾性機能の耐久性を保証する。
〔実施例２〕
上記実施例の圧接型パッケージでは、実装する半導体チップの数を増やして、装置の大型化、すなわち大容量化しても、安定した電極間の接触状態が得られるため、電気抵抗の小さな半導体装置が得られる。
【００３０】
従って、この圧接型半導体装置を用いることにより、変換器容積、及びコストを大幅に削減した大容量変換器が実現できるようになる。
【００３１】
例えば、図５には、本発明によるＩＧＢＴの圧接型パッケージを、主変換素子として電力用変換器に応用した場合の１ブリッジ分の回路図を示す。主変換素子となるＩＧＢＴ素子８０１とダイオード素子８０２が逆並列に配置され、これらがｎ個直列に接続された構成となっている。これらＩＧＢＴとダイオードは、本発明による多数の半導体チップを並列実装した圧接型半導体装置を示している。逆導通型ＩＧＢＴ圧接型パッケージの場合には図中のＩＧＢＴチップとダイオードチップがまとめて一つのパッケージに収められた形となる。これにスナバ回路８０３、及び限流回路が設けてある。
【００３２】
図６は、図５の３相ブリッジを４多重した自励式変換器の構成を示したものである。本発明の圧接型パッケージは、複数個をその主電極板外側と面接触する形で水冷電極を挟んで直列接続するスタック構造と呼ぶ形に実装され、スタック全体を一括で加圧する。
【００３３】
本発明の圧接型半導体装置は、上記の例に限らず電力系統に用いられる自励式大容量変換器やミル用変換器として用いられる大容量変換器に特に好適で、可変速揚水発電、ビル内変電所設備、電鉄用変電設備、ナトリウム硫黄（ＮａＳ）電池システム、レドックスフロー電池システム、車両等の変換器にも用いることができる。
【００３４】
【発明の効果】
本発明によれば、パッケージ使用時の温度変化や加圧圧力の変動に対してパッケージ内部の部品の熱膨張と収縮による部品間の導通不良を弾性体の可逆的な変形によって防止する効果を得られ、その結果、信頼性の高い圧接型パッケージ及び電力変換器を提供することができる。
【図面の簡単な説明】
【図１】発明の一実施例に係わる圧接型パッケージ（半導体装置）の断面概略図。
【図２】上記実施例に用いる弾性体の形状がスプリングワッシャ状であることを示す図。
【図３】上記スプリングワッシャを角度を変えてみた図。
【図４】第一の主電極板と第二の主電極板の間に加える圧力と弾性体の変位量、及びモジュールの電気抵抗との関係を示す図。
【図５】本発明の圧接型パッケージを主変換素子として電力用変換器に応用した場合の１ブリッジ分の回路図。
【図６】本発明を適用した、３相ブリッジを４多重した自励式変換器の構成図。
【図７】従来のＳｉＣ半導体パワーデバイスの実装形態を説明するための半導体モジュールの断面概略図。
【符号の説明】
１００…圧接型パッケージ、１０１…第一の主電極板、１０２…第一の中間電極、１０３…第二の中間電極、１０４…半導体チップ、１０５…弾性体、１０６…第二の主電極板。
【発明の属する技術分野】
本発明は、圧接型半導体装置に係り、例えば、複数個の半導体チップを並列に接続して、一つのパッケージに組み込んだ新規な高耐熱半導体装置及びこれを用いた電力変換器に関する。
【０００２】
【従来の技術】
Ｓｉ半導体エレクトロニクスの技術を駆使して主回路電流を制御するパワーエレクトロニクスの技術は、その性能向上と共に幅広い分野で応用され、さらにその適用拡大がなされつつある。パワー半導体装置として、ダイオード、サイリスタの他、ＭＯＳ制御デバイス例えばＭＯＳ構造ゲートへの入力信号により主電流を制御するＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）や絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと略す）等が注目されている。それらは、パワースイッチングデバイスとしてモータＰＷＭ制御インバータの応用等に幅広く使われている。
【０００３】
しかしながら、近年では、Ｓｉデバイスの限界にせまる高性能デバイスの開発もなされてきており、さらなる飛躍的なパワーデバイスの性能向上を目指して、Ｓｉに代わるＳｉＣ、ＧａＮ、ダイヤモンド等の新しい半導体材料を用いたパワーデバイスの検討も始まっている。
【０００４】
なかでもＳｉＣは、最も有望なデバイスとして注目され、研究開発が進められている。ＳｉＣは、Ｓｉに比べて絶縁破壊電界が大きく、さらにバンドギャップが広いため、高温での半導体動作が可能である等の特徴を有するため、特に大電力制御用に好適な高耐圧化や、高温での使用、すなわち冷却系を簡略化したシステムの実現等が期待されている。
【０００５】
図７に示すように、従来のＳｉＣ半導体の圧接型パッケージ１０００では、主電極１０１、１０６間に、ＳｉＣ製の半導体チップ１０４を第一の中間電極１０２と第二の中間電極１０３の間に挟む形態で実装している。中間電極は、導電体として機能するほかに、熱緩衝体及び熱伝導体として機能する。中間電極は加工精度が悪く、数ミクロンメーターから数十ミクロンメーター程度の厚さばらつきを有する。
【０００６】
そのため、従来は、金属メッシュシート２０１を中間電極・主電極板間に介在させることで、中間電極１０２や１０３、半導体チップ１０４の厚さばらつきを吸収している。
【０００７】
このようなモジュール構造は、特開平１１−２７４１８５号公報に開示されている。この公知例においては、半導体素子と主電極の間に金網、もしくは凹凸加工した金属板を単独、又は複数枚組合せて配置した圧接型パッケージの構造が開示されている。
【０００８】
また、特開平１０−９８１４０号公報では、パッケージを構成する電極板の間に複数の半導体チップと歪緩衝板とを組み込み、歪緩衝板と一方の電極板との間に多重弾性体を介在させて、半導体チップ、緩衝板等の厚み方向の寸法ばらつきを吸収する技術が開示されている。多重弾性体として、Ｃｕパイプの２重構造を加圧して扁平加工したものが例示されている。
【特許文献１】
特開平１１−２７４１８５号公報（特許請求の範囲、図１等）
【特許文献２】
特開平１０−９８１４０号公報（特許請求の範囲、図１等）
【０００９】
【発明が解決しようとする課題】
前者の公知例では、半導体素子と主電極板の間に、金網もしくは凹凸加工した金属板を単独又は複数枚組合せて配置することで、大面積領域での均一な加圧接触状態を確保する。これにより、接触面の高さのばらつき（反り、うねり、部材寸法ばらつき等による）を吸収し、かつ接触界面での熱抵抗、電気抵抗を低減している。
【００１０】
金網、もしくは凹凸加工した金属板は、最初の圧接時に塑性変形することで接触面の高さのばらつきを吸収できる。しかし、圧接型パッケージの使用時の温度変化（熱膨張変化）や加圧圧力の変動に伴い半導体素子と主電極板の間に隙間が生じる場合があり、複数の半導体素子の一部が導通不良となるおそれもある。また、複数の半導体素子の一部が導通不良になると、変換器が動作しなくなる。
【００１１】
後者の公知例では、弾性体を歪緩衝板と電極板との間に介在させるので、半導体チップや歪緩衝板のばらつきを吸収するほかに、パッケージ内の温度変化に伴う歪緩衝板，半導体チップなどの熱膨張変化にも対応できる利点がある。ただし、弾性体は、２重パイプのような多重構造であるため、弾性体構成要素の点数が複数となり、コスト増、装置の小形化を図り難いなどの課題が残されている。
【００１２】
本発明の目的は、簡単な構造で、圧接型パッケージの使用時の温度変化や加圧圧力の変動に対して半導体素子と主電極板の間に隙間が生じることのない信頼性の高い圧接型半導体素子及び電力変換器を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、基本的には、平型パッケージの構成要素となる一対の主電極板の間に、少なくとも一つの半導体チップと該半導体チップを挟み込んだ一対の中間電極とが組み込まれた半導体装置、あるいはこのような半導体装置を電力の主変換素子として用いる変換器において、
前記主電極板の少なくとも一方とこれに対向する中間電極との間に板状の弾性体を介在させた。ここで、半導体チップは、例えば、シリコン、シリコンカーバイドあるいは窒化ガリウムを主成分とするものである。
【００１４】
好ましくは、前記弾性体はスプリングワッシャが良い。その利点については、実施例にて述べる。ただし、これに限定されるものではなく、それに類する板ばね構造であってもよい。
【００１５】
また、前記弾性体には、白金、クロム、ニッケル、金などのコーティングを施すことを提案する。
【００１６】
【発明の実施の形態】
〔実施例１〕
図１は、本発明の一実施例を説明するための圧接型パッケージ１００の断面概略図である。
【００１７】
一対の主電極板（第一の主電極板１０１と第二の主電極板１０６）の間には、複数の半導体チップ１０４が並置される。それぞれの半導体チップ１０４は、各々の一対の中間電極（第一の中間電極１０２と第二の中間電極１０４）に挟み込まれて主電極板１０１，１０６間に組み込まれている。また、第一，第二の主電極板及びその間の外周に絶縁性を有する外筒（図示省略）が配置され、この外筒によって相対する主電極の間が外部と絶縁される。この主電極板と外筒とによって平型パッケージが形成される。
【００１８】
さらに詳述すると、第一の主電極板１０１に、ＭｏやＷ等からなる第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）の一面が接触し、第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）のもう一面にそれぞれの半導体チップ１０４の一面が接触する。半導体チップ１０４のもう一面にＭｏやＷ等からなる第二の中間電極１０３が接触する。さらに、それぞれの第二の中間電極１０３と第二の主電極板１０６との間に、弾性体１０５（ａ）、１０５（ｂ）、１０５（ｃ）が介在している。弾性体は、好ましくは板状の弾性体である。
【００１９】
本実施例では、図１の（ａ）、（ｂ）、（ｃ）位置で第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）の厚さが異なっている場合を例示している。このような場合に第一の主電極板１０１と第二の主電極板１０６に圧力を加えると、弾性体１０５（ａ）、１０５（ｂ）、１０５（ｃ）は、第一の中間電極１０２（ａ）、１０２（ｂ）、１０２（ｃ）の厚さに応じて変形する。
【００２０】
本実施例の弾性体１０５は、ＳＵＳ製で、図２に示すようにスプリングワッシャ形状である。すなわち、弾性体１０５は図３に示すように、横から見ると端部の高さが異なっており、弾性体１０５は上下方向に潰れ、かつ、上下方向の加重に応じて高さが増減する構造になっている。
【００２１】
また、スプリングワッシャ１０５には、白金、クロム、ニッケル、金などの耐酸化性に優れたコーティングが施されている。このようなコーティングを施せば、次のような効果を期待することができる。半導体モジュールの動作温度は、２００〜５００℃と高いため、コーティングがない場合には、モジュール内の雰囲気ガス（主としてＳＦ６：六フッ化硫黄、あるいは窒素ガス）中に含まれる水分や酸素によってワッシャが劣化される。ワッシャの劣化は、ばね性が下がる問題がある。本実施例では、このような問題に充分に対処することができる。コーティングの厚さは、数十μｍから数百μｍである。なお、コーティングの材料は、上記例示のものに限定するものではなく、パッケージ内での劣化防止を図れるものであれば、その他のものを採用してもよい。
【００２２】
図４に第一の主電極板１０１と第二の主電極板１０６に加圧力を加え、その加圧力と弾性体１０５の変位に伴う弾性体１０５の高さと電気抵抗との関係を示している。なお、電気抵抗は図１における半導体チップ１０４にシリコンカーバイド製のダイオードチップを挿入し、順方向バイアス電圧を印加した状態での第一の主電極板１０１と第二の主電極板１０６との間の電気抵抗を測定して求めた。
【００２３】
図４に示すように、加圧力の増加に伴い、弾性体１０５の高さは加圧力にほぼ比例して縮小し、また、電気抵抗は加圧力の増加に伴い急激に低下後、ほぼ一定の電気抵抗値になった。
【００２４】
以上のように、パッケージ内に組み込まれた中間電極１０２等の厚さがばらついても、弾性体１０５によって、複数の半導体チップ１０４の全てで電気的な導通を確保でき、信頼性の高い圧接型パッケージ１００を得られた。
【００２５】
なお、本実施例では、中間電極１０２の厚さがばらついた場合を示したが、中間電極１０３や半導体チップ１０４の厚さがばらついても同様の効果を得られることは明らかである。また、本実施例では半導体チップ１０４にシリコンカーバイド製のダイオードチップを用いたが、シリコンあるいは窒化ガリウムを主成分とする半導体チップを用いてもよい。
【００２６】
本実施例によれば、圧接型パッケージの使用時の温度変化や加圧圧力の変動に対して半導体素子と主電極板の間に隙間が生じることのない信頼性の高い圧接型半導体素子及び電力変換器を提供することができる。
【００２７】
特に、弾性体１０５としてスプリングワッシャを使用した場合には、構造が簡単であり低コスト化を図ることができる。しかも、スプリングワッシャが弾性変形した場合には、その上下に配置されている電極やチップとの接触面積が広いので、電気抵抗や熱抵抗を下げることができる。
【００２８】
また、スプリングワッシャは、その高さが低く構造も簡単であるので、モジュールの小形化を図ることができる。
【００２９】
しかも、既述のコーティングをスプリングワッシャにほどこすことで、高温雰囲気内の圧接形パッケージ内での弾性機能の耐久性を保証する。
〔実施例２〕
上記実施例の圧接型パッケージでは、実装する半導体チップの数を増やして、装置の大型化、すなわち大容量化しても、安定した電極間の接触状態が得られるため、電気抵抗の小さな半導体装置が得られる。
【００３０】
従って、この圧接型半導体装置を用いることにより、変換器容積、及びコストを大幅に削減した大容量変換器が実現できるようになる。
【００３１】
例えば、図５には、本発明によるＩＧＢＴの圧接型パッケージを、主変換素子として電力用変換器に応用した場合の１ブリッジ分の回路図を示す。主変換素子となるＩＧＢＴ素子８０１とダイオード素子８０２が逆並列に配置され、これらがｎ個直列に接続された構成となっている。これらＩＧＢＴとダイオードは、本発明による多数の半導体チップを並列実装した圧接型半導体装置を示している。逆導通型ＩＧＢＴ圧接型パッケージの場合には図中のＩＧＢＴチップとダイオードチップがまとめて一つのパッケージに収められた形となる。これにスナバ回路８０３、及び限流回路が設けてある。
【００３２】
図６は、図５の３相ブリッジを４多重した自励式変換器の構成を示したものである。本発明の圧接型パッケージは、複数個をその主電極板外側と面接触する形で水冷電極を挟んで直列接続するスタック構造と呼ぶ形に実装され、スタック全体を一括で加圧する。
【００３３】
本発明の圧接型半導体装置は、上記の例に限らず電力系統に用いられる自励式大容量変換器やミル用変換器として用いられる大容量変換器に特に好適で、可変速揚水発電、ビル内変電所設備、電鉄用変電設備、ナトリウム硫黄（ＮａＳ）電池システム、レドックスフロー電池システム、車両等の変換器にも用いることができる。
【００３４】
【発明の効果】
本発明によれば、パッケージ使用時の温度変化や加圧圧力の変動に対してパッケージ内部の部品の熱膨張と収縮による部品間の導通不良を弾性体の可逆的な変形によって防止する効果を得られ、その結果、信頼性の高い圧接型パッケージ及び電力変換器を提供することができる。
【図面の簡単な説明】
【図１】発明の一実施例に係わる圧接型パッケージ（半導体装置）の断面概略図。
【図２】上記実施例に用いる弾性体の形状がスプリングワッシャ状であることを示す図。
【図３】上記スプリングワッシャを角度を変えてみた図。
【図４】第一の主電極板と第二の主電極板の間に加える圧力と弾性体の変位量、及びモジュールの電気抵抗との関係を示す図。
【図５】本発明の圧接型パッケージを主変換素子として電力用変換器に応用した場合の１ブリッジ分の回路図。
【図６】本発明を適用した、３相ブリッジを４多重した自励式変換器の構成図。
【図７】従来のＳｉＣ半導体パワーデバイスの実装形態を説明するための半導体モジュールの断面概略図。
【符号の説明】
１００…圧接型パッケージ、１０１…第一の主電極板、１０２…第一の中間電極、１０３…第二の中間電極、１０４…半導体チップ、１０５…弾性体、１０６…第二の主電極板。
Claims (6)
- 平型パッケージの構成要素となる一対の主電極板の間に、少なくとも一つの半導体チップと該半導体チップを挟み込んだ一対の中間電極とが組み込まれた半導体装置において、
前記主電極板の少なくとも一方とこれに対向する中間電極との間に板状の弾性体を介在させたことを特徴とする圧接型半導体装置。 - 請求項１において、前記弾性体はスプリング構造を有していることを特徴とする圧接型半導体装置。
- 請求項１又は２において、前記弾性体はスプリングワッシャよりなることを特徴とする圧接型半導体装置。
- 請求項１ないし３のいずれか１項において、前記弾性体には、白金、クロム、ニッケル、金などの弾性体劣化防止を図れるコーティングが施されていることを特徴とする圧接型半導体装置。
- 平型パッケージの構成要素となる一対の主電極板の間に、少なくとも一つの半導体チップと該半導体チップを挟み込んだ一対の中間電極とが組み込まれた半導体装置において、
前記主電極板の少なくとも一方とこれに対向する中間電極との間に白金、クロム、ニッケル、金などの弾性体劣化防止を図れるコーティングを施した弾性体を介在させたことを特徴とする圧接型半導体装置。 - 請求項１ないし５のいずれか１項記載の圧接型半導体装置を主変換素子として用いたことを特徴とする電力変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2005050909A true JP2005050909A (ja) | 2005-02-24 |
| JP4005538B2 JP4005538B2 (ja) | 2007-11-07 |
Family
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|
| A977 | Report on retrieval |
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| RD02 | Notification of acceptance of power of attorney |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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