JP4002646B2 - メモリアレイ試験回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に、メモリ集積回路に関し、より詳細には、ダイナミックランダムアクセスメモリ集積回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ回路（ＤＲＡＭ）は、データの一時的記憶を必要とするコンピュータおよび他の電子装置に使用されている。これら回路は、所定の半導体面積に対して最大メモリセル密度を与える点、また、記憶データのビット当りの相対コストが小さくかつ比較的に高速である点で、他の形式のメモリ回路より有利である。ＤＲＡＭのサイズおよび動作速度は、現代のマイクロプロセッサ（クロック速度は往々１００ＭＨｚを越える）を用いるシステム設計者の要請に合致するように共に向上している。勿論、ＤＲＡＭの新たな世代のそれぞれに伴って、集積回路上の多数のメモリセルは４倍だけ増大している。より多くのおよびより高速のデータを要求するシステムに適応させる努力にあって、産業界は、データ，アドレスおよび制御信号の転送をクロック信号と同期させるＤＲＡＭ（典型的には、システムがコンピュータである場合にはマイクロプロセッサに結合される）に向かっている。
【０００３】
データ転送を高速化しかつデータ入出力を同期させるためにメモリの機能を外部クロックに関連付けることが所望されるが、ＤＲＡＭにデータを記憶するかあるいはそれからデータを取り出すためにアクセスされなければならない回路の複雑さおよびサイズは、メモリ回路が高周波クロックのあらゆるサイクルで応答することを困難とする。この問題に対する１つの解決法はメモリ動作を所定数のサイクルだけ遅延することであるが、最終的にはシステム設計者によって望まれるようにメモリがクロックサイクルでデータを記憶あるいは再生するようにしている。同期ＤＲＡＭのこの遅延は、「待ち時間」と呼ばれている。メモリ回路のこの待ち時間を、例えばコンピュータシステムが依存するマイクロプロセッサの動作周波数に応じて典型的には１，２あるいは３クロックサイクルの増分で設計者によって選択可能とすることが、実際上普通の設計である。
【０００４】
ＤＲＡＭは、アドレス可能な行および列で配列されたセルのアレイに情報を記憶する。これら装置の製造中に、１つあるいはそれ以上の欠陥が生じ、メモリ回路の適切な性能を阻害する。これら欠陥はランダムに分布してしまう。ある形式の欠陥は分析されて回路ダイで修正可能であるが、他の欠陥は回路を廃棄しなければならないことを必要とする。これら欠陥を検出するメモリ回路の試験は装置の仕上がりコストの大きな割合を形成してしまい、メモリ回路の容量が増え続けると問題が複雑となってしまう。この結果、当該産業界にあって、これら回路を試験するための効果的な技術を生み出す上で多大の努力が費やされてきている。
【０００５】
古典的な試験手法は、典型的には、メモリセルアレイに既知の情報（例えば、全て「高」あるいは全て「低」）を書込み、そしてあるセルからの出力がアレイに書き込まれた全て「高」あるいは全て「低」とは異なっていた場合にその差が検出されるようにセルから読み出されたデータを比較することによって、特徴付けられていた。このような２状態試験手法においては、試験データ出力は「高」または「低」のいずれかであって、一方はセルデータの全てが同一であることを指示し、他方は少なくとも１つのセルが異なったデータを生じさせたことを指示する。この２状態手法に関連した問題は、あるパターンの欠陥が検出されずに残ることである。例えば、アレイに書き込まれた試験データが全て１（「高」）であり、アレイから読み出されたデータが全て０（「低」）の場合が生じた際には、単純２状態比較器を用いる手法では、セルの全てが同一のデータを生じさせたため、これらセルに対して「合格」の判定を行ってしまう。換言すれば、この単純２状態の手法ではデータの差を単に見い出すに過ぎない。データの全てが正しくなかったとしたら、全てのデータが同一である限り、アレイは検査を通ってしまうことになる。
【０００６】
このパターン感知特性を最少にする試験手法がその後発展した。例えば、Ｍ．クマノヤら著，「多ビット試験モードを備えた高信頼性１ＭビットＤＲＡＭ」，ＩＥＥＥ誌（ソリッドステート回路），ＳＣ―２０巻，第５号，１９８５年１０月を参照されたい。この初期の３状態手法においては、同一データ（全て「高」あるいは全て「低」）がメモリセルアレイに書き込まれる。次いで、多ビットデータがアレイから抜き取られ、入力の全てが「高」であった場合に「高」信号をまた入力の全てが「低」であった場合に「低」信号を出力するように設計されたＡＮＤロジックを通される。これら２つの状態では、データの全てが同一（すなわち、「高」または「低」）の場合、メモリセルは「合格」（すなわち、欠陥がないもの）とみなされてしまう。しかしながら、１つのビットが異なれば、ＡＮＤ論理の出力は高インピーダンス（Ｈｉ―Ｚ）状態となる。従って、この手法は通常の単一のセルの欠陥を検出することができるだけでなく、全て１が生じなければならない時に全て０がアレイによって生じた場合であっても、単純２状態技術では往々に見逃されてしまうパターン欠陥を検出することもできる。
【０００７】
同期ＤＲＡＭは、試験モードをトリガーした後にシステム，マイクロプロセッサあるいは試験装置がある数のサイクルの経過後の試験データ出力を持つ必要がある点で、試験手順を複雑化する。試験データ出力のタイミングの不確実さの結果、欠陥の誤った指示が生じ、「合格」と判定されたメモリ回路が欠陥データを生じさせることになる。
【０００８】
【発明が解決しようとする課題】
従って、本発明が解決しようとする課題は、試験回路で待ち時間制御を実現する当該産業界での必要性を満たすことである。
【０００９】
【課題を解決するための手段】
本発明の第１の好適実施態様によれば、メモリセルアレイを試験するための回路が開示される。この回路は、アレイに結合された試験回路を含み、かつ、データ出力ラインおよび障害（欠陥）信号出力ラインを含んでいる。複数のラッチ，クロック信号入力および出力ラインを含んだシフトレジスタが、試験回路の障害信号出力ラインに接続されている。試験回路はまた、３状態出力バッファドライバを含み、このバッファドライバは、データ入力ライン，障害信号入力ラインおよびデータ出力ラインを含んでいる。バッファドライバの障害信号ラインはシフトレジスタの出力ラインに接続されている。アレイの欠陥メモリセルを検出すると、試験回路はこの試験回路の障害信号出力ラインに障害（欠陥）信号を生じさせる。次いで、この障害信号はシフトレジスタに送られて、バッファドライバが障害信号に応じて高インピーダンス状態に入るようにする。シフトレジスタは、試験回路を用いるシステムあるいは試験装置の所望の待ち時間の変化度に従って多数のラッチを備えている。例えば、シフトレジスタに２つのラッチを用いて、１サイクルの待ち時間に対してはどのラッチも付勢せず、２サイクルの待ち時間に対しては一方のラッチを付勢し、あるいは、３サイクルの待ち時間に対しては両ラッチを付勢することによって、１，２あるいは３サイクルの待ち時間を得ることができる。
【００１０】
この回路の長所は、メモリセルアレイを組み込んだシステムあるいは試験装置によって必要とされる時に試験回路の出力に現れるように、メモリセルアレイの試験の結果が待ち時間の適切な選択により同期され得ることである。
【００１１】
【発明の実施の形態】
本発明の上述の特徴は、添付図面に関連して以下の詳細な記載を読めば、より十分に理解されるであろう。
図１は、本発明の第１の実施例の一般化したブロック図である。この図はメモリセルアレイ１００のための試験回路を表している。試験回路は、典型的には、メモリセルアレイが製造されるものと同一の半導体ダイに置かれる。アレイの試験の一部として、データが特定のパターン（典型的には、全て「高」（論理“１”）あるいは全て「低」（論理“０”）のいずれか）でアレイに書き込まれる。データはアレイ１００からライン１０２を介して比較器回路１０４に読み出される。比較器回路１０４はデータを圧縮してライン１０６に送り出す。ライン１０８は、アレイ１００から読み出されたビットの１つが予期したもの（全て“１”あるいは“０”のいずれか）とは異なる場合に、比較器からの３状態障害信号を搬送する。シフトレジスタブロック１１０はこのデータ路の待ち時間を制御し、他方、シフトレジスタ１１２は３状態路の待ち時間を制御する。これらシフトレジスタはライン１１４上のクロック信号に関連して動作する。当業者によって理解されるように、シフトレジスタの代わりに、待ち時間を実現するように他の形式のプログラム可能な遅延回路が使用されてもよい。このような回路の一例が図２０に示されている。データ路および３状態路のデータがシフトレジスタ１１０，１１２で所望の待ち時間期間の処理をそれぞれ受けた後に、データはライン１１６に沿って出力回路ブロック１１８に送られる。出力回路ブロック１１８は、３状態障害信号がライン１２０に沿ってシフトレジスタ１１２から出力される場合に、データ出力を無能化（ディスエーブル）する回路を含んでいる。
【００１２】
図２は図１に示された回路の機能を示すタイミング図である。線図（ａ）は図１のライン１１４上のクロック信号を表している。線図（ｂ）には、ライン１０２上のアレイからのデータのクロッキングを開始するために与えられる読出し指令が示されている。線図（ｃ）はデータがアレイから読み出されていることを示す。線図（ｄ）は比較器回路ブロック１０４の出力を示す。線図（ｅ）は図１の回路のライン１０８上の３状態障害信号を示している。線図（ｆ）はライン１１６上のシフトレジスタ１１０の出力（１クロックサイクルだけ遅延されたものであり、すなわち、待ち時間期間はこのタイミング図に対しては「１」である）を示す。線図（ｇ）は１クロックサイクル遅延されたシフトレジスタ１１２の出力を示す。出力回路ブロック１１８の出力は線図（ｈ）で示され、ここで、３状態障害信号の作用はライン１１６を介して出力回路ブロック１１８に送られているデータストリームが無能化されることにより明確にされる。所望の待ち時間期間の間にシフトレジスタ１１２で３状態障害信号を保持することによって、当該回路は、信号が送られる時にシステムあるいは試験装置が無能化される出力を待機することができるようにする。ある理由のため、システムあるいは試験装置が意図した以外の時間で出力が３状態障害信号により無能化されるならば、欠陥は検出から逃れてしまう。
【００１３】
図２の線図（ｈ）は、試験回路の出力が図２の線図（ｇ）の遅延された３状態障害信号Ｔにより無能化される時に、その出力が中間電圧レベルにあることを示す。この中間電圧は、図１９図に示されるような比較的に小さな時定数を有する回路で回路ブロック１１８の出力を負荷することによって達成される。図１９の回路は、障害信号Ｔがこのバッファドライバの入力に与えられる時に、バッファドライバ（例えば、図１８に示されているような）の出力をほぼ１．４ボルトの中間電圧にドライブする。小さな時定数を有する負荷回路は、出力が１つのクロックサイクル内で中間電圧レベルを達成できるようになるために好ましい。
【００１４】
試験手法のより詳細な記載は６４Ｍｂ同期ＤＲＡＭに関連して以下与えられる。当業者が理解するように、この技術は、記載されるものとは異なったメモリ構成および容量のものに等しく適用可能である。本明細書に記載される試験手法は、単純２状態試験動作と共に２つのモードの３状態試験動作を備えている。
【００１５】
図３は、３つの試験モードのそれぞれを表す単純化したブロックである。メモリアレイは８つの部分に分割されている。主増幅器３００のそれぞれは、８つの部分のそれぞれ内の１つの特定のセルからの１ビットのデータを与える。図３には主増幅器ブロック３００が４つだけ示されているが、当該回路がメモリアレイの残りの４つの部分に対して複製的に具備されていることを理解すべきである。試験モードでの読出し動作の間に、主増幅器３００のデータはラインＭＯＴＪ３０１に沿って比較器回路３０２に送られる。比較器回路３０２は、試験動作の３つの全てのモード（すなわち、高速３状態試験，完全３状態レーザプローブ試験および単純２状態試験）に対して同一である。３状態レーザプローブ試験は図３で回路３０４によって表され、高速３状態試験は回路３０６によって表され、単純２状態試験は回路３０８によって表される。どの試験回路がユーザによって選択されても、試験出力はＩＤＯＬＴ回路ブロック３１０に送られ、これは所望の待ち時間を生じさせるシフトレジスタを含んでいる。次いで、データはＤＤＯＣ回路ブロック３１２に送られ、これは、障害信号ＤＯＣＫＢが３状態試験回路３０４，３０６の一方によって出力されたら、３状態出力バッファをその高インピーダンス状態にする。回路３０４，３０６の一方によって障害信号が発生されなければ、あるいは、２状態試験回路３０８が使用される場合には、出力バッファが活性化（イネーブル）されて、システムあるいはユーザの要求に応じて３状態回路のどれかから受けたデータを（ラインＴＣＭＰ３０９）に送り出す。ここに図示した回路はメモリアレイの動作回路と並列となっている専用試験回路であることを理解すべきである。この並列手法を用いることにより、メモリ回路の通常の動作において使用されるデータ路に信号遅延が導入されることはない。
【００１６】
図４は、要素３０４，３０６，３０８における図３に示された比較器回路のより詳細な回路図であり、これも、同様に、全６４Ｍｂアレイからなるメモリセルの８つの部分の試験回路の半分に過ぎない。ライン４００，４０２，４０４，４０６のそれぞれは、図３に関連して上述したメモリセルアレイの４つの部分の主増幅器からの８つのデータラインを表す。これらラインは図３のラインＭＯＴＪ３０１に対応する。ブロック４１０はＭＯＴライン４００，４０２，４０４，４０６上のデータの比較の最初の段階を行う。ブロック４１０の前段でこのブロック４１０を含む回路は、３つ全ての試験モード回路に対して共通である。ブロック４１０の後段の回路は、主に、２つの３状態試験モード回路（すなわち、レーザプローブ試験回路および高速試験回路）に分割される。単純２状態試験のための回路は、以下の説明から明かとされるように、３状態試験回路のそれぞれに含まれている。
【００１７】
ブロック４２０はレーザプローブ試験に専用の回路を表し、他方、ブロック４３０は高速試験に専用の回路を表す。これら試験は、高速試験回路がレーザプローブ試験回路で行われるよりもより少ない回路でブロック４１０からのデータを圧縮することを除いて、同様のものである。この差は、各ブロック４３０に入るライン４３２の数に比べて各ブロック４２０への入力ライン４２２の数を見れば明かとなる。オペレータがどの試験回路比較器を動作させるとしても、各回路の出力は３状態ラインＴＲＩＳ０およびデータラインＴＣＭＰ０の両者からなる出力ライン４４０に結合される。また、これら出力は、待ち時間の実現および欠陥検出の場合でのデータの行われ得る無能化のため比較されて、図３のＩＤＯＬＴ３１０およびＤＤＯＣ３１２回路ブロックに送られる。２状態試験回路の選択はＴ２ＳＴで表されたライン４５０に適切な信号を与えることによって行われる。ＴＰＲＷで表されたライン４５２は高速試験回路４３０への電力を制御して、メモリ回路が試験モードにない時に節電のため電力がオフにされ得るようにする。
【００１８】
図５は、図４に示されたブロック４１０の回路図である。ライン５００は図４に示されたライン４００，４０２，４０４，４０６の組の１つである。ライン５００を構成する８つのデータラインは、真データ回路ブロック５１０および相補的すなわちバー（ｂａｒ）データ回路ブロック５２０に向けられる。データを真データと相補的データに分割することは試験に冗長性を与え、その結果、真の形態のデータだけが比較されて試験されるよりも一層確実な試験手段を与える。
【００１９】
図６は、図５で示された真データ回路ブロック５１０の回路図である。４つのライン６１０上のデータは出力ライン６１２上の単一ビットのデータに圧縮され、このデータは図５の真データライン５１２の１つに対応する。同様に、図７は、図５に示された相補的データ回路ブロック５２０の回路図である。４つのライン７１０上のデータは出力ライン７１２上の単一ビットのデータに圧縮され、これは図５の相補的データライン５１４の１つに対応する。図７の論理回路は出力ライン７１２上にライン６１２上のデータと相補的なデータを生じさせる。勿論、これはライン６１０，７１０上のデータの全てが同一であるとの推定に基づき、このことは典型的にアレイを試験する上での実例となっている。これらラインの１つが異なったデータを含むとしたら、その事実が後続の回路で検出され、メモリアレイの欠陥がシステムあるいは試験装置に指示されることになる。
【００２０】
図８は、図４に示されたレーザ試験回路ブロック４２０の１つの回路図である。ブロック４１０からの真データは真データ回路ブロック８３０に入り、ブロック４１０からの相補的なデータはライン８２２を介して相補的データ回路ブロック８４０に入る。次いで、ブロック８３０の出力はライン８３２に沿って３状態障害信号ドライバ回路ブロック８５０と２状態信号ドライバ回路ブロック８７０に送られる。ブロック８４０の出力はライン８４２に沿って３状態障害信号ドライバ回路ブロック８５０，３状態データドライバ回路ブロック８６０および２状態信号ドライバ回路ブロック８７０に送られる。ライン８５２上の信号は、ブロック８５０およびブロック８６０の３状態試験回路の１つが使用されているかどうか、あるいは、ブロック８７０の単純２状態回路が使用されているかどうかを制御する。ライン８６２は３状態障害信号出力であり、ライン８６４はデータ出力である。ＴＰＴＬＳＮライン８５４は、メモリ回路が試験モードにない時にドライバ回路８５０，８６０，８７０が節電のためにオフにされることができるようにする。
【００２１】
図９は、図８に示されたブロック８３０，８４０の論理回路の回路図である。ライン９２２上のデータ入力はＮＯＲゲート９２４およびインバータ９２６を用いて単純に圧縮される。出力ライン９２８は図８のライン８３２，８４２に対応する。
【００２２】
図１０は、図８の３状態障害信号ドライバ回路ブロック８５０の回路図である。入力１０２２は図８の真および相補的データライン８３２，８４２に対応する。これら信号はＮＡＮＤゲート１０２４によって単一の信号に圧縮され、その出力はドライババッファ１０３０の入力となる。ドライババッファ１０３０は、ノードＮ１で論理“１”を生じさせかつトランジスタＭＰ１，ＭＮ１をオフにするように、ラインＴ２ＳＴ１０４０およびＴＰＴ１０４１上の適切な信号により無能化され得る。この機能は、例えば、システムあるいは試験装置が単純２状態試験モードを望む場合に使用され、適切な信号がライン１０４０に与えられてドライブバッファ１０３０を無能化する。出力ドライブバッファ１０３０が活性化される時には、それはライン１０３２上にライン入力ライン１０２６上の信号の反転した信号を生じさせることを理解されたい。
【００２３】
図１１は、図８に示された３状態データドライバ回路ブロック８６０の回路図である。ライン１１４２は図８のライン８４２に対応する。バッファドライバ１１３０は上述したドライバ１０３０と同じ態様で機能する。
【００２４】
図１２は、図８の２状態信号ドライバ回路ブロック８７０の回路図である。ライン１２３２およびライン１２４２はそれぞれ、ライン８３２およびライン８４２に対応する。ブロック１２５０はライン１２３２，１２４２上の信号を単一の信号に圧縮する排他的ＯＲゲートであり、この単一の信号はバッファドライバ１２６０への入力となる。バッファドライバ１２６０は上述のドライバ１０３０，１１３０と類似に機能する。
【００２５】
図１３は、図４に示された高速試験回路ブロック４３０の１つの回路図である。ライン１３３２は図４のライン４３２に対応する。論理回路ブロック１３４０は４つの真データ入力ラインおよび４つの相補的データ入力ライン上の信号をそれぞれライン１３４２，１３５２上の単一の真データ出力および単一の相補的データ出力に圧縮する。ライン１３４２，１３５２は３状態障害信号ドライバ回路ブロック１３５０および２状態信号ドライバ回路ブロック１３７０に結合する。ライン１３５２（すなわち、相補的データライン）はまた、３状態データドライバ回路ブロック１３６０にも結合する。ライン１３６２上の信号は、ブロック１３５０，１３６０の３状態試験回路の１つが使用されているかどうか、あるいは、ブロック１３７０の単純２状態回路が使用されているかどうかを制御する。ライン１３７２は読出し／書込み試験信号を与え、これはメモリ回路が試験モードにない時にドライバ回路ブロックへの電力をオフにする。ライン１３８２は３状態障害信号出力を与え、ライン１３８４はデータ出力を与える。３状態障害信号ドライバ回路ブロック１３５０，３状態データ信号ドライバブロック１３６０および単純２状態回路ブロック１３７０はそれぞれ、図１０，図１１および図１２に関連して上述したブロック８５０，８６０，８７０と同一である。
【００２６】
図１４は、図１３の論理回路ブロック１３４０の回路図である。ライン１４３２は図１３のライン１３３２に対応し、ライン１４４２はライン１３４２あるいはライン１３５２に対応する。
【００２７】
再度、図４を参照すると、ＴＲＩＳ０およびＴＲＩＳ１の３状態信号ライン４４０の信号は更にＮＡＮＤゲートによって圧縮される。次いで、この信号は反転される。このＮＡＮＤゲートは図３で要素３０５として示され、インバータは図３で要素３０７として示されている。これらの要素は、その図において、レーザプローブ試験回路３０４および高速試験回路３０６の両方の出力に存在するものとして示されている（図４での実際の回路図の出力は両３状態回路に共通であるライン４４０に組み合せられるため）。３状態信号は、インバータ３０７から出力されたのち、図１５の回路に入力される。
【００２８】
図１５は、図３に示されたＩＤＯＬＴシフトレジスタブロック３１０の回路図である。図１５の回路は、システムあるいは試験装置が３状態障害信号を受けることを要求する時にその３状態障害信号が生じるように同期されるようにするために１，２あるいは３クロックサイクルの待ち時間をユーザあるいはシステムが選択できるようにする２つのラッチ１５０２，１５０４を含んでいる。ライン１５００は図３のインバータ３０７の出力に対応する。ラッチ１５０２，１５０４の動作はシステムクロック信号のエッジによって制御される。システムは、このクロック信号のエッジと同期したパルスをライン１５１０上に与えることによって、第１のラッチ１５０２をオンにする。ラッチ１５０４は、ＭＯＦＪＢおよびＭＯＥＪで示されたライン１５２０を介して図１５の回路に入る、図１６に示された回路からのパルスによって、制御される。ライン１５１２は入来データに対してこれらラッチを待機させる信号を搬送する。
【００２９】
１サイクルの待ち時間は、データを通すラッチ１５０２，１５０４の両方がオフにされることによって達成される。この待ち時間は、データをアレイから抽出することに関連した遅延サイクルのために、０ではなく、１サイクルの時間である。２サイクルの待ち時間は、データを通す第２のラッチ１５０４をオフにしたまま第１のラッチ１５０２をオンにすることによって達成される。第１のラッチをオンにする結果、３状態障害信号は１追加サイクルの間すなわち全体で２サイクルの間記憶される。両ラッチをオンにすれば、３状態障害信号は２追加サイクルの間すなわち全体で３サイクルの間記憶される結果となる。一旦、３状態障害信号が所望の待ち時間期間の間記憶されると、信号は図１７に示される出力活性化回路に送られる。
【００３０】
図１６は、第２のラッチ１５０４をオンにする信号ＭＯＥＪＢ，ＭＯＥＪを発生する回路の回路図である。３つのサイクルの待ち時間を実現させるシステム信号はライン１６０２で搬送され、ラッチ１５０４の付勢はライン１６０４上のクロック信号によって同期される。
【００３１】
図１７は、図３のＤＤＯＣ回路ブロック３１２である。３状態障害信号はライン１７０２で回路に入力する。メモリ回路は２つの出力を有する（それぞれがこの試験モードに専用であるメモリアレイの各半分に対応する）ために、２つの３状態障害信号ライン１７０２が示されている。３状態障害信号はライン１７０４に沿ってＮＯＲゲート１７１０次いでインバータ１７１２に進む。
【００３２】
図１７に示されたＤＤＯＣ回路の出力は図３に示されたＤＯＣＫＢ信号である。メモリアレイに欠陥がある場合に、３状態障害信号すなわちＤＯＣＫＢ信号が図１７の回路により発生されて、図２のタイミング図に関連して記載されたようにメモリ回路からのデータ出力を無能化する。出力のこの無能化は３状態出力バッファ（図１８に示されている）をその高インピーダンス状態にすることによって達成される。図１７の回路によって発生されるＤＯＣＫＢ信号は、バッファ１８００を高インピーダンス状態にするライン１８０２上のトリガー信号である。ＤＯＣＫＢ信号が存在しなければ、すなわちメモリセルの欠陥が検出されない時には、ＤＯＣＫＢ信号は高インピーダンス状態の３状態出力バッファ１８００を活性化しない状態にある。次いで、出力バッファ１８００は、アレイから取り出されかつ図３〜図１７に関連して記載された比較器回路によって圧縮されたデータ（典型的には、全て論理“１”あるいは論理“０”のいずれか）を出力する。この比較器回路からのデータはライン１８０４を介してバッファに入り、ライン１８０６で反転された後に出力される。換言すれば、比較器回路が「合格」判定を行えば、出力回路は試験のためにアレイにロードされたデータに従って高あるいは低の信号を生じさせる。比較器回路が「欠陥」判定を行う場合には、出力回路は「高―Ｚ（インピーダンス）になり、すなわち「合格」状態での場合と同様に高あるいは低にされるのとは異なって「３状態化」すなわちフロート状態となる（電流を引き込んだりあるいは供給したりしない）。この出力は、システムあるいは試験装置が「合格」データあるいは欠陥信号の出現を要求する時にそれが出力に現れるようにするように、図１５の待ち時間制御回路によって同期される。
【００３３】
図１９は、バッファドライバがその３状態すなわち高インピーダンス状態にある時に出力を特定の電圧にもたらすバッファドライバの出力（例えば、図１８のライン１８０６）のための負荷回路である。この負荷回路は例えば試験装置では典型的にオフチップであるが、別態様としてメモリ回路を製造するダイ上であってもよい。この負荷は、当該回路がライン１９００上の電圧の変化を行うのにどのように高速で応答するかを決定する時定数に特に依存して多くの形態を取ることができる。バッファドライバの出力はライン１９００に接続されている。高インピーダンス状態であるバッファドライバの所望の電圧はノード１９０２に与えられる。ノード１９０２上の典型的な中間電圧は１．４ボルトである。抵抗１９０４およびコンデンサ１９０６は所望の負荷付与特性および時定数を与えるように選択される。例えば、抵抗１９０４はほぼ５０オームに、コンデンサ１９０６はほぼ５０ピコファラッド（ｐＦ）にすることができる。構成要素の値のこの選択は、現代のマイクロプロセッサに使用される極めて高速のクロックサイクル内でさえも負荷電流がバッファドライバの出力を中間電圧レベルにドライブすることができるようにする。
【００３４】
図２０は、上述したシフトレジスタを用いずに待ち時間サイクルを実現するために使用され得るプログラム可能な遅延回路の一例である。データは回路ブロック２０００により指令されるシーケンスで位置０から位置７まで読み出される。回路ブロック２０００は、パストランジスタ２００２がデータを出力ノード２００４に通過させるように付勢されるようなシーケンスを選択するためのカウンタあるいは他の復号化回路を含むことができる。図２０の回路は、データを位置０から位置７で連続して開放するように回路ブロック２０００にカウンタを簡易に含ませることによって、シフトレジスタとして機能するように作られることができる。これらの動作は回路ブロック２０００に入力するクロック信号と同期させることができる。プログラム可能な遅延回路の他の形態は、データ転送のシーケンス化を行わせるマルチプレクサおよびデマルチプレクサを含んでいる。
【００３５】
本発明は図示の実施例に関連して記載されたが、この記載は制限的に解釈されるようには意図されない。図示の実施例の種々の変更および組合せ並びに本発明の他の実施例が当該記載を参照すれば当業者にとって明白となろう。例えば、待ち時間サイクルの数は図１５の回路にラッチを増設することによって増やすことができるであろう。更に、図１に示した実施例において、シフトレジスタ１１２として図示されたプログラム可能な遅延回路は、図示したように比較器および出力バッファドライバの間ではなく、メモリセルおよび比較器の間に配置できる。従って、特許請求の範囲はどのような態様のこのような変更あるいは実施例でも包含することを意図するものである。
【００３６】
以上の説明に関して更に以下の項を開示する。
（１）メモリセルアレイを試験するための回路であって、
上記アレイに結合された、データ出力ラインと障害信号出力ラインとを含む試験回路と、
上記試験回路の上記障害信号出力ラインに接続された、クロック信号入力と出力ラインとを含むプログラム可能な遅延回路と、
データ入力ラインと上記プログラム可能な遅延回路の上記出力ラインに接続された障害信号入力ラインとデータ出力ラインとを含む出力バッファドライバと、を具備し、
上記アレイの欠陥メモリを検出すると、上記試験回路はこの試験回路の上記障害信号出力ラインに障害信号を生じさせ、上記障害信号は上記プログラム可能な遅延回路に入力されて上記バッファドライバが上記障害信号に応じて高インピーダンス状態に入るようにした回路。
【００３７】
（２）第１項記載の回路において、上記プログラム可能な遅延回路はシフトレジスタである回路。
（３）第２項記載の回路において、上記シフトレジスタは２つのラッチを含む回路。
【００３８】
（４）第１項記載の回路において、上記バッファドライバは３状態バッファドライバである回路。
（５）第１項記載の回路において、上記バッファドライバが高インピーダンス状態に入ることに応じて上記バッファドライバの上記データ出力ラインの電圧を中間レベルにする負荷を更に具備した回路。
【００３９】
（６）第３項記載のメモリ試験回路において、上記シフトレジスタの上記ラッチは上記クロック信号入力上のクロック信号の所定数のサイクルの間上記障害信号を遅延するように付勢あるいは付勢解除され得るメモリ試験回路。
【００４０】
（７）第２項記載のメモリ試験回路において、上記シフトレジスタは２つのラッチを含み、上記ラッチのそれぞれの付勢は、互いに独立であり、かつ、１，２あるいは３サイクルの、上記バッファドライバに到達する上での上記障害信号の遅延を生じさせるように外部入力に応じるメモリ試験回路。
【００４１】
（８）メモリセルアレイを試験するための回路であって、
上記アレイに結合された、データ出力ラインと障害信号出力ラインとを含む試験回路と、
上記試験回路の上記障害信号出力ラインに接続された、複数のラッチとクロック信号入力と出力ラインとを含むシフトレジスタと、
データ入力ラインと上記シフトレジスタの上記出力ラインに接続された障害信号入力ラインとデータ出力ラインとを含む３状態出力バッファドライバと、を具備し、
上記アレイの欠陥メモリセルを検出すると、上記試験回路はこの試験回路の上記障害信号出力ラインに障害信号を生じさせ、上記障害信号は上記シフトレジスタに入力されて、上記バッファドライバが上記障害信号に応じて高インピーダンス状態に入るようにした回路。
【００４２】
（９）第８項記載のメモリ試験回路において、上記シフトレジスタの上記ラッチは上記クロック信号入力上のクロック信号の所定数のサイクルの間上記障害信号を遅延するように付勢あるいは付勢解除され得るメモリ試験回路。
【００４３】
（１０）第８項記載のメモリ試験回路において、上記シフトレジスタは２つのラッチを含み、上記ラッチのそれぞれの付勢は、互いに独立であり、かつ、１，２あるいは３サイクルの、上記バッファドライバに到達する上での上記障害信号の遅延を生じさせるように外部入力に応じるメモリ試験回路。
【００４４】
（１１）本発明は、メモリセルアレイ１００を試験するための回路に関する。この回路は、アレイに結合された試験回路１０４を含み、かつ、データ出力ライン１０６および障害信号出力ライン１０８を含んでいる。複数のラッチ，クロック信号入力１１４および出力ライン１１６を含むシフトレジスタ１１０が、試験回路の障害信号出力ラインに接続されている。試験回路はまた、３状態出力バッファドライバ１１８を含む。このバッファドライバは、データ入力ライン，障害信号入力ラインおよびデータ出力ラインを含んでいる。バッファドライバの障害信号ラインはシフトレジスタ１１０の出力ラインに接続されている。アレイの欠陥メモリセルを検出すると、試験回路はこの試験回路の障害信号出力ライン１１６に障害信号を生じさせる。次いで、この障害信号はシフトレジスタ１１０に送られて、バッファドライバ１１８が上記障害信号に応じて高インピーダンス状態に入るようにする。シフトレジスタ１１０は、試験回路を用いるシステムあるいは試験装置の所望の待ち時間の変化度に従って多数のラッチを備えている。
【図面の簡単な説明】
【図１】第１の実施例の回路の一般化したブロック図である。
【図２】図１の回路のタイミング図である。
【図３】３つの試験回路を示す一般化したブロック図である。
【図４】図３に示す回路の回路図である。
【図５】図４の一般化した回路ブロックの詳細な図である。
【図６】図５の一般化した回路の詳細な図である。
【図７】図５の一般化した回路の詳細な図である。
【図８】図４の一般化した回路の詳細な図である。
【図９】図８の一般化した回路ブロックの詳細な図である。
【図１０】図８の一般化した回路ブロックの詳細な図である。
【図１１】図８の一般化した回路ブロックの詳細な図である。
【図１２】図８の一般化した回路ブロックの詳細な図である。
【図１３】図４の一般化した回路ブロックの詳細な図である。
【図１４】図１３の一般化した回路ブロックの詳細な図である。
【図１５】図３の一般化した回路ブロック３１０の詳細な回路図である。
【図１６】図１５の第２のラッチ１５０４のための制御回路の回路図である。
【図１７】図３の一般化した回路ブロック３１２の回路図である。
【図１８】出力バッファドライバの回路図である。
【図１９】バッファドライバの出力のための負荷回路の回路図である。
【図２０】プログラム可能な遅延回路の一実施例の回路図である。
【符号の説明】
１００ メモリセルアレイ
１０４ 比較器回路
１０６ ライン
１０８ ライン
１１０ シフトレジスタブロック
１１６ ライン
１１８ 出力回路ブロック
１２０ ライン
【発明の属する技術分野】
本発明は、一般的に、メモリ集積回路に関し、より詳細には、ダイナミックランダムアクセスメモリ集積回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ回路（ＤＲＡＭ）は、データの一時的記憶を必要とするコンピュータおよび他の電子装置に使用されている。これら回路は、所定の半導体面積に対して最大メモリセル密度を与える点、また、記憶データのビット当りの相対コストが小さくかつ比較的に高速である点で、他の形式のメモリ回路より有利である。ＤＲＡＭのサイズおよび動作速度は、現代のマイクロプロセッサ（クロック速度は往々１００ＭＨｚを越える）を用いるシステム設計者の要請に合致するように共に向上している。勿論、ＤＲＡＭの新たな世代のそれぞれに伴って、集積回路上の多数のメモリセルは４倍だけ増大している。より多くのおよびより高速のデータを要求するシステムに適応させる努力にあって、産業界は、データ，アドレスおよび制御信号の転送をクロック信号と同期させるＤＲＡＭ（典型的には、システムがコンピュータである場合にはマイクロプロセッサに結合される）に向かっている。
【０００３】
データ転送を高速化しかつデータ入出力を同期させるためにメモリの機能を外部クロックに関連付けることが所望されるが、ＤＲＡＭにデータを記憶するかあるいはそれからデータを取り出すためにアクセスされなければならない回路の複雑さおよびサイズは、メモリ回路が高周波クロックのあらゆるサイクルで応答することを困難とする。この問題に対する１つの解決法はメモリ動作を所定数のサイクルだけ遅延することであるが、最終的にはシステム設計者によって望まれるようにメモリがクロックサイクルでデータを記憶あるいは再生するようにしている。同期ＤＲＡＭのこの遅延は、「待ち時間」と呼ばれている。メモリ回路のこの待ち時間を、例えばコンピュータシステムが依存するマイクロプロセッサの動作周波数に応じて典型的には１，２あるいは３クロックサイクルの増分で設計者によって選択可能とすることが、実際上普通の設計である。
【０００４】
ＤＲＡＭは、アドレス可能な行および列で配列されたセルのアレイに情報を記憶する。これら装置の製造中に、１つあるいはそれ以上の欠陥が生じ、メモリ回路の適切な性能を阻害する。これら欠陥はランダムに分布してしまう。ある形式の欠陥は分析されて回路ダイで修正可能であるが、他の欠陥は回路を廃棄しなければならないことを必要とする。これら欠陥を検出するメモリ回路の試験は装置の仕上がりコストの大きな割合を形成してしまい、メモリ回路の容量が増え続けると問題が複雑となってしまう。この結果、当該産業界にあって、これら回路を試験するための効果的な技術を生み出す上で多大の努力が費やされてきている。
【０００５】
古典的な試験手法は、典型的には、メモリセルアレイに既知の情報（例えば、全て「高」あるいは全て「低」）を書込み、そしてあるセルからの出力がアレイに書き込まれた全て「高」あるいは全て「低」とは異なっていた場合にその差が検出されるようにセルから読み出されたデータを比較することによって、特徴付けられていた。このような２状態試験手法においては、試験データ出力は「高」または「低」のいずれかであって、一方はセルデータの全てが同一であることを指示し、他方は少なくとも１つのセルが異なったデータを生じさせたことを指示する。この２状態手法に関連した問題は、あるパターンの欠陥が検出されずに残ることである。例えば、アレイに書き込まれた試験データが全て１（「高」）であり、アレイから読み出されたデータが全て０（「低」）の場合が生じた際には、単純２状態比較器を用いる手法では、セルの全てが同一のデータを生じさせたため、これらセルに対して「合格」の判定を行ってしまう。換言すれば、この単純２状態の手法ではデータの差を単に見い出すに過ぎない。データの全てが正しくなかったとしたら、全てのデータが同一である限り、アレイは検査を通ってしまうことになる。
【０００６】
このパターン感知特性を最少にする試験手法がその後発展した。例えば、Ｍ．クマノヤら著，「多ビット試験モードを備えた高信頼性１ＭビットＤＲＡＭ」，ＩＥＥＥ誌（ソリッドステート回路），ＳＣ―２０巻，第５号，１９８５年１０月を参照されたい。この初期の３状態手法においては、同一データ（全て「高」あるいは全て「低」）がメモリセルアレイに書き込まれる。次いで、多ビットデータがアレイから抜き取られ、入力の全てが「高」であった場合に「高」信号をまた入力の全てが「低」であった場合に「低」信号を出力するように設計されたＡＮＤロジックを通される。これら２つの状態では、データの全てが同一（すなわち、「高」または「低」）の場合、メモリセルは「合格」（すなわち、欠陥がないもの）とみなされてしまう。しかしながら、１つのビットが異なれば、ＡＮＤ論理の出力は高インピーダンス（Ｈｉ―Ｚ）状態となる。従って、この手法は通常の単一のセルの欠陥を検出することができるだけでなく、全て１が生じなければならない時に全て０がアレイによって生じた場合であっても、単純２状態技術では往々に見逃されてしまうパターン欠陥を検出することもできる。
【０００７】
同期ＤＲＡＭは、試験モードをトリガーした後にシステム，マイクロプロセッサあるいは試験装置がある数のサイクルの経過後の試験データ出力を持つ必要がある点で、試験手順を複雑化する。試験データ出力のタイミングの不確実さの結果、欠陥の誤った指示が生じ、「合格」と判定されたメモリ回路が欠陥データを生じさせることになる。
【０００８】
【発明が解決しようとする課題】
従って、本発明が解決しようとする課題は、試験回路で待ち時間制御を実現する当該産業界での必要性を満たすことである。
【０００９】
【課題を解決するための手段】
本発明の第１の好適実施態様によれば、メモリセルアレイを試験するための回路が開示される。この回路は、アレイに結合された試験回路を含み、かつ、データ出力ラインおよび障害（欠陥）信号出力ラインを含んでいる。複数のラッチ，クロック信号入力および出力ラインを含んだシフトレジスタが、試験回路の障害信号出力ラインに接続されている。試験回路はまた、３状態出力バッファドライバを含み、このバッファドライバは、データ入力ライン，障害信号入力ラインおよびデータ出力ラインを含んでいる。バッファドライバの障害信号ラインはシフトレジスタの出力ラインに接続されている。アレイの欠陥メモリセルを検出すると、試験回路はこの試験回路の障害信号出力ラインに障害（欠陥）信号を生じさせる。次いで、この障害信号はシフトレジスタに送られて、バッファドライバが障害信号に応じて高インピーダンス状態に入るようにする。シフトレジスタは、試験回路を用いるシステムあるいは試験装置の所望の待ち時間の変化度に従って多数のラッチを備えている。例えば、シフトレジスタに２つのラッチを用いて、１サイクルの待ち時間に対してはどのラッチも付勢せず、２サイクルの待ち時間に対しては一方のラッチを付勢し、あるいは、３サイクルの待ち時間に対しては両ラッチを付勢することによって、１，２あるいは３サイクルの待ち時間を得ることができる。
【００１０】
この回路の長所は、メモリセルアレイを組み込んだシステムあるいは試験装置によって必要とされる時に試験回路の出力に現れるように、メモリセルアレイの試験の結果が待ち時間の適切な選択により同期され得ることである。
【００１１】
【発明の実施の形態】
本発明の上述の特徴は、添付図面に関連して以下の詳細な記載を読めば、より十分に理解されるであろう。
図１は、本発明の第１の実施例の一般化したブロック図である。この図はメモリセルアレイ１００のための試験回路を表している。試験回路は、典型的には、メモリセルアレイが製造されるものと同一の半導体ダイに置かれる。アレイの試験の一部として、データが特定のパターン（典型的には、全て「高」（論理“１”）あるいは全て「低」（論理“０”）のいずれか）でアレイに書き込まれる。データはアレイ１００からライン１０２を介して比較器回路１０４に読み出される。比較器回路１０４はデータを圧縮してライン１０６に送り出す。ライン１０８は、アレイ１００から読み出されたビットの１つが予期したもの（全て“１”あるいは“０”のいずれか）とは異なる場合に、比較器からの３状態障害信号を搬送する。シフトレジスタブロック１１０はこのデータ路の待ち時間を制御し、他方、シフトレジスタ１１２は３状態路の待ち時間を制御する。これらシフトレジスタはライン１１４上のクロック信号に関連して動作する。当業者によって理解されるように、シフトレジスタの代わりに、待ち時間を実現するように他の形式のプログラム可能な遅延回路が使用されてもよい。このような回路の一例が図２０に示されている。データ路および３状態路のデータがシフトレジスタ１１０，１１２で所望の待ち時間期間の処理をそれぞれ受けた後に、データはライン１１６に沿って出力回路ブロック１１８に送られる。出力回路ブロック１１８は、３状態障害信号がライン１２０に沿ってシフトレジスタ１１２から出力される場合に、データ出力を無能化（ディスエーブル）する回路を含んでいる。
【００１２】
図２は図１に示された回路の機能を示すタイミング図である。線図（ａ）は図１のライン１１４上のクロック信号を表している。線図（ｂ）には、ライン１０２上のアレイからのデータのクロッキングを開始するために与えられる読出し指令が示されている。線図（ｃ）はデータがアレイから読み出されていることを示す。線図（ｄ）は比較器回路ブロック１０４の出力を示す。線図（ｅ）は図１の回路のライン１０８上の３状態障害信号を示している。線図（ｆ）はライン１１６上のシフトレジスタ１１０の出力（１クロックサイクルだけ遅延されたものであり、すなわち、待ち時間期間はこのタイミング図に対しては「１」である）を示す。線図（ｇ）は１クロックサイクル遅延されたシフトレジスタ１１２の出力を示す。出力回路ブロック１１８の出力は線図（ｈ）で示され、ここで、３状態障害信号の作用はライン１１６を介して出力回路ブロック１１８に送られているデータストリームが無能化されることにより明確にされる。所望の待ち時間期間の間にシフトレジスタ１１２で３状態障害信号を保持することによって、当該回路は、信号が送られる時にシステムあるいは試験装置が無能化される出力を待機することができるようにする。ある理由のため、システムあるいは試験装置が意図した以外の時間で出力が３状態障害信号により無能化されるならば、欠陥は検出から逃れてしまう。
【００１３】
図２の線図（ｈ）は、試験回路の出力が図２の線図（ｇ）の遅延された３状態障害信号Ｔにより無能化される時に、その出力が中間電圧レベルにあることを示す。この中間電圧は、図１９図に示されるような比較的に小さな時定数を有する回路で回路ブロック１１８の出力を負荷することによって達成される。図１９の回路は、障害信号Ｔがこのバッファドライバの入力に与えられる時に、バッファドライバ（例えば、図１８に示されているような）の出力をほぼ１．４ボルトの中間電圧にドライブする。小さな時定数を有する負荷回路は、出力が１つのクロックサイクル内で中間電圧レベルを達成できるようになるために好ましい。
【００１４】
試験手法のより詳細な記載は６４Ｍｂ同期ＤＲＡＭに関連して以下与えられる。当業者が理解するように、この技術は、記載されるものとは異なったメモリ構成および容量のものに等しく適用可能である。本明細書に記載される試験手法は、単純２状態試験動作と共に２つのモードの３状態試験動作を備えている。
【００１５】
図３は、３つの試験モードのそれぞれを表す単純化したブロックである。メモリアレイは８つの部分に分割されている。主増幅器３００のそれぞれは、８つの部分のそれぞれ内の１つの特定のセルからの１ビットのデータを与える。図３には主増幅器ブロック３００が４つだけ示されているが、当該回路がメモリアレイの残りの４つの部分に対して複製的に具備されていることを理解すべきである。試験モードでの読出し動作の間に、主増幅器３００のデータはラインＭＯＴＪ３０１に沿って比較器回路３０２に送られる。比較器回路３０２は、試験動作の３つの全てのモード（すなわち、高速３状態試験，完全３状態レーザプローブ試験および単純２状態試験）に対して同一である。３状態レーザプローブ試験は図３で回路３０４によって表され、高速３状態試験は回路３０６によって表され、単純２状態試験は回路３０８によって表される。どの試験回路がユーザによって選択されても、試験出力はＩＤＯＬＴ回路ブロック３１０に送られ、これは所望の待ち時間を生じさせるシフトレジスタを含んでいる。次いで、データはＤＤＯＣ回路ブロック３１２に送られ、これは、障害信号ＤＯＣＫＢが３状態試験回路３０４，３０６の一方によって出力されたら、３状態出力バッファをその高インピーダンス状態にする。回路３０４，３０６の一方によって障害信号が発生されなければ、あるいは、２状態試験回路３０８が使用される場合には、出力バッファが活性化（イネーブル）されて、システムあるいはユーザの要求に応じて３状態回路のどれかから受けたデータを（ラインＴＣＭＰ３０９）に送り出す。ここに図示した回路はメモリアレイの動作回路と並列となっている専用試験回路であることを理解すべきである。この並列手法を用いることにより、メモリ回路の通常の動作において使用されるデータ路に信号遅延が導入されることはない。
【００１６】
図４は、要素３０４，３０６，３０８における図３に示された比較器回路のより詳細な回路図であり、これも、同様に、全６４Ｍｂアレイからなるメモリセルの８つの部分の試験回路の半分に過ぎない。ライン４００，４０２，４０４，４０６のそれぞれは、図３に関連して上述したメモリセルアレイの４つの部分の主増幅器からの８つのデータラインを表す。これらラインは図３のラインＭＯＴＪ３０１に対応する。ブロック４１０はＭＯＴライン４００，４０２，４０４，４０６上のデータの比較の最初の段階を行う。ブロック４１０の前段でこのブロック４１０を含む回路は、３つ全ての試験モード回路に対して共通である。ブロック４１０の後段の回路は、主に、２つの３状態試験モード回路（すなわち、レーザプローブ試験回路および高速試験回路）に分割される。単純２状態試験のための回路は、以下の説明から明かとされるように、３状態試験回路のそれぞれに含まれている。
【００１７】
ブロック４２０はレーザプローブ試験に専用の回路を表し、他方、ブロック４３０は高速試験に専用の回路を表す。これら試験は、高速試験回路がレーザプローブ試験回路で行われるよりもより少ない回路でブロック４１０からのデータを圧縮することを除いて、同様のものである。この差は、各ブロック４３０に入るライン４３２の数に比べて各ブロック４２０への入力ライン４２２の数を見れば明かとなる。オペレータがどの試験回路比較器を動作させるとしても、各回路の出力は３状態ラインＴＲＩＳ０およびデータラインＴＣＭＰ０の両者からなる出力ライン４４０に結合される。また、これら出力は、待ち時間の実現および欠陥検出の場合でのデータの行われ得る無能化のため比較されて、図３のＩＤＯＬＴ３１０およびＤＤＯＣ３１２回路ブロックに送られる。２状態試験回路の選択はＴ２ＳＴで表されたライン４５０に適切な信号を与えることによって行われる。ＴＰＲＷで表されたライン４５２は高速試験回路４３０への電力を制御して、メモリ回路が試験モードにない時に節電のため電力がオフにされ得るようにする。
【００１８】
図５は、図４に示されたブロック４１０の回路図である。ライン５００は図４に示されたライン４００，４０２，４０４，４０６の組の１つである。ライン５００を構成する８つのデータラインは、真データ回路ブロック５１０および相補的すなわちバー（ｂａｒ）データ回路ブロック５２０に向けられる。データを真データと相補的データに分割することは試験に冗長性を与え、その結果、真の形態のデータだけが比較されて試験されるよりも一層確実な試験手段を与える。
【００１９】
図６は、図５で示された真データ回路ブロック５１０の回路図である。４つのライン６１０上のデータは出力ライン６１２上の単一ビットのデータに圧縮され、このデータは図５の真データライン５１２の１つに対応する。同様に、図７は、図５に示された相補的データ回路ブロック５２０の回路図である。４つのライン７１０上のデータは出力ライン７１２上の単一ビットのデータに圧縮され、これは図５の相補的データライン５１４の１つに対応する。図７の論理回路は出力ライン７１２上にライン６１２上のデータと相補的なデータを生じさせる。勿論、これはライン６１０，７１０上のデータの全てが同一であるとの推定に基づき、このことは典型的にアレイを試験する上での実例となっている。これらラインの１つが異なったデータを含むとしたら、その事実が後続の回路で検出され、メモリアレイの欠陥がシステムあるいは試験装置に指示されることになる。
【００２０】
図８は、図４に示されたレーザ試験回路ブロック４２０の１つの回路図である。ブロック４１０からの真データは真データ回路ブロック８３０に入り、ブロック４１０からの相補的なデータはライン８２２を介して相補的データ回路ブロック８４０に入る。次いで、ブロック８３０の出力はライン８３２に沿って３状態障害信号ドライバ回路ブロック８５０と２状態信号ドライバ回路ブロック８７０に送られる。ブロック８４０の出力はライン８４２に沿って３状態障害信号ドライバ回路ブロック８５０，３状態データドライバ回路ブロック８６０および２状態信号ドライバ回路ブロック８７０に送られる。ライン８５２上の信号は、ブロック８５０およびブロック８６０の３状態試験回路の１つが使用されているかどうか、あるいは、ブロック８７０の単純２状態回路が使用されているかどうかを制御する。ライン８６２は３状態障害信号出力であり、ライン８６４はデータ出力である。ＴＰＴＬＳＮライン８５４は、メモリ回路が試験モードにない時にドライバ回路８５０，８６０，８７０が節電のためにオフにされることができるようにする。
【００２１】
図９は、図８に示されたブロック８３０，８４０の論理回路の回路図である。ライン９２２上のデータ入力はＮＯＲゲート９２４およびインバータ９２６を用いて単純に圧縮される。出力ライン９２８は図８のライン８３２，８４２に対応する。
【００２２】
図１０は、図８の３状態障害信号ドライバ回路ブロック８５０の回路図である。入力１０２２は図８の真および相補的データライン８３２，８４２に対応する。これら信号はＮＡＮＤゲート１０２４によって単一の信号に圧縮され、その出力はドライババッファ１０３０の入力となる。ドライババッファ１０３０は、ノードＮ１で論理“１”を生じさせかつトランジスタＭＰ１，ＭＮ１をオフにするように、ラインＴ２ＳＴ１０４０およびＴＰＴ１０４１上の適切な信号により無能化され得る。この機能は、例えば、システムあるいは試験装置が単純２状態試験モードを望む場合に使用され、適切な信号がライン１０４０に与えられてドライブバッファ１０３０を無能化する。出力ドライブバッファ１０３０が活性化される時には、それはライン１０３２上にライン入力ライン１０２６上の信号の反転した信号を生じさせることを理解されたい。
【００２３】
図１１は、図８に示された３状態データドライバ回路ブロック８６０の回路図である。ライン１１４２は図８のライン８４２に対応する。バッファドライバ１１３０は上述したドライバ１０３０と同じ態様で機能する。
【００２４】
図１２は、図８の２状態信号ドライバ回路ブロック８７０の回路図である。ライン１２３２およびライン１２４２はそれぞれ、ライン８３２およびライン８４２に対応する。ブロック１２５０はライン１２３２，１２４２上の信号を単一の信号に圧縮する排他的ＯＲゲートであり、この単一の信号はバッファドライバ１２６０への入力となる。バッファドライバ１２６０は上述のドライバ１０３０，１１３０と類似に機能する。
【００２５】
図１３は、図４に示された高速試験回路ブロック４３０の１つの回路図である。ライン１３３２は図４のライン４３２に対応する。論理回路ブロック１３４０は４つの真データ入力ラインおよび４つの相補的データ入力ライン上の信号をそれぞれライン１３４２，１３５２上の単一の真データ出力および単一の相補的データ出力に圧縮する。ライン１３４２，１３５２は３状態障害信号ドライバ回路ブロック１３５０および２状態信号ドライバ回路ブロック１３７０に結合する。ライン１３５２（すなわち、相補的データライン）はまた、３状態データドライバ回路ブロック１３６０にも結合する。ライン１３６２上の信号は、ブロック１３５０，１３６０の３状態試験回路の１つが使用されているかどうか、あるいは、ブロック１３７０の単純２状態回路が使用されているかどうかを制御する。ライン１３７２は読出し／書込み試験信号を与え、これはメモリ回路が試験モードにない時にドライバ回路ブロックへの電力をオフにする。ライン１３８２は３状態障害信号出力を与え、ライン１３８４はデータ出力を与える。３状態障害信号ドライバ回路ブロック１３５０，３状態データ信号ドライバブロック１３６０および単純２状態回路ブロック１３７０はそれぞれ、図１０，図１１および図１２に関連して上述したブロック８５０，８６０，８７０と同一である。
【００２６】
図１４は、図１３の論理回路ブロック１３４０の回路図である。ライン１４３２は図１３のライン１３３２に対応し、ライン１４４２はライン１３４２あるいはライン１３５２に対応する。
【００２７】
再度、図４を参照すると、ＴＲＩＳ０およびＴＲＩＳ１の３状態信号ライン４４０の信号は更にＮＡＮＤゲートによって圧縮される。次いで、この信号は反転される。このＮＡＮＤゲートは図３で要素３０５として示され、インバータは図３で要素３０７として示されている。これらの要素は、その図において、レーザプローブ試験回路３０４および高速試験回路３０６の両方の出力に存在するものとして示されている（図４での実際の回路図の出力は両３状態回路に共通であるライン４４０に組み合せられるため）。３状態信号は、インバータ３０７から出力されたのち、図１５の回路に入力される。
【００２８】
図１５は、図３に示されたＩＤＯＬＴシフトレジスタブロック３１０の回路図である。図１５の回路は、システムあるいは試験装置が３状態障害信号を受けることを要求する時にその３状態障害信号が生じるように同期されるようにするために１，２あるいは３クロックサイクルの待ち時間をユーザあるいはシステムが選択できるようにする２つのラッチ１５０２，１５０４を含んでいる。ライン１５００は図３のインバータ３０７の出力に対応する。ラッチ１５０２，１５０４の動作はシステムクロック信号のエッジによって制御される。システムは、このクロック信号のエッジと同期したパルスをライン１５１０上に与えることによって、第１のラッチ１５０２をオンにする。ラッチ１５０４は、ＭＯＦＪＢおよびＭＯＥＪで示されたライン１５２０を介して図１５の回路に入る、図１６に示された回路からのパルスによって、制御される。ライン１５１２は入来データに対してこれらラッチを待機させる信号を搬送する。
【００２９】
１サイクルの待ち時間は、データを通すラッチ１５０２，１５０４の両方がオフにされることによって達成される。この待ち時間は、データをアレイから抽出することに関連した遅延サイクルのために、０ではなく、１サイクルの時間である。２サイクルの待ち時間は、データを通す第２のラッチ１５０４をオフにしたまま第１のラッチ１５０２をオンにすることによって達成される。第１のラッチをオンにする結果、３状態障害信号は１追加サイクルの間すなわち全体で２サイクルの間記憶される。両ラッチをオンにすれば、３状態障害信号は２追加サイクルの間すなわち全体で３サイクルの間記憶される結果となる。一旦、３状態障害信号が所望の待ち時間期間の間記憶されると、信号は図１７に示される出力活性化回路に送られる。
【００３０】
図１６は、第２のラッチ１５０４をオンにする信号ＭＯＥＪＢ，ＭＯＥＪを発生する回路の回路図である。３つのサイクルの待ち時間を実現させるシステム信号はライン１６０２で搬送され、ラッチ１５０４の付勢はライン１６０４上のクロック信号によって同期される。
【００３１】
図１７は、図３のＤＤＯＣ回路ブロック３１２である。３状態障害信号はライン１７０２で回路に入力する。メモリ回路は２つの出力を有する（それぞれがこの試験モードに専用であるメモリアレイの各半分に対応する）ために、２つの３状態障害信号ライン１７０２が示されている。３状態障害信号はライン１７０４に沿ってＮＯＲゲート１７１０次いでインバータ１７１２に進む。
【００３２】
図１７に示されたＤＤＯＣ回路の出力は図３に示されたＤＯＣＫＢ信号である。メモリアレイに欠陥がある場合に、３状態障害信号すなわちＤＯＣＫＢ信号が図１７の回路により発生されて、図２のタイミング図に関連して記載されたようにメモリ回路からのデータ出力を無能化する。出力のこの無能化は３状態出力バッファ（図１８に示されている）をその高インピーダンス状態にすることによって達成される。図１７の回路によって発生されるＤＯＣＫＢ信号は、バッファ１８００を高インピーダンス状態にするライン１８０２上のトリガー信号である。ＤＯＣＫＢ信号が存在しなければ、すなわちメモリセルの欠陥が検出されない時には、ＤＯＣＫＢ信号は高インピーダンス状態の３状態出力バッファ１８００を活性化しない状態にある。次いで、出力バッファ１８００は、アレイから取り出されかつ図３〜図１７に関連して記載された比較器回路によって圧縮されたデータ（典型的には、全て論理“１”あるいは論理“０”のいずれか）を出力する。この比較器回路からのデータはライン１８０４を介してバッファに入り、ライン１８０６で反転された後に出力される。換言すれば、比較器回路が「合格」判定を行えば、出力回路は試験のためにアレイにロードされたデータに従って高あるいは低の信号を生じさせる。比較器回路が「欠陥」判定を行う場合には、出力回路は「高―Ｚ（インピーダンス）になり、すなわち「合格」状態での場合と同様に高あるいは低にされるのとは異なって「３状態化」すなわちフロート状態となる（電流を引き込んだりあるいは供給したりしない）。この出力は、システムあるいは試験装置が「合格」データあるいは欠陥信号の出現を要求する時にそれが出力に現れるようにするように、図１５の待ち時間制御回路によって同期される。
【００３３】
図１９は、バッファドライバがその３状態すなわち高インピーダンス状態にある時に出力を特定の電圧にもたらすバッファドライバの出力（例えば、図１８のライン１８０６）のための負荷回路である。この負荷回路は例えば試験装置では典型的にオフチップであるが、別態様としてメモリ回路を製造するダイ上であってもよい。この負荷は、当該回路がライン１９００上の電圧の変化を行うのにどのように高速で応答するかを決定する時定数に特に依存して多くの形態を取ることができる。バッファドライバの出力はライン１９００に接続されている。高インピーダンス状態であるバッファドライバの所望の電圧はノード１９０２に与えられる。ノード１９０２上の典型的な中間電圧は１．４ボルトである。抵抗１９０４およびコンデンサ１９０６は所望の負荷付与特性および時定数を与えるように選択される。例えば、抵抗１９０４はほぼ５０オームに、コンデンサ１９０６はほぼ５０ピコファラッド（ｐＦ）にすることができる。構成要素の値のこの選択は、現代のマイクロプロセッサに使用される極めて高速のクロックサイクル内でさえも負荷電流がバッファドライバの出力を中間電圧レベルにドライブすることができるようにする。
【００３４】
図２０は、上述したシフトレジスタを用いずに待ち時間サイクルを実現するために使用され得るプログラム可能な遅延回路の一例である。データは回路ブロック２０００により指令されるシーケンスで位置０から位置７まで読み出される。回路ブロック２０００は、パストランジスタ２００２がデータを出力ノード２００４に通過させるように付勢されるようなシーケンスを選択するためのカウンタあるいは他の復号化回路を含むことができる。図２０の回路は、データを位置０から位置７で連続して開放するように回路ブロック２０００にカウンタを簡易に含ませることによって、シフトレジスタとして機能するように作られることができる。これらの動作は回路ブロック２０００に入力するクロック信号と同期させることができる。プログラム可能な遅延回路の他の形態は、データ転送のシーケンス化を行わせるマルチプレクサおよびデマルチプレクサを含んでいる。
【００３５】
本発明は図示の実施例に関連して記載されたが、この記載は制限的に解釈されるようには意図されない。図示の実施例の種々の変更および組合せ並びに本発明の他の実施例が当該記載を参照すれば当業者にとって明白となろう。例えば、待ち時間サイクルの数は図１５の回路にラッチを増設することによって増やすことができるであろう。更に、図１に示した実施例において、シフトレジスタ１１２として図示されたプログラム可能な遅延回路は、図示したように比較器および出力バッファドライバの間ではなく、メモリセルおよび比較器の間に配置できる。従って、特許請求の範囲はどのような態様のこのような変更あるいは実施例でも包含することを意図するものである。
【００３６】
以上の説明に関して更に以下の項を開示する。
（１）メモリセルアレイを試験するための回路であって、
上記アレイに結合された、データ出力ラインと障害信号出力ラインとを含む試験回路と、
上記試験回路の上記障害信号出力ラインに接続された、クロック信号入力と出力ラインとを含むプログラム可能な遅延回路と、
データ入力ラインと上記プログラム可能な遅延回路の上記出力ラインに接続された障害信号入力ラインとデータ出力ラインとを含む出力バッファドライバと、を具備し、
上記アレイの欠陥メモリを検出すると、上記試験回路はこの試験回路の上記障害信号出力ラインに障害信号を生じさせ、上記障害信号は上記プログラム可能な遅延回路に入力されて上記バッファドライバが上記障害信号に応じて高インピーダンス状態に入るようにした回路。
【００３７】
（２）第１項記載の回路において、上記プログラム可能な遅延回路はシフトレジスタである回路。
（３）第２項記載の回路において、上記シフトレジスタは２つのラッチを含む回路。
【００３８】
（４）第１項記載の回路において、上記バッファドライバは３状態バッファドライバである回路。
（５）第１項記載の回路において、上記バッファドライバが高インピーダンス状態に入ることに応じて上記バッファドライバの上記データ出力ラインの電圧を中間レベルにする負荷を更に具備した回路。
【００３９】
（６）第３項記載のメモリ試験回路において、上記シフトレジスタの上記ラッチは上記クロック信号入力上のクロック信号の所定数のサイクルの間上記障害信号を遅延するように付勢あるいは付勢解除され得るメモリ試験回路。
【００４０】
（７）第２項記載のメモリ試験回路において、上記シフトレジスタは２つのラッチを含み、上記ラッチのそれぞれの付勢は、互いに独立であり、かつ、１，２あるいは３サイクルの、上記バッファドライバに到達する上での上記障害信号の遅延を生じさせるように外部入力に応じるメモリ試験回路。
【００４１】
（８）メモリセルアレイを試験するための回路であって、
上記アレイに結合された、データ出力ラインと障害信号出力ラインとを含む試験回路と、
上記試験回路の上記障害信号出力ラインに接続された、複数のラッチとクロック信号入力と出力ラインとを含むシフトレジスタと、
データ入力ラインと上記シフトレジスタの上記出力ラインに接続された障害信号入力ラインとデータ出力ラインとを含む３状態出力バッファドライバと、を具備し、
上記アレイの欠陥メモリセルを検出すると、上記試験回路はこの試験回路の上記障害信号出力ラインに障害信号を生じさせ、上記障害信号は上記シフトレジスタに入力されて、上記バッファドライバが上記障害信号に応じて高インピーダンス状態に入るようにした回路。
【００４２】
（９）第８項記載のメモリ試験回路において、上記シフトレジスタの上記ラッチは上記クロック信号入力上のクロック信号の所定数のサイクルの間上記障害信号を遅延するように付勢あるいは付勢解除され得るメモリ試験回路。
【００４３】
（１０）第８項記載のメモリ試験回路において、上記シフトレジスタは２つのラッチを含み、上記ラッチのそれぞれの付勢は、互いに独立であり、かつ、１，２あるいは３サイクルの、上記バッファドライバに到達する上での上記障害信号の遅延を生じさせるように外部入力に応じるメモリ試験回路。
【００４４】
（１１）本発明は、メモリセルアレイ１００を試験するための回路に関する。この回路は、アレイに結合された試験回路１０４を含み、かつ、データ出力ライン１０６および障害信号出力ライン１０８を含んでいる。複数のラッチ，クロック信号入力１１４および出力ライン１１６を含むシフトレジスタ１１０が、試験回路の障害信号出力ラインに接続されている。試験回路はまた、３状態出力バッファドライバ１１８を含む。このバッファドライバは、データ入力ライン，障害信号入力ラインおよびデータ出力ラインを含んでいる。バッファドライバの障害信号ラインはシフトレジスタ１１０の出力ラインに接続されている。アレイの欠陥メモリセルを検出すると、試験回路はこの試験回路の障害信号出力ライン１１６に障害信号を生じさせる。次いで、この障害信号はシフトレジスタ１１０に送られて、バッファドライバ１１８が上記障害信号に応じて高インピーダンス状態に入るようにする。シフトレジスタ１１０は、試験回路を用いるシステムあるいは試験装置の所望の待ち時間の変化度に従って多数のラッチを備えている。
【図面の簡単な説明】
【図１】第１の実施例の回路の一般化したブロック図である。
【図２】図１の回路のタイミング図である。
【図３】３つの試験回路を示す一般化したブロック図である。
【図４】図３に示す回路の回路図である。
【図５】図４の一般化した回路ブロックの詳細な図である。
【図６】図５の一般化した回路の詳細な図である。
【図７】図５の一般化した回路の詳細な図である。
【図８】図４の一般化した回路の詳細な図である。
【図９】図８の一般化した回路ブロックの詳細な図である。
【図１０】図８の一般化した回路ブロックの詳細な図である。
【図１１】図８の一般化した回路ブロックの詳細な図である。
【図１２】図８の一般化した回路ブロックの詳細な図である。
【図１３】図４の一般化した回路ブロックの詳細な図である。
【図１４】図１３の一般化した回路ブロックの詳細な図である。
【図１５】図３の一般化した回路ブロック３１０の詳細な回路図である。
【図１６】図１５の第２のラッチ１５０４のための制御回路の回路図である。
【図１７】図３の一般化した回路ブロック３１２の回路図である。
【図１８】出力バッファドライバの回路図である。
【図１９】バッファドライバの出力のための負荷回路の回路図である。
【図２０】プログラム可能な遅延回路の一実施例の回路図である。
【符号の説明】
１００ メモリセルアレイ
１０４ 比較器回路
１０６ ライン
１０８ ライン
１１０ シフトレジスタブロック
１１６ ライン
１１８ 出力回路ブロック
１２０ ライン
Claims (10)
- メモリセルアレイを試験するためのメモリアレイ試験回路であって、
前記アレイと結合され、試験結果のデータを供給するデータ出力ラインと障害信号出力ラインとを含む試験回路と、
前記試験回路の前記障害信号出力ラインに接続され、クロック信号入力と出力ラインとを含むプログラム可能な遅延回路と、
試験結果のデータを受けるデータ入力ラインと前記プログラム可能な遅延回路の前記出力ラインに接続された障害信号入力ラインとデータ出力ラインとを含む出力バッファドライバと、
を具備し、
前記アレイの欠陥メモリを検出すると、前記試験回路は前記障害信号出力ラインに障害信号を生じさせ、前記障害信号は前記プログラム可能な遅延回路に入力されて、前記バッファドライバが前記障害信号に応じて高インピーダンス状態に入るようにしたメモリアレイ試験回路。 - 請求項１に記載のメモリアレイ試験回路であって、前記プログラム可能な遅延回路がシフトレジスタであるメモリアレイ試験回路。
- 請求項２に記載のメモリアレイ試験回路であって、前記シフトレジスタが２個のラッチを有するメモリアレイ試験回路。
- 請求項１から請求項３のいずれか一の請求項に記載のメモリアレイ試験回路であって、前記ファッファドライバが３状態バッファドライバであるメモリアレイ試験回路。
- 請求項１から請求項４のいずれか一の請求項に記載のメモリアレイ試験回路であって、前記バッファドライバが高インピーダンス状態に入るに応じて、データ出力ラインに電圧を課し中間レベルとする負荷を更に有するメモリアレイ試験回路。
- 請求項３から請求項５のいずれか一の請求項に記載のメモリアレイ試験回路であって、前記ラッチを活性化又は非活性化して、前記クロック信号入力において前記障害信号をクロック信号の所定のサイクル数だけ遅延させるメモリアレイ試験回路。
- 請求項２から請求項６のいずれか一の請求項に記載のメモリアレイ試験回路であって、前記ラッチのそれぞれの活性化は互いに独立で、外部入力に応じて前記障害信号の遅延を生じ１、２又は３サイクルで前記バッファドライバに到着するメモリアレイ試験回路。
- メモリセルアレイを試験するためのメモリアレイ試験回路であって、
前記アレイと結合し、試験結果のデータを供給するデータ出力ラインと障害信号出力ラインとを含む試験回路と、
前記障害信号出力ラインに接続され、複数のラッチとクロック信号入力と出力ラインとを含むシフトレジスタと、
試験結果のデータを受けるデータ入力ラインと前記シフトレジスタの前記出力ラインに接続された障害信号入力ラインとデータ出力ラインとを含む３状態出力バッファドライバと、
を具備し、
前記アレイの欠陥メモリを検出すると、前記試験回路は前記障害信号出力ラインに障害信号を生じさせ、前記障害信号は前記シフトレジスタに入力されて、前記バッファドライバが前記障害信号に応じて高インピーダンス状態に入るようにしたメモリアレイ試験回路。 - 請求項８に記載のメモリアレイ試験回路であって、前記ラッチを活性化又は非活性化して、前記クロック信号入力において前記障害信号をクロック信号の所定のサイクル数だけ遅延させるメモリアレイ試験回路。
- 請求項８または請求項９に記載のメモリアレイ試験回路であって、前記ラッチのそれぞれの活性化は互いに独立で、外部入力に応じて前記障害信号の遅延を生じ１、２又は３サイクルで前記バッファドライバに到着するメモリアレイ試験回路。
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