JP3994433B2 - ２値化回路 - Google Patents
２値化回路 Download PDFInfo
- Publication number
- JP3994433B2 JP3994433B2 JP2001060098A JP2001060098A JP3994433B2 JP 3994433 B2 JP3994433 B2 JP 3994433B2 JP 2001060098 A JP2001060098 A JP 2001060098A JP 2001060098 A JP2001060098 A JP 2001060098A JP 3994433 B2 JP3994433 B2 JP 3994433B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- signal
- level
- type flip
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、２値化回路に関し、より詳細には、レーザ測長器等の測定器に用いられ、センサからの入力アナログ信号を変換し、ハザード又はグリッチの影響の無い２値化信号を発生する２値化回路に関するものである。
【０００２】
【従来の技術】
レーザ測長器は、レーザの干渉性を利用して、移動距離を高精度で測定する装置である。入射方向からのレーザは、ハーフミラーで固定方向及び移動方向の２つに分割され、固定方向にある固定ミラー、及び、移動方向にあり移動する移動ミラーで夫々反射され、再びハーフミラーで１つに合成されて、反射方向にあるセンサ上に干渉縞を発生させる。レーザ測長器は、センサが検出する干渉縞に基づいて入力アナログ信号を発生し、内蔵される電子装置が入力アナログ信号に基づいて、移動距離を測定する。電子装置は、２値化回路を有し、内部で発生するハザード又はグリッチを低減し、入力アナログ信号に基づいて、正確に干渉縞をカウントする。
【０００３】
２値化回路に一般的なヒステリシス・コンパレータ回路を採用すると、入力端子へ直列に接続される抵抗、及び、入力端子に存在する浮遊容量の影響により、入力アナログ信号の伝播速度が遅れる。この場合、低い抵抗値を採用し伝播速度の遅れを抑えても、コンパレータのドライブ能力が不足する問題があり、ヒステリシス・コンパレータ回路に代わる高精度の２値化回路が求められている。
【０００４】
図３は、特開平８−２８５５２８号公報に記載の２値化回路の回路図である。２値化回路（ゼロ交差検出回路）は、ステッパ等で精密に位置を決定するレーザ干渉計測定システムの電子装置に採用される。入力アナログ信号１０１は、センサから入力された正弦波の信号電圧であり、移相器３１の入力端子、コンパレータ３６の非反転入力端子、及び、コンパレータ３７の非反転入力端子に入力される。
【０００５】
移相器３１は、入力アナログ信号１０１を９０度遅らせ、移相信号１０９を発生する。ダイオード３２は、移相信号１０９の正極側をコンパレータ３６の反転入力端子に入力し、下降ゼロ交差信号１１０を発生する。ダイオード３３は、移相信号１０９の負極側をコンパレータ３７の反転入力端子に入力し、上昇ゼロ交差信号１１１を発生する。
【０００６】
コンパレータ３６は、入力アナログ信号１０１と下降ゼロ交差信号１１０とを比較し、比較結果信号１１２をＲ−Ｓフリップフロップ３８のセット入力端子に入力する。コンパレータ３７は、入力アナログ信号１０１と上昇ゼロ交差信号１１１とを比較し、比較結果信号１１３をＲ−Ｓフリップフロップ３８のリセット入力端子に入力する。Ｒ−Ｓフリップフロップ３８は、比較結果信号１１２に基づいてセット動作を行い、比較結果信号１１３に基づいてリセット動作を行って、２値化信号１０８を発生する。
【０００７】
【発明が解決しようとする課題】
上記従来の２値化回路では、コンパレータ３６及び３７が入力アナログ信号１０１の半周期の期間毎に、一方が比較動作を他方が動作停止を行うことを交互に繰り返すことにより、Ｒ−Ｓフリップフロップ３８が入力アナログ信号１０１の半周期に１度だけセット動作又はリセット動作を行うので、ハザード又はグリッチの影響の無い２値化信号１０８を発生する。この場合、入力アナログ信号１０１の正極性の領域と負極性の領域とで比較動作を２つに分けて、入力アナログ信号１０１に重畳するノイズによる影響を抑えるので、等価的なＳ／Ｎ比が２倍改善されるものである。
【０００８】
上記従来の２値化回路は、移相器３１による移相動作、ダイオード３２と３３による導通遮断動作、及び、コンパレータ３６と３７によるしきい値判別動作に際して、これらの要素の特性変動の影響を受ける。つまり、移相器３１の移相特性、ダイオード３２と３３の順方向電圧降下特性、及び、コンパレータ３６と３７のしきい値判別特性は、温度変化や経年変化等により影響を受ける。このため、安定な２値化動作を長期間維持できないという問題がある。
【０００９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる２値化回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の２値化回路は、入力アナログ信号と所定の基準電圧とを比較し、その比較結果を非反転出力端子及び反転出力端子に出力するコンパレータと、前記非反転出力端子及び反転出力端子の信号を夫々所定時間遅延させる第１及び第２の遅延素子と、データ端子が所定の電源ラインに、クロック端子が前記コンパレータの非反転出力端子に、リセット端子が前記第１の遅延素子の出力に夫々接続された第１のＤ型フリップフロップと、データ端子が所定の電源ラインに、クロック端子が前記コンパレータの反転出力端子に、リセット端子が前記第２の遅延素子の出力に夫々接続された第２のＤ型フリップフロップと、セット端子が前記第１のＤ型フリップフロップの出力に、リセット端子が前記第２のＤ型フリップフロップの出力に夫々接続されたＲ−Ｓフリップフロップとを備えることを特徴とする。
【００１１】
本発明の２値化回路は、第１又は第２のＤ型フリップフロップが、入力アナログ信号の半周期毎に、一方がラッチ動作を他方がリセット動作を繰り返し行い、１つのコンパレータのしきい値判別動作に基づく単純な２値化動作が行えるので、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる。
【００１２】
本発明の２値化回路では、前記所定時間が、前記入力アナログ信号の半周期より小さいことが好ましい。この場合、一般に２値化動作に影響を与えるハザード又はグリッチは、入力アナログ信号の半周期毎に発生するので、安定な２値化動作が最適に行われる。
【００１３】
前記第１及び第２のＤ型フリップフロップは、非同期のリセット動作を行うことも本発明の好ましい態様である。この場合、双方のＤ型フリップフロップがハザード又はグリッチの影響を受ける所定時間内には、一方のＤ型フリップフロップがラッチ動作を数回行い、他方のＤ型フリップフロップがリセット動作を継続的に行う。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態例に基づいて、本発明の２値化回路について図面を参照して説明する。図１は、本発明の一実施形態例の２値化回路の回路図である。２値化回路は、コンパレータ１、電圧源２、Ｄ型フリップフロップ３（第１のＤ型フリップフロップ）、４（第２のＤ型フリップフロップ）、Ｒ−Ｓフリップフロップ５、ディレイライン６（第１の遅延素子）、７（第２の遅延素子）で構成される。
【００１５】
Ｄ型フリップフロップ３及び４は、クロック入力端子の立上りで、ラッチ動作を行うエッジトリガード方式であり、非同期のリセット動作を行う。Ｄ型フリップフロップ３及び４のラッチ動作は、クロック入力端子の立上りで、データ入力端子の信号をラッチ内容としてラッチする。
【００１６】
ディレイライン６及び７は、入力するパルス信号を遅延時間Ｔαだけ遅らせ、出力する。電圧源２は、予め設定された基準電圧Ｖrを発生する。
【００１７】
２値化回路の入力端子は、コンパレータ１の非反転入力端子に接続される。コンパレータ１の反転入力端子は、電圧源２を介してグランドに接続される。コンパレータ１の非反転出力端子は、Ｄ型フリップフロップ３のクロック入力端子に接続され、ディレイライン６を介してＤ型フリップフロップ３のリセット入力端子に接続される。Ｄ型フリップフロップ３のデータ入力端子は、電源電圧Ｖccに接続される。Ｄ型フリップフロップ３のデータ出力端子は、Ｒ−Ｓフリップフロップ５のセット入力端子に接続される。
【００１８】
コンパレータ１の反転出力端子は、Ｄ型フリップフロップ４のクロック入力端子に接続され、ディレイライン７を介してＤ型フリップフロップ４のリセット入力端子に接続される。Ｄ型フリップフロップ４のデータ入力端子は、電源電圧Ｖccに接続される。Ｄ型フリップフロップ４のデータ出力端子は、Ｒ−Ｓフリップフロップ５のリセット入力端子に接続される。Ｒ−Ｓフリップフロップ５のデータ出力端子は、２値化回路の出力端子に接続される。
【００１９】
図示されないセンサは、入力アナログ信号１０１を２値化回路の入力端子に入力する。コンパレータ１は、入力アナログ信号１０１と基準電圧Ｖrとを比較し、非反転出力端子から比較結果信号１０２をＤ型フリップフロップ３及びディレイライン６に入力し、反転出力端子から比較結果信号１０３をＤ型フリップフロップ４及びディレイライン７に入力する。
【００２０】
コンパレータ１は、入力アナログ信号１０１の電圧が基準電圧Ｖrより大きいと、比較結果信号１０２をＨレベルにし、入力アナログ信号１０１の電圧が基準電圧Ｖrより小さいと、比較結果信号１０２をＬレベルにする。比較結果信号１０３は、比較結果信号１０２の反転信号である。
【００２１】
ディレイライン６は、比較結果信号１０２を遅延時間Ｔαだけ遅らせて遅延信号１０４を発生し、Ｄ型フリップフロップ３に入力する。ディレイライン７は、比較結果信号１０３を遅延時間Ｔαだけ遅らせて遅延信号１０５を発生し、Ｄ型フリップフロップ４に入力する。
【００２２】
遅延時間Ｔαは、ハザード又はグリッチが発生するグリッチ発生期間Ｔgより長く、入力アナログ信号１０１の半周期より短い時間が設定される。
【００２３】
Ｄ型フリップフロップ３は、比較結果信号１０２の立上りで、ラッチ動作によりデータ入力端子のＨレベル状態をラッチし、遅延信号１０４がＨレベルになると、非同期のリセット動作によりラッチ内容をＬレベル状態にクリアして、データ出力端子からラッチ内容に応じたラッチ信号１０６をＲ−Ｓフリップフロップ５に入力する。
【００２４】
Ｄ型フリップフロップ４は、比較結果信号１０３の立上りで、ラッチ動作によりデータ入力端子のＨレベル状態をラッチし、遅延信号１０５がＨレベルになると、非同期のリセット動作によりラッチ内容をＬレベル状態にクリアして、データ出力端子からラッチ内容に応じたラッチ信号１０７をＲ−Ｓフリップフロップ５に入力する。
【００２５】
Ｒ−Ｓフリップフロップ５は、非同期のセット動作及びリセット動作を行い、データ出力端子から２値化信号１０８を２値化回路の出力端子に入力する。
【００２６】
図２は、図１の２値化回路の動作を示す各信号のタイムチャートである。時刻ｔ1及びｔ3は、上昇及び下降する入力アナログ信号１０１が基準電圧Ｖrと夫々等しくなる時刻である。時刻ｔ2及びｔ4は、時刻ｔ1及びｔ3から遅延時間Ｔαだけ夫々経過した時刻である。
【００２７】
時刻ｔ1では、入力アナログ信号１０１は、上昇する過程で基準電圧Ｖrを越える。コンパレータ１は、比較結果信号１０２をＬレベルからＨレベルに変化させ、比較結果信号１０３をＨレベルからＬレベルに変化させる。
【００２８】
センサからの入力アナログ信号１０１は、微弱であり伝送経路上でノイズが混入する。入力アナログ信号１０１は、ノイズが重畳することにより、電圧が上下に変動するので、基準電圧Ｖrを数回通過する。
【００２９】
ハザード又はグリッチは、比較結果信号１０２及び１０３の時刻ｔ1、ｔ3、及び、ｔ5の直後からグリッチ発生期間Ｔgに発生し、遅延信号１０４及び１０５の時刻ｔ2及びｔ4の直後からのグリッチ発生期間Ｔgに発生する。
【００３０】
比較結果信号１０２は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。遅延信号１０４は、遅延時間Ｔαの間、Ｌレベルの状態で安定する。
【００３１】
Ｄ型フリップフロップ３は、比較結果信号１０２の１回目の立上りでラッチ動作を行い、ラッチ信号１０６をＬレベルからＨレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでラッチ動作を行うが、１回目の立上りと同様にＨレベルの状態がラッチされるので、ラッチ内容が変化しない。
【００３２】
比較結果信号１０３は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。遅延信号１０５は、遅延時間Ｔαの間、Ｈレベルの状態で安定する。
【００３３】
Ｄ型フリップフロップ４は、非同期のリセット動作により、ラッチ内容が変化せずにラッチ信号１０７をそのままＬレベルに維持する。
【００３４】
Ｒ−Ｓフリップフロップ５は、非同期のセット動作により２値化信号１０８をＬレベルからＨレベルに変化させる。
【００３５】
時刻ｔ2では、ディレイライン６は、比較結果信号１０２を遅延時間Ｔαだけ遅らせ、遅延信号１０４をＬレベルからＨレベルに変化させる。ディレイライン７は、比較結果信号１０３を遅延時間Ｔαだけ遅らせ、遅延信号１０５をＨレベルからＬレベルに変化させる。
【００３６】
比較結果信号１０２は、Ｈレベルの状態で安定する。遅延信号１０４は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。
【００３７】
Ｄ型フリップフロップ３は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０６をＨレベルからＬレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００３８】
比較結果信号１０３は、Ｌレベルの状態で安定する。遅延信号１０５は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。
【００３９】
Ｄ型フリップフロップ４は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０７をそのままＬレベルに維持し、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００４０】
時刻ｔ3では、入力アナログ信号１０１は、下降する過程で基準電圧Ｖrを越える。コンパレータ１は、比較結果信号１０２をＨレベルからＬレベルに変化させ、比較結果信号１０３をＬレベルからＨレベルに変化させる。
【００４１】
比較結果信号１０２は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。遅延信号１０４は、遅延時間Ｔαの間、Ｈレベルの状態で安定する。
【００４２】
Ｄ型フリップフロップ３は、非同期のリセット動作により、ラッチ内容が変化せずにラッチ信号１０６をそのままＬレベルに維持する。
【００４３】
比較結果信号１０３は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。遅延信号１０５は、遅延時間Ｔαの間、Ｌレベルの状態で安定する。
【００４４】
Ｄ型フリップフロップ４は、比較結果信号１０３の１回目の立上りでラッチ動作を行い、ラッチ信号１０７をＬレベルからＨレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでラッチ動作を行うが、１回目の立上りと同様にＨレベルの状態がラッチされるので、ラッチ内容が変化しない。
【００４５】
Ｒ−Ｓフリップフロップ５は、非同期のリセット動作により２値化信号１０８をＨレベルからＬレベルに変化させる。
【００４６】
時刻ｔ4では、ディレイライン６は、遅延信号１０４をＨレベルからＬレベルに変化させる。ディレイライン７は、遅延信号１０５をＬレベルからＨレベルに変化させる。
【００４７】
比較結果信号１０２は、Ｌレベルの状態で安定する。遅延信号１０４は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。
【００４８】
Ｄ型フリップフロップ３は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０６をそのままＬレベルに維持し、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００４９】
比較結果信号１０３は、Ｈレベルの状態で安定する。遅延信号１０５は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。
【００５０】
Ｄ型フリップフロップ４は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０７をＨレベルからＬレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００５１】
Ｄ型フリップフロップ３及び４は、時刻ｔ1〜ｔ2及びｔ3〜ｔ4に、一方がラッチ動作を他方がリセット動作を遅延時間Ｔαが経過するまで行い、時刻ｔ2〜ｔ3及びｔ4〜ｔ5に、双方がラッチ動作を行わない。Ｒ−Ｓフリップフロップ５は、Ｄ型フリップフロップ３及び４の何れか一方が行うラッチ動作に基づいて、非同期のセット動作又はリセット動作を行うので、ハザード又はグリッチによる影響の無い２値化信号１０８を発生する。
【００５２】
上記実施形態例によれば、第１又は第２のＤ型フリップフロップが、入力アナログ信号の半周期毎に、一方がラッチ動作を他方がリセット動作を繰り返し行い、１つのコンパレータのしきい値判別動作に基づく単純な２値化動作が行えるので、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる。
【００５３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の２値化回路は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した２値化回路も、本発明の範囲に含まれる。
【００５４】
【発明の効果】
以上説明したように、本発明の２値化回路では、第１又は第２のＤ型フリップフロップが、入力アナログ信号の半周期毎に、一方がラッチ動作を他方がリセット動作を繰り返し行い、１つのコンパレータのしきい値判別動作に基づく単純な２値化動作が行えるので、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の２値化回路の回路図である。
【図２】図１の２値化回路の動作を示す各信号のタイムチャートである。
【図３】特開平８−２８５５２８号公報に記載の２値化回路の回路図である。
【符号の説明】
１、３６、３７ コンパレータ
２ 電圧源
３ Ｄ型フリップフロップ（第１のＤ型フリップフロップ）
４ Ｄ型フリップフロップ（第２のＤ型フリップフロップ）
５、３８ Ｒ−Ｓフリップフロップ
６ ディレイライン（第１の遅延素子）
７ ディレイライン（第２の遅延素子）
３１ 移相器
３２、３３ ダイオード
３４、３５ 抵抗
１０１ 入力アナログ信号
１０２、１０３、１１２、１１３ 比較結果信号
１０４、１０５ 遅延信号
１０６、１０７ ラッチ信号
１０８ ２値化信号
１０９ 移相信号
１１０ 下降ゼロ交差信号
１１１ 上昇ゼロ交差信号
【発明の属する技術分野】
本発明は、２値化回路に関し、より詳細には、レーザ測長器等の測定器に用いられ、センサからの入力アナログ信号を変換し、ハザード又はグリッチの影響の無い２値化信号を発生する２値化回路に関するものである。
【０００２】
【従来の技術】
レーザ測長器は、レーザの干渉性を利用して、移動距離を高精度で測定する装置である。入射方向からのレーザは、ハーフミラーで固定方向及び移動方向の２つに分割され、固定方向にある固定ミラー、及び、移動方向にあり移動する移動ミラーで夫々反射され、再びハーフミラーで１つに合成されて、反射方向にあるセンサ上に干渉縞を発生させる。レーザ測長器は、センサが検出する干渉縞に基づいて入力アナログ信号を発生し、内蔵される電子装置が入力アナログ信号に基づいて、移動距離を測定する。電子装置は、２値化回路を有し、内部で発生するハザード又はグリッチを低減し、入力アナログ信号に基づいて、正確に干渉縞をカウントする。
【０００３】
２値化回路に一般的なヒステリシス・コンパレータ回路を採用すると、入力端子へ直列に接続される抵抗、及び、入力端子に存在する浮遊容量の影響により、入力アナログ信号の伝播速度が遅れる。この場合、低い抵抗値を採用し伝播速度の遅れを抑えても、コンパレータのドライブ能力が不足する問題があり、ヒステリシス・コンパレータ回路に代わる高精度の２値化回路が求められている。
【０００４】
図３は、特開平８−２８５５２８号公報に記載の２値化回路の回路図である。２値化回路（ゼロ交差検出回路）は、ステッパ等で精密に位置を決定するレーザ干渉計測定システムの電子装置に採用される。入力アナログ信号１０１は、センサから入力された正弦波の信号電圧であり、移相器３１の入力端子、コンパレータ３６の非反転入力端子、及び、コンパレータ３７の非反転入力端子に入力される。
【０００５】
移相器３１は、入力アナログ信号１０１を９０度遅らせ、移相信号１０９を発生する。ダイオード３２は、移相信号１０９の正極側をコンパレータ３６の反転入力端子に入力し、下降ゼロ交差信号１１０を発生する。ダイオード３３は、移相信号１０９の負極側をコンパレータ３７の反転入力端子に入力し、上昇ゼロ交差信号１１１を発生する。
【０００６】
コンパレータ３６は、入力アナログ信号１０１と下降ゼロ交差信号１１０とを比較し、比較結果信号１１２をＲ−Ｓフリップフロップ３８のセット入力端子に入力する。コンパレータ３７は、入力アナログ信号１０１と上昇ゼロ交差信号１１１とを比較し、比較結果信号１１３をＲ−Ｓフリップフロップ３８のリセット入力端子に入力する。Ｒ−Ｓフリップフロップ３８は、比較結果信号１１２に基づいてセット動作を行い、比較結果信号１１３に基づいてリセット動作を行って、２値化信号１０８を発生する。
【０００７】
【発明が解決しようとする課題】
上記従来の２値化回路では、コンパレータ３６及び３７が入力アナログ信号１０１の半周期の期間毎に、一方が比較動作を他方が動作停止を行うことを交互に繰り返すことにより、Ｒ−Ｓフリップフロップ３８が入力アナログ信号１０１の半周期に１度だけセット動作又はリセット動作を行うので、ハザード又はグリッチの影響の無い２値化信号１０８を発生する。この場合、入力アナログ信号１０１の正極性の領域と負極性の領域とで比較動作を２つに分けて、入力アナログ信号１０１に重畳するノイズによる影響を抑えるので、等価的なＳ／Ｎ比が２倍改善されるものである。
【０００８】
上記従来の２値化回路は、移相器３１による移相動作、ダイオード３２と３３による導通遮断動作、及び、コンパレータ３６と３７によるしきい値判別動作に際して、これらの要素の特性変動の影響を受ける。つまり、移相器３１の移相特性、ダイオード３２と３３の順方向電圧降下特性、及び、コンパレータ３６と３７のしきい値判別特性は、温度変化や経年変化等により影響を受ける。このため、安定な２値化動作を長期間維持できないという問題がある。
【０００９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる２値化回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の２値化回路は、入力アナログ信号と所定の基準電圧とを比較し、その比較結果を非反転出力端子及び反転出力端子に出力するコンパレータと、前記非反転出力端子及び反転出力端子の信号を夫々所定時間遅延させる第１及び第２の遅延素子と、データ端子が所定の電源ラインに、クロック端子が前記コンパレータの非反転出力端子に、リセット端子が前記第１の遅延素子の出力に夫々接続された第１のＤ型フリップフロップと、データ端子が所定の電源ラインに、クロック端子が前記コンパレータの反転出力端子に、リセット端子が前記第２の遅延素子の出力に夫々接続された第２のＤ型フリップフロップと、セット端子が前記第１のＤ型フリップフロップの出力に、リセット端子が前記第２のＤ型フリップフロップの出力に夫々接続されたＲ−Ｓフリップフロップとを備えることを特徴とする。
【００１１】
本発明の２値化回路は、第１又は第２のＤ型フリップフロップが、入力アナログ信号の半周期毎に、一方がラッチ動作を他方がリセット動作を繰り返し行い、１つのコンパレータのしきい値判別動作に基づく単純な２値化動作が行えるので、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる。
【００１２】
本発明の２値化回路では、前記所定時間が、前記入力アナログ信号の半周期より小さいことが好ましい。この場合、一般に２値化動作に影響を与えるハザード又はグリッチは、入力アナログ信号の半周期毎に発生するので、安定な２値化動作が最適に行われる。
【００１３】
前記第１及び第２のＤ型フリップフロップは、非同期のリセット動作を行うことも本発明の好ましい態様である。この場合、双方のＤ型フリップフロップがハザード又はグリッチの影響を受ける所定時間内には、一方のＤ型フリップフロップがラッチ動作を数回行い、他方のＤ型フリップフロップがリセット動作を継続的に行う。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態例に基づいて、本発明の２値化回路について図面を参照して説明する。図１は、本発明の一実施形態例の２値化回路の回路図である。２値化回路は、コンパレータ１、電圧源２、Ｄ型フリップフロップ３（第１のＤ型フリップフロップ）、４（第２のＤ型フリップフロップ）、Ｒ−Ｓフリップフロップ５、ディレイライン６（第１の遅延素子）、７（第２の遅延素子）で構成される。
【００１５】
Ｄ型フリップフロップ３及び４は、クロック入力端子の立上りで、ラッチ動作を行うエッジトリガード方式であり、非同期のリセット動作を行う。Ｄ型フリップフロップ３及び４のラッチ動作は、クロック入力端子の立上りで、データ入力端子の信号をラッチ内容としてラッチする。
【００１６】
ディレイライン６及び７は、入力するパルス信号を遅延時間Ｔαだけ遅らせ、出力する。電圧源２は、予め設定された基準電圧Ｖrを発生する。
【００１７】
２値化回路の入力端子は、コンパレータ１の非反転入力端子に接続される。コンパレータ１の反転入力端子は、電圧源２を介してグランドに接続される。コンパレータ１の非反転出力端子は、Ｄ型フリップフロップ３のクロック入力端子に接続され、ディレイライン６を介してＤ型フリップフロップ３のリセット入力端子に接続される。Ｄ型フリップフロップ３のデータ入力端子は、電源電圧Ｖccに接続される。Ｄ型フリップフロップ３のデータ出力端子は、Ｒ−Ｓフリップフロップ５のセット入力端子に接続される。
【００１８】
コンパレータ１の反転出力端子は、Ｄ型フリップフロップ４のクロック入力端子に接続され、ディレイライン７を介してＤ型フリップフロップ４のリセット入力端子に接続される。Ｄ型フリップフロップ４のデータ入力端子は、電源電圧Ｖccに接続される。Ｄ型フリップフロップ４のデータ出力端子は、Ｒ−Ｓフリップフロップ５のリセット入力端子に接続される。Ｒ−Ｓフリップフロップ５のデータ出力端子は、２値化回路の出力端子に接続される。
【００１９】
図示されないセンサは、入力アナログ信号１０１を２値化回路の入力端子に入力する。コンパレータ１は、入力アナログ信号１０１と基準電圧Ｖrとを比較し、非反転出力端子から比較結果信号１０２をＤ型フリップフロップ３及びディレイライン６に入力し、反転出力端子から比較結果信号１０３をＤ型フリップフロップ４及びディレイライン７に入力する。
【００２０】
コンパレータ１は、入力アナログ信号１０１の電圧が基準電圧Ｖrより大きいと、比較結果信号１０２をＨレベルにし、入力アナログ信号１０１の電圧が基準電圧Ｖrより小さいと、比較結果信号１０２をＬレベルにする。比較結果信号１０３は、比較結果信号１０２の反転信号である。
【００２１】
ディレイライン６は、比較結果信号１０２を遅延時間Ｔαだけ遅らせて遅延信号１０４を発生し、Ｄ型フリップフロップ３に入力する。ディレイライン７は、比較結果信号１０３を遅延時間Ｔαだけ遅らせて遅延信号１０５を発生し、Ｄ型フリップフロップ４に入力する。
【００２２】
遅延時間Ｔαは、ハザード又はグリッチが発生するグリッチ発生期間Ｔgより長く、入力アナログ信号１０１の半周期より短い時間が設定される。
【００２３】
Ｄ型フリップフロップ３は、比較結果信号１０２の立上りで、ラッチ動作によりデータ入力端子のＨレベル状態をラッチし、遅延信号１０４がＨレベルになると、非同期のリセット動作によりラッチ内容をＬレベル状態にクリアして、データ出力端子からラッチ内容に応じたラッチ信号１０６をＲ−Ｓフリップフロップ５に入力する。
【００２４】
Ｄ型フリップフロップ４は、比較結果信号１０３の立上りで、ラッチ動作によりデータ入力端子のＨレベル状態をラッチし、遅延信号１０５がＨレベルになると、非同期のリセット動作によりラッチ内容をＬレベル状態にクリアして、データ出力端子からラッチ内容に応じたラッチ信号１０７をＲ−Ｓフリップフロップ５に入力する。
【００２５】
Ｒ−Ｓフリップフロップ５は、非同期のセット動作及びリセット動作を行い、データ出力端子から２値化信号１０８を２値化回路の出力端子に入力する。
【００２６】
図２は、図１の２値化回路の動作を示す各信号のタイムチャートである。時刻ｔ1及びｔ3は、上昇及び下降する入力アナログ信号１０１が基準電圧Ｖrと夫々等しくなる時刻である。時刻ｔ2及びｔ4は、時刻ｔ1及びｔ3から遅延時間Ｔαだけ夫々経過した時刻である。
【００２７】
時刻ｔ1では、入力アナログ信号１０１は、上昇する過程で基準電圧Ｖrを越える。コンパレータ１は、比較結果信号１０２をＬレベルからＨレベルに変化させ、比較結果信号１０３をＨレベルからＬレベルに変化させる。
【００２８】
センサからの入力アナログ信号１０１は、微弱であり伝送経路上でノイズが混入する。入力アナログ信号１０１は、ノイズが重畳することにより、電圧が上下に変動するので、基準電圧Ｖrを数回通過する。
【００２９】
ハザード又はグリッチは、比較結果信号１０２及び１０３の時刻ｔ1、ｔ3、及び、ｔ5の直後からグリッチ発生期間Ｔgに発生し、遅延信号１０４及び１０５の時刻ｔ2及びｔ4の直後からのグリッチ発生期間Ｔgに発生する。
【００３０】
比較結果信号１０２は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。遅延信号１０４は、遅延時間Ｔαの間、Ｌレベルの状態で安定する。
【００３１】
Ｄ型フリップフロップ３は、比較結果信号１０２の１回目の立上りでラッチ動作を行い、ラッチ信号１０６をＬレベルからＨレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでラッチ動作を行うが、１回目の立上りと同様にＨレベルの状態がラッチされるので、ラッチ内容が変化しない。
【００３２】
比較結果信号１０３は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。遅延信号１０５は、遅延時間Ｔαの間、Ｈレベルの状態で安定する。
【００３３】
Ｄ型フリップフロップ４は、非同期のリセット動作により、ラッチ内容が変化せずにラッチ信号１０７をそのままＬレベルに維持する。
【００３４】
Ｒ−Ｓフリップフロップ５は、非同期のセット動作により２値化信号１０８をＬレベルからＨレベルに変化させる。
【００３５】
時刻ｔ2では、ディレイライン６は、比較結果信号１０２を遅延時間Ｔαだけ遅らせ、遅延信号１０４をＬレベルからＨレベルに変化させる。ディレイライン７は、比較結果信号１０３を遅延時間Ｔαだけ遅らせ、遅延信号１０５をＨレベルからＬレベルに変化させる。
【００３６】
比較結果信号１０２は、Ｈレベルの状態で安定する。遅延信号１０４は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。
【００３７】
Ｄ型フリップフロップ３は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０６をＨレベルからＬレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００３８】
比較結果信号１０３は、Ｌレベルの状態で安定する。遅延信号１０５は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。
【００３９】
Ｄ型フリップフロップ４は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０７をそのままＬレベルに維持し、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００４０】
時刻ｔ3では、入力アナログ信号１０１は、下降する過程で基準電圧Ｖrを越える。コンパレータ１は、比較結果信号１０２をＨレベルからＬレベルに変化させ、比較結果信号１０３をＬレベルからＨレベルに変化させる。
【００４１】
比較結果信号１０２は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。遅延信号１０４は、遅延時間Ｔαの間、Ｈレベルの状態で安定する。
【００４２】
Ｄ型フリップフロップ３は、非同期のリセット動作により、ラッチ内容が変化せずにラッチ信号１０６をそのままＬレベルに維持する。
【００４３】
比較結果信号１０３は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。遅延信号１０５は、遅延時間Ｔαの間、Ｌレベルの状態で安定する。
【００４４】
Ｄ型フリップフロップ４は、比較結果信号１０３の１回目の立上りでラッチ動作を行い、ラッチ信号１０７をＬレベルからＨレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでラッチ動作を行うが、１回目の立上りと同様にＨレベルの状態がラッチされるので、ラッチ内容が変化しない。
【００４５】
Ｒ−Ｓフリップフロップ５は、非同期のリセット動作により２値化信号１０８をＨレベルからＬレベルに変化させる。
【００４６】
時刻ｔ4では、ディレイライン６は、遅延信号１０４をＨレベルからＬレベルに変化させる。ディレイライン７は、遅延信号１０５をＬレベルからＨレベルに変化させる。
【００４７】
比較結果信号１０２は、Ｌレベルの状態で安定する。遅延信号１０４は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｌレベルの状態で安定する。
【００４８】
Ｄ型フリップフロップ３は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０６をそのままＬレベルに維持し、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００４９】
比較結果信号１０３は、Ｈレベルの状態で安定する。遅延信号１０５は、ＬレベルからＨレベルの立上りが数回発生し、グリッチ発生期間Ｔgが経過すると、Ｈレベルの状態で安定する。
【００５０】
Ｄ型フリップフロップ４は、１回目の立上りで非同期のリセット動作により、ラッチ信号１０７をＨレベルからＬレベルに変化させ、グリッチ発生期間Ｔgが経過するまで、２回目以降の立上りでリセット動作を行うが、１回目の立上りと同様に非同期のリセット動作が行われる。
【００５１】
Ｄ型フリップフロップ３及び４は、時刻ｔ1〜ｔ2及びｔ3〜ｔ4に、一方がラッチ動作を他方がリセット動作を遅延時間Ｔαが経過するまで行い、時刻ｔ2〜ｔ3及びｔ4〜ｔ5に、双方がラッチ動作を行わない。Ｒ−Ｓフリップフロップ５は、Ｄ型フリップフロップ３及び４の何れか一方が行うラッチ動作に基づいて、非同期のセット動作又はリセット動作を行うので、ハザード又はグリッチによる影響の無い２値化信号１０８を発生する。
【００５２】
上記実施形態例によれば、第１又は第２のＤ型フリップフロップが、入力アナログ信号の半周期毎に、一方がラッチ動作を他方がリセット動作を繰り返し行い、１つのコンパレータのしきい値判別動作に基づく単純な２値化動作が行えるので、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる。
【００５３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の２値化回路は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した２値化回路も、本発明の範囲に含まれる。
【００５４】
【発明の効果】
以上説明したように、本発明の２値化回路では、第１又は第２のＤ型フリップフロップが、入力アナログ信号の半周期毎に、一方がラッチ動作を他方がリセット動作を繰り返し行い、１つのコンパレータのしきい値判別動作に基づく単純な２値化動作が行えるので、周囲温度の変化や経年変化に際してもハザードやグリッチによる影響を受けない安定な２値化動作を維持できる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の２値化回路の回路図である。
【図２】図１の２値化回路の動作を示す各信号のタイムチャートである。
【図３】特開平８−２８５５２８号公報に記載の２値化回路の回路図である。
【符号の説明】
１、３６、３７ コンパレータ
２ 電圧源
３ Ｄ型フリップフロップ（第１のＤ型フリップフロップ）
４ Ｄ型フリップフロップ（第２のＤ型フリップフロップ）
５、３８ Ｒ−Ｓフリップフロップ
６ ディレイライン（第１の遅延素子）
７ ディレイライン（第２の遅延素子）
３１ 移相器
３２、３３ ダイオード
３４、３５ 抵抗
１０１ 入力アナログ信号
１０２、１０３、１１２、１１３ 比較結果信号
１０４、１０５ 遅延信号
１０６、１０７ ラッチ信号
１０８ ２値化信号
１０９ 移相信号
１１０ 下降ゼロ交差信号
１１１ 上昇ゼロ交差信号
Claims (3)
- 入力アナログ信号と所定の基準電圧とを比較し、その比較結果を非反転出力端子及び反転出力端子に出力するコンパレータと、
前記非反転出力端子及び反転出力端子の信号を夫々所定時間遅延させる第１及び第２の遅延素子と、
データ端子が所定の電源ラインに、クロック端子が前記コンパレータの非反転出力端子に、リセット端子が前記第１の遅延素子の出力に夫々接続された第１のＤ型フリップフロップと、
データ端子が所定の電源ラインに、クロック端子が前記コンパレータの反転出力端子に、リセット端子が前記第２の遅延素子の出力に夫々接続された第２のＤ型フリップフロップと、
セット端子が前記第１のＤ型フリップフロップの出力に、リセット端子が前記第２のＤ型フリップフロップの出力に夫々接続されたＲ−Ｓフリップフロップとを備えることを特徴とする２値化回路。 - 前記所定時間が、前記入力アナログ信号の半周期より小さい、請求項１に記載の２値化回路。
- 前記第１及び第２のＤ型フリップフロップは、非同期のリセット動作を行う、請求項１又は２の何れかに記載の２値化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060098A JP3994433B2 (ja) | 2001-03-05 | 2001-03-05 | ２値化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060098A JP3994433B2 (ja) | 2001-03-05 | 2001-03-05 | ２値化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261589A JP2002261589A (ja) | 2002-09-13 |
| JP3994433B2 true JP3994433B2 (ja) | 2007-10-17 |
Family
ID=18919566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001060098A Expired - Fee Related JP3994433B2 (ja) | 2001-03-05 | 2001-03-05 | ２値化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3994433B2 (ja) |
-
2001
- 2001-03-05 JP JP2001060098A patent/JP3994433B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002261589A (ja) | 2002-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102018629B1 (ko) | 전파 지연 결정 | |
| EP3647884B1 (en) | Circuit, method and related chip for time measurement, system, and device | |
| US8260568B2 (en) | Moving direction detector | |
| JP3506613B2 (ja) | 原点検出方式 | |
| US20190187628A1 (en) | Use of ring oscillators for multi-stop time measurements | |
| JP3506917B2 (ja) | 位相比較器 | |
| JPH0456488B2 (ja) | ||
| JP3994433B2 (ja) | ２値化回路 | |
| JP2002196087A (ja) | 時間測定回路 | |
| US8384440B2 (en) | High resolution capture | |
| JPH0198923A (ja) | カウント式測定器のカウントエラー検出回路 | |
| JPS5953515B2 (ja) | 時間差検出回路 | |
| JP2019049430A (ja) | センサ装置および測定方法 | |
| CN114114211B (zh) | Tdc单元、tdc阵列以及测距系统 | |
| JPH0342810B2 (ja) | ||
| US9915684B2 (en) | Signal processing circuit and sensor system | |
| JP3924363B2 (ja) | 寸法測定装置 | |
| JPS64612Y2 (ja) | ||
| JP6123024B2 (ja) | 光学式エンコーダ | |
| Designs | LIDAR Pulsed Time of Flight Reference Design | |
| Räisänen-Ruotsalainen et al. | Integrated time-to-digital converters based on interpolation | |
| JPH018965Y2 (ja) | ||
| KR930008696Y1 (ko) | 광디스크 구동장치에서의 트랙 카운터회로 | |
| KR930005936Y1 (ko) | 8채배 펄스감지회로 | |
| JP2545001Y2 (ja) | 比較回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070709 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070722 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |