JP3987230B2 - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータ Download PDFInfo
- Publication number
- JP3987230B2 JP3987230B2 JP08564899A JP8564899A JP3987230B2 JP 3987230 B2 JP3987230 B2 JP 3987230B2 JP 08564899 A JP08564899 A JP 08564899A JP 8564899 A JP8564899 A JP 8564899A JP 3987230 B2 JP3987230 B2 JP 3987230B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- analog signal
- input
- reference voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、入力するアナログ信号の大きさを基準信号と比較しながら、該アナログ信号をデジタル信号に変換するＡ／Ｄコンバータに係り、特に、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握し、該把握に基づいて補正できるようにして、アナログ信号をデジタル信号に変換する精度を向上することができるＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】
Ａ／Ｄコンバータの変換精度を低下させる原因としては、例えばラダー抵抗を構成する抵抗間のばらつきなどの抵抗の誤差に起因するもの、種々の容量のばらつきに起因するものなどがある。又、チョッパ型のＡ／Ｄコンバータでは、いわゆるフィード・スルーと称する問題がある。
【０００３】
【発明が解決しようとする課題】
このフィード・スルーとは、Ａ／Ｄ変換する入力のアナログ信号をクロック信号などの制御信号でスイッチングをオフする際に、ＭＯＳ（metal oxide semiconductor）容量や、寄生容量を介して電荷の移動が生じて起こる、ホールドされたアナログ信号電圧の変動のことをいう。Ａ／Ｄ変換前のアナログ信号がフィード・スルーによって変動すると、アナログ信号をデジタル信号に変換する精度が低下してしまう。
【０００４】
本発明は、前記従来の問題点を解決するべくなされたもので、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握することができるＡ／Ｄコンバータを提供することを第１の目的とする。更に、何らかの手段により上記の変動を把握した後、該把握に基づいて補正できるようにして、アナログ信号をデジタル信号に変換する精度を向上することができるＡ／Ｄコンバータを提供することを第２の目的とする。
【０００５】
【課題を解決するための手段】
本発明は、入力するアナログ信号の大きさを基準電圧と比較しながら、該アナログ信号をデジタル信号に変換するＡ／Ｄコンバータにおいて、複数の抵抗を直列接続し、該直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部分から前記基準電圧として引き出すラダー抵抗と、一方に該分圧の基準電圧が入力され、他方に前記アナログ信号が入力されるコンパレータと、該コンパレータの出力を観察する論理回路と、前記アナログ信号に代えて前記基準電圧のいずれか１つを入力する切替回路を備え、前記基準電圧の内で最小のもの及びこの近傍のものを順次、該切替回路により前記アナログ信号に代えて入力しつつ、前記コンパレータの出力を前記論理回路で観測しながらＡ／Ｄ変換に類似した動作を行なって、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定すると共に、該基準電圧の内で最大のもの及びこの近傍のものを順次、該切替回路により前記アナログ信号に代えて入力しつつ、前記コンパレータの出力を前記論理回路で観測しながらＡ／Ｄ変換に類似した動作を行なって、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定することにより、前記第１目的を達成したものである。
又、前記Ａ／Ｄコンバータにおいて、前記変位量測定の結果に基づいて、前記入力基準電圧を補正する電圧補正回路を備え、前記ラダー抵抗に、該電圧補正回路から該入力基準電圧を加えるようにしたことにより、前記第１目的を達成したものである。
【０００６】
更に、上記Ａ／Ｄコンバータにおいて、前記電圧補正回路は、前記基準電圧の内で最小のもの及びこの近傍のものを順次、前記切替回路により前記アナログ信号に代えて入力しつつ行なった前記変位量測定の結果に基づいて、前記ラダー抵抗の一端に供給される電圧を補正する第１の電圧補正回路と、前記基準電圧の内で最大のもの及びこの近傍のものを順次、前記切替回路により前記アナログ信号に代えて入力しつつ行なった前記変位量測定の結果に基づいて、該ラダー抵抗の他方端に供給される電圧を補正する第２の電圧補正回路とを含むことにより、前記第１目的に加え、前記第２目的を達成したものである。
【０００７】
以下、本発明の作用について、簡単に説明する。
【０００８】
図１は、フィード・スルーの問題を説明するためのＡ／Ｄコンバータの入力部分を示す回路図である。
【０００９】
図１において、アナログ信号ＡＩＮは、ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮで構成されるトランスファー・ゲートにより、クロック信号Φ及び（Φバー）に同期してオン・オフされる。又、該トランスファー・ゲートがオンになると、アナログ信号ＡＩＮの電圧の大きさに応じた電荷が、コンデンサＣＨに蓄えられる。
【００１０】
ここで、クロック信号ΦがＨ状態でクロック信号（Φバー）がＬ状態で、トランスファー・ゲートがオンになり、アナログ信号ＡＩＮの電圧に応じた電荷がコンデンサＣＨに蓄えられると、図中の点ｂの電圧Ｖｂは、当該アナログ信号ＡＩＮの電圧に等しくなる（ＡＩＮ＝Ｖｂ）。この後に、該トランスファー・ゲートがオフになる場合を考える。
【００１１】
この場合、該トランスファー・ゲートを構成しているＰチャネルＭＯＳトランジスタＴＰには、寄生容量ＣＣ１が存在する。又、ＮチャネルＭＯＳトランジスタＴＮには、寄生容量ＣＣ２が存在する。このため、該トランスファー・ゲートがオフの場合の等価回路は、図２のようになる。
【００１２】
これら寄生容量ＣＣ１及びＣＣ２は何らかの大きさで存在する。又、これら寄生容量ＣＣ１及びＣＣ２の影響により、電圧Ｖｂが変動し、（ＡＩＮ≠Ｖｂ）になってしまう。このようになると、アナログ信号ＡＩＮの電圧と電圧Ｖｂとの差により、Ａ／Ｄコンバータの変換精度が低下してしまう。これが、フィード・スルーと呼ばれる問題である。
【００１３】
ここで、フィード・スルー量（ＡＩＮ−Ｖｂ）は、明らかにアナログ信号ＡＩＮの電圧レベルに依存する。一般的には、図３のグラフのようなアナログ信号ＡＩＮとフィード・スルー量との関係がある。
【００１４】
例えば、クロック信号ΦのＨ状態の電圧をＶＤＤとし、Ｌ状態電圧を０ボルトとする。すると、この図３に示されるように、アナログ信号ＡＩＮが（ＶＤＤ／２）付近ではフィード・スルー量は小さい。一方、アナログ信号ＡＩＮが高くなると（プラス方向に大）、フィード・スルー量もプラス方向に大きくなる。又、、アナログ信号ＡＩＮが小さくなると（マイナス方向になるにつれ）、フィード・スルー量がマイナス方向に大きくなる。
【００１５】
図４は、アナログ信号ＡＩＮとサンプル・ホールドされた電圧Ｖｂとの関係を示すグラフである。
【００１６】
フィード・スルーの影響がない場合、アナログ信号ＡＩＮとサンプル・ホールドされたＶｂ電圧との関係は、図４において一点鎖線のようになる。しかしながら、フィード・スルーの影響により、該電圧関係は図４の実線のようになる。又、図中において、符号Ｖｅ１はゼロ・スケール誤差であり、符号Ｖｅ２はフル・スケール誤差である。
【００１７】
図５は、アナログ信号ＡＩＮとサンプル・ホールドされた電圧Ｖｂをデジタル出力する際の電圧との関係を示すグラフである。
【００１８】
フィード・スルーの影響により図４において実線のようになると、アナログ信号ＡＩＮと、サンプル・ホールドされた電圧Ｖｂをデジタル出力する際の電圧との関係は、この図５のようになる。
【００１９】
以下、発明の作用について説明する。
【００２０】
本発明においては、前記アナログ信号に代えて前記基準電圧を入力する切替回路を備え、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定できるようにしている。従って、例えば図５において、ＶＲＥＦＬの電圧のデジタル出力が得られた際に、このときのアナログ信号ＡＩＮの電圧がＶＡＬであったとする。又、ＶＲＥＦＨの電圧のデジタル出力が得られた際に、このときのアナログ信号ＡＩＮの電圧がＶＡＨであったとする。
【００２１】
すると、これら電圧ＶＡＬやＶＡＨから、前述のゼロ・スケール誤差Ｖｅ１や、フル・スケール誤差Ｖｅ２や、フィード・スルー量の大きさを求めることができる。又、得られたこれら誤差やフィード・スルー量によれば、フィード・スルーによる誤差を把握し、補正することができる。
【００２２】
従って、本発明によれば、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握することができる。従って、例えば以下に説明するようにするなどして、該把握に基づいて補正することができ、アナログ信号をデジタル信号に変換する精度を向上することができる
【００２３】
以下、このような補正の一例の作用について説明する。
【００２５】
ここで、該直列接続全体に加えるための電圧を入力基準電圧と呼ぶものとする。すると、このようなラダー抵抗は、該入力基準電圧の分圧を、その抵抗間の接続部分から引き出すことができる。ここで、このようにラダー抵抗で分割されて得られた電圧それぞれを、基準電圧と呼ぶものとする。
【００２６】
まず、該ラダー抵抗から引き出された電圧を用いて、入力基準電圧を補正する電圧補正回路を備える。又、ラダー抵抗に与える入力基準電圧を補正することで、Ａ／Ｄ変換誤差を補正する。従って、例えば本発明によりフィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握することができれば、上記の電圧補正回路を用い該把握に基づいて補正でき、アナログ信号をデジタル信号に変換する精度を向上することができる。
【００２７】
なお、以下に述べる実施形態では、本発明を適用して、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握している。更に、上述の説明のようにして、該把握に基づいて補正し、アナログ信号をデジタル信号に変換する精度を向上している。しかしながら、本発明の適用は、このようなものに限定されるものではない。
【００２８】
例えば、本発明を適用して、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握する。そうしてから、該変動の把握に基づいて、例えば上述以外の手段により、該変動を補正し、アナログ信号をデジタル信号に変換する精度を向上することもできる。例えば、デジタル変換後のデジタル出力をＡ／Ｄコンバータ内部で、デジタル数値演算で補正してもよい。
【００３０】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００３１】
図６は、本発明が適用された実施形態のＡ／Ｄコンバータの全体概要を示す回路図である。
【００３２】
本実施形態では、外部から入力される電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬにおいて、（ＶＲＥＦＨ−ＶＲＥＦＬ）の電圧を等分割した電圧を得るため、ラダー抵抗を備えている。ここで、電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬを入力基準電圧と呼ぶことにする。又、ラダー抵抗で分割されて得られた電圧それぞれを、基準電圧と呼ぶものとする。
【００３３】
該ラダー抵抗は、複数の抵抗Ｒを直列接続し、該直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部分から引き出すようにしている。該分圧は、上述の基準電圧であって、本実施形態では電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬの間の電圧にあって等間隔になるようにしている。即ち、抵抗Ｒの抵抗値は全て等しい。
【００３４】
なお、厳密には、変位量測定に基づいて入力基準電圧を補正するようにしているため、電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬをラダー抵抗に直接加えていない。即ち、電圧補正回路ＲＧＡ及びＲＧＢを経由して間接的に、これらの電圧を加えるようにしている。該電圧補正回路ＲＧＡを用いることで、ラダー抵抗の一端に加える電圧ＶＲＥＦＬに対して、入力基準電圧の補正をかけている。又、該電圧補正回路ＲＧＢを用いることで、ラダー抵抗の他方端に加える電圧ＶＲＥＦＨに対して、入力基準電圧の補正をかけている。これら電圧補正回路ＲＧＡ及び電圧補正回路ＲＧＢは、それぞれ本発明の第１の電圧補正回路、第２の電圧補正回路となる。
【００３５】
本実施形態においては、上述の複数の基準電圧毎にコンパレータＣＰを設けるようにしている。これらコンパレータＣＰそれぞれは、一方に基準電圧が入力され、他方にアナログ信号ＡＩＮが入力されている。該コンパレータＣＰは、個々に入力している基準電圧に比べてアナログ信号ＡＩＮの電圧が高いと、Ｈ状態を出力する。
【００３６】
論理回路ＬＧは、これらコンパレータＣＰからの入力に基づいて、アナログ信号ＡＩＮの電圧をバイナリ数値に変換した、デジタル出力ＤＯＵＴを出力する。このようにして本実施形態は、入力するアナログ信号ＡＩＮの大きさを、入力基準電圧より得られる、基準信号の基準電圧と比較しながら、該アナログ信号ＡＩＮをデジタル信号に変換して出力し、Ａ／Ｄコンバータとして機能する。
【００３７】
なお、本実施形態においては、マルチプレクサＭＡ、ＭＢ１、ＭＢ２、ＭＣ１、及びＭＣ２、スイッチＳＷ１及びＳＷ２、電圧補正回路ＲＧＡ及びＲＧＢは、コントロール回路ＣＴにて制御されている。
【００３８】
本実施形態においては、Ａ／Ｄ変換するアナログ信号ＡＩＮの入力部分に、マルチプレクサＭＡを備えている。該マルチプレクサＭＡは、アナログ信号ＡＩＮ、別のマルチプレクサＭＢ１から入力される電圧ＡＩＮ１、及び、マルチプレクサＭＢ２から入力される電圧ＡＩＮ２を択一選択し、選択されたものを信号ＡＩＮ３として各コンパレータＣＰに入力する。
【００３９】
更に、マルチプレクサＭＢ１、ＭＢ２、ＭＣ１、及びＭＣ２は、ラダー抵抗によって得られる基準電圧の１つを選択する。まず、マルチプレクサＭＢ１及びＭＣ１は、入力基準電圧ＶＲＥＦＨから３つの基準電圧のいずれか１つを選択する。マルチプレクサＭＢ２及びＭＣ２は、入力基準電圧ＶＲＥＦＬから３つの基準電圧のいずれか１つを選択する。
【００４０】
なお、本実施形態におけるマルチプレクサＭＡ、ＭＢ１、及びＭＢ２は、本発明の切替回路に相当する。該切替回路は、アナログ信号ＡＩＮに代えて、ラダー抵抗により得られる基準信号を入力する。
【００４１】
以下、本実施形態の作用について説明する。
【００４２】
まず、本発明を適用した、フィード・スルーその他の影響によって生じる、変換前のアナログ信号の定常的な変動を把握する場合の作用について説明する。
【００４３】
この場合、マルチプレクサＭＡは、信号ＡＩＮ１又はＡＩＮ２を選択する。又、スイッチＳＷ１及びＳＷ２は共にオンにする。一方、スイッチＳＷ３及びＳＷ４は共にオフにする。該オフにより、マルチプレクサＭＣ１及びＭＣ２の出力は用いられない。従って、これらマルチプレクサＭＣ１及びＭＣ２は、どのような選択状態でもよい。
【００４４】
信号ＡＩＮ１を選択する場合、マルチプレクサＭＢ１を切り換えることで、図４や図５に示した電圧ＶＡＬを測定する。即ち、マルチプレクサＭＢ１を切り換えて、デジタル出力ＤＯＵＴが電圧ＶＲＥＦＬを示す、最小の基準電圧が該電圧ＶＡＬとなる。該測定は、コントロール回路ＣＴがマルチプレクサＭＢ１を操作して基準電圧をＶ１からＶ３に順次切り換え、その際のコンパレータＣＰの出力を論理回路ＬＧで観測しながら自動的に行う。Ｖ１は基準電圧の内で最小のものであり、Ｖ２、Ｖ３はその近傍のものである。又、該観測はＡ／Ｄ変換に類似した動作であるといえる。又、該測定結果はコントロール回路ＣＴに得られる。
【００４５】
又、信号ＡＩＮ２を選択する場合、マルチプレクサＭＢ２を切り換えることで、図４や図５に示した電圧ＶＡＨを測定する。即ち、マルチプレクサＭＢ２を切り換えて、デジタル出力ＤＯＵＴが電圧ＶＲＥＦＨを示す、最大の基準電圧が該電圧ＶＡＨとなる。該測定は、コントロール回路ＣＴがマルチプレクサＭＢ１を操作して基準電圧をＶ６からＶ４に順次切り換え、その際のコンパレータＣＰの出力を論理回路ＬＧで観測しながら自動的に行う。Ｖ６は基準電圧の内で最大のものであり、Ｖ５、Ｖ４はその近傍のものである。又、該観測はＡ／Ｄ変換に類似した動作であるといえる。又、該測定結果はコントロール回路ＣＴに得られる。
【００４６】
以上のように、電圧ＶＡＬや、電圧ＶＡＨが測定されると、デジタル信号に変換されるまでのアナログ信号ＡＩＮの電圧の変位量を測定できる。例えば、これら電圧ＶＡＬやＶＡＨから、前述のゼロ・スケール誤差Ｖｅ１や、フル・スケール誤差Ｖｅ２や、フィード・スルー量の大きさを測定することができる。本実施形態では、コントロール回路ＣＴにおいて、ゼロ・スケール誤差Ｖｅ１及びフル・スケール誤差Ｖｅ２を求め、記憶しておく。
【００４７】
次に、上記の測定結果に基づいて行う、本実施形態における、Ａ／Ｄ変換の誤差を補正する場合の作用について説明する。この場合は、本発明の電圧補正回路を適用するものである。
【００４８】
まず、マルチプレクサＭＡは、アナログ信号ＡＩＮを選択させる。該アナログ信号ＡＩＮは、Ａ／Ｄ変換するために外部から入力する信号である。この際、マルチプレクサＭＢ１及びＭＢ２は、どのような選択状態でもよい。又、スイッチＳＷ１及びＳＷ２は共にオフにする。一方、スイッチＳＷ３及びＳＷ４は共にオンにする。該オンにより、マルチプレクサＭＣ１及びＭＣ２の出力が用いられるようになる。
【００４９】
そうして、前述のようにして求めて記憶されているゼロ・スケール誤差Ｖｅ１に基づいて、コントロール回路ＣＴは、上記のマルチプレクサＭＣ１を操作して基準電圧Ｖ１〜Ｖ３を選択し、選択されたものを電圧補正回路ＲＧＡに供給する。すると、該選択に応じて電圧補正回路ＲＧＡにより、入力基準電圧ＶＲＥＦＬを補正することができる。又、該補正により、ゼロ・スケール誤差Ｖｅ１を解消するようにする。
【００５０】
又、前述のようにして求めて記憶されているフル・スケール誤差Ｖｅ２に基づいて、コントロール回路ＣＴは、上記のマルチプレクサＭＣ２を操作して基準電圧Ｖ４〜Ｖ６を選択し、選択されたものを電圧補正回路ＲＧＢに供給する。すると、該選択に応じて電圧補正回路ＲＧＢにより、入力基準電圧ＶＲＥＦＨを補正することができる。又、該補正により、フル・スケール誤差Ｖｅ２を解消するようにする。
【００５１】
従って本実施形態によれば、本発明の電圧補正回路を効果的に適用することができ、求められたゼロ・スケール誤差Ｖｅ１やフル・スケール誤差に基づき、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な誤差を補正でき、アナログ信号をデジタル信号に変換する精度を向上することができる。
【００５２】
次に、前述した電圧補正回路ＲＧＡ及びＲＧＢについて説明する。
【００５３】
図７は、電圧補正回路ＲＧＡ及びＲＧＢの回路図である。
【００５４】
図７において、増幅回路ＡＭＰは、信号入力Ｉ２＋及びＩ２−と、信号出力Ｕ２＋及びＵ２−とを有している差動増幅器である。即ち、信号入力Ｉ２＋の電圧を（Ｉ２＋）とし、信号入力Ｉ２−の電圧を（Ｉ２−）とする。すると、信号出力Ｕ２＋の電圧は、｛（Ｉ２＋）−（Ｉ２−）｝を、該増幅回路ＡＭＰ固有の所定の増幅率で増幅した電圧となる。又、信号出力Ｕ２−の電圧は、〔−｛（Ｉ２＋）−（Ｉ２−）｝〕を、該増幅回路ＡＭＰ固有の所定の増幅率で増幅した電圧となる。
【００５５】
図８は、増幅回路ＡＭＰの動作を示すタイムチャートである。
【００５６】
この図８を用いて、該増幅回路ＡＭＰの作用について以下に説明する。
【００５７】
クロック信号Φ１及びクロック信号Φ２は、タイムチャートに示すように、Ｈ状態の期間が互いに重なり合わないように配慮されている。
【００５８】
まず、クロック信号Φ１がＨ状態の場合について説明する。即ち、図８において、期間ｔ１１〜ｔ１２、期間ｔ２１〜ｔ２２、期間ｔ３１〜ｔ３２などの期間である。
【００５９】
このような期間の場合、２つの入力コンデンサＣ１には、それぞれ、〔Ｃ１×｛（Ｉ＋）−ＶＩＮＣＯＭ｝〕の電荷、あるいは、〔Ｃ１×｛（Ｉ−）−ＶＩＮＣＯＭ｝〕の電荷が充電される。又、出力ＯＵＴ＋及びＯＵＴ−は、いずれも入力Ｒに接続される。従って、出力ＯＵＴ＋及びＯＵＴ−は、いずれも入力Ｒの電圧となる。
【００６０】
即ち、図７のように電圧補正回路ＲＧＡを接続し、入力Ｒに入力基準電圧ＶＲＥＦＨを接続する場合、出力ＯＵＴ＋及びＯＵＴ−はいずれも入力基準電圧ＶＲＥＦＨになる。あるいは、図７のように電圧補正回路ＲＧＢを接続し、入力Ｒに入力基準電圧ＶＲＥＦＬを接続する場合、出力ＯＵＴ＋及びＯＵＴ−はいずれも入力基準電圧ＶＲＥＦＬになる。
【００６１】
次に、クロック信号Φ２がＨ状態の場合について説明する。即ち、図８において、期間ｔ１３〜ｔ１４、期間ｔ２３〜ｔ２４、期間ｔ３３〜ｔ３４などの期間である。
【００６２】
このような期間の場合、２つの入力コンデンサＣ１の図中左側端子は互いに接続されるので、該端子部分の電位は、〔｛（Ｉ＋）＋（Ｉ−）｝／２〕になる。一方、これら入力コンデンサＣ１の図中右側端子、即ち増幅回路ＡＭＰの入力Ｉ２＋及びＩ２−は、イマジナリ・ショートの特性から、電圧ＶＩＮＣＯＭを保持しようとする。又、入力コンデンサＣ１及びＣ２の合計電荷は保存される。従って、これら入力コンデンサＣ１及びＣ２の間での電荷の移動が生じる。
【００６３】
そうして、入力コンデンサＣ１及びＣ２において、容量がＣ１＝Ｃ２である場合、電位の変化量は入力と出力とで等しくなる。
【００６４】
一方、入力コンデンサＣ１及びＣ２において、容量がＣ１＝２×Ｃ２である場合、出力側の電位の変化は、入力側の変化量の２倍に等しくなる。
【００６５】
例えば、図６のように電圧補正回路ＲＧＡを接続し、入力Ｒに入力基準電圧ＶＲＥＦＬを接続する場合において、｛（ＶＡＬ−ＶＲＥＦＬ）＝ＶＤＬ｝とする。すると、出力ＯＵＴ＋は、（ＶＲＥＦＬ−ＶＤＬ）となる。又、出力ＯＵＴ−は（ＶＲＥＦＬ＋ＶＤＬ）となる。従って、ラダー抵抗に供給する電圧は、（ＶＲＥＦＬ−ＶＤＬ）となり、電圧ＶＡＬ１にて入力基準電圧ＶＲＥＦＬが補正されるようになる。
【００６６】
又、図７のように電圧補正回路ＲＧＢを接続し、入力Ｒに入力基準電圧ＶＲＥＦＬを接続する場合において、｛（ＶＡＨ−ＶＲＥＦＨ）＝ＶＤＨ｝とする。すると、出力ＯＵＴ＋は、（ＶＲＥＦＨ−ＶＤＨ）となる。又、出力ＯＵＴ−は（ＶＲＥＦＨ＋ＶＤＨ）となる。従って、ラダー抵抗に供給する電圧は、（ＶＲＥＦＨ−ＶＤＨ）となり、電圧ＶＡＨ１にて入力基準電圧ＶＲＥＦＨが補正されるようになる。
【００６７】
従って、本実施形態において本発明を適用して前述のように測定された結果に基づき、上記のように、ラダー抵抗に供給する電圧を補正することができる。これにより、クロックフィードスルーによるＡ／Ｄ変換誤差などを補正することができる。従って、アナログ信号をデジタル信号に変換する精度を向上することができる。
【００６８】
【発明の効果】
本発明によれば、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握し、該把握に基づいて補正できるようにして、アナログ信号をデジタル信号に変換する精度を向上することができる。
【図面の簡単な説明】
【図１】フィード・スルーの問題を説明するためのＡ／Ｄコンバータの入力部分を示す回路図
【図２】上記入力部分におけるトランスファー・ゲートがオフの場合の等価回路図
【図３】アナログ信号とフィード・スルー量との関係を示すグラフ
【図４】アナログ信号とサンプル・ホールドされた電圧との関係を示すグラフ
【図５】アナログ信号とサンプル・ホールドされた電圧をデジタル出力する際の電圧との関係を示すグラフ
【図６】本発明が適用された実施形態のＡ／Ｄコンバータの全体概要を示す回路図
【図７】上記実施形態で用いる電圧補正回路の回路図
【図８】上記電圧補正回路の動作を示すタイムチャート
【符号の説明】
ＴＰ…ＰチャネルＭＯＳトランジスタ
ＴＮ…ＮチャネルＭＯＳトランジスタ
ＣＣ１、ＣＣ２…寄生容量
ＣＨ…サンプル・コンデンサ
Ｃ１、Ｃ２…コンデンサ
Ｒ…抵抗
ＣＰ…コンパレータ
ＭＡ、ＭＢ１、ＭＢ２、ＭＣ１、ＭＣ２…マルチプレクサ
ＲＧＡ、ＲＧＢ…電圧補正回路
ＡＭＰ…増幅回路
ＬＧ…論理回路
ＣＴ…コントロール回路
ＳＷ１、ＳＷ２、Φ１、Φ２…スイッチ
【発明の属する技術分野】
本発明は、入力するアナログ信号の大きさを基準信号と比較しながら、該アナログ信号をデジタル信号に変換するＡ／Ｄコンバータに係り、特に、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握し、該把握に基づいて補正できるようにして、アナログ信号をデジタル信号に変換する精度を向上することができるＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】
Ａ／Ｄコンバータの変換精度を低下させる原因としては、例えばラダー抵抗を構成する抵抗間のばらつきなどの抵抗の誤差に起因するもの、種々の容量のばらつきに起因するものなどがある。又、チョッパ型のＡ／Ｄコンバータでは、いわゆるフィード・スルーと称する問題がある。
【０００３】
【発明が解決しようとする課題】
このフィード・スルーとは、Ａ／Ｄ変換する入力のアナログ信号をクロック信号などの制御信号でスイッチングをオフする際に、ＭＯＳ（metal oxide semiconductor）容量や、寄生容量を介して電荷の移動が生じて起こる、ホールドされたアナログ信号電圧の変動のことをいう。Ａ／Ｄ変換前のアナログ信号がフィード・スルーによって変動すると、アナログ信号をデジタル信号に変換する精度が低下してしまう。
【０００４】
本発明は、前記従来の問題点を解決するべくなされたもので、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握することができるＡ／Ｄコンバータを提供することを第１の目的とする。更に、何らかの手段により上記の変動を把握した後、該把握に基づいて補正できるようにして、アナログ信号をデジタル信号に変換する精度を向上することができるＡ／Ｄコンバータを提供することを第２の目的とする。
【０００５】
【課題を解決するための手段】
本発明は、入力するアナログ信号の大きさを基準電圧と比較しながら、該アナログ信号をデジタル信号に変換するＡ／Ｄコンバータにおいて、複数の抵抗を直列接続し、該直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部分から前記基準電圧として引き出すラダー抵抗と、一方に該分圧の基準電圧が入力され、他方に前記アナログ信号が入力されるコンパレータと、該コンパレータの出力を観察する論理回路と、前記アナログ信号に代えて前記基準電圧のいずれか１つを入力する切替回路を備え、前記基準電圧の内で最小のもの及びこの近傍のものを順次、該切替回路により前記アナログ信号に代えて入力しつつ、前記コンパレータの出力を前記論理回路で観測しながらＡ／Ｄ変換に類似した動作を行なって、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定すると共に、該基準電圧の内で最大のもの及びこの近傍のものを順次、該切替回路により前記アナログ信号に代えて入力しつつ、前記コンパレータの出力を前記論理回路で観測しながらＡ／Ｄ変換に類似した動作を行なって、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定することにより、前記第１目的を達成したものである。
又、前記Ａ／Ｄコンバータにおいて、前記変位量測定の結果に基づいて、前記入力基準電圧を補正する電圧補正回路を備え、前記ラダー抵抗に、該電圧補正回路から該入力基準電圧を加えるようにしたことにより、前記第１目的を達成したものである。
【０００６】
更に、上記Ａ／Ｄコンバータにおいて、前記電圧補正回路は、前記基準電圧の内で最小のもの及びこの近傍のものを順次、前記切替回路により前記アナログ信号に代えて入力しつつ行なった前記変位量測定の結果に基づいて、前記ラダー抵抗の一端に供給される電圧を補正する第１の電圧補正回路と、前記基準電圧の内で最大のもの及びこの近傍のものを順次、前記切替回路により前記アナログ信号に代えて入力しつつ行なった前記変位量測定の結果に基づいて、該ラダー抵抗の他方端に供給される電圧を補正する第２の電圧補正回路とを含むことにより、前記第１目的に加え、前記第２目的を達成したものである。
【０００７】
以下、本発明の作用について、簡単に説明する。
【０００８】
図１は、フィード・スルーの問題を説明するためのＡ／Ｄコンバータの入力部分を示す回路図である。
【０００９】
図１において、アナログ信号ＡＩＮは、ＰチャネルＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジスタＴＮで構成されるトランスファー・ゲートにより、クロック信号Φ及び（Φバー）に同期してオン・オフされる。又、該トランスファー・ゲートがオンになると、アナログ信号ＡＩＮの電圧の大きさに応じた電荷が、コンデンサＣＨに蓄えられる。
【００１０】
ここで、クロック信号ΦがＨ状態でクロック信号（Φバー）がＬ状態で、トランスファー・ゲートがオンになり、アナログ信号ＡＩＮの電圧に応じた電荷がコンデンサＣＨに蓄えられると、図中の点ｂの電圧Ｖｂは、当該アナログ信号ＡＩＮの電圧に等しくなる（ＡＩＮ＝Ｖｂ）。この後に、該トランスファー・ゲートがオフになる場合を考える。
【００１１】
この場合、該トランスファー・ゲートを構成しているＰチャネルＭＯＳトランジスタＴＰには、寄生容量ＣＣ１が存在する。又、ＮチャネルＭＯＳトランジスタＴＮには、寄生容量ＣＣ２が存在する。このため、該トランスファー・ゲートがオフの場合の等価回路は、図２のようになる。
【００１２】
これら寄生容量ＣＣ１及びＣＣ２は何らかの大きさで存在する。又、これら寄生容量ＣＣ１及びＣＣ２の影響により、電圧Ｖｂが変動し、（ＡＩＮ≠Ｖｂ）になってしまう。このようになると、アナログ信号ＡＩＮの電圧と電圧Ｖｂとの差により、Ａ／Ｄコンバータの変換精度が低下してしまう。これが、フィード・スルーと呼ばれる問題である。
【００１３】
ここで、フィード・スルー量（ＡＩＮ−Ｖｂ）は、明らかにアナログ信号ＡＩＮの電圧レベルに依存する。一般的には、図３のグラフのようなアナログ信号ＡＩＮとフィード・スルー量との関係がある。
【００１４】
例えば、クロック信号ΦのＨ状態の電圧をＶＤＤとし、Ｌ状態電圧を０ボルトとする。すると、この図３に示されるように、アナログ信号ＡＩＮが（ＶＤＤ／２）付近ではフィード・スルー量は小さい。一方、アナログ信号ＡＩＮが高くなると（プラス方向に大）、フィード・スルー量もプラス方向に大きくなる。又、、アナログ信号ＡＩＮが小さくなると（マイナス方向になるにつれ）、フィード・スルー量がマイナス方向に大きくなる。
【００１５】
図４は、アナログ信号ＡＩＮとサンプル・ホールドされた電圧Ｖｂとの関係を示すグラフである。
【００１６】
フィード・スルーの影響がない場合、アナログ信号ＡＩＮとサンプル・ホールドされたＶｂ電圧との関係は、図４において一点鎖線のようになる。しかしながら、フィード・スルーの影響により、該電圧関係は図４の実線のようになる。又、図中において、符号Ｖｅ１はゼロ・スケール誤差であり、符号Ｖｅ２はフル・スケール誤差である。
【００１７】
図５は、アナログ信号ＡＩＮとサンプル・ホールドされた電圧Ｖｂをデジタル出力する際の電圧との関係を示すグラフである。
【００１８】
フィード・スルーの影響により図４において実線のようになると、アナログ信号ＡＩＮと、サンプル・ホールドされた電圧Ｖｂをデジタル出力する際の電圧との関係は、この図５のようになる。
【００１９】
以下、発明の作用について説明する。
【００２０】
本発明においては、前記アナログ信号に代えて前記基準電圧を入力する切替回路を備え、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定できるようにしている。従って、例えば図５において、ＶＲＥＦＬの電圧のデジタル出力が得られた際に、このときのアナログ信号ＡＩＮの電圧がＶＡＬであったとする。又、ＶＲＥＦＨの電圧のデジタル出力が得られた際に、このときのアナログ信号ＡＩＮの電圧がＶＡＨであったとする。
【００２１】
すると、これら電圧ＶＡＬやＶＡＨから、前述のゼロ・スケール誤差Ｖｅ１や、フル・スケール誤差Ｖｅ２や、フィード・スルー量の大きさを求めることができる。又、得られたこれら誤差やフィード・スルー量によれば、フィード・スルーによる誤差を把握し、補正することができる。
【００２２】
従って、本発明によれば、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握することができる。従って、例えば以下に説明するようにするなどして、該把握に基づいて補正することができ、アナログ信号をデジタル信号に変換する精度を向上することができる
【００２３】
以下、このような補正の一例の作用について説明する。
【００２５】
ここで、該直列接続全体に加えるための電圧を入力基準電圧と呼ぶものとする。すると、このようなラダー抵抗は、該入力基準電圧の分圧を、その抵抗間の接続部分から引き出すことができる。ここで、このようにラダー抵抗で分割されて得られた電圧それぞれを、基準電圧と呼ぶものとする。
【００２６】
まず、該ラダー抵抗から引き出された電圧を用いて、入力基準電圧を補正する電圧補正回路を備える。又、ラダー抵抗に与える入力基準電圧を補正することで、Ａ／Ｄ変換誤差を補正する。従って、例えば本発明によりフィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握することができれば、上記の電圧補正回路を用い該把握に基づいて補正でき、アナログ信号をデジタル信号に変換する精度を向上することができる。
【００２７】
なお、以下に述べる実施形態では、本発明を適用して、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握している。更に、上述の説明のようにして、該把握に基づいて補正し、アナログ信号をデジタル信号に変換する精度を向上している。しかしながら、本発明の適用は、このようなものに限定されるものではない。
【００２８】
例えば、本発明を適用して、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握する。そうしてから、該変動の把握に基づいて、例えば上述以外の手段により、該変動を補正し、アナログ信号をデジタル信号に変換する精度を向上することもできる。例えば、デジタル変換後のデジタル出力をＡ／Ｄコンバータ内部で、デジタル数値演算で補正してもよい。
【００３０】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００３１】
図６は、本発明が適用された実施形態のＡ／Ｄコンバータの全体概要を示す回路図である。
【００３２】
本実施形態では、外部から入力される電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬにおいて、（ＶＲＥＦＨ−ＶＲＥＦＬ）の電圧を等分割した電圧を得るため、ラダー抵抗を備えている。ここで、電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬを入力基準電圧と呼ぶことにする。又、ラダー抵抗で分割されて得られた電圧それぞれを、基準電圧と呼ぶものとする。
【００３３】
該ラダー抵抗は、複数の抵抗Ｒを直列接続し、該直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部分から引き出すようにしている。該分圧は、上述の基準電圧であって、本実施形態では電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬの間の電圧にあって等間隔になるようにしている。即ち、抵抗Ｒの抵抗値は全て等しい。
【００３４】
なお、厳密には、変位量測定に基づいて入力基準電圧を補正するようにしているため、電圧ＶＲＥＦＨ及び電圧ＶＲＥＦＬをラダー抵抗に直接加えていない。即ち、電圧補正回路ＲＧＡ及びＲＧＢを経由して間接的に、これらの電圧を加えるようにしている。該電圧補正回路ＲＧＡを用いることで、ラダー抵抗の一端に加える電圧ＶＲＥＦＬに対して、入力基準電圧の補正をかけている。又、該電圧補正回路ＲＧＢを用いることで、ラダー抵抗の他方端に加える電圧ＶＲＥＦＨに対して、入力基準電圧の補正をかけている。これら電圧補正回路ＲＧＡ及び電圧補正回路ＲＧＢは、それぞれ本発明の第１の電圧補正回路、第２の電圧補正回路となる。
【００３５】
本実施形態においては、上述の複数の基準電圧毎にコンパレータＣＰを設けるようにしている。これらコンパレータＣＰそれぞれは、一方に基準電圧が入力され、他方にアナログ信号ＡＩＮが入力されている。該コンパレータＣＰは、個々に入力している基準電圧に比べてアナログ信号ＡＩＮの電圧が高いと、Ｈ状態を出力する。
【００３６】
論理回路ＬＧは、これらコンパレータＣＰからの入力に基づいて、アナログ信号ＡＩＮの電圧をバイナリ数値に変換した、デジタル出力ＤＯＵＴを出力する。このようにして本実施形態は、入力するアナログ信号ＡＩＮの大きさを、入力基準電圧より得られる、基準信号の基準電圧と比較しながら、該アナログ信号ＡＩＮをデジタル信号に変換して出力し、Ａ／Ｄコンバータとして機能する。
【００３７】
なお、本実施形態においては、マルチプレクサＭＡ、ＭＢ１、ＭＢ２、ＭＣ１、及びＭＣ２、スイッチＳＷ１及びＳＷ２、電圧補正回路ＲＧＡ及びＲＧＢは、コントロール回路ＣＴにて制御されている。
【００３８】
本実施形態においては、Ａ／Ｄ変換するアナログ信号ＡＩＮの入力部分に、マルチプレクサＭＡを備えている。該マルチプレクサＭＡは、アナログ信号ＡＩＮ、別のマルチプレクサＭＢ１から入力される電圧ＡＩＮ１、及び、マルチプレクサＭＢ２から入力される電圧ＡＩＮ２を択一選択し、選択されたものを信号ＡＩＮ３として各コンパレータＣＰに入力する。
【００３９】
更に、マルチプレクサＭＢ１、ＭＢ２、ＭＣ１、及びＭＣ２は、ラダー抵抗によって得られる基準電圧の１つを選択する。まず、マルチプレクサＭＢ１及びＭＣ１は、入力基準電圧ＶＲＥＦＨから３つの基準電圧のいずれか１つを選択する。マルチプレクサＭＢ２及びＭＣ２は、入力基準電圧ＶＲＥＦＬから３つの基準電圧のいずれか１つを選択する。
【００４０】
なお、本実施形態におけるマルチプレクサＭＡ、ＭＢ１、及びＭＢ２は、本発明の切替回路に相当する。該切替回路は、アナログ信号ＡＩＮに代えて、ラダー抵抗により得られる基準信号を入力する。
【００４１】
以下、本実施形態の作用について説明する。
【００４２】
まず、本発明を適用した、フィード・スルーその他の影響によって生じる、変換前のアナログ信号の定常的な変動を把握する場合の作用について説明する。
【００４３】
この場合、マルチプレクサＭＡは、信号ＡＩＮ１又はＡＩＮ２を選択する。又、スイッチＳＷ１及びＳＷ２は共にオンにする。一方、スイッチＳＷ３及びＳＷ４は共にオフにする。該オフにより、マルチプレクサＭＣ１及びＭＣ２の出力は用いられない。従って、これらマルチプレクサＭＣ１及びＭＣ２は、どのような選択状態でもよい。
【００４４】
信号ＡＩＮ１を選択する場合、マルチプレクサＭＢ１を切り換えることで、図４や図５に示した電圧ＶＡＬを測定する。即ち、マルチプレクサＭＢ１を切り換えて、デジタル出力ＤＯＵＴが電圧ＶＲＥＦＬを示す、最小の基準電圧が該電圧ＶＡＬとなる。該測定は、コントロール回路ＣＴがマルチプレクサＭＢ１を操作して基準電圧をＶ１からＶ３に順次切り換え、その際のコンパレータＣＰの出力を論理回路ＬＧで観測しながら自動的に行う。Ｖ１は基準電圧の内で最小のものであり、Ｖ２、Ｖ３はその近傍のものである。又、該観測はＡ／Ｄ変換に類似した動作であるといえる。又、該測定結果はコントロール回路ＣＴに得られる。
【００４５】
又、信号ＡＩＮ２を選択する場合、マルチプレクサＭＢ２を切り換えることで、図４や図５に示した電圧ＶＡＨを測定する。即ち、マルチプレクサＭＢ２を切り換えて、デジタル出力ＤＯＵＴが電圧ＶＲＥＦＨを示す、最大の基準電圧が該電圧ＶＡＨとなる。該測定は、コントロール回路ＣＴがマルチプレクサＭＢ１を操作して基準電圧をＶ６からＶ４に順次切り換え、その際のコンパレータＣＰの出力を論理回路ＬＧで観測しながら自動的に行う。Ｖ６は基準電圧の内で最大のものであり、Ｖ５、Ｖ４はその近傍のものである。又、該観測はＡ／Ｄ変換に類似した動作であるといえる。又、該測定結果はコントロール回路ＣＴに得られる。
【００４６】
以上のように、電圧ＶＡＬや、電圧ＶＡＨが測定されると、デジタル信号に変換されるまでのアナログ信号ＡＩＮの電圧の変位量を測定できる。例えば、これら電圧ＶＡＬやＶＡＨから、前述のゼロ・スケール誤差Ｖｅ１や、フル・スケール誤差Ｖｅ２や、フィード・スルー量の大きさを測定することができる。本実施形態では、コントロール回路ＣＴにおいて、ゼロ・スケール誤差Ｖｅ１及びフル・スケール誤差Ｖｅ２を求め、記憶しておく。
【００４７】
次に、上記の測定結果に基づいて行う、本実施形態における、Ａ／Ｄ変換の誤差を補正する場合の作用について説明する。この場合は、本発明の電圧補正回路を適用するものである。
【００４８】
まず、マルチプレクサＭＡは、アナログ信号ＡＩＮを選択させる。該アナログ信号ＡＩＮは、Ａ／Ｄ変換するために外部から入力する信号である。この際、マルチプレクサＭＢ１及びＭＢ２は、どのような選択状態でもよい。又、スイッチＳＷ１及びＳＷ２は共にオフにする。一方、スイッチＳＷ３及びＳＷ４は共にオンにする。該オンにより、マルチプレクサＭＣ１及びＭＣ２の出力が用いられるようになる。
【００４９】
そうして、前述のようにして求めて記憶されているゼロ・スケール誤差Ｖｅ１に基づいて、コントロール回路ＣＴは、上記のマルチプレクサＭＣ１を操作して基準電圧Ｖ１〜Ｖ３を選択し、選択されたものを電圧補正回路ＲＧＡに供給する。すると、該選択に応じて電圧補正回路ＲＧＡにより、入力基準電圧ＶＲＥＦＬを補正することができる。又、該補正により、ゼロ・スケール誤差Ｖｅ１を解消するようにする。
【００５０】
又、前述のようにして求めて記憶されているフル・スケール誤差Ｖｅ２に基づいて、コントロール回路ＣＴは、上記のマルチプレクサＭＣ２を操作して基準電圧Ｖ４〜Ｖ６を選択し、選択されたものを電圧補正回路ＲＧＢに供給する。すると、該選択に応じて電圧補正回路ＲＧＢにより、入力基準電圧ＶＲＥＦＨを補正することができる。又、該補正により、フル・スケール誤差Ｖｅ２を解消するようにする。
【００５１】
従って本実施形態によれば、本発明の電圧補正回路を効果的に適用することができ、求められたゼロ・スケール誤差Ｖｅ１やフル・スケール誤差に基づき、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な誤差を補正でき、アナログ信号をデジタル信号に変換する精度を向上することができる。
【００５２】
次に、前述した電圧補正回路ＲＧＡ及びＲＧＢについて説明する。
【００５３】
図７は、電圧補正回路ＲＧＡ及びＲＧＢの回路図である。
【００５４】
図７において、増幅回路ＡＭＰは、信号入力Ｉ２＋及びＩ２−と、信号出力Ｕ２＋及びＵ２−とを有している差動増幅器である。即ち、信号入力Ｉ２＋の電圧を（Ｉ２＋）とし、信号入力Ｉ２−の電圧を（Ｉ２−）とする。すると、信号出力Ｕ２＋の電圧は、｛（Ｉ２＋）−（Ｉ２−）｝を、該増幅回路ＡＭＰ固有の所定の増幅率で増幅した電圧となる。又、信号出力Ｕ２−の電圧は、〔−｛（Ｉ２＋）−（Ｉ２−）｝〕を、該増幅回路ＡＭＰ固有の所定の増幅率で増幅した電圧となる。
【００５５】
図８は、増幅回路ＡＭＰの動作を示すタイムチャートである。
【００５６】
この図８を用いて、該増幅回路ＡＭＰの作用について以下に説明する。
【００５７】
クロック信号Φ１及びクロック信号Φ２は、タイムチャートに示すように、Ｈ状態の期間が互いに重なり合わないように配慮されている。
【００５８】
まず、クロック信号Φ１がＨ状態の場合について説明する。即ち、図８において、期間ｔ１１〜ｔ１２、期間ｔ２１〜ｔ２２、期間ｔ３１〜ｔ３２などの期間である。
【００５９】
このような期間の場合、２つの入力コンデンサＣ１には、それぞれ、〔Ｃ１×｛（Ｉ＋）−ＶＩＮＣＯＭ｝〕の電荷、あるいは、〔Ｃ１×｛（Ｉ−）−ＶＩＮＣＯＭ｝〕の電荷が充電される。又、出力ＯＵＴ＋及びＯＵＴ−は、いずれも入力Ｒに接続される。従って、出力ＯＵＴ＋及びＯＵＴ−は、いずれも入力Ｒの電圧となる。
【００６０】
即ち、図７のように電圧補正回路ＲＧＡを接続し、入力Ｒに入力基準電圧ＶＲＥＦＨを接続する場合、出力ＯＵＴ＋及びＯＵＴ−はいずれも入力基準電圧ＶＲＥＦＨになる。あるいは、図７のように電圧補正回路ＲＧＢを接続し、入力Ｒに入力基準電圧ＶＲＥＦＬを接続する場合、出力ＯＵＴ＋及びＯＵＴ−はいずれも入力基準電圧ＶＲＥＦＬになる。
【００６１】
次に、クロック信号Φ２がＨ状態の場合について説明する。即ち、図８において、期間ｔ１３〜ｔ１４、期間ｔ２３〜ｔ２４、期間ｔ３３〜ｔ３４などの期間である。
【００６２】
このような期間の場合、２つの入力コンデンサＣ１の図中左側端子は互いに接続されるので、該端子部分の電位は、〔｛（Ｉ＋）＋（Ｉ−）｝／２〕になる。一方、これら入力コンデンサＣ１の図中右側端子、即ち増幅回路ＡＭＰの入力Ｉ２＋及びＩ２−は、イマジナリ・ショートの特性から、電圧ＶＩＮＣＯＭを保持しようとする。又、入力コンデンサＣ１及びＣ２の合計電荷は保存される。従って、これら入力コンデンサＣ１及びＣ２の間での電荷の移動が生じる。
【００６３】
そうして、入力コンデンサＣ１及びＣ２において、容量がＣ１＝Ｃ２である場合、電位の変化量は入力と出力とで等しくなる。
【００６４】
一方、入力コンデンサＣ１及びＣ２において、容量がＣ１＝２×Ｃ２である場合、出力側の電位の変化は、入力側の変化量の２倍に等しくなる。
【００６５】
例えば、図６のように電圧補正回路ＲＧＡを接続し、入力Ｒに入力基準電圧ＶＲＥＦＬを接続する場合において、｛（ＶＡＬ−ＶＲＥＦＬ）＝ＶＤＬ｝とする。すると、出力ＯＵＴ＋は、（ＶＲＥＦＬ−ＶＤＬ）となる。又、出力ＯＵＴ−は（ＶＲＥＦＬ＋ＶＤＬ）となる。従って、ラダー抵抗に供給する電圧は、（ＶＲＥＦＬ−ＶＤＬ）となり、電圧ＶＡＬ１にて入力基準電圧ＶＲＥＦＬが補正されるようになる。
【００６６】
又、図７のように電圧補正回路ＲＧＢを接続し、入力Ｒに入力基準電圧ＶＲＥＦＬを接続する場合において、｛（ＶＡＨ−ＶＲＥＦＨ）＝ＶＤＨ｝とする。すると、出力ＯＵＴ＋は、（ＶＲＥＦＨ−ＶＤＨ）となる。又、出力ＯＵＴ−は（ＶＲＥＦＨ＋ＶＤＨ）となる。従って、ラダー抵抗に供給する電圧は、（ＶＲＥＦＨ−ＶＤＨ）となり、電圧ＶＡＨ１にて入力基準電圧ＶＲＥＦＨが補正されるようになる。
【００６７】
従って、本実施形態において本発明を適用して前述のように測定された結果に基づき、上記のように、ラダー抵抗に供給する電圧を補正することができる。これにより、クロックフィードスルーによるＡ／Ｄ変換誤差などを補正することができる。従って、アナログ信号をデジタル信号に変換する精度を向上することができる。
【００６８】
【発明の効果】
本発明によれば、フィード・スルーその他の影響によって生じる変換前のアナログ信号の定常的な変動を把握し、該把握に基づいて補正できるようにして、アナログ信号をデジタル信号に変換する精度を向上することができる。
【図面の簡単な説明】
【図１】フィード・スルーの問題を説明するためのＡ／Ｄコンバータの入力部分を示す回路図
【図２】上記入力部分におけるトランスファー・ゲートがオフの場合の等価回路図
【図３】アナログ信号とフィード・スルー量との関係を示すグラフ
【図４】アナログ信号とサンプル・ホールドされた電圧との関係を示すグラフ
【図５】アナログ信号とサンプル・ホールドされた電圧をデジタル出力する際の電圧との関係を示すグラフ
【図６】本発明が適用された実施形態のＡ／Ｄコンバータの全体概要を示す回路図
【図７】上記実施形態で用いる電圧補正回路の回路図
【図８】上記電圧補正回路の動作を示すタイムチャート
【符号の説明】
ＴＰ…ＰチャネルＭＯＳトランジスタ
ＴＮ…ＮチャネルＭＯＳトランジスタ
ＣＣ１、ＣＣ２…寄生容量
ＣＨ…サンプル・コンデンサ
Ｃ１、Ｃ２…コンデンサ
Ｒ…抵抗
ＣＰ…コンパレータ
ＭＡ、ＭＢ１、ＭＢ２、ＭＣ１、ＭＣ２…マルチプレクサ
ＲＧＡ、ＲＧＢ…電圧補正回路
ＡＭＰ…増幅回路
ＬＧ…論理回路
ＣＴ…コントロール回路
ＳＷ１、ＳＷ２、Φ１、Φ２…スイッチ
Claims (3)
- 入力するアナログ信号の大きさを基準電圧と比較しながら、該アナログ信号をデジタル信号に変換するＡ／Ｄコンバータにおいて、
複数の抵抗を直列接続し、該直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部分から前記基準電圧として引き出すラダー抵抗と、
一方に該分圧の基準電圧が入力され、他方に前記アナログ信号が入力されるコンパレータと、
該コンパレータの出力を観察する論理回路と、
前記アナログ信号に代えて前記基準電圧のいずれか１つを入力する切替回路を備え、
前記基準電圧の内で最小のもの及びこの近傍のものを順次、該切替回路により前記アナログ信号に代えて入力しつつ、前記コンパレータの出力を前記論理回路で観測しながらＡ／Ｄ変換に類似した動作を行なって、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定すると共に、該基準電圧の内で最大のもの及びこの近傍のものを順次、該切替回路により前記アナログ信号に代えて入力しつつ、前記コンパレータの出力を前記論理回路で観測しながらＡ／Ｄ変換に類似した動作を行なって、デジタル信号に変換されるまでの該アナログ信号の電圧の変位量を測定することを特徴とするＡ／Ｄコンバータ。 - 前記変位量測定の結果に基づいて、前記入力基準電圧を補正する電圧補正回路を備え、
前記ラダー抵抗に、該電圧補正回路から該入力基準電圧を加えるようにしたことを特徴とする請求項１記載のＡ／Ｄコンバータ。 - 前記電圧補正回路は、
前記基準電圧の内で最小のもの及びこの近傍のものを順次、前記切替回路により前記アナログ信号に代えて入力しつつ行なった前記変位量測定の結果に基づいて、前記ラダー抵抗の一端に供給される電圧を補正する第１の電圧補正回路と、
前記基準電圧の内で最大のもの及びこの近傍のものを順次、前記切替回路により前記アナログ信号に代えて入力しつつ行なった前記変位量測定の結果に基づいて、該ラダー抵抗の他方端に供給される電圧を補正する第２の電圧補正回路とを含むことを特徴とするＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08564899A JP3987230B2 (ja) | 1999-03-29 | 1999-03-29 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08564899A JP3987230B2 (ja) | 1999-03-29 | 1999-03-29 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278130A JP2000278130A (ja) | 2000-10-06 |
| JP3987230B2 true JP3987230B2 (ja) | 2007-10-03 |
Family
ID=13864652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08564899A Expired - Fee Related JP3987230B2 (ja) | 1999-03-29 | 1999-03-29 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3987230B2 (ja) |
-
1999
- 1999-03-29 JP JP08564899A patent/JP3987230B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000278130A (ja) | 2000-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7312732B2 (en) | Devices and methods for calibrating amplifier stages and for compensating for errors in amplifier stages of series-connected components | |
| US6452519B1 (en) | Analog to digital converter utilizing a highly stable resistor string | |
| US8368430B2 (en) | Sample and hold circuit and A/D converter apparatus | |
| US4803462A (en) | Charge redistribution A/D converter with increased common mode rejection | |
| US7030791B2 (en) | A/D conversion device having input level shift and output correction function | |
| US6414619B1 (en) | Autoranging analog to digital conversion circuitry | |
| US9362938B2 (en) | Error measurement and calibration of analog to digital converters | |
| JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| JP4811339B2 (ja) | Ａ／ｄ変換器 | |
| US6310518B1 (en) | Programmable gain preamplifier | |
| US5861828A (en) | Apparatus and method for monotonic digital calibration of a pipeline analog-to-digital converter | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| JP3340280B2 (ja) | パイプライン型ａ／ｄコンバータ | |
| US10181857B1 (en) | Analog-to-digital converter error correction | |
| KR910008523B1 (ko) | 축차비교형 아날로그/디비탈 변환기 | |
| US7042373B2 (en) | Error measuring method for digitally self-calibrating pipeline ADC and apparatus thereof | |
| US6642751B1 (en) | Configurable track-and-hold circuit | |
| US7446573B1 (en) | Comparator systems and methods | |
| US6140949A (en) | Trimming algorithm for pipeline A/D converter using integrated non-linearity measurement | |
| JP3987230B2 (ja) | Ａ／ｄコンバータ | |
| JPS61126823A (ja) | アナログデイジタル変換器 | |
| JPS5851612A (ja) | 比較回路 | |
| JPH1065542A (ja) | アナログ／ディジタル変換回路 | |
| JPH043520A (ja) | 比較回路 | |
| US5646515A (en) | Ratioed reference voltage generation using self-correcting capacitor ratio and voltage coefficient error |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070615 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130720 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |