JP3980731B2 - Nonvolatile semiconductor memory device and reading method - Google Patents

Description

【０００７】
【発明が解決しようとする課題】
上記４値メモリにおいては、１つのメモリセルに４つのしきい値のいずれかを設定できるため２ビットの情報を記憶させることができる。ところで、１つのメモリセルに１ビットの情報の記憶を行なう従来の２値メモリにおいては１ビットの情報を得るのに２つのしきい値の判定を行うため１回の読み出しが行われる。これに対し、上記４値メモリにおいては、２ビットの情報を得るのにワード線の電位を変えて３回の読み出しを行なう必要がある。そのため、単純に考えても読出し時間が２値メモリの３倍になってしまうとともに、読出し時の消費電流も３倍に増加してしまうという問題点がある。
【０００８】
しかも、フローティングゲートを有するＭＯＳＦＥＴをメモリセルとした不揮発性メモリでは、読出し動作が繰り返されると読出し時に発生する僅かなホットエレクトロンがフローティングゲートに注入されてしきい値が上昇する現象（以下、リードディスターブと称する）があるので、読出し回数が多いほどメモリセルのしきい値の変動が大きくなり最悪の場合には読出しレベルを越えてしまい記憶データ化けを起こすおそれがあるという不都合がある。
【０００９】
また、前述したように、読出し時にはメモリセルのソースに接地電位Ｖｓｓ（０Ｖ）を印加する必要があり、そのための電源ライン（グランドライン）ＧＬが図１９のようにチップの外部端子（グランドピン）ＧＮＤからメモリアレイＭ−ＡＲＹ内の各メモリセルＭＣまでは配設される。かかる電源ラインは一般にアルミ等のメタル配線層によって構成されるが、アルミ配線がビット線等の他の信号線に使用されている部位では抵抗値の高い拡散層を介してメモリセルＭＣに接地電位が印加されることもある。そのような場合、図１９に示すように、グランドピンＧＮＤに近いメモリセルと最も遠いメモリセルとでは、グランドラインの長さがかなり異なることになる。例えば、拡散層の配線は１μｍ当たり数百ｍΩ程度の抵抗値があり、メタル配線でも１００Ω程度の抵抗値があり、グランドピンから遠いメモリセル迄には数百〜数ｋΩの抵抗がつくこととなる。そのため、読出し時にメモリセルより電流が流れ出るとソース電位が浮き上がることとなるが、グランドピンに近いメモリセルと遠いメモリセルとではソース電位が大きく異なってしまう。仮に読出し電流が３ｍＡでグランド抵抗が１００Ω異なっているとすると、ソース電位には０．３Ｖの差が生じることとなる。
【００１０】
一方、メモリセルはＭＯＳＦＥＴの特性から知られているように、ドレイン電流がしきい値の近傍では対数的に変化するので、ソース電位が浮き上がってゲート・ソース間電圧が減少すると１桁ないしは２桁も電流が減少してしまう。ここで、図１８のＢ，Ｄの分布に属するメモリセルの特性が図２０にｂ，ｄで示すような特性を有していると仮定すると、各々のゲートに５Ｖの電圧を印加したときに、メモリセルＤは完全な飽和領域にあるため多少ソース電位が上がっても十分な電流量を確保できるのに対し、メモリセルＢは飽和が浅いので僅かなソース電位の浮き上がりで電流が大幅に減少して読出しが不能もしくは誤ったデータの読出しが行なわれるおそれがあることが分かる。
【００１１】
この発明の目的は、読出し時間が短くかつ消費電流の少ない多値記憶型不揮発性半導体記憶装置を提供することにある。
【００１２】
この発明の他の目的は、必要な読出し回数を減らして記憶データ化けの生じにくい多値記憶型不揮発性半導体記憶装置を提供することにある。
【００１３】
この発明のさらに他の目的は、読出し時のソース電位の浮き上がりを抑え、読出し不能あるいはデータ誤読出しを防止可能な多値記憶型不揮発性半導体記憶装置を提供することにある。
【００１４】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
すなわち、複数のしきい値を設定して１つのメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置において、ワード線読出しレベルを低い方から高い方へと変えながら順次読出しを行なって行くとともに、読み出されたデータを保持するラッチ手段を設けてその保持データに基づいて次の読み出し動作におけるビット線プリチャージを選択的に行なうようにしたものである。
【００１７】
表１を参照すれば明らかなように、ワード線読出しレベルを低い方から高い方へと順次行なって行くと、１度“０”が読み出されたメモリセルはその後レベルを高くして読出しを行なっても“０”が読み出されるので、読出しを行なわないのと同じ結果になる。つまり、ビット線のプリチャージを省略することができる。そして、プリチャージの省略によって消費電流を減らすことができるので、読出し時にメモリアレイからグランドラインに流れ出す電流を減らすことができ、これによってメモリセルのソース電位の浮き上がり量を小さくできる。そのため、読出し不能あるいはデータ誤読出しを防止することができる。しかも、プリチャージの省略によって読出し回数を少なくすることができるため、リードディスターブによるしきい値の変動すなわち記憶データ化けを抑制することができる。
【００１８】
さらに、上記読出し方式によれば、選択ワード線に接続されているメモリセルがしきい値の低いメモリセルのみであれば最後まで読出しを行なう前に全ての読出しデータが“０”になるので、オール“０”判定手段を設けることにより、途中で読出し動作を終了することができ、消費電流の低減に加えデータ読出し時間の短縮を図ることができるようになる。
【００１９】
さらに、メモリセルのしきい値と記憶データとの対応を、隣り合うしきい値同士では記憶データのコードが１ビットのみ異なる並びとなるように決定するのが望ましい。具体的には、４値メモリの場合には、図１８のしきい値分布Ａ，Ｂ，Ｃ，Ｄを２ビットデータ“１１”，“１０”，“００”，“０１”に対応させる。このようにすることによって、リードディスターブがあった場合に、これを訂正するエラー訂正回路の負担が少なく回路規模も小さくて済むという利点がある。例えば、図１８のしきい値分布Ｂにあるメモリセルのしきい値がディスターブによりしきい値分布Ｃに移った場合を考えると、上記対応の場合には本来の記憶データ“１０”が“００”と誤って読み出されることになるので、エラーは１ビットで済む。ところが、図１８のしきい値分布Ａ，Ｂ，Ｃ，Ｄを２ビットデータ“１１”，“１０”，“０１”，“００”のように対応させた場合には、メモリセルのしきい値がＢからＣに移ると、“１０”が“０１”と誤って読み出され２ビットエラーとなるので、これを訂正しようとするとエラー訂正回路の負担および回路規模が非常に大きくなってしまう。
【００２０】
【発明の実施の形態】
以下、本発明を１つのメモリセルに４値を記憶可能なフラッシュメモリに適用した場合についてその実施例を図面を用いて説明する。
【００２１】
先ず、図１を用いて本実施例のフラッシュメモリのデータ読出し順序を簡単に説明する。なお、本実施例では、メモリアレイが２つのマットで構成され、２つのマット間に各マット内のビット線ＢＬに接続され読出し信号の増幅およびラッチを行なうセンス＆ラッチ回路（以下センスラッチと称し、図にはＳＬと記す）が配置され、マットの外側すなわちビット線ＢＬを挟んで反対側にそれぞれ読出しデータを一時保持するためのラッチ回路が配置されている。以下、このラッチ回路をデータラッチと称し、図にはＤＬと記すとともに、２つのマットのうち上マット側と下マット側とでそれぞれＵ，Ｄを付して区別する。なお、ＷＬはワード線、ＭＣはメモリセルである。
【００２２】
この実施例では、読出しに先立って選択側のマット（ここでは上側マット内のメモリセルを選択する場合を考える）のすべてのビット線ＢＬを例えば１．０Ｖのような電位にプリチャージする。このプリチャージは、センスラッチＳＬに、選択マット側の入出力ノードが“１”レベルとなるようなデータを設定することにより行なう。センスラッチＳＬへのデータの設定は、非選択側のノードをＭＯＳＦＥＴを介してグランドに接地し、センスラッチの選択側の入出力ノードをハイレベルにさせることで行なう。非選択側ビット線は０．５Ｖのような電位にハーフプリチャージされ、選択側のビット線電位と非選択側ビット線電位との比較でデータが検出されるようになっている。
【００２３】
次に、選択マット側のいずれかのワード線を、最初に最も低い読出しレベルＶＲＷ１（＝１．５Ｖ）に立ち上げる。すると、当該ワード線に接続された１行分のメモリセルの読出しが行なわれる。これによって、しきい値が最も高いメモリセル（記憶データが“１１”）としきい値が２番目に高いメモリセル（記憶データ“１０”）としきい値が３番目のメモリセル（記憶データ“００”）から対応するセンスラッチＳＬに読み出されたデータは“１”となり、しきい値が最も低いメモリセル（記憶データ“０１”）から対応するセンスラッチＳＬに読み出されたデータのみ“０”となる（ステップＳ１）。
【００２４】
ステップ２では、上記センスラッチＳＬに読み出されて保持されているデータを非選択側のマットのビット線ＢＬを介してデータラッチＤＬＤへ転送する。このデータ転送についても後述するが、概念的には図２に示すように、ビット線ＢＬとセンスラッチＳＬとの間およびビット線ＢＬとデータラッチＤＬ（ＤＬＵおよびＤＬＤ）との間にそれぞれ設けられている転送用ＭＯＳＦＥＴ Ｑt1とＱt2をオンさせることで行なう。なお、このときセンスラッチＳＬの非選択マット側の入出力ノードには上記保持データとは逆のデータが現れているので、データラッチＤＬに転送され、保持されるデータはセンスラッチＳＬの保持データを反転したデータとなる。このデータ転送が終了すると、各ビット線ＢＬ上に設けられているディスチャージ用ＭＯＳＦＥＴ（後述）をすべてオンさせることで、全部のビット線の電位を接地電位（０Ｖ）に落とす（以下、これをビット線のリセットと称する）。
【００２５】
ステップ３では、先ず上記センスラッチＳＬに保持されているデータを用いて上記選択側のマット内のビット線ＢＬのプリチャージを行なう。これによって、データ“０”を保持しているセンスラッチに接続されたビット線にはプリチャージが行われないこととなって、その分消費電力を減らすことができる。プリチャージ終了後に、ステップ１で選択レベルにしたワード線と同一のワード線を、例えば２．５Ｖのような２番目の読出しレベルＶＲＷ２に立ち上げ、当該ワード線に接続された１行分のメモリセルの読出しを行なう。これによって、しきい値が最も高いメモリセル（記憶データが“１１”）としきい値が２番目に高いメモリセル（記憶データ“１０”）から対応するセンスラッチＳＬに読み出されたデータは“１”となり、しきい値が３番目のメモリセル（記憶データ“００”）としきい値が最も低いメモリセル（記憶データ“０１”）から対応するセンスラッチＳＬに読み出されたデータは“０”となる。
【００２６】
ステップ４では、上記センスラッチＳＬに読み出されて保持されているデータを選択側のマットのビット線ＢＬを介してデータラッチＤＬＵへ転送する。このデータ転送についても、ビット線ＢＬとセンスラッチＳＬ、データラッチＤＬとの間にそれぞれ設けられている転送用ＭＯＳＦＥＴ Ｑt1，Ｑt2をオンさせることで行なう。なお、このときセンスラッチＳＬの選択マット側の入出力ノードには上記保持データと同じデータが現れているので、データラッチＤＬＵに転送され、保持されるデータは、ステップ２とは異なりセンスラッチＳＬの保持データと同じデータとなる。このデータ転送が終了すると、各ビット線上に設けられているディスチャージ用ＭＯＳＦＥＴ（後述）をすべてオンさせることで、ビット線をリセットする。
【００２７】
ステップ５では、先ず上記センスラッチＳＬに保持されているデータを用いて上記選択側のマット内のビット線ＢＬのプリチャージを行なう。プリチャージ終了後に、ステップ１で選択レベルにしたワード線と同一のワード線を例えば３．５Ｖのような３番目の読出しレベルＶＲＷ３に立ち上げ、当該ワード線に接続された１行分のメモリセルの読出しを行なう。これによって、しきい値が最も高いメモリセル（記憶データが“１１”）から対応するセンスラッチＳＬに読み出されたデータのみ“１”となり、しきい値が２番目に高いメモリセル（記憶データ“１０”）としきい値が３番目のメモリセル（記憶データ“００”）としきい値が最も低いメモリセル（記憶データ“０１”）から対応するセンスラッチＳＬに読み出されたデータは“０”となる。
【００２８】
ステップ６では、上記センスラッチＳＬに読み出されて保持されている反転データと非選択側のデータラッチＤＬＤに保持されているデータ（選択されたメモリセルの反転データ）とのイクスクルーシブＯＲ論理演算を、ビット線ＢＬを利用したワイヤード論理演算にて行なう。すなわち、図２（Ｂ）に示されているように、この実施例では上記ビット線ＢＬとデータラッチＤＬＤとの間に設けられている転送用ＭＯＳＦＥＴ Ｑt2を迂回するように直列形態のＭＯＳＦＥＴ Ｑe1，Ｑe2がビット線ＢＬと接地点との間に設けられており、これらのＭＯＳＦＥＴのうちＱt2をオフ、またＱe1をオンさせた状態でセンスラッチＳＬ側の転送用ＭＯＳＦＥＴ Ｑt2を一時的にオンさせて保持データをビット線に出力させる。そして、Ｑe2をデータラッチＤＬＤに保持されているデータに応じてオンまたはオフさせる。すると、このときデータラッチＤＬＤの保持データが“０”ならばＱe2がオフとなるため、ビット線はセンスラッチＳＬから出力されたデータをそのまま維持する。一方、データラッチＤＬＤの保持データが“１”ならばＱe2がオンされるため、ビット線ＢＬは接地電位に下げられる。
【００２９】
上記のようなＭＯＳＦＥＴ Ｑt1，Ｑt2，Ｑe1，Ｑe2の動作制御により、同図の真理値表に示すような論理演算結果がビット線ＢＬ上に残ることとなる。なお、上記真理値表において、センスラッチＳＬの保持データが“０”でデータラッチＤＬＤの保持データが“１”の場合の論理演算結果が示されていないのは、１度読出しデータが“０”となったメモリセルはその後必ず読出しデータが“０”となる（読出しワード線レベルが低い方から行なっているため）ので、上記のごとく非選択側に於いて、センスラッチＳＬの保持データが“０”でデータラッチＤＬＤの保持データが“１”となる場合が生じ得ないためである。
【００３０】
ステップ７では、上記データラッチＤＬＤを一旦リセットしてから上記転送用ＭＯＳＦＥＴＱt2をオンさせることで、上記ビット線上の論理演算結果はデータラッチＤＬＤに転送され、保持される。そして、このデータラッチＤＬＤに保持されたデータは反転されて出力回路へ、また選択側のデータラッチＤＬＵの保持データはそのまま出力回路へ供給されて、所定のタイミングで外部へ出力される。その結果、読出しが行なわれたメモリセルのしきい値に応じた記憶データが外部へ出力されることとなる。
【００３１】
図３にはメモリアレイ１０と周辺回路の具体例を示す。この実施例のメモリアレイ１０は２つのマット構成されており、図３にはそのうち片方（上側）のメモリマットの具体例が示されている。同図に示すように、各メモリマットは、列方向に配列され各々ソースおよびドレインが共通接続された並列形態のｎ個のメモリセル（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）および列方向（ビット線ＢＬ方向）にそれぞれ複数個配設されている。各メモリ列ＭＣＣは、ｎ個のメモリセルＭＣ１〜ＭＣｎのドレインおよびソースがそれぞれ共通のローカルドレイン線ＬＤＬおよび共通のローカルソース線ＬＳＬに接続され、ローカルドレイン線ＬＤＬは選択スイッチＭＯＳＦＥＴ Ｑs1を介してビット線ＢＬに、またローカルソース線ＬＳＬは選択スイッチＭＯＳＦＥＴ Ｑs2を介して接地点または負電圧に接続可能にされた構成にされている。
ワードドライブ回路Ｗ−ＤＲＩＶＥＲはドライバ回路ＤＲ１〜ＤＲ４を有する。各ドライバ回路ＤＲ１〜ＤＲ４は電源端子ｔ１及びｔ２を有し、対応するワード線ＷＬ１１，ＷＬ１ｎ，ＷＬ２１，ＷＬ２ｎに結合される。消去電圧Ｅ、書込み防止電圧ＰＰ、読み出し電圧ＶＲＷ１〜ＶＲＷ３、書き込みベリファイ電圧ＶＷＷ１〜ＶＷＷ３、消去ベリファイ電圧ＷＥＷ、書込み電圧Ｐ及び接地電位Ｖｓｓは図１４で示される電源切り替え回路によって生成され、アドレスデコーダＸ−ＤＥＣに供給される。アドレスデコーダＸ−ＤＥＣは供給された前記電圧を選択し、各ドライバ回路ＤＲ１〜ＤＲ４の電源端子ｔ１及び電源端子ｔ２に供給する。電源端子ｔ１には消去電圧Ｅ、書込み防止電圧ＰＰ、読み出し電圧ＶＲＷ１〜ＶＲＷ３、書き込みベリファイ電圧ＶＷＷ１〜ＶＷＷ３及び消去ベリファイ電圧ＷＥＷが選択的に供給される。また、電源端子ｔ２には書き込み電圧Ｐ及び接地電位Ｖｓｓが選択的に供給される。
【００３２】
メモリ列ＭＣＣ及び選択スイッチＭＯＳＦＥＴ Ｑs1，Ｑs2は半導体基板上の同一のウェル領域ＷＥＬＬ内に形成され、データ消去時にはワード線に消去電圧（＝１６Ｖ）のような電圧を印加することで、ワード線単位で一括消去が可能にされている。なお、データ消去時には消去ワード線を含むブロックのスイッチＭＯＳＦＥＴ Ｑs1，Ｑs2がオン状態にされて選択ブロック、メモリセルのソースおよびドレインに０Ｖの電圧が印加されるように構成されている。
【００３３】
一方、データ書込み時には、選択されるメモリセルが接続されたワード線に書き込み電圧Ｐ（＝−１１Ｖ）のような負電圧が印加されるとともに、選択されるメモリセルに対応したビット線ＢＬが５Ｖのような電位にされかつ選択メモリセルが接続されたローカルドレイン線ＬＤＬ上のスイッチＭＯＳＦＥＴ Ｑs1がオン状態にされ、ドレインに５Ｖが印加される。ただし、このときローカルソース線ＬＳＬ上の選択スイッチＭＯＳＦＥＴ Ｑs2はオフ状態とされている。また、データ読出し時には、選択されるメモリセルが接続されたワード線に読み出し電圧ＶＲＷ１（＝１．５Ｖ），ＶＲＷ２（＝２．５Ｖ），ＶＲＷ３（＝３．５Ｖ）のような電圧が印加されるとともに、選択されるメモリセルに対応したビット線ＢＬが１Ｖのような電位にプリチャージされかつ選択メモリセルが接続されたローカルドレイン線ＬＤＬ上の選択スイッチＭＯＳＦＥＴ Ｑs1がオン状態とされる。そして、このときローカルソース線ＬＳＬ上の選択スイッチＭＯＳＦＥＴ Ｑs2はオン状態とされ、接地電位が印加される。
【００３４】
上記ビット線ＢＬの一端（メモリアレイの中央側）には読出し時にビット線のレベルを検出するとともに書込み時に書込みデータに応じた電位を与えるセンスアンプや転送用ＭＯＳＦＥＴ（Ｑt1）、プリチャージＭＯＳＦＥＴ等からなるセンスラッチ回路ＳＬがそれぞれ接続され、ビット線ＢＬの他端には書込みデータおよびリードデータを保持可能なラッチ回路、転送用ＭＯＳＦＥＴ（Ｑt2）、演算時に使用する付加回路（Ｑe1，Ｑe2）等からなるデータラッチ回路ＤＬＶがそれぞれ接続されている。この実施例のメモリアレイは２つのマットで構成されているため、センスラッチ回路ＳＬの反対側すなわち図の下側にも上記と同様のメモリマットが配置されており、そのメモリアレイ内の各ビット線ＢＬが対応するセンスラッチ回路ＳＬの他方の入出力端子に接続されている。
【００３５】
なお、上記実施例では、全てのビット線上の対応する制御用ＭＯＳＦＥＴ（転送用ＭＯＳＦＥＴ Ｑt1，Ｑt2等）を各メモリマットごとに共通の制御信号で制御するように構成した場合について説明したが、奇数列のビット線と偶数列のビット線の２つのグループに分けてそれぞれのグループごとに対応する制御用ＭＯＳＦＥＴ同士を共通の制御信号で制御するように構成して、制御信号を形成する側の回路の負荷の軽減を図ることも可能である。
【００３６】
図４には上記センスラッチ回路ＳＬおよびデータラッチ回路ＤＬＵの具体的回路例を示す。回路はセンスラッチ回路を挟んで対称であるため、一方のメモリマット内の１本のビット線に関してのみ図示するとともに、便宜上、ビット線に接続されているメモリ列のうち１つのメモリ列ＭＣＣのみ示したが、実際には複数のメモリ列ＭＣＣが接続されるものである。
【００３７】
図４に示すごとく、センスラッチ回路ＳＬはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータの入出力端子が交差結合されたフリップフロップ回路ＦＦ１を備えている。そして、上記センスラッチ回路ＳＬの一方の入出力端子Ｎａに一方のメモリマット内のビット線ＢＬｕがデータ転送ＭＯＳＦＥＴ Ｑt1を介して接続されている。また、センスラッチ回路ＳＬの他方の入出力端子Ｎｂには他方のメモリマット内のビット線ＢＬｄがデータ転送ＭＯＳＦＥＴ Ｑt1’を介して接続されている。
【００３８】
さらに、上記センスラッチ回路ＳＬの入出力端子Ｎａ，Ｎｂにはそれぞれディスチャージ用のＭＯＳＦＥＴＱd1，Ｑd1’が接続され、ビット線ＢＬｕの他端にもディスチャージ用ＭＯＳＦＥＴ Ｑd2が接続されている。また、各ビット線ＢＬｕにはプリチャージ用のＭＯＳＦＥＴ Ｑp1，Ｑp2が接続され、このうちＱp1はＭＯＳＦＥＴ Ｑc1を介して電源電圧Ｖccが供給される端子に接続され、Ｑc1のゲートはフリップフロップＦＦ１の入出力ノードＮａに接続されその保持データに応じてオン、オフされ、ＰＣＵが１Ｖ＋Ｖｔｈ（しきい値電圧）のような電位にされることにより、ＦＦ１の保持データが“１”のときに対応するビット線が１Ｖにプリチャージされる。また、このとき非選択側のプリチャージＭＯＳＦＥＴ Ｑp2’（Ｑp2に相当）はそのゲート制御信号ＰＲＤ（ＰＲＵに相当）が０．５Ｖ＋Ｖｔｈのような電位にされることにより０．５Ｖにプリチャージされるようになっている。
【００３９】
なお、上記センスラッチ回路ＳＬの入出力端子Ｎａ，ＮｂにはカラムスイッチＭＯＳＦＥＴ（Ｙゲート）Ｑｙを介して、他端がデータ切り替え回路に接続されたコモン入出力線ＣＩ／Ｏに接続可能にされている。また、上記センスラッチ回路ＳＬの入出力端子Ｎａ，Ｎｂにはそれぞれオール“０”判定用のＭＯＳＦＥＴＱａのゲートが接続されている。このオール“０”判定用のＭＯＳＦＥＴ Ｑａのソースは接地点に、またドレインは予めプリチャージされる共通出力線ＩＣＯに接続されており、１つでもセンスラッチＳＬの保持データが“１”であると対応するＭＯＳＦＥＴ Ｑａがオンされて共通出力線ＩＣＯの電位が引き抜かれるため、この共通出力線ＩＣＯの電位がハイレベルであれば全てのセンスラッチＳＬの保持データが“０”であると判定することができる。
【００４０】
一方、上記データラッチ回路ＤＬＵはセンスラッチ回路ＳＬと同様にＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータの入出力端子が交差結合されたフリップフロップ回路ＦＦ２を備えている。そして、上記データラッチ回路ＤＬＵの一方の入出力端子Ｎｃにメモリマット内のビット線ＢＬｕがデータ転送用ＭＯＳＦＥＴ Ｑt2を介して接続されている。また、データラッチ回路ＤＬＵの入出力端子Ｎｃにはディスチャージ用のＭＯＳＦＥＴＱd3が接続され、ビット線ＢＬｕと接地点との間にはプリチャージ信号DP_Uおよび上記入出力端子Ｎｃの電位によってオン、オフされるＭＯＳＦＥＴ Ｑe1およびＱe2が直列形態に接続されている。
【００４１】
さらに、データラッチ回路ＤＬＵの入出力端子Ｎｃには、ＭＯＳＦＥＴ Ｑｇを介してデータ切り替え回路に接続可能にされている。また、図４には示されていないが、上記センスラッチ回路ＳＬの入出力端子Ｎｂに接続されたビット線ＢＬｄの他端にもフリップフロップ回路等からなるデータラッチ回路ＤＬＤが配置されている。
【００４２】
図２１には、データ読み出しのフローチャートが示されている。ステップ１（ＳＴ１）にて読み出しコマンドが入力されることによりフラッシュメモリは読み出しモードに設定される。ステップ２（ＳＴ２）にて読み出しアドレスの入力がされる。読み出しアドレスはアドレスデコーダによってデコードされ、ワード線が選択される。ステップ３（ＳＴ３）にて選択されたワード線に読み出し電圧ＶＲＷ１が印加され、選択されたワード線を有するメモリマット（選択側メモリマット）内のデータ線はプリチャージ用のＭＯＳＦＥＴ Ｑp1によってプリチャージ動作が実行され、全データ線は１Ｖにプリチャージされる。もう一方のメモリマット（非選択側メモリマット）内の全データ線はプリチャージ用のＭＯＳＦＥＴ Ｑp2によって０．５Ｖにプリチャージされる。
【００４３】
ステップ４（ＳＴ４）にて、選択されたワード線から読み出されたデータがセンスラッチ回路ＳＬに格納される。ステップ５（ＳＴ５）にてセンスラッチ回路ＳＬに格納されたデータはデータラッチ回路ＤＬＤに転送され、格納される。ステップ６（ＳＴ６）にて上記選択されたワード線に読み出し電圧ＶＲＷ２が印加され、選択側メモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ Ｑp1によってプリチャージ動作が実行される。しかし、ステップ４において、「０」データ（読み出し電圧ＶＲＷ１より低いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線は、ＭＯＳＦＥＴ Ｑc1がオン状態とならないので１Ｖにはプリチャージされない。つまり、ステップ６において１Ｖにプリチャージされるデータ線は、ステップ３のデータ読み出しにおいて「１」データ（読み出し電圧ＶＲＷ１より高いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線のみである。非選択側のメモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ Ｑp2によって０．５Ｖにプリチャージされる。
【００４４】
ステップ７（ＳＴ７）にて選択されたワード線から読み出されたデータがセンスラッチ回路ＳＬに格納される。ステップ８（ＳＴ８）にてセンスラッチ回路ＳＬに格納されたデータはデータラッチ回路ＤＬＵに転送され、格納される。ステップ９（ＳＴ９）にて上記選択されたワード線に読み出し電圧ＶＲＷ３が印加され、選択側メモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ Ｑp1によってプリチャージ動作が実行される。しかし、ステップ４及びステップ７において、「０」データ（読み出し電圧ＶＲＷ２より低いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線は、ＭＯＳＦＥＴ Ｑc1がオン状態とならないので１Ｖにはプリチャージされない。つまり、ステップ９において１Ｖにプリチャージされるデータ線は、ステップ７のデータ読み出しにおいて「１」データ（読み出し電圧ＶＲＷ２より高いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線のみである。非選択側メモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ Ｑp2によって０．５Ｖにプリチャージされる。ステップ１０（ＳＴ１０）にて選択されたワード線から読み出されたデータがセンスラッチ回路ＳＬに格納される。
【００４５】
ステップ１１（ＳＴ１１）において、ステップ５にてデータラッチ回路ＤＬＤに格納されたデータとステップ１０にてセンスラッチ回路ＳＬに格納されたデータとのイクスクルーシブＯＲ論理演算が行われる。ステップ１２（ＳＴ１２）にてステップ１０の演算結果がセンスラッチ回路に格納される。ステップ１３（ＳＴ１３）にてセンスラッチ回路に格納された演算結果データがデータレジスタＤＬＤに転送され、格納される。ステップ１４（ＳＴ１４）にてデータレジスタＤＬＵ，ＤＬＤに格納されたデータが図１４に示される外部端子Ｉ／Ｏから出力される。
【００４６】
読み出し動作において、データ線を奇数列及び偶数列に分けて読み出しを実行する場合、奇数列のデータ線に対しプリチャージ動作が実行された後、奇数列のデータ線に結合されるセンスラッチ回路にデータが読み出され、次に偶数列のデータ線に対しプリチャージ動作が実行された後、偶数列のデータ線に結合されるセンスラッチ回路にデータが読み出される。
なお、同図において、ステップ３（ＳＴ３）及びステップ４（ＳＴ４）は図１のステップ（Ｓｔｅｐ１）に対応し、ステップ５（ＳＴ５）は図１のステップ２（Ｓｔｅｐ２）に対応し、ステップ６（ＳＴ６）及びステップ７（ＳＴ７）は図１のステップ３（Ｓｔｅｐ３）に対応し、ステップ８（ＳＴ８）は図１のステップ４（Ｓｔｅｐ４）に対応し、ステップ９（ＳＴ９）及びステップ１０（ＳＴ１０）は図１のステップ５（Ｓｔｅｐ５）に対応し、ステップ１１（ＳＴ１１）及びステップ１２（ＳＴ１２）は図１のステップ６（Ｓｔｅｐ６）に対応し、ステップ１３（ＳＴ１３）は図１のステップ７（Ｓｔｅｐ７）に対応し、ステップ１４（ＳＴ１４）は図１のステップ８（Ｓｔｅｐ８）に対応する。
【００４７】
図２２はデータ読み出し動作における選択側メモリマット内のデータ線の電位変化を示す図である。同図ではわかりやすくするためにワード線ＷＬには、しきい値分布Ａに属するメモリセルａ、しきい値分布Ｂに属するメモリセルｂ、しきい値Ｃに属するメモリセルｃ及びしきい値Ｄに属するメモりセルｄのみが結合されている。各メモリセルａ、ｂ、ｃ及びｄには対応するデータ線ＢＬ０〜ＢＬ３が結合されている。ワード線ＷＬに読み出し電圧ＶＲＷ１が印加されるときデータ線ＢＬ０〜ＢＬ３はすべて１Ｖにプリチャージされる。メモリセルａはオン状態となるので、データ線ＢＬ０のみロウレベルとなる。次にワード線ＷＬに読み出し電圧ＶＲＷ２が印加されるときデータ線ＢＬ０はロウレベルのままであり、データ線ＢＬ１〜ＢＬ３は１Ｖにプリチャージされる。メモリセルｂはオン状態となるので、データ線ＢＬ１はロウレベルとなる。さらにワード線ＷＬに読み出し電圧ＶＲＷ３が印加されるときデータ線ＢＬ０及びＢＬ１はロウレベルのままであり、データ線ＢＬ２及びＢＬ３は１Ｖにプリチャージされる。メモリセルｃはオン状態となるので、データ線ＢＬ２はロウレベルとなる。このように一度「０」が読み出されたデータ線はプリチャージ動作が実行されたとしてもプリチャージはされない。
【００４８】
図５には、データ読出し時のタイミングが示されている。図５において、Ｔ１は１回目のデータ読出し期間、Ｔ２は２回目のデータ読出し期間、Ｔ３は３回目のデータ読出し期間である。各読出し期間は、ほぼ同じような手順で読出し動作を行なうようになっており、それぞれワード線切替え期間ｔ１、ビット線プリチャージ期間ｔ２、メモリによるディスチャージ期間ｔ３、センスラッチＳＬによる増幅期間ｔ４、センスラッチからデータラッチへのデータ転送期間ｔ５、ビット線リセット期間ｔ６に細分される。なお、２回目のデータ読出し期間におけるデータ転送方向は、１回目のデータ読出し期間におけるデータ転送方向とは逆となる。また、３回目の読出し期間Ｔ３においては増幅期間ｔ４とデータ転送期間ｔ５との間に演算期間ｔ４’が入るとともに、データ転送はセンスラッチＳＬにある３番目のリードデータおよびデータラッチＤＬＵ，ＤＬＤに保持されている最初と２番目のリードデータを出力バッファ回路へ転送する点で、１回目や２回目の読出し期間と若干異なっている。
【００４９】
なお、図５において、Ｗ．Ｌ．は選択ワード線の電位、Ｂ．Ｌ．はビット線の電位、ＰＣＵはプリチャージＭＯＳＦＥＴ Ｑp1のゲート制御信号、ＰＣＤは反対側のマットのプリチャージＭＯＳＦＥＴ Ｑp1のゲート制御信号、ｎ（ＳＵ），ｎ（ＳＤ）はセンスラッチＳＬの入出力ノードＮａ，Ｎｂの電位、ＴＲＵ／Ｄは転送用ＭＯＳＦＥＴ Ｑt1のゲート制御信号、ＤＴＵは転送用ＭＯＳＦＥＴ Ｑt2のゲート制御信号、ｎ（ＤＵＳ）はデータラッチの入力ノードＮｃの電位、ＳＳｉ，ＳＤｉは選択スイッチＱs1，Ｑs2の制御信号、ＤＰＵはデータラッチＤＬＵ側のＭＯＳＦＥＴ Ｑe1のゲート制御信号である。
【００５０】
ＷＬ切り替え動作において、ワード線ＷＬに読み出し電圧ＶＲＷ１（１．５Ｖ）を印加し、選択側メモリマット内のプリチャージ用のＭＯＳＦＥＴ Ｑp1のゲートに１Ｖ＋Ｖｔｈの電圧が印加されることにより、データ線ＢＬ（Ｓ）は１Ｖにプリチャージされる。センスラッチ回路には「１」データが格納されていたとして、ＭＯＳＦＥＴ Ｑd1のゲートにハイレベルの信号ＲＳＡＵが印加されることによりセンスラッチ回路の入出力ノードＮａの電位はロウレベルとされる。メモリディスチャージ動作において、センスラッチ回路の入出力ノードＮａの電位はロウレベルとされたことにより、センスラッチ回路の入出力ノードＮｂの電位はハイレベルとなる。非選択側メモリマット内のプリチャージ用のＭＯＳＦＥＴＱp2のゲートに０．５Ｖ＋Ｖｔｈの電圧が印加されることにより、データ線ＢＬ（Ｒ）は０．５Ｖにプリチャージされる。非選択側メモリマット内データ線のプリチャージはＷＬ切り替え動作の時に実行しても良い。
【００５１】
選択されたワード線ＷＬに結合されたメモリセルのしきい値が読み出し電圧ＶＲＷ１より低いため、スイッチＭＯＳＦＥＴ Ｑs1及びＱs2のゲートにハイレベルの信号ＳＤｉ及びＳＳｉが印加されることによりデータ線ＢＬ（Ｓ）の電位はプリチャージレベルの１Ｖから徐々に下がっていく。増幅動作において、転送用ＭＯＳＦＥＴ Ｑt1及びＱt1’をオンさせるために転送用ＭＯＳＦＥＴ Ｑt1及びＱt1’のゲートにハイレベルの信号ＴＲＵ及びＴＲＤが印加される。この時、センスラッチ回路とデータ線は結合され、センスラッチ回路はデータ線上のデータの増幅をする。転送動作において、データレジスタＤＬＵとデータ線ＢＬ（Ｓ）の間に設けられた転送用ＭＯＳＦＥＴ Ｑt2のゲートにハイレベルの信号ＤＴＵが印加されることによってセンスラッチ回路によって増幅されたデータがデータレジスタＤＬＵに転送・格納される。リセット動作において、ＭＯＳＦＥＴ Ｑd1及びＱd1’のゲートにハイレベルの信号ＲＳＡＵ及びＲＳＡＤが印加されることによりデータ線ＢＬ（Ｓ）及びＢＬ（Ｒ）は０Ｖにリセットされる。
【００５２】
演算動作において、転送用ＭＯＳＦＥＴ Ｑt1及びＱt1’をオンさせるために転送用ＭＯＳＦＥＴ Ｑt1及びＱt1’のゲートにハイレベルの信号ＴＲＵ及びＴＲＤが印加される。括弧内の数値はデータレジスタＤＬＵ及びＤＬＤに格納されているデータを示す。付加回路Ｑe1のゲートにハイレベルの信号ＤＰＵを付加することにより図１に示した演算が実行され、転送用ＭＯＳＦＥＴ Ｑt2のゲートにハイレベルの信号ＤＴＵを付加することにより演算結果がデータレジスタ内に格納される。
【００５３】
図６は、外部から入力される記憶すべきデータをメモリセルに記憶される多値データへ変換するデータ変換回路２０の構成およびこのデータ変換回路２０とメモリアレイ１０内のセンスラッチ列１１およびデータラッチ列１２ａ，１２ｂとの関係を示す。データ変換回路２０は、入力バッファ部２１とデータ変換部２２とからなり、８ビットのデータが２ビットずつペアにして並列に入力可能にされている。図６には、そのうち１組の入力バッファ部とデータ変換部の詳細が示されている。以下、そのうち１組のデータ変換回路について説明する。
【００５４】
１組のデータ変換回路内の入力バッファ部２１は２つのクロックドインバータＩＮＶ１，ＩＮＶ２およびラッチ回路ＬＴ１，ＬＴ２から構成され、データ変換部２２は上記各組のラッチ回路ＬＴ１，ＬＴ２に接続されたインバータＩＮＶ１１，ＩＮＶ１２と、この２つのインバータＩＮＶ１１，ＩＮＶ１２の出力と上記各組のラッチ回路ＬＴ１，ＬＴ２の出力とを入力信号とする３個のＮＡＮＤゲート回路Ｇ１，Ｇ２，Ｇ３と、これらのゲート回路の出力を反転するインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３と、これらのインバータに接続されたＭＯＳＦＥＴからなる伝送ゲートＴＧ１，ＴＧ２，ＴＧ３とによって構成され、入力された２ビットのデータを３ビットのデータに変換し、全体として３ビット×４のデータを出力する。
【００５５】
表２には、上記データ変換回路２０におけるデータ変換例を示す。
【表２】

【００５６】
表２に示されているように、書込みデータ“０１”は３ビットのデータ“０１０”に変換され、書込みデータ“００”は３ビットのデータ“１００”に変換され、書込みデータ“１０”は３ビットのデータ“００１”に変換され、書込みデータ“１１”は３ビットのデータ“０００”に変換される。そして、変換後“１”に相当するビットに対応するメモリセルにのみ書込みがなされ、変換後“０”に相当するビットに対応するメモリセルには書込みがなされないこととなる。
【００５７】
外部端子Ｉ／Ｏ０及びＩ／Ｏ１を介して上記データ変換回路２０に最初に入力された８ビットの書込みデータは３ビットのデータに変換される。変換されたデータはメモリアレイ１０の両端（図では上と下）に配置されているデータラッチ列１２ａ（前記ＤＬＵに相当），１２ｂ（前記ＤＬＤに相当）とメモリアレイの中央に配置されているセンスラッチ列１１（前記ＳＬに相当）の１番目のラッチ回路にそれぞれ転送され、保持される。また、外部端子Ｉ／Ｏ２及びＩ／Ｏ３を介して供給された書込みデータもまた３ビットのデータに変換され、メモリアレイ１０の両端（図では上と下）に配置されているデータラッチ列１２ａ，１２ｂとメモリアレイの中央に配置されているセンスラッチ回路１１の２番目のラッチ回路にそれぞれ転送され、保持される。
【００５８】
以下同様に、外部端子Ｉ／Ｏ４及びＩ／Ｏ５を介して供給された書込みデータもまた３ビットのデータに変換され、データラッチ列１２ａ，１２ｂセンスラッチ列１１の３番目のラッチ回路にそれぞれ転送され、保持される。外部端子Ｉ／Ｏ６及びＩ／Ｏ７を介して供給された書込みデータもまた３ビットのデータに変換され、データラッチ列１２ａ，１２ｂとセンスラッチ列１１の４番目のラッチ回路にそれぞれ転送され、保持される。次に入力された８ビットの書込みデータは、データ変換回路２０で変換されてデータラッチ回路１２ａ，１２ｂとセンスラッチ回路１１の５〜８番目のビットにそれぞれ転送され、保持される。
【００５９】
上記動作を繰り返してデータラッチ列１２ａ，１２ｂとセンスラッチ列１１の全てのラッチ回路にデータが格納された時点で、メモリ内部に設けられている後述の制御回路が書込みシーケンスを起動して、最初にセンスラッチ列１１に保持されているデータ、次にセンスラッチ列１２ａのデータ、その後に１２ｂのデータの順で書込みを実行する。なお、制御回路は外部のＣＰＵ等から入力されるコマンドに従って制御を行なうように構成されている。
【００６０】
図７には、データ書込み時のタイミングが示されている。同図から分かるように、書込み時には、先ず書込みコマンドが入力され、続いて、書込み先のセクタアドレスadd1，add2が入力されてそれぞれライトイネーブル信号／ＷＥの立下がりに同期して取り込まれる。このとき、コマンドとアドレスの識別は同時に入力される制御信号（コマンド・データ・イネーブル信号）／ＣＤＥによって区別される。すなわち、／ＣＤＥがロウレベルのときはコマンドまたはデータが入力されていると判別し、／ＣＤＥがハイレベルのときはアドレスが入力されていると判別する。
【００６１】
アドレスの次に、１セクタ（１つのワード線に接続されているメモリセル）に記憶すべき最初の８ビットの書込みデータＤ１が入力され、クロックＳＣに同期して上記入力バッファ部２１に取り込まれる。そして、データ変換回路２０におけるデータ変換後にゲート制御信号ＹＧによって上記伝送ゲートＴＧ１〜ＴＧ３がＯＮされて、３ビット×４の書込みデータがデータラッチ列１２ａ，１２ｂとセンスラッチ列１１に順次転送され、保持される。その後、８ビット単位で入力される書込みデータＤ２，Ｄ３，・・・Ｄ５２８が逐次データ変換されてセンスラッチ列１１とデータラッチ列１２ａ，１２ｂに格納されて行く。１セクタ分の書込みデータの転送が終了すると、外部から書込み開始コマンドが入力されて取り込まれ、このコマンドを解読し前記書込みシーケンスを実行することで１セクタ分のデータの書込みが同時に行なわれる。
【００６２】
メモリアレイ１０では、上記センスラッチ列１１とデータラッチ列１２ａ，１２ｂに格納されたデータが“１”になっているビット線に接続されている記憶素子に対して書込み動作すなわち書込みパルスの印加が行なわれて、各記憶素子のしきい値が図１８に示されている分布のいずれかにシフトされて４値のデータを１メモリセルに書き込むことができる。図８に書込み制御手順を示す。なお、このデータ書き込みに先立って、すべてのメモリセルのしきい値を最も高い状態（データ“１１”に相当する状態）にする消去が行われているものとする。
【００６３】
図８における第１ステップＳ１（書込みデータをラッチ１〜３に転送）が上記データ変換回路２０からセンスラッチ列１１とデータラッチ列１２ａ，１２ｂへのデータ転送であり、第２ステップＳ２以降が上記書込み開始コマンドが入力されることで開始される制御シーケンスである。
【００６４】
この制御シーケンスでは、先ず最初に、既に取り込まれている書込みアドレスをデコードすることによって選択されたワード線を−１１Ｖのような電位に設定する（ステップＳ２）。これとともに、ビット線上の転送ＭＯＳＦＥＴ Ｑt1をオンさせて、そのときセンスラッチ列１１に保持されているデータに応じてデータが“１”になっているビット線を５Ｖのような電位に設定して書込みを行なわせる。次に、ビット線を１Ｖのような電位にプリチャージしてから上記選択ワード線を１．０Ｖのような電圧に設定して、ベリファイ読出しを行なう。このとき正常に書込みが終了したメモリセルからセンスラッチ列１１に読み出されたデータは“０”に変化する。そこで、センスラッチ列１１の保持データがすべて“０”になっているか否か判定する（ステップＳ３）。そして、１つでも“１”のデータが残っている場合には、そのときセンスラッチ列１１に保持されているデータを用いて再度書込みを行なう（ステップＳ４）。
【００６５】
ベリファイ判定の結果、センスラッチ列１１のデータがすべて“０”になった場合にはステップＳ５へ進んで、データラッチ列１２ａに保持されているデータをセンスラッチ列１１へ転送する。それから、選択ワード線を前回よりも若干低い−１０．５Ｖのような電位に設定する（ステップＳ６）。次に、センスラッチ列１１に保持されたデータに基づいて書込みを行なった後、選択ワード線を２．０Ｖのような電圧に設定して、ベリファイ読出しを行なって、センスラッチ列１１の保持データがすべて“０”になっているか否か判定する（ステップＳ７）。そして、１つでも“１”のデータが残っている場合にはそのときセンスラッチ列１１に保持されているデータを用いて再度書込みを行なう（ステップＳ８）。
【００６６】
ベリファイ判定の結果、センスラッチ列１１のデータがすべて“０”になった場合には、ステップＳ９へ進んで、今度はデータラッチ列１２ｂに保持されているデータをセンスラッチ列１１へ転送する。それから、選択ワード線を前回よりもさらに若干低い−１０Ｖのような電位に設定する（ステップＳ１０）。次に、センスラッチ列１１に保持されたデータに基づいて書込みを行なった後、選択ワード線を３．０Ｖのような電圧に設定して、ベリファイ読出しを行なって、センスラッチ列１１の保持データがすべて“０”になっているか否か判定する（ステップＳ１１）。そして、１つでも“１”のデータが残っている場合には、そのときセンスラッチ列１１に保持されているデータを用いて再度書込みを行なう（ステップＳ１２）。
【００６７】
以上の手順により、消去レベルから遠いしきい値のメモリセルへの書込みから順次しきい値が近いメモリセルへの書込みが実行されて、書込み動作が終了する。これによって、消去レベルに近いしきい値のメモリセルに対してかかるワード線ディスターブの回数を減らすことができ、ワード線ディスターブによるしきい値の変動を最小に抑えることができる。しかも、上記実施例では、書込みワード線電圧を−１１Ｖ，−１０．５Ｖ，−１０Ｖのように、絶対値を徐々に小さくして行くようにしているため、１回に生じるディスターブの量も次第に小さくなりしきい値の変動を更に小さくすることができる。ただし、書込み電圧を徐々に下げて行く代わりに書込みパルス幅を徐々に小さくして行くようにしてもよい。
【００６８】
図９にはデータ書込み時（上側メモリマット内のメモリセルにデータ書込みを行った時）のメモリアレイおよびセンスラッチ回路内の各信号線の変化の様子が示されている。
なお、図９に示されている符号は、図４に示されている信号の符号と対応している。因に、ＹＧｉはカラムスイッチＱｙのゲート制御信号、ＮＯＬはセンスラッチの入出力ノードＮｂの電位、ＢＬＵは選択側ビット線の電位、ＢＬＤは非選択側ビット線の電位、ＴＲＵ，ＴＲＤは転送用ＭＯＳＦＥＴ Ｑt1’，Ｑt1のゲート制御信号、ＰＣＵは選択側ビット線のプリチャージ用ＭＯＳＦＥＴ（Ｑp1’）のゲート制御信号、ＰＲＤは非選択側ビット線のハーフプリチャージ用ＭＯＳＦＥＴ Ｑp2のゲート制御信号、ＲＳＡＵ，ＲＳＡＤはディスチャージ用ＭＯＳＦＥＴ Ｑd1，Ｑd1’のゲート制御信号、ＳＬＰ ＳＬはセンスラッチのフリップフロップＦＦ１の電源である。
【００６９】
図１０には、上記実施例におけるメモリセルのレイアウト構成および断面構造の一例を示す。図において、５０はメモリセルＭＣおよび選択スイッチＭＯＳＦＥＴ Ｑs1，Ｑs2のソース、ドレイン領域となる拡散層、５１，５２はポリシリコンもしくはタングステンシリサイドからなる選択スイッチＭＯＳＦＥＴ Ｑs1，Ｑs2のゲート電極、５３はメモリセルＭＣを構成するＭＯＳＦＥＴのコントロールゲート電極（ワード線）、５４は選択スイッチＭＯＳＦＥＴ Ｑs1，Ｑs2のソース領域とビット線ＢＬとを接続するためのコンタクトホールである。図１０（Ｂ）は図１０（Ａ）におけるＸ−Ｘ線に沿った断面図、図１０（Ｃ）は図１０（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１０（Ｂ）に示されているようにビット線ＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設されている。ビット線ＢＬは例えばアルミニウム層により構成される。図１０（Ｃ）に示されているように、コントロールゲート電極５３の下方にはポリシリコンからなるようなフローティングゲート電極５５が設けられている。
【００７０】
図１１〜図１３はメモリアレイの他の実施例を示すもので、このうち図１１には、ＮＡＮＤ型と呼ばれるメモリアレイにおけるメモリセルのレイアウト構成および断面構造の一例を示す。ＮＡＮＤ型メモリアレイにおいては、図１１（Ｄ）に示されているように、ビット線ＢＬと共通ソース線ＣＳＬに接続された選択スイッチＭＯＳＦＥＴ Ｑs1とＱs2との間に複数のメモリセルＭＣが直列形態に接続される。図１０の実施例と同様、５０はメモリセルＭＣおよび選択スイッチＭＯＳＦＥＴ Ｑs1，Ｑs2のソース、ドレイン領域となる拡散層、５１，５２はポリシリコンもしくはタングステンシリサイドからなる選択スイッチＭＯＳＦＥＴＱs1，Ｑs2のゲート電極、５３はメモリセルＭＣを構成するＭＯＳＦＥＴのコントロールゲート電極（ワード線）、５４は選択スイッチＭＯＳＦＥＴ ，Ｑs1Ｑs2のソース領域とビット線ＢＬとを接続するためのコンタクトホールである。
【００７１】
図１１（Ｂ）は図１１（Ａ）におけるＸ−Ｘ線に沿った断面図、図１１（Ｃ）は図１１（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１１（Ｂ）に示されているようにビット線ＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設されている。ビット線ＢＬは例えばアルミニウム層により構成される。図１１（Ｃ）に示されているように、メモリセルのコントロールゲート電極５３の下方にはフローティングゲート電極５５が設けられている。図１０の実施例では、各メモリセルがオンされたときにビット線ディスチャージ電流がコントロールゲート電極の配設方向（図１０Ａの横方向）に流れるのに対し、図１１の実施例ではメモリセルがオンされたときに電流はコントロールゲート電極と直交する方向（図１１Ａの縦方向）に流れる。この実施例においてもフローティングゲート電極５５はポリシリコンで構成されている。
【００７２】
図１２には、ＮＯＲ型と呼ばれるメモリアレイにおけるメモリセルのレイアウト構成および断面構造の一例を示す。ＮＯＲ型メモリアレイにおいては、図１２（Ｄ）に示されているように、複数のメモリセルが直列形態に配設され隣接するメモリセルのソース・ドレイン端子が共通端子とされかつ各共通端子が交互にビット線ＢＬと共通ソース線ＣＳＬに接続された構成とされる。図１２において、５０ａはメモリセルＭＣの共通ドレイン領域となる拡散層、５０ｂはメモリセルＭＣの共通ソース領域となる拡散層、５３はポリシリコンもしくはタングステンシリサイドからなるメモリセルＭＣのコントロールゲート電極（ワード線）、５４はメモリセルＭＣの共通ドレイン領域５０ａとビット線ＢＬとを接続するためのコンタクトホールである。この実施例では、メモリセルＭＣの共通ソース領域５０ｂは共通ソース線ＣＳＬを兼ねている。
【００７３】
図１２（Ｂ）は図１２（Ａ）におけるＸ−Ｘ線に沿った断面図、図１２（Ｃ）は図１２（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１２（Ｂ）に示されているようにビット線ＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設されている。ビット線ＢＬは例えばアルミニウム層により構成される。図１２（Ｃ）に示されているように、メモリセルのコントロールゲート電極５３の下方にはフローティングゲート電極５５が設けられている。この実施例においてもフローティングゲート電極５５はポリシリコンで構成されている。
【００７４】
図１３には、ＤＩＮＯＲ型と呼ばれるメモリアレイにおけるメモリセルのレイアウト構成および断面構造の一例を示す。ＤＩＮＯＲ型メモリアレイは、図１３（Ｄ）に示されているように、図１２のＮＯＲ型を基本構成としこれにローカルビット線ＬＢＬを加えた構成が特徴である。すなわち、複数のメモリセルが直列形態に配設され隣接するメモリセルのソース・ドレイン端子が共通端子とされかつ各共通端子が交互にローカルビット線ＬＢＬと共通ソース線ＣＳＬに接続された構成とされるとともに、ローカルビット線ＬＢＬとビット線ＢＬとの間に選択スイッチＭＯＳＦＥＴ Ｑs1接続されている。
【００７５】
図１３（Ａ）において、５０ａはメモリセルＭＣの共通ドレイン領域となる拡散層、５０ｂはメモリセルＭＣの共通ソース領域となる拡散層、５１は選択スイッチＭＯＳＦＥＴ Ｑs1のゲート電極、５３はタングステンシリサイドからなるメモリセルＭＣのコントロールゲート電極（ワード線）、５４は選択スイッチＭＯＳＦＥＴ Ｑs1のドレイン領域とビット線ＢＬとを接続するためのコンタクトホールである。この実施例では、メモリセルＭＣの共通ソース領域５０ｂは共通ソース線ＣＳＬを兼ねている。
【００７６】
図１３（Ｂ）は図１３（Ａ）におけるＸ−Ｘ線に沿った断面図、図１３（Ｃ）は図１３（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１３（Ｂ）に示されているようにローカルビット線ＬＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設され、ビット線ＢＬはローカルビット線ＬＢＬの上方にこれとほぼ平行に配設されている。この実施例では、ローカルビット線ＬＢＬは例えばポリシリコン層で構成され、ビット線ＢＬは例えばアルミニウム層により構成される。図１３（Ｃ）に示されているように、メモリセルのコントロールゲート電極５３の下方にはフローティングゲート電極５５が設けられている。
【００７７】
図１４には、上記メモリアレイ１０、データ変換回路２０および制御回路並びにメモリ周辺回路を同一半導体チップ上に備えた多値フラッシュメモリの全体の構成例が示されている。
この実施例のフラッシュメモリは、特に制限されないが、外部のＣＰＵ等から与えられるコマンドをデコードするコマンドデコーダ３１と、該コマンドデコーダ３１のデコード結果に基づいて当該コマンドに対応した処理を実行すべくメモリ内部の各回路に対する制御信号を順次形成して出力する制御回路（シーケンサ）３２とを備えており、コマンドが与えられるとそれを解読して自動的に対応する処理を実行するように構成されている。上記制御回路３２は、例えばマイクロプログラム方式のＣＰＵの制御部と同様に、コマンド（命令）を実行するのに必要な一連のマイクロ命令郡が格納されたＲＯＭ（リードオンリメモリ）からなり、コマンドデコーダ３１がコマンドに対応したマイクロ命令群の先頭アドレスを生成して制御回路３２に与えることにより、マイクロプログラムが起動されるように構成されている。
【００７８】
図１４において、図４と同一符号が付されている回路部分は同一の機能を有する回路である。すなわち、１０は２つのメモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成されたメモリアレイ、２０は外部から入力された書込みデータを２ビットごとに４値データに変換するデータ変換回路、１１は変換された書込みデータや読出しデータを保持するセンスラッチ列、１２ａ，１２ｂはデータラッチ列である。
【００７９】
メモリアレイ１０には、各メモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレスデコーダ１３ａ，１３ｂと、該デコーダ１３ａ，１３ｂのデコード結果に従って各メモリマット内の１本のワード線ＷＬを選択レベルに駆動するワードドライブ回路１４ａ，１４ｂが設けられている。特に制限されないが、この実施例のメモリアレイ１０では、上記ワードドライブ回路が各メモリマットの両側および中央に配置されている。図３や図４には示されていないが、Ｙ系のアドレスデコーダ回路およびこのデコーダによって選択的にオン、オフされてデータ変換回路２０からのデータを対応するセンスラッチに転送させるカラムスイッチは、センスラッチ列１１と一体的に構成されている。図９には、このＹ系デコーダ回路とカラムスイッチとセンスラッチ回路とが、１つの機能ブロックＹ−ＤＥＣ＆ＳＬで示されている。
【００８０】
この実施例の多値フラッシュメモリには、上記各回路の他、書込み時や消去時にセンスラッチ列１１のデータに基づいて書込みまたは消去が終了したか判定して上記制御回路３２に知らせ書込みシーケンスまたは消去シーケンスを終了させる書込・消去判定回路３３や、内部の動作に必要なタイミングクロックを形成してメモリ内の各回路に供給するクロック発生回路３４、メモリ内部の状態を反映するとともに外部に対して外部からアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／Ｂを信号を形成して出力したり内部回路をテストする機能を備えたステイタス＆テスト系回路３５、メモリアレイ１０から読み出された信号を増幅するメインアンプ回路３６、電源系回路３７、外部から入力されるアドレス信号や書込みデータ信号およびコマンドを取り込んで内部の所定の回路に供給するとともに読出しデータ信号を外部へ出力するための入出力バッファ回路３８、外部から入力される制御信号を取り込んで制御回路３２その他内部の所定の回路に供給したり上記入出力バッファ回路３８を制御する制御信号入力バッファ＆入出力制御回路３９、アドレス制御系回路４０、メモリアレイ内に不良ビットがあった場合に予備メモリ行と置き換えるための冗長回路４１等が設けられている。
【００８１】
この実施例のフラッシュメモリは、アドレス信号と書込みデータ信号およびコマンド入力とで外部端子（ピン）Ｉ／Ｏを共用している。そのため、入出力バッファ回路３８は、上記制御信号入力バッファ＆入出力制御回路３９からの制御信号に従ってこれらの入力信号を区別して取り込み所定の内部回路に供給する。また、上記電源系回路３７は、基板電位等の基準となる電圧を発生する基準電源発生回路や外部から供給される電源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電圧、ベリファイ電圧等チップ内部で必要とされる電圧を発生するチャージポンプ等からなる内部電源発生回路、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してメモリアレイ１０に供給する電源切り替え回路、これらの回路を制御する電源制御回路等からなる。
【００８２】
上記アドレス制御系回路４０は、外部から入力されるアドレス信号を取り込んでカウントアップするアドレスカウンタＡＣＮＴや、データ転送時にＹアドレスを自動的に更新したりデータ消去時等に自動的にＸアドレスを発生するアドレスジェネレータＡＧＥＮ、入力アドレスと不良アドレスとを比較してアドレスが一致したときに選択メモリ行または列を切り換える救済系回路等からなる。
【００８３】
外部のＣＰＵ等からこの実施例のフラッシュメモリに入力される制御信号としては、例えばリセット信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号ＷＥ、出力制御信号ＯＥ、コマンドもしくはデータ入力かアドレス入力かを示すためのコマンドイネーブル信号ＣＤＥ、システムクロックＳＣ等がある。
なお、上記実施例の多値フラッシュメモリを制御する外部の装置としては、アドレス生成機能とコマンド生成機能を備えていればよいので、汎用マイクロコンピュータＬＳＩを用いることができる。
【００８４】
図１５には上記フラッシュメモリを記憶装置として使用したシステムの構成例が示されている。かかるシステムは電源をオフしてもフラッシュメモリ内にデータが保持されるので、例えば携帯用電話機等の制御システムに好適である。図において、１００はフラッシュメモリ、１１０は主としてフラッシュメモリ１００のデータ読出しやデータ書込み、データ消去等の制御を実行するワンチップマイコン、１２０はフラッシュメモリのデータ書込み時にエラー訂正符号を生成したりデータ読出し時にリードデータをチェックしてエラーを訂正したりするＥＣＣ（エラーコレクティングコード）回路、１３０はＥＥＰＲＯＭ等からなりフラッシュメモリ１１０のデータ書換え回数をテーブル形式で記憶する管理テーブルメモリ、１４０は標準バス１５０を介して図外のマイクロプロセッサから供給される書込みデータを一時蓄えるためのライトバッファ、１６０は上記ワンチップマイコン１１０とメモリ１００，１３０、ＥＣＣ回路１２０との間を接続するローカルバス、１７０は該ローカルバス１６０と上記標準バス１５０との間の信号のインタフェースを行なうバスインタフェース回路である。
【００８５】
以上説明したように、上記実施例においては、複数のしきい値を設定して１つのメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置において、ワード線読出しレベルを低い方から高い方へと変えながら順次読出しを行なって行くとともに、読み出されたデータを保持するラッチ手段を設けてその保持データに基づいて次のビット線プリチャージを選択的に行なうようにしたので、１度“０”が読み出されたメモリセルはその後レベルを高くして読出しを行なっても“０”が読み出されるため、読出しを行なわないのと同じ結果になり、ビット線のプリチャージを省略することができる。そして、プリチャージの省略によって消費電流を減らすことができるので、読出し時にメモリアレイからグランドラインに流れ出す電流を減らすことができ、これによってメモリセルのソース電位の浮き上がり量を小さくできるため、読出し不能あるいはデータ誤読出しを防止することができる。しかも、プリチャージの省略によって読出し回数を少なくすることができるため、リードディスターブによるしきい値の変動すなわち記憶データ化けを抑制することができるという効果がある。
【００８６】
また、上記読出し方式によれば、しきい値の低いメモリセルのみであれば最後まで読出しを行なう前に全ての読出しデータが“０”になるので、オール“０”判定手段を設けることにより、途中で読出し動作を終了することができ、消費電流の低減に加えデータ読出し時間の短縮を図ることができるようになるという効果がある。
さらに、メモリセルのしきい値と記憶データとの対応を、隣り合うしきい値同士では記憶データのコードが１ビットのみ異なる並びとなるように決定したので、リードディスターブがあった場合に、これを訂正するエラー訂正回路の負担が少なく回路規模も小さくて済むという効果がある。
【００８７】
さらに、上記実施例では、メモリアレイが２つのマットで構成され、２つのマット間には各マット内のビット線が入出力端子に接続され読み出された３ビットデータのうち１ビットを保持可能なセンスラッチ回路が配置され、各マットの外側にはそれぞれ上記センスラッチに読み出された３ビットデータのうち他の１ビットをそれぞれ保持可能なデータラッチ回路が配置され、データラッチ回路とセンスラッチ回路との間でビット線を介してデータ転送を行なうようにしているため、出力回路側にリードデータを保持するレジスタを設ける必要がないという効果がある。
【００８８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、メモリセルのしきい値を４段階に設定して一つのメモリセルに４値のデータを記憶できるようにしているが、メモリセルのしきい値を例えば８段階あるいは１６段階に設定して３ビット以上のデータを記憶するようにした不揮発性メモリに適用することも可能である。
【００８９】
また、実施例では２ビットデータを４値データに変換する方式の一例として、表２に示すような変換を行なっているが、変換方式は表２に示すものに限定されず、結果として“１”の立っているビットの位置の異なるデータが得られるものであればよい。また、データ逆変換のための演算も実施例の方式（ビット線を利用したワイヤード論理方式）ものに限定されず、専用の演算回路もしくはデータ変換回路等２ビットデータを復元できるものであればどのような方式であっても良い。
【００９０】
さらに、各メモリセルに対する書込み方式も、実施例のように、一旦消去を行なってしきい値を高くした後に書込みパルスでしきい値を下げる方式に限定されず、書込みパルスでしきい値を高くする方式等であっても良い。また、実施例では、データ“１”を保持するセンスラッチ回路に対応するメモリセルに書込みを行なってしきい値を変化させているが、データ“０”を保持するセンスラッチ回路に対応するメモリセルに書込みを行なってしきい値を変化させるようにしても良い。
【００９１】
さらに、上記実施例では、メモリアレイを２つのマットによって構成した場合について説明したが、この発明はそれに限定されず、偶数個のマットに分割した場合はもちろん１つのマットで構成されている場合にも適用することができる。メモリアレイが１つのマットで構成された場合には、例えばデータ変換回路で変換後のデータを２回に分けて転送するなどの方式を適用すれば良い。
【００９２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である一括消去型フラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、フローティングゲートを有するＭＯＳＦＥＴを記憶素子とする不揮発性記憶装置一般さらには複数のしきい値を有するメモリセルを備えた半導体装置に広く利用することができる。
【００９３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、この発明は、読出し時間が短くかつ消費電流の少ないとともに、必要な読出し回数を減らして記憶データ化けの生じにくい多値不揮発性半導体記憶装置を実現することができる。
また、この発明は、読出し時のソース電位の浮き上がりを抑え、読出し不能あるいはデータ誤読出しを防止可能な多値不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る多値フラッシュメモリのデータ読出し方法の概略を示す説明図である。
【図２】センスラッチの保持データをビット線を介してデータラッチへ転送する方法を示す説明図である。
【図３】メモリアレイの具体例を示す回路図である。
【図４】センスラッチ回路およびデータラッチ回路の具体例を示す回路図である。
【図５】実施例の多値フラッシュメモリのデータ読出し時のタイミングを示すタイミングチャートである。
【図６】実施例の多値フラッシュメモリにおける２ビットの書込みデータを４値のデータに変換するデータ変換回路の一実施例を示す論理回路図である。
【図７】実施例の多値フラッシュメモリの書込み時のデータ入力タイミングを示すタイミングチャートである。
【図８】実施例の多値フラッシュメモリの書込み手順を示すフローチャートである。
【図９】データ書込み時の信号タイミングを示すタイミングチャートである。
【図１０】実施例のメモリセルのレイアウト構成および断面構造の一例を示す図。
【図１１】メモリセルの他の実施例のレイアウト構成および断面構造の一例を示す図。
【図１２】メモリセルの他の実施例のレイアウト構成および断面構造の一例を示す図。
【図１３】メモリセルの他の実施例のレイアウト構成および断面構造の一例を示す図。
【図１４】本発明に係る多値フラッシュメモリの一実施例の概略を示す全体ブロック図である。
【図１５】本発明に係る多値フラッシュメモリの応用システムの一例を示すブロック図である。
【図１６】実施例のフラッシュメモリに使用されるメモリセルの構造およびデータ書込み時の電圧状態を示す模式図である。
【図１７】実施例のフラッシュメモリに使用されるメモリセルの消去時の電圧状態を示す模式図である。
【図１８】４値のフラッシュメモリにおけるメモリセルのしきい値分布を示す説明図である。
【図１９】フラッシュメモリにおけるグランドピンからメモリセルまでのグランドラインの引き回しの例を示す説明図である。
【図２０】フラッシュメモリにおけるメモリセルを構成するＭＯＳＦＥＴのゲート・ソース間電圧とドレイン電流との関係を示す特性図である。
【図２１】実施例の多値フラッシュメモリの読み出し手順を示すフローチャートである。
【図２２】実施例の多値フラッシュメモリの書込み時のデータ線電位の変化を示す図である。
【符号の説明】
１０ メモリアレイ
１１ センスラッチ列
１２ａ，１２ｂ データラッチ列
１３ Ｘ系アドレスデコーダ
１４ ワードドライブ回路
２０ データ変換回路
２１ バッファ部
２２ データ変換部
ＳＬ センスラッチ回路
ＤＬＵ，ＤＬＤ データラッチ回路
ＢＬ ビット線
ＷＬ ワード線
ＭＣ メモリセル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technique that is particularly effective when applied to a multi-value information storage / readout system in a semiconductor memory device and further in a nonvolatile semiconductor memory device, for example, a nonvolatile memory device that can electrically erase a plurality of stored information ( Hereinafter, the present invention relates to a technology that is effectively used for flash memory).
[0002]
[Prior art]
A flash memory uses a nonvolatile memory element having a control gate and a floating gate as a memory cell, and the memory cell can be configured by one transistor. In such a flash memory, in the write operation, as shown in FIG. 16, the drain region of the nonvolatile memory element is set to about 5 V (volt), and the word line connected to the control gate CG is set to about −11 V. Charges are extracted from the floating gate FG by the tunnel current to bring the threshold voltage to a low state (logic “0”). In the erase operation, as shown in FIG. 17, the well region, the drain region, and the source region are set to about 0V, the control gate CG is set to a high voltage such as 16V, a tunnel current is generated, and negative charges are injected into the floating gate FG. Thus, the threshold value is set to a high state (logic “1”). At the time of reading, the control gate is set to a voltage between the high threshold value and the low threshold value to detect whether the current flows or not. For example, the storage data of the memory cell through which the current flows is “0”, the current is The stored data of the memory cell that does not flow is determined as “1”. Thereby, 1-bit data is stored in one memory cell.
[0003]
By the way, in order to increase the storage capacity, a technique relating to a so-called “multi-value” memory in which data of 2 bits or more is stored in one memory cell has been proposed. As an invention related to this multi-value memory, there is Japanese Patent Application No. 7-14031.
[0004]
In such a multi-level memory, by controlling the amount of charge injected into the floating gate, the threshold value is changed stepwise, for example, 1V, 2V, 3V,... Information is stored in association with each other. FIG. 18 shows threshold distribution states in the case where one memory cell is divided into four threshold states for storage (this is referred to as “four values” in this specification). It is difficult to accurately control the threshold value of the memory cell to a predetermined value by writing, and as shown in the figure, each has a normal distribution centered on the target threshold voltage. When data is read, voltages corresponding to the valley portions of the distributions of the threshold values are set as read voltages VRW1, VRW2, and VRW3, and are applied to the control gate via the word lines. At this time, the drain is set to 1V, and the source is set to 0V. A bit line precharge method can be applied to set the drain voltage.
[0005]
Table 1 shows the results of reading the memory cells belonging to the threshold distributions A, B, C, and D using the read voltages VRW1, VRW2, and VRW3 (VRW1 <VRW2 <VRW3). Since the memory cells belonging to the threshold distribution A have the highest threshold, no current flows when any of VRW1, VRW2, and VRW3 is applied, so the read result is “1”. The memory cell belonging to the threshold distribution B does not flow current even when VRW1 and VRW2 are applied, and the read result is “1”, but when VRW3 is applied, the current flows and the read result is “0”. . A memory cell belonging to the threshold distribution C does not flow current even when VRW1 is applied, and the read result is “1”. However, when VRW2 and VRW3 are applied, current flows and the read result is “0”. . The memory cell belonging to the threshold distribution D has a current flowing regardless of which of VRW1, VRW2, and VRW3 is applied, so the read result is “0” in all cases. Although the case of a quaternary memory has been described above, in principle, 8 values or 16 values are also possible.
[0006]
[Table 1]

[0007]
[Problems to be solved by the invention]
In the quaternary memory, any one of four threshold values can be set in one memory cell, so that 2-bit information can be stored. By the way, in a conventional binary memory in which 1-bit information is stored in one memory cell, one reading is performed to determine two threshold values in order to obtain 1-bit information. On the other hand, in the quaternary memory, it is necessary to read three times by changing the potential of the word line in order to obtain 2-bit information. For this reason, there is a problem that even if simply considered, the reading time is three times that of the binary memory, and the current consumption during reading is also increased three times.
[0008]
Moreover, in a nonvolatile memory in which a MOSFET having a floating gate is used as a memory cell, a phenomenon in which a small number of hot electrons generated at the time of reading is injected into the floating gate and the threshold value rises when the reading operation is repeated (hereinafter referred to as read disturb). Therefore, there is a disadvantage that the larger the number of times of reading, the larger the fluctuation of the threshold value of the memory cell, and in the worst case, the read level may be exceeded and the stored data may be garbled.
[0009]
Further, as described above, it is necessary to apply the ground potential Vss (0 V) to the source of the memory cell at the time of reading. The GND to each memory cell MC in the memory array M-ARY are arranged. Such a power supply line is generally constituted by a metal wiring layer such as aluminum. However, in a portion where the aluminum wiring is used for another signal line such as a bit line, the ground potential is connected to the memory cell MC via a diffusion layer having a high resistance value. May be applied. In such a case, as shown in FIG. 19, the length of the ground line differs considerably between the memory cell close to the ground pin GND and the farthest memory cell. For example, the wiring of the diffusion layer has a resistance value of about several hundreds mΩ per μm, the metal wiring has a resistance value of about 100Ω, and a resistance of several hundreds to several kΩ is added to the memory cell far from the ground pin. Become. For this reason, when a current flows out from the memory cell during reading, the source potential rises. However, the source potential differs greatly between the memory cell close to the ground pin and the distant memory cell. If the read current is 3 mA and the ground resistance is 100Ω different, a difference of 0.3 V is generated in the source potential.
[0010]
On the other hand, as is known from the characteristics of MOSFETs, since the drain current changes logarithmically near the threshold value, when the source potential rises and the gate-source voltage decreases, it is one or two digits. However, the current will decrease. Here, assuming that the characteristics of the memory cells belonging to the distribution of B and D in FIG. 18 have characteristics as indicated by b and d in FIG. 20, when a voltage of 5 V is applied to each gate. However, since the memory cell D is in a completely saturated region, a sufficient amount of current can be secured even if the source potential rises somewhat, whereas the memory cell B has a shallow saturation, so that the current greatly decreases with a slight rise in the source potential. Thus, it can be seen that there is a possibility that reading is impossible or wrong data is read.
[0011]
An object of the present invention is to provide a multi-value storage nonvolatile semiconductor memory device with a short read time and low current consumption.
[0012]
Another object of the present invention is to provide a multi-value storage type nonvolatile semiconductor memory device that reduces the number of necessary readings and hardly causes garbled storage data.
[0013]
Still another object of the present invention is to provide a multi-value storage type nonvolatile semiconductor memory device that suppresses the rise of the source potential at the time of reading, and prevents reading failure or erroneous data reading.
[0014]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0015]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0016]
That is, in a non-volatile semiconductor memory device in which multi-value information is stored in a single memory cell by setting a plurality of threshold values, reading is sequentially performed while changing the word line read level from lower to higher. In addition, the latch means for holding the read data is provided and the bit line precharge in the next read operation is selectively performed based on the held data.
[0017]
As is apparent from Table 1, when the word line read level is sequentially increased from the lower level to the higher level, the memory cell from which “0” has been read once is read by increasing the level thereafter. Even if it is performed, “0” is read out, so the result is the same as when reading is not performed. That is, the precharge of the bit line can be omitted. Since the current consumption can be reduced by omitting the precharge, the current flowing out from the memory array to the ground line at the time of reading can be reduced, whereby the floating amount of the source potential of the memory cell can be reduced. Therefore, it is possible to prevent unreadable or erroneous data reading. In addition, since the number of readings can be reduced by omitting the precharge, it is possible to suppress fluctuations in the threshold value due to read disturb, that is, garbled storage data.
[0018]
Further, according to the above read method, if the memory cells connected to the selected word line are only memory cells having a low threshold value, all read data becomes “0” before reading to the end. By providing the all “0” determination means, the read operation can be terminated halfway, and the data read time can be shortened in addition to the reduction of current consumption.
[0019]
Further, it is desirable to determine the correspondence between the threshold value of the memory cell and the stored data so that the codes of the stored data are different by only one bit between adjacent threshold values. Specifically, in the case of a quaternary memory, the threshold distributions A, B, C, and D in FIG. 18 are associated with 2-bit data “11”, “10”, “00”, and “01”. By doing so, there is an advantage that when there is a read disturbance, the load of the error correction circuit for correcting the read disturbance is small and the circuit scale is small. For example, when the threshold value of the memory cell in the threshold distribution B of FIG. 18 is shifted to the threshold distribution C due to disturbance, the original stored data “10” is “00” in the above case. ", The error is only 1 bit. However, when the threshold distributions A, B, C, and D in FIG. 18 are made to correspond to the 2-bit data “11”, “10”, “01”, “00”, the threshold of the memory cell. When the value shifts from B to C, “10” is erroneously read as “01”, resulting in a 2-bit error. If this is corrected, the burden of the error correction circuit and the circuit scale become very large. .
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention applied to a flash memory capable of storing four values in one memory cell will be described below with reference to the drawings.
[0021]
First, the data reading order of the flash memory of this embodiment will be briefly described with reference to FIG. In this embodiment, the memory array is composed of two mats, and is connected to the bit line BL in each mat between the two mats, and is a sense and latch circuit (hereinafter referred to as a sense latch) that amplifies and latches the read signal. In the drawing, SL is shown, and a latch circuit for temporarily holding read data is arranged outside the mat, that is, on the opposite side across the bit line BL. Hereinafter, this latch circuit will be referred to as a data latch, denoted as DL in the figure, and distinguished from the two mats by adding U and D on the upper mat side and the lower mat side, respectively. WL is a word line, and MC is a memory cell.
[0022]
In this embodiment, prior to reading, all the bit lines BL of the selected mat (in this case, consider the case of selecting a memory cell in the upper mat) are precharged to a potential such as 1.0V. This precharging is performed by setting data such that the input / output node on the selected mat side is at the “1” level in the sense latch SL. Data is set in the sense latch SL by grounding the non-selected node to the ground via the MOSFET and setting the selected input / output node of the sense latch to the high level. The non-selected side bit line is half precharged to a potential such as 0.5V, and data is detected by comparing the selected side bit line potential with the non-selected side bit line potential.
[0023]
Next, one of the word lines on the selected mat side is first raised to the lowest read level VRW1 (= 1.5V). Then, one row of memory cells connected to the word line is read. Thus, the memory cell with the highest threshold (stored data “11”), the memory cell with the second highest threshold (stored data “10”), and the memory cell with the third threshold (stored data “00”). The data read out to the corresponding sense latch SL from “” becomes “1”, and only the data read out from the memory cell (stored data “01”) having the lowest threshold value into the corresponding sense latch SL is “0”. "(Step S1).
[0024]
In step 2, the data read and held in the sense latch SL is transferred to the data latch DLD through the bit line BL of the non-selected mat. Although this data transfer will also be described later, it is conceptually provided between the bit line BL and the sense latch SL and between the bit line BL and the data latch DL (DLU and DLD) as shown in FIG. This is done by turning on the transfer MOSFETs Qt1 and Qt2. At this time, since data opposite to the held data appears at the input / output node on the non-selected mat side of the sense latch SL, the data transferred to the data latch DL and held is the held data of the sense latch SL. The data is inverted. When this data transfer is completed, all the discharge MOSFETs (described later) provided on each bit line BL are turned on to drop the potentials of all the bit lines to the ground potential (0 V) (hereinafter referred to as “bit”). Referred to as line reset).
[0025]
In step 3, first, the data held in the sense latch SL is used to precharge the bit line BL in the selected mat. As a result, the bit line connected to the sense latch holding data “0” is not precharged, and the power consumption can be reduced accordingly. After the precharge is completed, the same word line as the word line set to the selection level in step 1 is raised to the second read level VRW2 such as 2.5 V, and one row of memories connected to the word line Read the cell. As a result, the data read to the corresponding sense latch SL from the memory cell having the highest threshold value (stored data is “11”) and the memory cell having the second highest threshold value (stored data “10”) is “ The data read to the corresponding sense latch SL from the third memory cell (stored data “00”) and the lowest threshold memory cell (stored data “01”) is “0”. "
[0026]
In step 4, the data read and held in the sense latch SL is transferred to the data latch DLU via the bit line BL of the mat on the selection side. This data transfer is also performed by turning on transfer MOSFETs Qt1 and Qt2 provided between the bit line BL and the sense latch SL and data latch DL, respectively. At this time, since the same data as the held data appears in the input / output node on the selected mat side of the sense latch SL, the data transferred to and held in the data latch DLU differs from the step 2 in the sense latch SL. The same data as the retained data. When this data transfer is completed, the bit lines are reset by turning on all discharge MOSFETs (described later) provided on the respective bit lines.
[0027]
In step 5, first, the data held in the sense latch SL is used to precharge the bit line BL in the selected mat. After completion of precharge, the same word line as that selected at step 1 is raised to a third read level VRW3 such as 3.5V, and one row of memory cells connected to the word line. Is read. As a result, only the data read from the memory cell with the highest threshold (stored data is “11”) to the corresponding sense latch SL becomes “1”, and the memory cell with the second highest threshold (stored data) “10”), the memory cell with the third threshold value (stored data “00”), and the data read to the corresponding sense latch SL from the memory cell with the lowest threshold value (stored data “01”) are “0”. "
[0028]
In step 6, the exclusive OR logic of the inverted data read and held in the sense latch SL and the data (inverted data of the selected memory cell) held in the non-selected data latch DLD The operation is performed by a wired logic operation using the bit line BL. That is, as shown in FIG. 2B, in this embodiment, MOSFETs Qe1, Qe1, which are connected in series so as to bypass the transfer MOSFET Qt2 provided between the bit line BL and the data latch DLD. Qe2 is provided between the bit line BL and the grounding point, and among these MOSFETs, Qt2 is turned off and Qe1 is turned on to temporarily turn on the transfer MOSFET Qt2 on the sense latch SL side. The held data is output to the bit line. Then, Qe2 is turned on or off according to the data held in the data latch DLD. Then, if the data held in the data latch DLD is “0” at this time, Qe2 is turned off, and the bit line maintains the data output from the sense latch SL as it is. On the other hand, if the data held in the data latch DLD is “1”, Qe2 is turned on, so that the bit line BL is lowered to the ground potential.
[0029]
By controlling the operation of the MOSFETs Qt1, Qt2, Qe1, and Qe2 as described above, a logical operation result as shown in the truth table of FIG. 4 remains on the bit line BL. In the truth table, the logical operation result when the data held in the sense latch SL is “0” and the data held in the data latch DLD is “1” does not indicate that the read data is “0” once. Since the read data is always “0” (because the read word line level is low), the data held in the sense latch SL is not selected on the non-selected side as described above. This is because the case where the data held in the data latch DLD becomes “1” at “0” cannot occur.
[0030]
In step 7, the data latch DLD is once reset and then the transfer MOSFET Qt2 is turned on, whereby the logical operation result on the bit line is transferred to the data latch DLD and held. The data held in the data latch DLD is inverted and supplied to the output circuit, and the data held in the data latch DLU on the selection side is supplied to the output circuit as it is and output to the outside at a predetermined timing. As a result, stored data corresponding to the threshold value of the memory cell from which data has been read is output to the outside.
[0031]
FIG. 3 shows a specific example of the memory array 10 and peripheral circuits. The memory array 10 of this embodiment has two mats, and FIG. 3 shows a specific example of one (upper) memory mat. As shown in the figure, each memory mat includes a memory column MCC composed of n memory cells (MOSFETs having floating gates) MC1 to MCn arranged in the column direction and having sources and drains connected in common. A plurality of elements are arranged in the row direction (word line WL direction) and the column direction (bit line BL direction). In each memory column MCC, the drains and sources of n memory cells MC1 to MCn are connected to a common local drain line LDL and a common local source line LSL, respectively, and the local drain line LDL is a bit via a selection switch MOSFET Qs1. The line BL and the local source line LSL are configured to be connectable to a ground point or a negative voltage via a selection switch MOSFET Qs2.
The word drive circuit W-DRIVER includes driver circuits DR1 to DR4. Each driver circuit DR1-DR4 has power supply terminals t1 and t2, and is coupled to corresponding word lines WL11, WL1n, WL21, WL2n. The erase voltage E, write prevention voltage PP, read voltages VRW1 to VRW3, write verify voltages VWW1 to VWW3, erase verify voltage WEW, write voltage P and ground potential Vss are generated by the power supply switching circuit shown in FIG. -Supplied to DEC. The address decoder X-DEC selects the supplied voltage and supplies it to the power supply terminals t1 and t2 of the driver circuits DR1 to DR4. The power supply terminal t1 is selectively supplied with an erase voltage E, a write prevention voltage PP, read voltages VRW1 to VRW3, a write verify voltage VWW1 to VWW3, and an erase verify voltage WE. Further, the write voltage P and the ground potential Vss are selectively supplied to the power supply terminal t2.
[0032]
The memory column MCC and the selection switch MOSFETs Qs1 and Qs2 are formed in the same well region WELL on the semiconductor substrate, and a word line unit is applied by applying a voltage such as an erase voltage (= 16V) to the word line when erasing data. Can be erased at once. When data is erased, the switch MOSFETs Qs1 and Qs2 of the block including the erase word line are turned on, and a voltage of 0 V is applied to the selected block and the source and drain of the memory cell.
[0033]
On the other hand, at the time of data writing, a negative voltage such as a write voltage P (= -11V) is applied to the word line to which the selected memory cell is connected, and the bit line BL corresponding to the selected memory cell is set to 5V. The switch MOSFET Qs1 on the local drain line LDL to which the selected memory cell is connected is turned on, and 5 V is applied to the drain. However, at this time, the selection switch MOSFET Qs2 on the local source line LSL is turned off. At the time of data reading, voltages such as read voltages VRW1 (= 1.5V), VRW2 (= 2.5V), and VRW3 (= 3.5V) are applied to the word line to which the selected memory cell is connected. At the same time, the bit line BL corresponding to the selected memory cell is precharged to a potential such as 1V, and the selection switch MOSFET Qs1 on the local drain line LDL to which the selected memory cell is connected is turned on. At this time, the selection switch MOSFET Qs2 on the local source line LSL is turned on and a ground potential is applied.
[0034]
One end (the center side of the memory array) of the bit line BL includes a sense amplifier, a transfer MOSFET (Qt1), a precharge MOSFET, and the like that detect the level of the bit line at the time of reading and apply a potential according to write data at the time of writing. Sense latch circuits SL are respectively connected to the other end of the bit line BL from a latch circuit capable of holding write data and read data, a transfer MOSFET (Qt2), an additional circuit (Qe1, Qe2) used at the time of calculation, etc. The data latch circuits DLV are connected to each other. Since the memory array of this embodiment is composed of two mats, a memory mat similar to the above is also arranged on the opposite side of the sense latch circuit SL, that is, the lower side of the figure, and each bit in the memory array The line BL is connected to the other input / output terminal of the corresponding sense latch circuit SL.
[0035]
In the above embodiment, a case has been described in which the corresponding control MOSFETs (transfer MOSFETs Qt1, Qt2, etc.) on all bit lines are controlled by a common control signal for each memory mat. A circuit on the side for forming a control signal by dividing the control MOSFETs corresponding to each group into two groups of bit lines of columns and bit lines of even columns and controlling them with a common control signal It is also possible to reduce the load.
[0036]
FIG. 4 shows specific circuit examples of the sense latch circuit SL and the data latch circuit DLU. Since the circuit is symmetric with respect to the sense latch circuit, only one bit line in one memory mat is illustrated, and for convenience, only one memory column MCC is shown among the memory columns connected to the bit line. However, actually, a plurality of memory columns MCC are connected.
[0037]
As shown in FIG. 4, the sense latch circuit SL includes a flip-flop circuit FF1 in which the input / output terminals of two CMOS inverters composed of a P-channel MOSFET and an N-channel MOSFET are cross-coupled. The bit line BLu in one memory mat is connected to one input / output terminal Na of the sense latch circuit SL via a data transfer MOSFET Qt1. The bit line BLd in the other memory mat is connected to the other input / output terminal Nb of the sense latch circuit SL via the data transfer MOSFET Qt1 ′.
[0038]
Further, discharge MOSFETs Qd1 and Qd1 ′ are connected to the input / output terminals Na and Nb of the sense latch circuit SL, respectively, and a discharge MOSFET Qd2 is connected to the other end of the bit line BLu. Also, precharge MOSFETs Qp1 and Qp2 are connected to each bit line BLu, of which Qp1 is connected to a terminal to which a power supply voltage Vcc is supplied via the MOSFET Qc1, and the gate of Qc1 is input to the flip-flop FF1. This bit is connected to the output node Na and turned on / off according to the held data, and the PCU is set to a potential such as 1V + Vth (threshold voltage), so that the corresponding bit when the held data of FF1 is “1” The line is precharged to 1V. At this time, the non-selection-side precharge MOSFET Qp2 ′ (corresponding to Qp2) is precharged to 0.5V by setting its gate control signal PRD (corresponding to PRU) to a potential such as 0.5V + Vth. It is like that.
[0039]
The input / output terminals Na and Nb of the sense latch circuit SL can be connected to a common input / output line CI / O whose other end is connected to a data switching circuit via a column switch MOSFET (Y gate) Qy. ing. The gates of MOSFETs Qa for determining all “0” are connected to the input / output terminals Na and Nb of the sense latch circuit SL, respectively. The source of the MOSFET Qa for determining all “0” is connected to the ground point, and the drain is connected to the pre-charged common output line ICO. The data held in the sense latch SL is “1”. Since the corresponding MOSFET Qa is turned on and the potential of the common output line ICO is pulled out, if the potential of the common output line ICO is at a high level, it is determined that the data held in all the sense latches SL is “0”. be able to.
[0040]
On the other hand, the data latch circuit DLU includes a flip-flop circuit FF2 in which the input / output terminals of two CMOS inverters composed of a P-channel MOSFET and an N-channel MOSFET are cross-coupled as in the sense latch circuit SL. The bit line BLu in the memory mat is connected to one input / output terminal Nc of the data latch circuit DLU via a data transfer MOSFET Qt2. A discharge MOSFET Qd3 is connected to the input / output terminal Nc of the data latch circuit DLU, and is turned on / off between the bit line BLu and the ground by the precharge signal DP_U and the potential of the input / output terminal Nc. MOSFETs Qe1 and Qe2 are connected in series.
[0041]
Further, the input / output terminal Nc of the data latch circuit DLU can be connected to the data switching circuit via the MOSFET Qg. Although not shown in FIG. 4, a data latch circuit DLD including a flip-flop circuit or the like is also arranged at the other end of the bit line BLd connected to the input / output terminal Nb of the sense latch circuit SL.
[0042]
FIG. 21 shows a flowchart of data reading. When a read command is input in step 1 (ST1), the flash memory is set to the read mode. In step 2 (ST2), a read address is input. The read address is decoded by an address decoder, and a word line is selected. The read voltage VRW1 is applied to the word line selected in step 3 (ST3), and the data line in the memory mat (selected memory mat) having the selected word line is precharged by the precharge MOSFET Qp1. And all data lines are precharged to 1V. All the data lines in the other memory mat (non-selected side memory mat) are precharged to 0.5 V by the precharge MOSFET Qp2.
[0043]
In step 4 (ST4), data read from the selected word line is stored in sense latch circuit SL. The data stored in the sense latch circuit SL in step 5 (ST5) is transferred to and stored in the data latch circuit DLD. In step 6 (ST6), the read voltage VRW2 is applied to the selected word line, and all data lines in the selected memory mat are precharged by the precharge MOSFET Qp1. However, in step 4, the data line coupled to the sense latch circuit SL storing “0” data (threshold value lower than the read voltage VRW1) is not precharged to 1V because the MOSFET Qc1 is not turned on. In other words, the data line precharged to 1V in step 6 is only the data line coupled to the sense latch circuit SL storing “1” data (threshold value higher than the read voltage VRW1) in the data reading in step 3. is there. All the data lines in the non-selected memory mat are precharged to 0.5 V by the precharge MOSFET Qp2.
[0044]
Data read from the word line selected in step 7 (ST7) is stored in sense latch circuit SL. The data stored in the sense latch circuit SL in step 8 (ST8) is transferred to and stored in the data latch circuit DLU. In step 9 (ST9), the read voltage VRW3 is applied to the selected word line, and all data lines in the selected memory mat are precharged by the precharge MOSFET Qp1. However, in step 4 and step 7, the data line coupled to the sense latch circuit SL storing “0” data (threshold value lower than the read voltage VRW2) is pre-set to 1V because the MOSFET Qc1 is not turned on. Not charged. That is, the data line precharged to 1V in step 9 is only the data line coupled to the sense latch circuit SL that stores “1” data (threshold value higher than the read voltage VRW2) in the data read in step 7. is there. All data lines in the non-selected side memory mat are precharged to 0.5 V by the precharge MOSFET Qp2. Data read from the word line selected in step 10 (ST10) is stored in sense latch circuit SL.
[0045]
In step 11 (ST11), an exclusive OR logical operation of the data stored in the data latch circuit DLD in step 5 and the data stored in the sense latch circuit SL in step 10 is performed. In step 12 (ST12), the calculation result of step 10 is stored in the sense latch circuit. In step 13 (ST13), the operation result data stored in the sense latch circuit is transferred to and stored in the data register DLD. In step 14 (ST14), the data stored in the data registers DLU and DLD is output from the external terminal I / O shown in FIG.
[0046]
In the read operation, when the data line is divided into the odd-numbered column and the even-numbered column and the read is performed, the precharge operation is performed on the odd-numbered data line, and then the sense latch circuit coupled to the odd-numbered data line Data is read, and then a precharge operation is performed on the even-numbered data lines. Then, the data is read to the sense latch circuit coupled to the even-numbered data lines.
In the figure, Step 3 (ST3) and Step 4 (ST4) correspond to Step (Step 1) in FIG. 1, Step 5 (ST5) corresponds to Step 2 (Step 2) in FIG. ST6) and Step 7 (ST7) correspond to Step 3 (Step 3) in FIG. 1, Step 8 (ST8) corresponds to Step 4 (Step 4) in FIG. 1, Step 9 (ST9) and Step 10 (ST10). Corresponds to Step 5 (Step 5) in FIG. 1, Step 11 (ST11) and Step 12 (ST12) correspond to Step 6 (Step 6) in FIG. 1, and Step 13 (ST13) corresponds to Step 7 (Step 7) in FIG. Step 14 (ST14) corresponds to Step 8 (Step 8) in FIG.
[0047]
FIG. 22 is a diagram showing a potential change of the data line in the selected memory mat in the data read operation. For the sake of clarity in the figure, the word line WL includes a memory cell a belonging to the threshold distribution A, a memory cell b belonging to the threshold distribution B, a memory cell c belonging to the threshold C, and a threshold D. Only memory cells d belonging to are combined. Corresponding data lines BL0 to BL3 are coupled to each of the memory cells a, b, c and d. When the read voltage VRW1 is applied to the word line WL, the data lines BL0 to BL3 are all precharged to 1V. Since the memory cell a is turned on, only the data line BL0 is at the low level. Next, when the read voltage VRW2 is applied to the word line WL, the data line BL0 remains at the low level, and the data lines BL1 to BL3 are precharged to 1V. Since the memory cell b is turned on, the data line BL1 is at a low level. Further, when the read voltage VRW3 is applied to the word line WL, the data lines BL0 and BL1 remain at the low level, and the data lines BL2 and BL3 are precharged to 1V. Since the memory cell c is turned on, the data line BL2 is at a low level. Thus, the data line from which “0” has been read once is not precharged even if the precharge operation is executed.
[0048]
FIG. 5 shows the timing at the time of data reading. In FIG. 5, T1 is a first data read period, T2 is a second data read period, and T3 is a third data read period. In each read period, a read operation is performed in substantially the same procedure. The word line switching period t1, the bit line precharge period t2, the discharge period t3 by the memory, the amplification period t4 by the sense latch SL, and the sense, respectively. The data is divided into a data transfer period t5 from the latch to the data latch and a bit line reset period t6. The data transfer direction in the second data read period is opposite to the data transfer direction in the first data read period. In the third read period T3, an operation period t4 ′ is inserted between the amplification period t4 and the data transfer period t5, and data transfer is performed to the third read data and the data latches DLU and DLD in the sense latch SL. This is slightly different from the first and second read periods in that the first and second read data held are transferred to the output buffer circuit.
[0049]
In FIG. L. Is the potential of the selected word line; L. Is the potential of the bit line, PCU is the gate control signal of the precharge MOSFET Qp1, PCD is the gate control signal of the precharge MOSFET Qp1 of the opposite mat, and n (SU) and n (SD) are the input / output nodes of the sense latch SL Na, Nb potential, TRU / D is the gate control signal of the transfer MOSFET Qt1, DTU is the gate control signal of the transfer MOSFET Qt2, n (DUS) is the potential of the input node Nc of the data latch, and SSi, SDi are selection switches. The control signals Qs1 and Qs2 and DPU are the gate control signals of the MOSFET Qe1 on the data latch DLU side.
[0050]
In the WL switching operation, the read voltage VRW1 (1.5V) is applied to the word line WL, and the voltage of 1V + Vth is applied to the gate of the precharge MOSFET Qp1 in the selection side memory mat. S) is precharged to 1V. Assuming that “1” data is stored in the sense latch circuit, the potential of the input / output node Na of the sense latch circuit is set to the low level by applying the high level signal RSAU to the gate of the MOSFET Qd1. In the memory discharge operation, since the potential of the input / output node Na of the sense latch circuit is set to the low level, the potential of the input / output node Nb of the sense latch circuit is set to the high level. By applying a voltage of 0.5V + Vth to the gate of the precharge MOSFET Qp2 in the non-selected side memory mat, the data line BL (R) is precharged to 0.5V. The precharge of the data line in the non-selected memory mat may be executed at the time of WL switching operation.
[0051]
Since the threshold value of the memory cell coupled to the selected word line WL is lower than the read voltage VRW1, the high level signals SDi and SSi are applied to the gates of the switch MOSFETs Qs1 and Qs2, thereby causing the data line BL (S ) Gradually decreases from the precharge level of 1V. In the amplification operation, high level signals TRU and TRD are applied to the gates of the transfer MOSFETs Qt1 and Qt1 ′ to turn on the transfer MOSFETs Qt1 and Qt1 ′. At this time, the sense latch circuit and the data line are coupled, and the sense latch circuit amplifies data on the data line. In the transfer operation, a high level signal DTU is applied to the gate of the transfer MOSFET Qt2 provided between the data register DLU and the data line BL (S), whereby the data amplified by the sense latch circuit is transferred to the data register DLU. Transferred to and stored in In the reset operation, the data lines BL (S) and BL (R) are reset to 0V by applying high level signals RSAU and RSAD to the gates of the MOSFETs Qd1 and Qd1 ′.
[0052]
In the arithmetic operation, high level signals TRU and TRD are applied to the gates of the transfer MOSFETs Qt1 and Qt1 ′ to turn on the transfer MOSFETs Qt1 and Qt1 ′. Numerical values in parentheses indicate data stored in the data registers DLU and DLD. The operation shown in FIG. 1 is executed by adding the high level signal DPU to the gate of the additional circuit Qe1, and the operation result is stored in the data register by adding the high level signal DTU to the gate of the transfer MOSFET Qt2. Stored.
[0053]
FIG. 6 shows a configuration of a data conversion circuit 20 for converting data to be stored input from the outside into multi-value data stored in a memory cell, and the data conversion circuit 20 and the sense latch column 11 and data in the memory array 10. A relationship with the latch trains 12a and 12b is shown. The data conversion circuit 20 includes an input buffer unit 21 and a data conversion unit 22, and 8-bit data can be input in parallel in pairs of 2 bits. FIG. 6 shows details of one set of the input buffer unit and the data conversion unit. Hereinafter, one set of the data conversion circuits will be described.
[0054]
The input buffer unit 21 in one set of data conversion circuits is composed of two clocked inverters INV1 and INV2 and latch circuits LT1 and LT2, and the data conversion unit 22 is an inverter connected to each set of latch circuits LT1 and LT2. INV11, INV12, three NAND gate circuits G1, G2, G3 having the outputs of the two inverters INV11, INV12 and the outputs of the latch circuits LT1, LT2 of the above-mentioned sets as input signals, The inverters INV21, INV22, INV23 for inverting the output and transmission gates TG1, TG2, TG3 composed of MOSFETs connected to these inverters, convert the input 2-bit data into 3-bit data, As a whole, 3 bits × 4 data is output.
[0055]
Table 2 shows an example of data conversion in the data conversion circuit 20.
[Table 2]

[0056]
As shown in Table 2, write data “01” is converted into 3-bit data “010”, write data “00” is converted into 3-bit data “100”, and write data “10” is converted into The data is converted into 3-bit data “001”, and the write data “11” is converted into 3-bit data “000”. Then, only the memory cell corresponding to the bit corresponding to “1” after the conversion is written, and the memory cell corresponding to the bit corresponding to “0” after the conversion is not written.
[0057]
The 8-bit write data first input to the data conversion circuit 20 via the external terminals I / O0 and I / O1 is converted into 3-bit data. The converted data includes data latch trains 12a (corresponding to the DLU) and 12b (corresponding to the DLD) disposed at both ends (upper and lower in the figure) of the memory array 10 and a sense latch disposed at the center of the memory array. Each is transferred to and held in the first latch circuit in the column 11 (corresponding to the SL). Further, the write data supplied via the external terminals I / O2 and I / O3 is also converted into 3-bit data, and the data latch trains 12a and 12b arranged at both ends (upper and lower in the figure) of the memory array 10. And transferred to the second latch circuit of the sense latch circuit 11 arranged at the center of the memory array.
[0058]
Similarly, the write data supplied via the external terminals I / O4 and I / O5 is also converted into 3-bit data and transferred to the third latch circuits of the data latch trains 12a and 12b and the sense latch train 11, respectively. And retained. Write data supplied via the external terminals I / O6 and I / O7 is also converted into 3-bit data, transferred to the fourth latch circuits of the data latch trains 12a and 12b and the sense latch train 11, and held therein. Is done. Next, the input 8-bit write data is converted by the data conversion circuit 20 and transferred to and held in the fifth to eighth bits of the data latch circuits 12a and 12b and the sense latch circuit 11, respectively.
[0059]
When the above operation is repeated and data is stored in all the latch circuits in the data latch trains 12a and 12b and the sense latch train 11, a control circuit (described later) provided in the memory starts a write sequence, Next, data is written in the order of the data held in the sense latch column 11, the data in the sense latch column 12a, and then the data in 12b. The control circuit is configured to perform control according to a command input from an external CPU or the like.
[0060]
FIG. 7 shows the timing at the time of data writing. As can be seen from the figure, at the time of writing, a write command is first input, and subsequently, write destination sector addresses add1 and add2 are input and taken in synchronization with the fall of the write enable signal / WE. At this time, the identification of the command and the address is made by the control signal (command / data enable signal) / CDE that is input simultaneously. That is, when / CDE is at a low level, it is determined that a command or data is input, and when / CDE is at a high level, it is determined that an address is input.
[0061]
Next to the address, the first 8-bit write data D1 to be stored in one sector (memory cell connected to one word line) is input and taken into the input buffer unit 21 in synchronization with the clock SC. . Then, after data conversion in the data conversion circuit 20, the transmission gates TG1 to TG3 are turned on by the gate control signal YG, and 3 bits × 4 write data is sequentially transferred to the data latch columns 12a and 12b and the sense latch column 11, Retained. Thereafter, the write data D2, D3,..., D528 input in units of 8 bits are sequentially converted and stored in the sense latch column 11 and the data latch columns 12a and 12b. When the transfer of the write data for one sector is completed, a write start command is inputted and taken in from the outside, and the data for one sector is written simultaneously by decoding this command and executing the write sequence.
[0062]
In the memory array 10, the write operation, that is, the application of the write pulse is applied to the storage element connected to the bit line in which the data stored in the sense latch column 11 and the data latch columns 12a and 12b is “1”. As a result, the threshold value of each storage element is shifted to one of the distributions shown in FIG. 18, and four-value data can be written in one memory cell. FIG. 8 shows the write control procedure. It is assumed that, prior to this data writing, erasing is performed so that the threshold values of all the memory cells are set to the highest state (a state corresponding to data “11”).
[0063]
A first step S1 (transfers write data to the latches 1 to 3) in FIG. 8 is data transfer from the data conversion circuit 20 to the sense latch column 11 and the data latch columns 12a and 12b, and the second step S2 and subsequent steps are described above. This is a control sequence that starts when a write start command is input.
[0064]
In this control sequence, first, the selected word line is set to a potential such as -11 V by decoding the already taken-in write address (step S2). At the same time, the transfer MOSFET Qt1 on the bit line is turned on, and the bit line in which the data is “1” is set to a potential such as 5V in accordance with the data held in the sense latch column 11 at that time. Have writing done. Next, after the bit line is precharged to a potential such as 1V, the selected word line is set to a voltage such as 1.0V, and verify reading is performed. At this time, the data read to the sense latch column 11 from the memory cell that has been normally written changes to “0”. Therefore, it is determined whether or not all the data held in the sense latch column 11 is “0” (step S3). If even one “1” data remains, writing is performed again using the data held in the sense latch column 11 (step S4).
[0065]
If all the data in the sense latch column 11 becomes “0” as a result of the verify determination, the process proceeds to step S5, and the data held in the data latch column 12a is transferred to the sense latch column 11. Then, the selected word line is set to a potential such as -10.5 V, which is slightly lower than the previous time (step S6). Next, after writing is performed based on the data held in the sense latch column 11, the selected word line is set to a voltage such as 2.0 V, and verify reading is performed to hold the data held in the sense latch column 11. Are all “0” or not (step S7). If even one “1” data remains, writing is performed again using the data held in the sense latch column 11 (step S8).
[0066]
If all the data in the sense latch column 11 is “0” as a result of the verify determination, the process proceeds to step S9, and the data held in the data latch column 12b is transferred to the sense latch column 11 this time. Then, the selected word line is set to a potential such as −10 V that is slightly lower than the previous time (step S10). Next, after writing is performed based on the data held in the sense latch column 11, the selected word line is set to a voltage such as 3.0V, and verify read is performed, so that the data held in the sense latch column 11 is read. Are all “0” or not (step S11). If at least one “1” data remains, writing is performed again using the data held in the sense latch column 11 (step S12).
[0067]
According to the above procedure, writing to a memory cell having a threshold value far from the erase level is sequentially executed, and writing to a memory cell having a near threshold value is executed, and the writing operation is completed. As a result, the number of word line disturbances can be reduced for memory cells having a threshold value close to the erase level, and threshold value fluctuations due to word line disturbances can be minimized. Moreover, in the above embodiment, since the absolute value is gradually decreased as in the case of -11V, -10.5V, and -10V, the amount of disturbance that occurs at one time is gradually increased. As a result, the threshold value fluctuation can be further reduced. However, instead of gradually decreasing the write voltage, the write pulse width may be gradually reduced.
[0068]
FIG. 9 shows changes in signal lines in the memory array and the sense latch circuit when data is written (when data is written in the memory cells in the upper memory mat).
In addition, the code | symbol shown by FIG. 9 respond | corresponds with the code | symbol of the signal shown by FIG. Incidentally, YGi is the gate control signal of the column switch Qy, NOL is the potential of the input / output node Nb of the sense latch, BLU is the potential of the selected bit line, BLD is the potential of the non-selected bit line, and TRU and TRD are for transfer MOSFETs Qt1 ′ and Qt1 gate control signals, PCU is a gate control signal for a precharge MOSFET (Qp1 ′) of a selected bit line, PRD is a gate control signal of a non-selection bit line half precharge MOSFET Qp2, RSAU , RSAD are gate control signals for the discharge MOSFETs Qd1, Qd1 ′, and SLP SL is a power supply for the flip-flop FF1 of the sense latch.
[0069]
FIG. 10 shows an example of the layout configuration and cross-sectional structure of the memory cell in the above embodiment. In the figure, 50 is a diffusion layer which becomes the source and drain regions of the memory cell MC and selection switch MOSFETs Qs1 and Qs2, 51 and 52 are gate electrodes of the selection switch MOSFETs Qs1 and Qs2 made of polysilicon or tungsten silicide, and 53 is a memory cell. Control gate electrodes (word lines) 54 of MOSFETs constituting the MC are contact holes for connecting the source regions of the selection switch MOSFETs Qs1 and Qs2 and the bit lines BL. 10B is a cross-sectional view taken along line XX in FIG. 10A, FIG. 10C is a cross-sectional view taken along line YY in FIG. 10A, and FIG. The bit line BL is disposed above the control gate electrode 53 so as to be orthogonal thereto. The bit line BL is composed of, for example, an aluminum layer. As shown in FIG. 10C, a floating gate electrode 55 made of polysilicon is provided below the control gate electrode 53.
[0070]
FIGS. 11 to 13 show other embodiments of the memory array. Among these, FIG. 11 shows an example of a layout configuration and a sectional structure of memory cells in a memory array called a NAND type. In the NAND type memory array, as shown in FIG. 11D, a plurality of memory cells MC are connected in series between the selection switch MOSFETs Qs1 and Qs2 connected to the bit line BL and the common source line CSL. Connected to. As in the embodiment of FIG. 10, 50 is a diffusion layer which becomes the source and drain regions of the memory cell MC and the selection switch MOSFETs Qs1, Qs2, 51 and 52 are gate electrodes of the selection switch MOSFETs Qs1, Qs2 made of polysilicon or tungsten silicide, 53 is a control gate electrode (word line) of the MOSFET constituting the memory cell MC, and 54 is a contact hole for connecting the source region of the selection switch MOSFETs Qs1 and Qs2 and the bit line BL.
[0071]
11B is a cross-sectional view taken along line XX in FIG. 11A, FIG. 11C is a cross-sectional view taken along line YY in FIG. 11A, and FIG. The bit line BL is disposed above the control gate electrode 53 so as to be orthogonal thereto. The bit line BL is composed of, for example, an aluminum layer. As shown in FIG. 11C, a floating gate electrode 55 is provided below the control gate electrode 53 of the memory cell. In the embodiment of FIG. 10, when each memory cell is turned on, a bit line discharge current flows in the arrangement direction of the control gate electrode (lateral direction of FIG. 10A), whereas in the embodiment of FIG. When turned on, current flows in a direction perpendicular to the control gate electrode (vertical direction in FIG. 11A). Also in this embodiment, the floating gate electrode 55 is made of polysilicon.
[0072]
FIG. 12 shows an example of a layout configuration and a cross-sectional structure of a memory cell in a memory array called a NOR type. In the NOR type memory array, as shown in FIG. 12D, a plurality of memory cells are arranged in series, the source / drain terminals of adjacent memory cells are common terminals, and each common terminal is The bit line BL and the common source line CSL are alternately connected. In FIG. 12, 50a is a diffusion layer serving as a common drain region of the memory cell MC, 50b is a diffusion layer serving as a common source region of the memory cell MC, and 53 is a control gate electrode (word) of the memory cell MC made of polysilicon or tungsten silicide. Lines 54 and 54 are contact holes for connecting the common drain region 50a of the memory cell MC and the bit line BL. In this embodiment, the common source region 50b of the memory cell MC also serves as the common source line CSL.
[0073]
12B is a cross-sectional view taken along line XX in FIG. 12A, and FIG. 12C is a cross-sectional view taken along line YY in FIG. 12A. The bit line BL is disposed above the control gate electrode 53 so as to be orthogonal thereto. The bit line BL is composed of, for example, an aluminum layer. As shown in FIG. 12C, a floating gate electrode 55 is provided below the control gate electrode 53 of the memory cell. Also in this embodiment, the floating gate electrode 55 is made of polysilicon.
[0074]
FIG. 13 shows an example of a layout configuration and a cross-sectional structure of a memory cell in a memory array called a DINOR type. As shown in FIG. 13D, the DINOR type memory array is characterized in that the NOR type of FIG. 12 is a basic configuration and a local bit line LBL is added thereto. That is, a plurality of memory cells are arranged in series, the source / drain terminals of adjacent memory cells are common terminals, and the common terminals are alternately connected to the local bit line LBL and the common source line CSL. At the same time, the selective switch MOSFET Qs1 is connected between the local bit line LBL and the bit line BL.
[0075]
In FIG. 13A, 50a is a diffusion layer serving as a common drain region of the memory cell MC, 50b is a diffusion layer serving as a common source region of the memory cell MC, 51 is a gate electrode of the selection switch MOSFET Qs1, and 53 is tungsten silicide. The control gate electrode (word line) 54 of the memory cell MC is a contact hole for connecting the drain region of the selection switch MOSFET Qs1 and the bit line BL. In this embodiment, the common source region 50b of the memory cell MC also serves as the common source line CSL.
[0076]
13B is a cross-sectional view taken along line XX in FIG. 13A, FIG. 13C is a cross-sectional view taken along line YY in FIG. 13A, and FIG. ), The local bit line LBL is disposed above the control gate electrode 53 so as to be orthogonal thereto, and the bit line BL is disposed above and substantially parallel to the local bit line LBL. Yes. In this embodiment, the local bit line LBL is composed of, for example, a polysilicon layer, and the bit line BL is composed of, for example, an aluminum layer. As shown in FIG. 13C, a floating gate electrode 55 is provided below the control gate electrode 53 of the memory cell.
[0077]
FIG. 14 shows an overall configuration example of a multi-level flash memory including the memory array 10, the data conversion circuit 20, the control circuit, and the memory peripheral circuit on the same semiconductor chip.
The flash memory of this embodiment is not particularly limited, but is a memory for executing a command decoder 31 for decoding a command given from an external CPU or the like and a process corresponding to the command based on the decoding result of the command decoder 31. And a control circuit (sequencer) 32 that sequentially generates and outputs control signals for each internal circuit, and is configured to decode a command and automatically execute a corresponding process when a command is given. Yes. The control circuit 32 is composed of a ROM (read only memory) in which a series of microinstructions necessary for executing a command (instruction) is stored, like a control unit of a CPU of a microprogram system, for example. The microprogram is started when 31 generates the start address of the microinstruction group corresponding to the command and gives it to the control circuit 32.
[0078]
In FIG. 14, circuit portions denoted by the same reference numerals as those in FIG. 4 are circuits having the same function. That is, 10 is a memory array composed of two memory mats MAT-U and MAT-D, 20 is a data conversion circuit for converting write data input from the outside into quaternary data every 2 bits, and 11 is converted. Sense latch columns 12a and 12b for holding write data and read data are data latch columns.
[0079]
The memory array 10 includes X address decoders 13a and 13b corresponding to the respective memory mats MAT-U and MAT-D, and one word line in each memory mat according to the decoding results of the decoders 13a and 13b. Word drive circuits 14a and 14b for driving WL to a selected level are provided. Although not particularly limited, in the memory array 10 of this embodiment, the word drive circuits are arranged on both sides and the center of each memory mat. Although not shown in FIGS. 3 and 4, the Y-system address decoder circuit and the column switch that is selectively turned on and off by the decoder to transfer the data from the data conversion circuit 20 to the corresponding sense latch are: It is configured integrally with the sense latch row 11. In FIG. 9, this Y-system decoder circuit, column switch, and sense latch circuit are shown as one functional block Y-DEC & SL.
[0080]
In the multi-level flash memory of this embodiment, in addition to the above circuits, it is determined whether writing or erasing is completed based on the data in the sense latch column 11 at the time of writing or erasing, and the control circuit 32 is notified and a writing sequence or A write / erase determination circuit 33 for ending the erase sequence, a clock generation circuit 34 that forms a timing clock necessary for internal operation and supplies it to each circuit in the memory, reflects the internal state of the memory and externally Read out from the memory array 10 and the status and test system circuit 35 having a function of forming and outputting a ready / busy signal R / B indicating whether or not external access is possible and testing the internal circuit. A main amplifier circuit 36 for amplifying the received signal, a power supply system circuit 37, an address signal and a write data signal input from the outside, A command is fetched and supplied to a predetermined internal circuit, and an input / output buffer circuit 38 for outputting a read data signal to the outside, and a control signal input from the outside is fetched and supplied to the control circuit 32 and other predetermined internal circuits. Control signal input buffer & input / output control circuit 39 for controlling the input / output buffer circuit 38, address control system circuit 40, redundant circuit 41 for replacing a spare memory row when there is a defective bit in the memory array, etc. Is provided.
[0081]
The flash memory of this embodiment shares an external terminal (pin) I / O for an address signal, a write data signal, and a command input. Therefore, the input / output buffer circuit 38 distinguishes these input signals according to the control signal from the control signal input buffer & input / output control circuit 39 and supplies them to a predetermined internal circuit. The power supply system circuit 37 includes a reference power generation circuit that generates a reference voltage such as a substrate potential and a chip internal voltage such as a write voltage, an erase voltage, a read voltage, and a verify voltage based on a power supply voltage Vcc supplied from the outside. An internal power generation circuit including a charge pump for generating a voltage required by the power supply, a power supply switching circuit for selecting a desired voltage from these voltages according to the operation state of the memory and supplying the selected voltage to the memory array 10, The power supply control circuit etc. which control this circuit.
[0082]
The address control circuit 40 takes in an address signal input from the outside and counts up the address counter ACNT, or automatically updates the Y address during data transfer or automatically generates the X address during data erase. An address generator AGEN for comparing the input address with the defective address, and a relief circuit for switching the selected memory row or column when the addresses match.
[0083]
The control signal input from the external CPU or the like to the flash memory of this embodiment indicates, for example, a reset signal RES, a chip selection signal CE, a write control signal WE, an output control signal OE, a command or data input, or an address input. There are a command enable signal CDE, a system clock SC and the like.
As an external device for controlling the multilevel flash memory of the above embodiment, a general-purpose microcomputer LSI can be used as long as it has an address generation function and a command generation function.
[0084]
FIG. 15 shows a configuration example of a system using the flash memory as a storage device. Since such a system retains data in the flash memory even when the power is turned off, it is suitable for a control system such as a portable telephone. In the figure, 100 is a flash memory, 110 is a one-chip microcomputer that mainly executes control such as data reading, data writing, and data erasing of the flash memory 100, 120 generates an error correction code or data reading when writing data to the flash memory An ECC (Error Correcting Code) circuit that sometimes checks the read data and corrects an error, 130 is a management table memory that is composed of an EEPROM or the like and stores the number of data rewrites of the flash memory 110 in a table format, 140 is a standard bus 150 A write buffer for temporarily storing write data supplied from a microprocessor (not shown) via a memory, a local bus for connecting the one-chip microcomputer 110 with the memories 100 and 130 and the ECC circuit 120, 17 Is a bus interface circuit for interfacing signals between said local bus 160 and the standard bus 150.
[0085]
As described above, in the above embodiment, in the nonvolatile semiconductor memory device in which a plurality of threshold values are set and multi-value information is stored in one memory cell, the word line read level is lower. Since reading is sequentially performed while changing from high to low, latch means for holding the read data is provided, and the next bit line precharge is selectively performed based on the held data. Once the memory cell from which “0” has been read out is read at a higher level, “0” is read out, resulting in the same result as when reading is not performed, and precharging of the bit line is omitted. can do. Since current consumption can be reduced by omitting precharge, current flowing out from the memory array to the ground line at the time of reading can be reduced, which can reduce the amount of floating of the source potential of the memory cell. Data misreading can be prevented. In addition, since the number of times of reading can be reduced by omitting the precharge, there is an effect that fluctuation of the threshold value due to read disturb, that is, garbled storage data can be suppressed.
[0086]
Further, according to the above read system, if only memory cells with a low threshold value are used, all read data becomes “0” before reading to the end. By providing all “0” judging means, The reading operation can be terminated in the middle, and there is an effect that the data reading time can be shortened in addition to the reduction of current consumption.
Further, since the correspondence between the threshold value of the memory cell and the stored data is determined so that the codes of the stored data are different from each other by only one bit between adjacent threshold values, if there is a read disturb, this There is an effect that the load of the error correction circuit for correcting the error is small and the circuit scale is small.
[0087]
Further, in the above embodiment, the memory array is composed of two mats, and a bit line in each mat is connected to the input / output terminal between the two mats, and 1 bit can be held among the read 3 bit data. A sense latch circuit is arranged, and outside each mat, a data latch circuit capable of holding another one bit of the 3-bit data read by the sense latch is arranged, and the data latch circuit and the sense latch Since data is transferred to and from the circuit via a bit line, there is an effect that it is not necessary to provide a register for holding read data on the output circuit side.
[0088]
The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor. For example, in the above embodiment, the threshold value of the memory cell is set to four levels so that four-value data can be stored in one memory cell. The present invention can also be applied to a nonvolatile memory that is set in stages and stores data of 3 bits or more.
[0089]
In the embodiment, conversion as shown in Table 2 is performed as an example of a method for converting 2-bit data into 4-value data. However, the conversion method is not limited to that shown in Table 2, and as a result, “1” Any data can be used as long as data having different bit positions can be obtained. In addition, the operation for data reverse conversion is not limited to the method of the embodiment (wired logic method using a bit line), and any operation that can restore 2-bit data such as a dedicated operation circuit or a data conversion circuit. Such a method may be used.
[0090]
Further, the method of writing to each memory cell is not limited to the method of reducing the threshold value with the write pulse after erasing and increasing the threshold value as in the embodiment, and the threshold value is increased with the write pulse. It is also possible to use such a method. In the embodiment, the threshold value is changed by writing to the memory cell corresponding to the sense latch circuit holding the data “1”, but the memory corresponding to the sense latch circuit holding the data “0”. The threshold value may be changed by writing to the cell.
[0091]
Furthermore, in the above embodiment, the case where the memory array is configured by two mats has been described. However, the present invention is not limited thereto, and when the memory array is divided into an even number of mats, of course, the memory array is configured by one mat. Can also be applied. When the memory array is composed of one mat, for example, a method of transferring the data after conversion by the data conversion circuit in two steps may be applied.
[0092]
In the above description, the case where the invention made mainly by the present inventor is applied to the batch erasure type flash memory which is the field of use behind the invention has been described. However, the present invention is not limited thereto, and the floating gate is not limited thereto. The present invention can be widely used for a nonvolatile memory device including a MOSFET having a memory element as a memory element in general and further including a memory cell having a plurality of threshold values.
[0093]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
In other words, the present invention can realize a multi-value nonvolatile semiconductor memory device in which read time is short and current consumption is small, and the required number of read times is reduced to prevent storage data from being garbled.
In addition, the present invention can realize a multi-value nonvolatile semiconductor memory device that suppresses the rising of the source potential at the time of reading and can prevent reading failure or erroneous data reading.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing an outline of a data reading method of a multi-level flash memory according to the present invention.
FIG. 2 is an explanatory diagram showing a method of transferring data held in a sense latch to a data latch via a bit line.
FIG. 3 is a circuit diagram showing a specific example of a memory array.
FIG. 4 is a circuit diagram showing a specific example of a sense latch circuit and a data latch circuit.
FIG. 5 is a timing chart showing timing at the time of data reading of the multilevel flash memory of the embodiment.
FIG. 6 is a logic circuit diagram showing an embodiment of a data conversion circuit for converting 2-bit write data into 4-value data in the multilevel flash memory of the embodiment.
FIG. 7 is a timing chart showing data input timing at the time of writing in the multi-level flash memory according to the embodiment.
FIG. 8 is a flowchart showing a write procedure of the multi-level flash memory according to the embodiment.
FIG. 9 is a timing chart showing signal timing at the time of data writing.
FIG. 10 is a diagram illustrating an example of a layout configuration and a cross-sectional structure of a memory cell according to an embodiment.
FIG. 11 is a diagram showing an example of a layout configuration and a cross-sectional structure of another example of a memory cell.
FIG. 12 is a diagram showing an example of a layout configuration and a cross-sectional structure of another example of a memory cell.
FIG. 13 is a diagram showing an example of a layout configuration and a cross-sectional structure of another example of a memory cell.
FIG. 14 is an overall block diagram showing an outline of an embodiment of a multi-level flash memory according to the present invention.
FIG. 15 is a block diagram showing an example of an application system of a multi-level flash memory according to the present invention.
FIG. 16 is a schematic diagram showing a structure of a memory cell used in the flash memory according to the embodiment and a voltage state at the time of data writing;
FIG. 17 is a schematic diagram showing a voltage state at the time of erasing a memory cell used in the flash memory according to the embodiment.
FIG. 18 is an explanatory diagram showing threshold distributions of memory cells in a four-value flash memory.
FIG. 19 is an explanatory diagram showing an example of routing a ground line from a ground pin to a memory cell in a flash memory.
FIG. 20 is a characteristic diagram showing a relationship between a gate-source voltage and a drain current of a MOSFET constituting a memory cell in a flash memory.
FIG. 21 is a flowchart illustrating a read procedure of the multi-level flash memory according to the embodiment.
FIG. 22 is a diagram showing a change in the data line potential at the time of writing in the multilevel flash memory of the example.
[Explanation of symbols]
10 Memory array
11 sense latch train
12a, 12b Data latch train
13 X system address decoder
14 Word drive circuit
20 Data conversion circuit
21 Buffer section
22 Data converter
SL sense latch circuit
DLU, DLD data latch circuit
BL bit line
WL Word line
MC memory cell

Claims (7)

A plurality of memory cells each having a plurality of word lines, a plurality of data lines, a control gate, and a floating gate and storing a plurality of bits of data as threshold values, each of the plurality of memory cells corresponding to one word In a read operation for reading data of a plurality of bits stored in a memory cell coupled to a line and one data line, coupled to the plurality of word lines and coupled to the selected word line, the selected line is selected. A word driver circuit that supplies a read voltage to a word line multiple times. In the above read operation, data is read in order from the lowest to the data corresponding to the lowest threshold value to the data corresponding to the highest threshold value. to perform the pre-charge on all the plurality of data lines to which the memory cell to be read is connected, it is the selected Lead wires are initially supplied first read voltage to complete the reading of the first information stored in the memory cell of the threshold voltage lower than the read voltage, high read than the first read voltage the method of reading a nonvolatile semiconductor memory device which performs a precharge is not performed control to the data line connected to a memory cell read is complete information available when the voltage is supplied sequentially. A plurality of sense latch circuits and precharge circuits are coupled corresponding to the plurality of data lines, and the plurality of data lines are coupled to input / output nodes of the plurality of sense latch circuits. Item 8. A method for reading data from a nonvolatile semiconductor memory device according to Item 1. The precharge circuit coupled to the plurality of data lines precharges the data lines coupled to other memory cells except the memory cell from which information has been read during the read operation. A method for reading data from a nonvolatile semiconductor memory device according to claim 2 . The plurality of memory cells stores the 2-bit data, the second pre-charge circuit coupled to a plurality of other data line coupled to the other input node of the plurality of sense latch circuit, said plurality of data lines are combined first data latch circuit, the other of the plurality of data lines of the nonvolatile semiconductor memory device according to claim 2 or 3, characterized in that as the second data latch circuit is coupled Reading method. In the read operation, when reading data corresponding to the lowest threshold value, the word driver circuit supplies the first read voltage to the selected word line and supplies data corresponding to the second lowest threshold value. When reading, the word driver circuit supplies a second read voltage higher than the first read voltage to the selected word line, and when reading data corresponding to the third lowest threshold, the word driver circuit When a third read voltage higher than the read voltage is supplied to the selected word line and data corresponding to the lowest threshold is read, the precharge circuit supplies a precharge potential to the plurality of data lines. When reading data corresponding to the second lowest threshold, the precharge circuit stores data higher than the first read voltage. When the data line coupled to the sense latch is precharged and the data corresponding to the third lowest threshold is read, the precharge circuit is coupled to a sense latch circuit storing data higher than the second read voltage. claim 2, 3 or 4 non-volatile read method of the semiconductor memory device according to, characterized in that the data lines and configured to precharge a. After the first read data read by the first read voltage is supplied to the selected word line is stored in the sense latch circuit, said second read voltage is supplied to the selected word line is transferred and stored before or the second data latch circuit in the feed is, the second read data read by the second read voltage is supplied to the selected word line to the sense latch circuit After the storage, the third read voltage is transferred to and stored in the first data latch circuit before or during the supply of the third read voltage to the selected word line, and the third read voltage is applied to the selected word line. third read data read by the supplied is stored in the sense latch circuit, read out the second read data and the third Prescribed operation between the data is executed, execution result data of the predetermined processing is read in a non-volatile semiconductor memory device according to claim 4, characterized in that it has to be stored in the second data latch circuit Method. A plurality of data lines to which the memory cell to be read is connected are discharged after the read voltage is applied to the word line and information is read from the memory cell until the next high read voltage is applied. The method for reading out a nonvolatile semiconductor memory device according to claim 1, wherein:

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