JP3980160B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板上に形成した膜の表面を平坦化する工程を有する半導体装置の製造方法に関し、特に多層配線構造を有する半導体装置の製造に好適な半導体装置の製造方法にする。
【0002】
【従来の技術】
多層配線構造を有する半導体装置は、所定の素子が形成された半導体基板上に下地となる絶縁膜を形成した後、配線を形成する工程と、その配線を被覆する層間絶縁膜を形成する工程とを繰り返すことより製造される。
ところで、配線上に層間絶縁膜を形成すると、層間絶縁膜の表面には配線の厚さに相当する高さの凸部が形成される。層間絶縁膜の表面に高さが高い凸部があると、その後のフォトリソグラフィ工程において露光時に焦点ずれが発生し、パターン精度が悪くなる。このため、層間絶縁膜を形成した後、その表面を平坦化する工程が必要になる。
【0003】
層間絶縁膜を平坦化する方法としてCMP(化学的機械研磨)法が知られている。CMP法では、研磨布と研磨剤を使用して絶縁膜の表面を化学的及び機械的に研磨する。
しかし、層間絶縁膜に生じた凸部の面積(上から見たときの面積:以下、同じ)が小さいときは比較的容易に表面を平坦化することができるが、凸部の面積が大きいと、凸部の中央に比べて縁部近傍が速く研磨され、層間絶縁膜の表面に大きなうねりが生じてしまう。このような不具合を回避するための技術として、特許番号第2561007号公報には、凸部の内側をエッチングして凸部の縁を環状に残し、その後研磨することが提案されている。
【0004】
図5,図6は上記の技術を使用した多層配線構造を有する半導体装置の製造方法を工程順に示す断面図である。
まず、図5(a)に示すように、所定の素子(図示せず)が形成された半導体基板30の上に絶縁膜31を形成する。その後、絶縁膜31にコンタクトホール(図示せず)を選択的に形成する。そして、半導体基板30の上側全面に導電体膜を形成し、フォトリソグラフィ法を使用して導電体膜をパターニングすることにより、第1層目の配線32を形成する。
【0005】
次に、半導体基板30の上側全面に層間絶縁膜33を形成する。このとき、図5(a)に示すように、配線32が形成された領域の上方には、層間絶縁膜33の凸部33a,33bが生じる。
次に、図5(b)に示すように、層間絶縁膜33上にフォトレジスト膜34を形成し、選択露光及び現像処理を行い、凸部33a,33bの縁よりも若干内側の領域の層間絶縁膜34が露出するように開口部34a,34bを形成する。
【0006】
次に、フォトレジスト膜34をマスクとして開口部34a,34bの内側に露出した層間絶縁膜33をエッチングする。これにより、図5(c)に示すように、凸部33a,33bの縁部33c,33dのみが残存する。その後、フォトレジスト膜34を除去する。
次に、図6に示すように、CMP法により層間絶縁膜33の表面を研磨して、層間絶縁膜33の表面を平坦化する。
【0007】
次いで、層間絶縁膜33にコンタクトホール(図示せず)を選択的に形成した後、層間絶縁膜33上に第2層目の配線(図示せず)を形成する。そして、第2層目の配線を被覆する層間絶縁膜(図示せず)を形成し、層間絶縁膜33と同様にして、その表面を平坦化する。
このように、配線を形成する工程、層間絶縁膜を形成する工程及び層間絶縁膜の表面を平坦化する工程を順次繰り返し、多層配線構造を有する半導体装置が完成する。
【0008】
【発明が解決しようとする課題】
しかしながら、上述の方法では、以下に示す欠点がある。すなわち、図5(a)に示すように、層間絶縁膜33に面積が大きい凸部33aと面積が小さい凸部33bとがある場合、各凸部33a,33bの内側をエッチングして、縁部33c,33dのみを残す。このとき、図5(b),(c)に示すように、面積が小さい凸部33b側ではレジスト膜34の開口部34bの面積が小さいため、開口部34aの開口面積が大きい凸部33a側に比べてエッチング深さが浅くなってしまう。そうすると、CMP法により研磨したときに、図6に示すように、凸部33fが残り、平坦化の精度が低くなる。また、面積が大きい凸部33aの場合、縁部33cの内側の面積も大きくなる。そうすると、CMP法で使用する研磨布には弾性があるため、縁部33cの内側中央が過剰に研磨され、図6に示すように窪み33eが形成されてしまう。
【0009】
このように、図5,図6に示す従来の方法では、絶縁膜の表面に面積が異なる凸部が複数形成された場合に、凸部の面積によって凸部が残ったり又は窪みが発生するため、絶縁膜の表面を高い精度で平坦化することは難しい。
本発明は、凸部の面積に拘わらず高い精度で平坦な面が得られる半導体装置の製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記した課題は、半導体基板上に第1の膜を選択的に形成する工程と、前記半導体基板上に前記第1の膜を覆う、面積の異なる複数の凸部を有する第2の膜を形成する工程と、前記第2の膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、前記第2の膜を研磨して表面を平坦化する工程とを有し、前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法により解決する。
【0011】
上記した課題は、半導体基板上に配線を形成する工程と、前記半導体基板上に前記配線を覆う、面積の異なる複数の凸部を有する絶縁膜を形成する工程と、前記絶縁膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、前記絶縁膜を研磨して表面を平坦化する工程とを有し、前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法により解決する。
【0012】
本発明においては、半導体基板上に第1の膜(例えば、配線等)を形成し、更に前記第1の膜を覆う第2の膜(例えば、層間絶縁膜)を形成する。そうすると、第1の膜が形成された領域の上方に、第2の膜の凸部が形成される。この凸部に複数の凹部(穴又は溝)を形成する。これにより、凸部の内側に凹部間の壁が存在することとなり、研磨布の弾性に起因する窪みの発生が回避される。また、凹部を形成するときに、凹部の幅を同じにすることにより、凹部の深さが均一化される。これにより、CMPによる研磨後に面積が小さい凸部の領域に凸部が残ることが回避され、第2の膜の表面を高精度で平坦化することができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図1,図2は本発明の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【0014】
まず、図1(a)に示すように、所定の素子が形成された半導体基板10の上にSiO2 等からなる絶縁膜11を形成する。そして、絶縁膜11にコンタクトホール(図示せず)を選択的に形成した後、半導体基板10の上側全面に例えばアルミニウムからなる導電体膜を約0.7〜1μmの厚さに形成する。次に、公知のフォトリソグラフィ法により導電体膜をパターニングして、第1層目の配線12を形成する。その後、半導体基板10の上側全面に例えばSiO2 からなる層間絶縁膜13を約1〜2μmの厚さに形成する。この場合、配線12が形成されている領域の上に層間絶縁膜13の凸部が形成される。ここでは、図1(a)に示すように、面積が大きな凸部13aと小さな凸部13bとが形成されたとする。なお、凸部13a、13bの高さは配線12の厚さに関係し、凸部の面積に拘わらず略一定となる。
【0015】
次に、図1(b)に示すように、層間絶縁膜13の上にフォトレジスト膜14を形成し、凸部13a,13bの上に、例えば1辺の長さが100μmの正方形の複数の開口部14aを例えば100μmの間隔で形成する。本実施の形態では、凸部13a,13bの面積に拘わらず、開口部14aの大きさ及び配列ピッチは一定とする。
【0016】
次に、図1(c)に示すように、フォトレジスト膜14をマスクとして層間絶縁膜13をエッチングし、複数の穴13cを形成する。このとき、穴13cの深さが凸部13a,13bの高さ、すなわち配線12の厚さとほぼ等しくなるようにエッチング時間を設定する。フォトレジスト膜14の各開口部14aの開口面積は同一であるので、各穴13aの深さ(エッチング深さ)は均一になる。このようにして、凸部13a,13bに同一サイズ及び同一深さの複数の穴13cを形成した後、フォトレジスト膜14aを除去する。穴13cを形成した後の基板上面図を図3に示す。
【0017】
次に、図2に示すように、CMP法により、層間絶縁膜13の表面を研磨して平坦化処理する。この場合、凸部13a,13bの中央領域にも穴13c間の壁が存在するので、凸部の縁部のみを残してエッチングする従来方法(図5,図6参照)と異なり、凸部13a,13bの中央に窪みが発生することが回避される。また、穴13cのサイズ及び配列ピッチが一定であるので、凸部13a,13bの面積に拘わらず研磨速度が同じになる。従って、高い精度で層間絶縁膜13の表面が平坦化される。
【0018】
次いで、層間絶縁膜13にコンタクトホール(図示せず)を選択的に形成した後、層間絶縁膜13上に第2層目の配線(図示せず)を形成する。そして、層間絶縁膜13上に第2層目の層間絶縁膜(図示せず)を形成し、層間絶縁膜13と同様にして、第2層目の層間絶縁膜の表面を平坦化する。このようにして、多層配線構造を有する半導体装置が製造される。
【0019】
本実施の形態においては、層間絶縁膜13に形成された凸部13a,13bに複数の穴13cを形成する。従って、凸部13a,13bの中央にも穴13c間の壁が存在する。また、フォトレジスト膜14に形成した複数の開口部14aの開口面積が同一であるので、各穴13cのエッチング深さが均一になる。これらにより、本実施の形態の方法においては、凸部を縁だけ残してエッチングした後にCMP法により表面を平坦化する従来の方法に比べて、より高精度で平坦化が達成される。従って、層間絶縁膜上に配線を形成する工程で露光の焦点ずれが回避され、微細な配線を形成することができる。
【0020】
以下、本実施の形態により実際に基板上の絶縁膜の表面を平坦化した結果について、比較例と比較して説明する。
まず、半導体基板上に配線パターンを形成し、その上にSiO2 からなる層間絶縁膜を形成した。層間絶縁膜の表面には、高さが約1μm、縦及び横の長さがいずれも約2mmの凸部が形成された。
【0021】
この凸部が形成された半導体基板を試験体とし、図1,図2に示す上記の方法により、凸部に多数の穴を形成し、その後平坦化処理を施した。なお、穴のサイズは縦及び横がいずれも100μm、穴と穴との間隔が100μmである。一方、比較例として、同一の試験体に対し、凸部の縁部のみを残し、凸部内側の縦が1.8mm、横が1.8mmの範囲をエッチングした後、CMP法により平坦化処理した。
【0022】
その結果、実施例では層間絶縁膜の表面の平坦化の状態は良好であったが、比較例では、凸部の中央に窪みが発生した。窪みの深さは凸部の高さの10%以上(0.1μm以上)であった。
(その他の実施の形態)
第1の実施の形態においては、凸部の面積(上から見たときの面積)に拘わらず穴13cの大きさを一定にした場合について説明したが、凸部の面積に応じて穴のサイズを変えてもよい。例えば、面積が大きい凸部には比較的大きな穴を形成し、面積が小さい凸部には比較的小さな穴を形成してもよい。また、穴の大きさを一定とし、凸部の面積に応じて穴のピッチ、すなわち各穴の間の壁の幅を変えてもよい。
【0023】
このように、凸部の面積により穴の大きさ又はピッチを調整することにより、より高精度で絶縁膜の表面を平坦化することができる。
更に、第1の実施の形態においては凸部に穴を形成する場合について説明したが、図4に示すように、絶縁膜13の凸部13a,13bに幅及びピッチが一定の溝13dを形成してもよい。この場合も、第1の実施の形態と同様の効果が得られる。
【0024】
【発明の効果】
以上説明したように、本発明によれば、半導体基板上に第1の膜を選択的に形成した後に前記第1の膜を覆う第2の膜を形成し、第2の膜に生じた凸部に複数の凹部を形成し、その後第2の膜を研磨して平坦化するので、凸部の大きさに拘わらず、第2の膜の表面を高い精度で平坦化することができる。
【0025】
特に、半導体基板上に配線を形成し、その上に層間絶縁膜を形成してその表面を平坦化する場合に、層間絶縁膜の凸部に一定の大きさの複数の凹部を形成しその後研磨を行うことにより、層間絶縁膜の表面が高い精度で平坦化される。これにより、層間絶縁膜上に配線を形成する工程で露光の焦点ずれが回避され、微細な配線を形成することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置の製造方法を工程順に示す断面図(その1)である。
【図2】本発明の第1の実施の形態の半導体装置の製造方法を工程順に示す断面図(その2)である。
【図3】本発明の第1の実施の形態において、凸部に穴を形成した後の基板上面図である。
【図4】本発明の他の実施の形態において、凸部に形成された溝を示す基板上面図である。
【図5】従来の平坦化技術を使用した多層配線構造を有する半導体装置の製造方法を工程順に示す断面図(その1)である。
【図6】従来の平坦化技術を使用した多層配線構造を有する半導体装置の製造方法を工程順に示す断面図(その2)である。
【符号の説明】
10,30 半導体基板、
11,31 絶縁膜、
12,32 配線、
13,33 層間絶縁膜、
13a,13b,33a,33b 凸部、
13c 穴、
13d 溝、
14,34 レジスト膜、
14a,14b,34a,34b 開口部、
33c,33d 縁部。
Claims (4)
- 半導体基板上に第1の膜を選択的に形成する工程と、
前記半導体基板上に前記第1の膜を覆う、面積の異なる複数の凸部を有する第2の膜を形成する工程と、
前記第2の膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、
前記第2の膜を研磨して表面を平坦化する工程とを有し、
前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法。 - 前記複数の凹部は同一の深さに形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2の膜の研磨は、化学的機械研磨により行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板上に配線を形成する工程と、
前記半導体基板上に前記配線を覆う、面積の異なる複数の凸部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、
前記絶縁膜を研磨して表面を平坦化する工程とを有し、
前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法。
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JP07884298A JP3980160B2 (ja) | 1998-03-26 | 1998-03-26 | 半導体装置の製造方法 |
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JPH11274156A JPH11274156A (ja) | 1999-10-08 |
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