JP3977075B2 - Ｇｍ増幅器およびＧｍ−Ｃフィルタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、Ｇｍ増幅器およびＧｍ−Ｃフィルタの改良に関し、特に、高精度で、温度変化などの環境の変化に影響されず、かつ、消費電流の小さいＧｍアンプおよびＧｍ−Ｃフィルタに関するものである。
【０００２】
【従来の技術】
図１２は、従来のＧｍ−Ｃ型の低域通過フィルタを使用したＧｍ−Ｃフィルタの構成例を示す。
このＧｍ−Ｃフィルタは、例えば、Ｇｍアンプ（トランスコンダクタンス増幅器）とコンデンサ（容量）から構成されるＧｍ−Ｃフィルタ型の低域通過フィルタからなり、調整の対象となる調整フィルタ１と、これを調整する自己調整用バイアス発生回路（ＰＬＬ回路）２とから構成されている。
【０００３】
さらに詳述すると、このＧｍ−Ｃフィルタは、自己調整用バイアス発生回路２が、基準クロック信号ＣＫに基づき所定のバイアス電流ＩＢを生成して調整フィルタ１に供給し、調整フィルタがそのバイアス電流ＩＢに応じた出力特性を持って作動するようになっている。
自己調整用バイアス発生回路２は、例えば、図１２に示すように、Ｇｍアンプとコンデンサから構成されるＧｍ−Ｃ型の低域通過フィルタからなる基準フィルタ３と、コンパレータ４、５と、排他的論理和回路からなる位相比較器６と、低域通過フィルタなどからなる積分器７とを備えている。
【０００４】
位相比較器６は、基準フィルタ３およびコンパレータ４を介して供給される基準クロック信号ＣＫと、コンパレータ５を介して供給され基準クロック信号ＣＫとの排他的論理和を求め、それに応じた出力信号Ｓ１を出力するようになっている。基準クロック信号ＣＫは、水晶発振器（図示せず）などで発生したものを使用する。
積分器７は、位相比較器６からの出力信号Ｓ１を積分処理した信号をバイアス信号ＩＢとして、調整フィルタ１と基準フィルタ３にそれぞれ供給するようになっている。ここで、積分器７は、いわゆる完全積分器でも良く、または、低域通過フィルタと等価である不完全積分器でも良く、自己調整用バイアス発生回路２の回路構成に適したものが使用される。
【０００５】
基準フィルタ３は、低域通過フィルタの特性を有すると同時に、その位相遅れが、低域では位相シフト０度、高域では位相シフト１８０度、カットオフ（遮断）周波数のところでは位相シフトが９０度となる位相特性を有するように構成されている。
すなわち、図１２において、基準クロック信号ＣＫの周波数が基準フィルタ３のカットオフ周波数ｆｃに一致している場合には、位相比較器６からの出力信号Ｓ１は、その周波数が基準クロック信号ＣＫの２倍で、かつ、ＨレベルとＬレベルのそれぞれの期間が等しいデューティー比が５０％の信号となる。このとき、その位相比較器６からの出力信号Ｓ１を積分器７で積分処理した直流出力レベルは、デューティー比が５０％であるので変動せず、位相ロック状態が実現される。
【０００６】
一方、このとき、仮に、基準フィルタ３のカットオフ周波数ｆｃがその設計値よりも小さいときには、その位相遅れは設計値よりも大きくなる。この結果、位相比較器６の出力信号Ｓ１は、Ｈレベルの期間がＬレベルの期間よりも短くなり、積分器７の出力レベルを低下させる方向に動作する。そして、その出力レベルが下がったときに、基準フィルタ３のＧｍアンプのバイアス電圧を発生させる回路では、全てのＧｍアンプの相互コンダクタンス（ｇｍ）値が上がるように構成されている。この結果、基準フィルタ３のカットオフ周波数が設計値に等しくなる方向にシフトし、設計値に等しくなったときに、積分器７の出力信号のレベルが一定となり、位相ロックの状態になる。
【０００７】
これに対して、基準フィルタ３のカットオフ周波数ｆｃがその設計値よりも大きなときには、積分器７の出力レベルを増加する方向に動作し、基準フィルタ３のＧｍアンプの相互コンダクタンス値が下がるように構成されている。この結果、基準フィルタ３のカットオフ周波数が設計値に等しくなる方向にシフトし、設計値に等しくなったときに、積分器７の出力信号のレベルが一定となり、位相ロックの状態になる。
【０００８】
【発明が解決しようとする課題】
ところで、図１２に示すような従来のＧｍ−Ｃフィルタでは、自己調整用バイアス回路２を構成する基準フィルタ３と、調整フィルタ１とは、Ｇｍアンプとコンデンサを構成要素としている。
しかし、Ｇｍアンプの入力電圧に対する出力電流の比である相互コンダクタンスの値は、自己調整用バイアス発生回路２が発生するバイアス電流ＩＢが一定の場合には、温度変化によりその値が変化するが、コンデンサの容量値は温度変化よっては殆ど変化しない。
【０００９】
このため、所定の温度範囲で、調整フィルタ１の周波数特性を一定にするためには、自己調整用バイアス発生回路２を常時動作させ、基準フィルタ３と調整フィルタ１を構成するＧｍアンプの相互コンダクタンスの値が一定になるように、バイアス電流ＩＢを調整し続けなければならない。
このように、従来のＧｍ−Ｃフィルタでは、フィルタとして使用する調整フィルタ１の周波数特性を一定にするためには、自己調整用バイアス発生回路２を常時動作させなければならず、特に、低消費電力を必要とする用途では、その自己調整用バイアス発生回路２の消費電流は無視することができない。
【００１０】
そこで、本発明の目的は、上記の点に鑑みてなされたものであり、低消費電力を実現できるＧｍ増幅器およびＧｍ−Ｃフィルタを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１、２に記載のＧｍ増幅器は、以下のように構成した。
すなわち、請求項１に記載の発明は、バイアスの大きさに応じて相互コンダクタンスを制御可能なＧｍアンプと、設定信号に応じた所定のバイアスであって、前記Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアスを発生するバイアス発生回路と、前記バイアス発生回路に入力する設定信号の設定値を校正する校正回路と、前記校正回路で校正された設定値を記憶するとともに、その設定値を前記バイアス発生回路に供給する記憶回路と、を備えたＧｍ増幅器であって、前記バイアス発生回路は、基準抵抗と、前記基準抵抗の一端に接続される第１の電流源と、前記基準抵抗の両端の電位差を入力とするＧｍアンプと、前記Ｇｍアンプの出力側に接続される第２の電流源と、前記第２の電流源と前記Ｇｍアンプの出力電流との差の電流に応じて、前記Ｇｍアンプの入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路と、前記電圧バイアス発生回路が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路と、を備え、前記第１および第２の電流源のうちの少なくとも一方は可変であることを特徴とするものである。
【００１３】
請求項２に記載の発明は、請求項１に記載のＧｍ増幅器において、前記第１および前記第２の電流源のうちの少なくとも一方は、複数の電流源からなり、かつ、その複数の電流源を選択的に切り換えて電流値を調整するようになっていることを特徴とするものである。
このように本発明のＧｍ増幅器では、Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアス発生回路により、相互コンダクタンスの温度ドリフトを防ぐようにしたので、温度変化など環境変化に起因するＧｍアンプの相互コンダクタンスの変化による特性の変化を防止できる。
【００１４】
また、本発明のＧｍ増幅器では、校正回路で校正された設定値を記憶回路に記憶して使用するようにした。このため、校正期間を除く期間は、校正回路の動作を中止して消費電力を低減化できる。
一方、請求項３〜請求項６に記載のＧｍ−Ｃフィルタは、以下のように構成した。
すなわち、請求項３に記載の発明は、第１のＧｍアンプと第１のコンデンサから構成し、前記第１のＧｍアンプに供給するバイアスの大きさに応じてその第１のＧｍアンプの相互コンダクタンスが調整可能な調整フィルタと、設定信号に応じた所定のバイアスであって、前記第１のＧｍアンプの相互コンダクタンスの温度依存性を補償するバイアスを発生するバイアス発生回路と、前記第１のＧｍアンプと同等の構成からなる第２のＧｍアンプと第２のコンデンサを含み、校正時に、前記バイアス発生回路に入力する設定信号の設定値を校正する校正回路と、前記校正回路で校正された設定値を記憶するとともに、その設定値を前記バイアス発生回路に供給する記憶回路と、を備えたＧｍ−Ｃフィルタであって、前記校正回路は、前記第１のＧｍアンプと同等の構成からなる第２のＧｍアンプを含み、基準クロックが入力されるフィルタ回路と、前記フィルタ回路の出力信号と前記基準クロックとの位相差を求める位相比較器と、前記位相比較器の出力を積分し、自身の積分値がリセット自在である積分器と、前記積分器の出力をデジタル信号に変換する量子化器と、を備えたことを特徴とするものである。
【００１６】
請求項４に記載の発明は、請求項３に記載のＧｍ−フィルタにおいて、前記バイアス発生回路は、基準抵抗と、前記基準抵抗の一端に接続される第１の電流源と、前記基準抵抗の両端の電位差を入力とするＧｍアンプと、前記Ｇｍアンプの出力側に接続される第２の電流源と、前記第２の電流源と前記Ｇｍアンプの出力電流との差の電流に応じて、前記Ｇｍアンプの入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路と、前記電圧バイアス発生回路が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路と、を備え、前記第１および第２の電流源のうちの少なくとも一方は可変であることを特徴とするものである。
【００１７】
請求項５に記載の発明は、請求項４に記載のＧｍ−Ｃフィルタにおいて、前記第１および前記第２の電流源のうちの少なくとも一方は、複数の電流源からなり、かつ、その複数の電流源を選択的に切り換えて電流値を調整するようになっていることを特徴とするものである。
請求項６に記載の発明は、請求項３乃至請求項５のいずれかに記載のＧｍ−フィルタにおいて、前記記憶回路は、外部からデータが読み書き自在であることを特徴とするものである。
【００１８】
このように本発明のＧｍ−Ｃフィルタは、Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアス発生回路により、相互コンダクタンスの温度ドリフトを防ぐとともに、校正回路で校正されて設定値により、製造プロセスに起因するコンデンサの容量値のばらつきをＧｍアンプの相互コンダクタンスを調整することで相殺するようにした。このため、温度変化など環境変化に影響されない高精度のフィルタ特性を実現できる。
【００１９】
また、本発明のＧｍ−Ｃフィルタでは、校正回路で設定された設定値を記憶回路に記憶して使用するようにした。このため、校正期間を除く期間は、校正回路の動作を中止して消費電力を低減化できる。
さらに、記憶回路として、データの読み書き可能なものを使用する場合には、校正したデータを一旦外部のメモリに転送しておき、それを記憶回路に再び書き込んで使用できるので、校正回路による校正の回数を減らすことができる。
【００２０】
【発明の実施の形態】
以下、本発明のＧｍ増幅器とＧｍ−Ｃフィルタの実施形態について、図面を参照して説明する。
本発明のＧｍ−Ｃフィルタは、本発明のＧｍ増幅器を含むので、以下では、本発明のＧｍ−Ｃフィルタの実施形態について説明する。
本発明の実施形態のＧｍ−Ｃフィルタ１０は、図１に示すように、調整フィルタ１１と、校正回路１２と、記憶回路１３と、バイアス発生回路としてのバイアス電流発生回路１４とを備え、記憶回路１３がデータを処理可能なＣＰＵ（マイクロコンピュータ）１５に接続されている。
【００２１】
調整フィルタ１１は、本来のフィルタであって、例えばＧｍアンプとコンデンサから構成され、Ｇｍアンプに供給するバイアス電流の大きさに応じてその相互コンダクタンスが調整され、所望の周波数特性が得られるようになっている。
校正回路１２は、校正時に、バイアス電流発生回路１４に入力すべき設定信号Ｓ３の設定値を校正する回路である。すなわち、校正回路１２は、マイクロコンピュータ１５からの校正開始信号に基づき校正を開始し、その校正時に、後述のように基準クロック信号ＣＫに基づき調整信号Ｓ２を発生し、この調整信号Ｓ２を記憶回路１１に供給するようになっている。
【００２２】
記憶回路１３は、データが読み書き自在なメモリからなり、校正回路１２で校正が完了して確定された設定信号Ｓ３の設定値を記憶しておくものである。この記憶回路１３は、後述のように、校正回路１２が校正時には、初期値を書き込んでおき、その値を校正回路１２からの調整信号Ｓ２に応じて逐次変更することにより設定信号Ｓ３の設定値を確定するようになっている。
バイアス電流発生回路１４は、記憶回路１３に記憶された設定信号Ｓ３に応じたバイアス電流ＩＢであって、調整フィルタ１１および校正回路１２のそれぞれのＧｍアンプの相互コンダクタンスの温度依存性を補償するバイアス電流ＩＢを発生する回路である。
【００２３】
また、この実施形態では、調整フィルタ１１の校正時には、校正回路１２、記憶回路１３、およびバイアス電流発生回路１３の間でループを形成するようになている。
次に、校正回路１２の具体的な構成について、図２〜図５を参照して説明する。
校正回路１２は、図２に示すように、フィルタ回路としての基準フィルタ２１と、コンパレータ２２、２３と、排他的論理和回路からなる位相比較器２４と、例えばコンデンサからなる積分器２５と、例えば１ビットの量子化器２６とから構成されている。
【００２４】
基準フィルタ２１は、例えばＧｍアンプとコンデンサ（容量）から構成されＧｍ−Ｃ型の低域通過フィルタからなる。この基準フィルタ２１は、基準クロック信号ＣＫが入力されるようになっている。基準フィルタ２１の出力は、コンパレータ２２を介して位相比較器２４の一方の入力側に供給されるようになっている。また、基準クロック信号ＣＫは、コンパレータ２３を介して位相比較器２４の他方の入力側に供給されるようになっている。
【００２５】
位相比較器２４は、基準フィルタ２１およびコンパレータ２２を介して供給される基準クロック信号ＣＫと、コンパレータ２３を介して供給され基準クロック信号ＣＫとの排他的論理和を求め、それに応じた出力信号Ｓ１を出力するようになっている。
積分器２５は、位相比較器２４からの出力信号Ｓ１を所定時間積分処理し、この積分処理した値を量子化器２６に出力するようになっている。量子化器２６は、積分器２５の出力信号をＨレベル（高レベル）またはＬレベル（低レベル）のデジタル信号に変換し、これを調整信号Ｓ２として図１に示す記憶回路１３に出力するようになっている。
【００２６】
次に、基準フィルタ２１の構成について、図３を参照して説明する。
基準フィルタ２１は、図３に示すように、Ｇｍアンプ３１〜３４と、コンデンサＣ１、Ｃ２と、同相信号調整回路３５、３６とから構成され、バイアス電流発生回路１４で発生したバイアス電流ＩＢに比例した電流値が、同相信号調整回路３５、３６にそれぞれ供給されるようになっている。
さらに詳述すると、Ｇｍアンプ３１とＧｍアンプ３２とが直列に接続されるとともに、そのＧｍアンプ３１、３２の各出力端子の両端にコンデンサＣ１、Ｃ２がそれぞれ接続されている。また、Ｇｍアンプ３１の出力側は、同相信号調整回路３５の入力側に接続されるとともに、Ｇｍアンプ３３の出力側に接続されている。同相信号調整回路３５の出力は、Ｇｍアンプ３１、３３にそれぞれ供給されるようになっている。
【００２７】
また、Ｇｍアンプ３２の出力側は、同相信号調整回路３６の入力側、Ｇｍアンプ３３の入力側、およびＧｍアンプ３４の出力側にそれぞれ接続されている。同相信号調整回路３６の出力は、Ｇｍアンプ３２、３４にそれぞれ供給されるようになっている。さらに、Ｇｍアンプ３４は、自己の＋入力端子と−出力端子が接続され、自己の−入力端子と＋出力端子が接続されている。
次に、Ｇｍアンプ３１〜３４の構成について説明するが、これらはいずれも図４に示すような構成となっている。
【００２８】
すなわち、Ｇｍアンプ３１〜３４は、いずれも図４に示すように、差動対を構成するＮ型のＭＯＳトランジスタＱ１１、Ｑ１２と、負荷用のＰ型のＭＯＳトランジスタＱ１３、Ｑ１４とから構成される。
さらに詳述すると、ＭＯＳトランジスタＱ１１は、そのゲートに−入力信号（−ＩＮ）が入力され、そのドレインから＋出力信号（＋ＯＵＴ）を取り出すようになっている。また、ＭＯＳトランジスタＱ１１のドレインは、ＭＯＳトランジスタＱ１３のドレインに接続されている。ＭＯＳトランジスタＱ１２は、そのゲートに＋入力信号（＋ＩＮ）が入力され、そのドレインから−出力信号（−ＯＵＴ）を取り出すようになっいる。また、ＭＯＳトランジスタＱ１２のドレインは、ＭＯＳトランジスタＱ１４のドレインに接続されている。
【００２９】
ＭＯＳトランジスタＱ１１、Ｑ１２のソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。また、ＭＯＳトランジスタＱ１３、Ｑ１４のソースが共通接続され、その共通接続部が電源ラインＶＤＤに接続されている。さらに、ＭＯＳトランジスタＱ１３、１４の各ゲートには、同相信号調整回路３５からの同相レベル制御用の信号が供給されるようになっている。
次に、同相信号調整回路３５、３６の構成について説明するが、これらはいずれも図５に示すような構成となっている。
【００３０】
すなわち、同相信号調整回路３５、３６は、いずれも図５に示すように、図４のＭＯＳトランジスタＱ１１、Ｑ１２と同様に構成され、差動対を形成するＮ型のＭＯＳトランジスタＱ２１、Ｑ２２と、カレントミラー回路を構成するＰ型のＭＯＳトランジスタＱ２３、Ｑ２４とから構成される。
さらに詳述すると、ＭＯＳトランジスタＱ２１、Ｑ２２の各ゲートには、図４に示すＧｍアンプの出力信号を入力するようになっている。また、ＭＯＳトランジスタＱ２１、Ｑ２２の各ソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ２１、Ｑ２２の各ドレインは共通接続され、その共通接続部がＭＯＳトランジスタＱ２３のドレインに接続されている。
【００３１】
ＭＯＳトランジスタＱ２３、Ｑ２４は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＱ２４のドレインに接続され、そのドレインにバイアス電流発生回路１４からのバイアス電流ＩＢが入力されるようになっている。また、ＭＯＳトランジスタＱ２３、Ｑ２４の各ソースは共通接続され、その共通接続部が電源ラインＶＤＤに接続されている。
このような構成からなる同相信号調整回路では、ＭＯＳトランジスタＱ２４にバイアス電流発生回路１４からのバイアス電流ＩＢが入力され、そのバイアス電流ＩＢに比例する電流ＩＢ１がＭＯＳトランジスタＱ２３に流れ、これがＭＯＳトランジスタＱ２１、Ｑ２２に流入する。そして、そのＭＯＳトランジスタＱ２３のドレイン電圧を、Ｇｍアンプ３１〜３４を構成するＭＯＳトランジスタＱ１３、Ｑ１４のゲートに供給する同相レベル制御用の信号として取り出すようにしている。
【００３２】
このため、同相信号調整回路３５、３６は、Ｇｍアンプ３１〜３４の正負の出力信号の同相レベルを、同相信号調整回路３５、３６のＭＯＳトランジスタＱ２１、Ｑ２２のドレインに流入する電流の和がＩＢ１と等しくなるように調整する。また、同相レベルが調整されたＧｍアンプ３１〜３４のＭＯＳトランジスタＱ１１、Ｑ１２には、バイアス電流ＩＢに比例する電流が流れ、Ｇｍアンプ３１〜３４の各相互コンダクタンスｇｍは、次の（１）式により調整される。
【００３３】
ｇｍ＝Ａ×√ＩＢ （１）
（１）式において、Ａは定数であり、√ＩＢはＩＢの平方根を表す。
基準フィルタ２１のフィルタ特性は、図６に示すように、低域での位相遅れは０度、高域での位相遅れは１８０度、入力信号の周波数がカットオフ周波数と等しいときの位相遅れは９０度となるように構成されている。
すなわち、図２において、基準フィルタ２１への入力信号、すなわち、基準クロック信号ＣＫの周波数と基準フィルタ２１のカットオフ周波数ｆｃに一致している場合には、位相比較器２４の出力信号Ｓ１は、その周波数が基準クロック信号ＣＫの２倍で、かつ、ＨレベルとＬレベルのそれぞれの期間が等しいデューティー比が５０％の信号となる。このとき、その位相比較器２４からの出力信号Ｓ１を積分器２５で積分処理した直流出力レベルは、デューティー比が５０％であるので変動しない。
【００３４】
一方、このとき、仮に、基準クロック信号ＣＫの周波数より基準フィルタ２１のカットオフ周波数ｆｃが小さいときには、その位相遅れは９０度よりも大きくなる。この結果、位相比較器２４の出力信号Ｓ１は、Ｈレベルの期間がＬレベルの期間よりも長くなり、積分器２３の出力レベルを上昇させる方向に動作し、量子化器２６はＨレベルを出力する。
これに対して、基準クロック信号ＣＫの周波数より基準フィルタ２１のカットオフ周波数ｆｃが大きいときには、その位相遅れは９０度よりも小さくなる。この結果、位相比較器２４の出力信号Ｓ１は、Ｈレベルの期間がＬレベルの期間よりも短くなり、積分器２３の出力レベルを低下させる方向に動作し、量子化器２６はＬレベルを出力する。
【００３５】
次に、図１に示す記憶回路１３の構成について説明する。
記憶回路１３は、例えば４ビットの記憶素子（レジスタ）で構成される。この各記憶素子には、校正回路１２の校正時に、校正回路１２からの１ビットからなる調整信号Ｓ２の各値が独立に記憶されていき、その校正の終了後には、その確定された各値が記憶されるようになっている。
記憶回路１３に記憶された４ビットのデータは、バイアス電流発生回路１４に供給されるようになっている。また、記憶回路１３の各記憶素子には、ＣＰＵ１５から４ビットの設定信号が任意のタイミングで転送されて記憶できるようになっている。
【００３６】
次に、図１に示すバイアス電流発生回路１４の構成について、図７を参照して説明する。
バイアス電流発生回路１４は、図７に示すように、基準抵抗７５と、この基準抵抗の一端に接続される電流源７２と、基準抵抗７５の両端の電位差を入力とするＧｍアンプ７０と、このＧｍアンプ７０の出力側に接続される電流源７１と、電流源７２とＧｍアンプ７０の出力電流との差の電流に応じて、Ｇｍアンプ７０の入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路７３と、この電圧バイアス発生回路７３が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路７４とを備え、電流源７１は電流値が可変自在に構成されている。
【００３７】
さらに詳述すると、基準抵抗７５の一端は、電流源７２を介して接地ラインＶＳＳに接続されている。また、基準抵抗７５の他端は、電圧バアイス発生回路７３を構成するＭＯＳトランジスタＱ７を介して電源ラインＶＤＤに接続されている。
Ｇｍアンプ７０は、基準抵抗７５の両端の電位差を入力とするＭＯＳトランジスタＱ１、Ｑ２と、カレントミラー回路を形成し負荷用のＭＯＳトランジスタＱ３、Ｑ４とからなる。ＭＯＳトランジスタＱ１、Ｑ２は、図４のＭＯＳトランジスタＱ１１、Ｑ１２と同等に構成される。
【００３８】
ＭＯＳトランジスタＱ１、Ｑ２の各ゲートには、基準抵抗７５の一端の電位とその他端の電位が印加されるようになっている。また、ＭＯＳトランジスタＱ１、Ｑ２の各ソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、ＭＯＳトランジスタＱ３、Ｑ４の各ドレインに接続されている。
ＭＯＳトランジスタＱ３、Ｑ４の各ゲートは共通接続され、その共通接続部がＭＯＳトランジスタＱ３のドレインに接続されている。また、ＭＯＳトランジスタＱ４のドレインは、電流源７１の一端とＭＯＳトランジスタＱ７のゲートにそれぞれ接続されている。電流源７１の他端は、接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ３、Ｑ４の各ソースは共通接続され、その共通接続部が電源ラインＶＤＤに接続されている。
【００３９】
ＭＯＳトランジスタＱ５、Ｑ６の各ゲートには、基準抵抗７５の一端の電位とその他端の電位が印加されるようになっている。また、ＭＯＳトランジスタＱ５、Ｑ６の各ソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ５、Ｑ６の各ドレインは共通接続され、その共通接続部から出力電流Ｉｏｕｔを取り出すようにしている。
このように構成されるバイアス電流発生回路１４では、電源の投入後、回路が安定したときには、Ｇｍアンプ７０の出力電流は、電流源７１の出力する電流ＩＳ１〔Ａ〕に等しくなるように、電圧バイアス発生回路７３は、基準抵抗の両端ＡおよびＢの同相電圧、すなわちＧｍアンプ７０の入力同相電圧を発生する。
【００４０】
このとき、基準抵抗７５の抵抗値をＲＲ〔Ω〕とすると、基準抵抗７５の両端の電圧はＩＳ２×ＲＲ〔Ｖ〕となり、Ｇｍアンプ７０の入力電圧と出力電流の比である相互コンダクタンスｇｍは、次の（２）式によって表され、電流源７１および電流源７２の電流比と基準抵抗７５の抵抗値のみで決まる値となる。
ｇｍ＝ＩＳ１／（ＩＳ２×ＲＲ） （２）
ここで、基準抵抗７５には、例えば、抵抗値の温度変化の小さいものを使用することで、温度変化の小さい任意の相互コンダクタンスｇｍが得られる。
【００４１】
次に、電流源７１の構成について、図８を参照して説明する。
電流源７１は、図８に示すように、カレントミラー回路からなりそれぞれ発生電流の異なる複数の電流源８０〜８４と、その電流源８１から８４を選択するためにトランジスタなどのスイッチ８５〜８８とから構成され、電流源８０は電流源７２と比例関係にある電流ｉｒｅｆを発生するようになっている。
すなわち、電流源７１は、電流源８１〜８４とこれらに対応するスイッチ８５〜８８とが直列接続され、この各直列回路と電流源８０とが、電流出力端子８９と接地ラインＶＳＳとの間に並列に接続されている。そして、その電流源８１〜８４の各発生電流が、電流源８０の電流ｉｒｅｆに加算されて全体の電流ＩＳ１が形成され、この電流ＩＳ１がＧｍアンプ７０の出力に供給されるようになっている。
【００４２】
このとき、電流源８１は電流ｉｒｅｆに比例する８ｉｒの微小電流を発生し、同様に、電流源８２は電流ｉｒｅｆに比例する４ｉｒの微小電流、電流源８３は電流ｉｒｅｆに比例する２ｉｒの微小電流、電流源８４は電流ｉｒｅｆに比例する１ｉｒの微小電流を発生するように構成されている。
そして、これらの各電流源８１〜８４に対応する各スイッチ８５〜８８は、記憶回路１３から出力される４ビットのデジタル設定信号Ｓ３に基づいてオンオフ制御されるようになっている。例えば、４ビットのデジタル設定信号Ｓ３のうち、最小ビットがスイッチ８８、２ビット目がスイッチ８７、３ビット目がスイッチ８６、４ビット目がスイッチ８５に対応するようになっている。
【００４３】
また、デジタル設定信号Ｓ３のビット信号が「１」であるときに、対応するスイッチ８５〜８８がオン状態となり、その対応する電流源８１〜８４の所定の微小電流が発生し、そのビット信号が「０」のときには、対応するスイッチ８５〜８８がオフ状態となり、その対応する電流源８１〜８４からの所定の微小電流の出力が停止するようになっている。
従って、各電流源８１〜８４の発生電流は、それぞれ８ｉｒ、４ｉｒ、２ｉｒ、１ｉｒに設定されて電流源８０からの電流ｉｒｅｆに加算されるようになっているので、この電流源７１は、オン状態とするスイッチ８５〜８９の組み合わせにより、ｉｒｅｆ〜（ｉｒｅｆ＋１５ｉｒ）の範囲で出力電流ＩＳ１を調整することができる。
【００４４】
このように、電流源７１の電流ＩＳ１を任意に調整できることにより、式（２）において右辺の電流比は任意に設定できるので、Ｇｍアンプ７０の相互コンダクタンスｇｍは任意に調整される。
このようにバイアス電流発生回路１４で発生するバイアス電流ＩＢは、基準フィルタ２１の同相信号調整回路３５、３６に供給され、これにより基準フィルタ２１を構成するＧｍアンプ３１〜３４の相互コンダクタンスｇｍは、任意に設定され、かつ、その温度変化を小さくできる。このため、基準フィルタ２１は、温度変化が小さく、任意のカットオフ周波数を持つものが実現できる。
【００４５】
次に、図１に示す調整フィルタ１１の構成について、図９を参照しながら説明する。
調整フィルタ１１は、図９に示すように、例えばＧｍ−Ｃ構成のリープフロッグ型の低域フィルタであって、Ｇｍアンプ９１〜９７と、コンデンサＣ９１〜Ｃ９５と、同相信号調整回路１０１〜１０３とから構成される。
また、この調整フィルタ１１は、同相信号調整回路１０１〜１０３に対してバイアス電流発生回路１４で発生するバイアス電流ＩＢがそれぞれ供給され、これにより調整フィルタ１１を構成するＧｍアンプ９１〜９７の相互コンダクタンスｇｍは、任意に調整され、かつ、その温度変化を小さくできるようになっている。このため、この調整フィルタ１１は、基準フィルタ２１と同様に、温度変化が小さく、カットオフ周波数が任意に調整できるようになっている。
【００４６】
さらに詳述すると、Ｇｍアンプ９１〜９３が直列に接続されるとともに、そのＧｍアンプ９１〜９３の各出力端子の両端にコンデンサＣ９１〜Ｃ９３がそれぞれ接続されている。
また、Ｇｍアンプ９１の出力側は、同相信号調整回路１０１の入力側、Ｇｍアンプ９４の出力側、およびＧｍアンプ９５の出力側にそれぞれ接続されている。同相信号調整回路１０１には、バイアス電流発生回路１４で発生するバイアス電流ＩＢが供給され、同相信号調整回路１０１の出力は、Ｇｍアンプ９１、９４、９５に供給されるようになっている。Ｇｍアンプ９４は、その出力が入力側に帰還されるようになっているとともに、その入力側がＧｍアンプ９７の出力側にコンデンサＣ９４、Ｃ９５を介して接続されている。
【００４７】
Ｇｍアンプ９２の出力側は、同相信号調整回路１０２の入力側、Ｇｍアンプ９５の入力側、およびＧｍアンプ９６の出力側にそれぞれ接続されている。また、同相信号調整回路１０２には、バイアス電流発生回路１４で発生するバイアス電流ＩＢが供給され、同相信号調整回路１０２の出力は、Ｇｍアンプ９２、９６に供給されるようになっている。
さらに、Ｇｍアンプ９３の出力側は、同相信号調整回路１０３の入力側、Ｇｍアンプ９６の入力側、およびＧｍアンプ９７の出力側にそれぞれ接続されている。また、同相信号調整回路１０３には、バイアス電流発生回路１４で発生するバイアス電流ＩＢが供給され、同相信号調整回路１０３の出力は、Ｇｍアンプ９３、９４に供給されるようになっている。また、Ｇｍアンプ９７は、その出力が入力側に帰還されるようになっている。
【００４８】
なお、図９に示す調整フィルタ１１のＧｍアンプ９１〜９７と、同相信号調整回路１０１〜１０３とは、図３に示す基準フィルタ２１のＧｍアンプ３１〜３４と、同相信号調整回路３５、３６に相当し、その具体的な構成が同様であるので、その説明は省略する。
次に、このような構成からなるＧｍ−Ｃフィルタ１０において、そのカットオフ周波数の校正を行う場合の動作例について説明する。
【００４９】
まず、記憶回路１３の各記憶素子の初期値として適当な値、例えば３ビット目に「１」、２ビット目に「０」、１ビット目に「０」、０ビット目に「０」を設定する。これにより、バイアス電流発生回路１４は、その設定値に従ったバイアス電流ＩＢを発生し、このバイアス電流ＩＢが校正回路１２の基準フィルタ２１および調整フィルタ１１に供給される。
このとき、仮に、基準フィルタ２１のカットオフ周波数ｆｃが設計値よりも小さいときには、上述のように、校正回路１２から出力される調整信号Ｓ２が「Ｈ」レベルとなり、記憶回路１３に記憶されるその３ビット目の値は「１」と確定する。
【００５０】
次に、記憶回路１３の各記憶素子は、３ビット目に「１」、２ビット目に「１」、１ビット目に「０」、０ビット目に「０」が設定され、上記と同様の手順により校正回路１２からの調整信号Ｓ２が、例えば「Ｌ」レベルとなれば、その２ビット目の値は「０」が確定する。そして、１ビット目および０ビット目の各値についても、同様に校正回路１２の出力Ｓ２を用いて確定させていく。
このような校正の方式は、いわゆる逐次比較方式であり、その校正が終了して記憶回路１３の各記憶素子に確定された値は、基準フィルタ２１のカットオフ周波数ｆｃが設計値に一致するように調整された値となる。
【００５１】
このとき、調整フィルタ１１のカットオフ周波数は、その設計値に一致するように調整される。これは、調整フィルタ１１が基準フィルタ２１と同一機能構成のＧｍアンプを使用しているからである。
このようにして一旦校正されたＧｍ−Ｃフィルタ１０は、記憶回路１３にその各ビットの確定した値が記憶され、この各値がバイアス電流発生回路１４に出力される。バイアス電流発生回路１４は、その各値に従ってバイアス電流ＩＢを発生し、このバイアス電流ＩＢが調整フィルタ１１に供給されて図９のＧｍアンプ９１〜９７の動作を決定する。
【００５２】
Ｇｍアンプ９１〜９７の相互コンダクタンスｇｍは、（２）式に示すように、温度変化など周囲の環境変化によらずに一定値となる。この結果、Ｇｍ−Ｃフィルタ１０は、広い温度範囲にわたり、高精度のフィルタ特性を実現することができる。
また、一旦校正されたＧｍ−Ｃフィルタ１０においては、記憶回路１３に校正した値を記憶しているため、校正の終了後は校正回路１２の電源をオフにしても良い。このため、従来のＧｍ−Ｃフィルタのように自己調整用バイアス発生回路を常時動作する場合に比較して、消費電力を低減できる。
【００５３】
以上説明したように、この実施形態によれば、バイアス電流に応じて相互コンダクタンスを制御可能に構成するＧｍアンプと、このＧｍアンプの相互コンダクタンスの温度依存性を補償する調整可能なバイアス電流を出力するバイアス電流発生回路１４と、所定時間内に校正を実行する校正回路１２とを設けるようにした。このため、温度変化などの環境変化の影響を受けない、高精度のフィルタ特性を有するＧｍ−Ｃフィルタを実現できる。
【００５４】
また、この実施形態では、バイアス電流発生回路１４を、調整フィルタ１１に使用されるＧｍアンプと同じ構成のＧｍアンプ７０と、少なくとも一方が調整可能な電流源７１、７２と、Ｇｍアンプ７０の入力直流電圧を調整する電圧バイアス発生回路７３と、バイアス変換回路７４とから構成するようにした。このため、調整フィルタ１１を構成するＧｍアンプとバイアス電流発生回路１４のＧｍアンプとのマッチング（整合）が良くなり、より高精度であって環境の変化を受け難いフィルタ特性を実現できる。
【００５５】
さらに、この実施形態では、電流源７１をデジタル設定信号により、その電流値を調整するようにしたので、高精度であって環境の変化を受け難いフィルタ特性を実現できる。
また、この実施形態では、校正回路１２を、調整フィルタ１１に使用されるＧｍアンプと同じ構成のＧｍアンプからなる基準フィルタ２１、位相比較器２４、積分器２５、および量子化器２６ナドから構成するようにした。このため、調整フィルタ１１のフィルタ特性を高精度に校正できる。
【００５６】
さらに、この実施形態では、記憶回路１３を外部のＣＰＵ１５から読み出し及び書き込みできるように構成したので、一旦校正したデータを外部のメモリに記憶しておくことで、電源のオフなどにより記憶回路１３の記憶内容がクリアされた場合でも、再びその校正データを記憶回路１３に書き込むことで、校正する回数を減らすことができる。
次に、図２に示す積分器２５の変形例について、図１０を参照しながら説明する。
【００５７】
この積分器２５Ａは、図１０に示すように、コンデンサＣと、リセットスイッチ１０５とを備え、リセットスイッチ１０５がオンしたときには、コンデンサＣの出力が量子化器２６のしきい値レベルＶｃに設定されるようになっており、校正時の積分開始時にリセットスイッチ１０５を一旦オン状態にし、積分値をリセットした後、再びリセットスイッチ１０５をオフ状態にし、積分動作させるようになっている。
【００５８】
このため、積分器２５Ａによれば、そのリセットスイッチ１０５の操作によりそれ以前の積分値はクリアされ、量子化器２６のしきい値レベルから積分動作を行うことができるので、積分時間を短縮でき、その結果、校正時間を短縮することができる。
なお、上記の実施形態では、バイアス電流に応じて相互コンダクタンスを制御するＧｍアンプを使用するＧｍ−Ｃフィルタ１０について説明した。しかし、これに代えて、Ｇｍアンプを、図１１に示すように、バイアス電圧に応じて相互コンダクタンスを制御するコモンモードフィードバック型に構成するようにしても良い。
【００５９】
このコモンモードフィードバック型のＧｍアンプ１１０は、図４のＧｍアンプと同様に構成するＧｍアンプ１１１に、増幅器１１２と、Ｇｍアンプ１１１と同様のＧｍアンプ１１３とを追加するようにし、増幅器１１２とＧｍアンプ１１３に後述のバイアス電圧Ｂ１１を供給するようにするものである。
この場合には、図７に示すバイアス電流発生回路１４は、バイアス変換回路７４が不要となり、Ｇｍアンプ７０の入力ノードＡ，Ｂの電位のどちらか、またはその平均値を、増幅器１１２とＧｍアンプ１１３の各バイアス電圧Ｂ１１として供給するようにする。
【００６０】
【発明の効果】
以上説明したように、本発明のＧｍ増幅器によれば、温度変化など環境変化に起因するＧｍアンプの相互コンダクタンスの変化による特性の変化を防止できる。
また、本発明のＧｍ増幅器によれば、校正期間を除く期間は、校正回路の動作を中止できるので、全体として消費電力を低減化できる。
【００６１】
さらに、本発明のＧｍ−Ｃフィルタによれば、温度変化など環境変化に影響されない高精度のフィルタ特性を実現できる。
また、本発明のＧｍ−Ｃフィルタによれば、校正期間を除く期間は、校正回路の動作を中止できるので、全体として消費電力を低減化できる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＧｍ−Ｃフィルタの概略構成を示すブロック図である。
【図２】図１に示す校正回路の構成の一例を示すブロック図である。
【図３】図２に示す基準フィルタの構成の一例を示すブロック図である。
【図４】図３に示すＧｍアンプの構成の一例を示す回路図である。
【図５】図３に示す同相信号調整回路の構成の一例を示す回路図である。
【図６】図２および図３に示す基準フィルタの出力特性を示す説明図である。
【図７】図１に示すバイアス電流発生回路の構成の一例を示す回路図である。
【図８】図７に示す電流源の構成の一例を示す回路図である。
【図９】図１に示す調整フィルタの構成の一例を示す回路図である。
【図１０】積分器の変形例を示す回路図である。
【図１１】Ｇｍアンプの他の構成例を示す回路図である。
【図１２】従来のＧｍ−Ｃフィルタの概略構成を示すブロック図である。
【符号の簡単な説明】
１０ Ｇｍ−Ｃフィルタ
１１ 調整フィルタ
１２ 校正回路
１３ 記憶回路
１４ バイアス電流発生回路
１５ ＣＰＵ（マイクロコンピュータ）
２１ 基準フィルタ
２２、２３ コンパレータ
２４ 位相比較器
２５ 積分器
２６ 量子化器
３１〜３４ Ｇｍアンプ
３５、３６ 同相信号調整回路
７０ Ｇｍアンプ
７１、７２ 電流源
７３ 電圧バイアス発生回路
７４ バイアス変換回路
７５ 基準抵抗
８０〜８４ 電流源
８５〜８８ スイッチ
９１〜９７ Ｇｍアンプ
【発明の属する技術分野】
本発明は、Ｇｍ増幅器およびＧｍ−Ｃフィルタの改良に関し、特に、高精度で、温度変化などの環境の変化に影響されず、かつ、消費電流の小さいＧｍアンプおよびＧｍ−Ｃフィルタに関するものである。
【０００２】
【従来の技術】
図１２は、従来のＧｍ−Ｃ型の低域通過フィルタを使用したＧｍ−Ｃフィルタの構成例を示す。
このＧｍ−Ｃフィルタは、例えば、Ｇｍアンプ（トランスコンダクタンス増幅器）とコンデンサ（容量）から構成されるＧｍ−Ｃフィルタ型の低域通過フィルタからなり、調整の対象となる調整フィルタ１と、これを調整する自己調整用バイアス発生回路（ＰＬＬ回路）２とから構成されている。
【０００３】
さらに詳述すると、このＧｍ−Ｃフィルタは、自己調整用バイアス発生回路２が、基準クロック信号ＣＫに基づき所定のバイアス電流ＩＢを生成して調整フィルタ１に供給し、調整フィルタがそのバイアス電流ＩＢに応じた出力特性を持って作動するようになっている。
自己調整用バイアス発生回路２は、例えば、図１２に示すように、Ｇｍアンプとコンデンサから構成されるＧｍ−Ｃ型の低域通過フィルタからなる基準フィルタ３と、コンパレータ４、５と、排他的論理和回路からなる位相比較器６と、低域通過フィルタなどからなる積分器７とを備えている。
【０００４】
位相比較器６は、基準フィルタ３およびコンパレータ４を介して供給される基準クロック信号ＣＫと、コンパレータ５を介して供給され基準クロック信号ＣＫとの排他的論理和を求め、それに応じた出力信号Ｓ１を出力するようになっている。基準クロック信号ＣＫは、水晶発振器（図示せず）などで発生したものを使用する。
積分器７は、位相比較器６からの出力信号Ｓ１を積分処理した信号をバイアス信号ＩＢとして、調整フィルタ１と基準フィルタ３にそれぞれ供給するようになっている。ここで、積分器７は、いわゆる完全積分器でも良く、または、低域通過フィルタと等価である不完全積分器でも良く、自己調整用バイアス発生回路２の回路構成に適したものが使用される。
【０００５】
基準フィルタ３は、低域通過フィルタの特性を有すると同時に、その位相遅れが、低域では位相シフト０度、高域では位相シフト１８０度、カットオフ（遮断）周波数のところでは位相シフトが９０度となる位相特性を有するように構成されている。
すなわち、図１２において、基準クロック信号ＣＫの周波数が基準フィルタ３のカットオフ周波数ｆｃに一致している場合には、位相比較器６からの出力信号Ｓ１は、その周波数が基準クロック信号ＣＫの２倍で、かつ、ＨレベルとＬレベルのそれぞれの期間が等しいデューティー比が５０％の信号となる。このとき、その位相比較器６からの出力信号Ｓ１を積分器７で積分処理した直流出力レベルは、デューティー比が５０％であるので変動せず、位相ロック状態が実現される。
【０００６】
一方、このとき、仮に、基準フィルタ３のカットオフ周波数ｆｃがその設計値よりも小さいときには、その位相遅れは設計値よりも大きくなる。この結果、位相比較器６の出力信号Ｓ１は、Ｈレベルの期間がＬレベルの期間よりも短くなり、積分器７の出力レベルを低下させる方向に動作する。そして、その出力レベルが下がったときに、基準フィルタ３のＧｍアンプのバイアス電圧を発生させる回路では、全てのＧｍアンプの相互コンダクタンス（ｇｍ）値が上がるように構成されている。この結果、基準フィルタ３のカットオフ周波数が設計値に等しくなる方向にシフトし、設計値に等しくなったときに、積分器７の出力信号のレベルが一定となり、位相ロックの状態になる。
【０００７】
これに対して、基準フィルタ３のカットオフ周波数ｆｃがその設計値よりも大きなときには、積分器７の出力レベルを増加する方向に動作し、基準フィルタ３のＧｍアンプの相互コンダクタンス値が下がるように構成されている。この結果、基準フィルタ３のカットオフ周波数が設計値に等しくなる方向にシフトし、設計値に等しくなったときに、積分器７の出力信号のレベルが一定となり、位相ロックの状態になる。
【０００８】
【発明が解決しようとする課題】
ところで、図１２に示すような従来のＧｍ−Ｃフィルタでは、自己調整用バイアス回路２を構成する基準フィルタ３と、調整フィルタ１とは、Ｇｍアンプとコンデンサを構成要素としている。
しかし、Ｇｍアンプの入力電圧に対する出力電流の比である相互コンダクタンスの値は、自己調整用バイアス発生回路２が発生するバイアス電流ＩＢが一定の場合には、温度変化によりその値が変化するが、コンデンサの容量値は温度変化よっては殆ど変化しない。
【０００９】
このため、所定の温度範囲で、調整フィルタ１の周波数特性を一定にするためには、自己調整用バイアス発生回路２を常時動作させ、基準フィルタ３と調整フィルタ１を構成するＧｍアンプの相互コンダクタンスの値が一定になるように、バイアス電流ＩＢを調整し続けなければならない。
このように、従来のＧｍ−Ｃフィルタでは、フィルタとして使用する調整フィルタ１の周波数特性を一定にするためには、自己調整用バイアス発生回路２を常時動作させなければならず、特に、低消費電力を必要とする用途では、その自己調整用バイアス発生回路２の消費電流は無視することができない。
【００１０】
そこで、本発明の目的は、上記の点に鑑みてなされたものであり、低消費電力を実現できるＧｍ増幅器およびＧｍ−Ｃフィルタを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１、２に記載のＧｍ増幅器は、以下のように構成した。
すなわち、請求項１に記載の発明は、バイアスの大きさに応じて相互コンダクタンスを制御可能なＧｍアンプと、設定信号に応じた所定のバイアスであって、前記Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアスを発生するバイアス発生回路と、前記バイアス発生回路に入力する設定信号の設定値を校正する校正回路と、前記校正回路で校正された設定値を記憶するとともに、その設定値を前記バイアス発生回路に供給する記憶回路と、を備えたＧｍ増幅器であって、前記バイアス発生回路は、基準抵抗と、前記基準抵抗の一端に接続される第１の電流源と、前記基準抵抗の両端の電位差を入力とするＧｍアンプと、前記Ｇｍアンプの出力側に接続される第２の電流源と、前記第２の電流源と前記Ｇｍアンプの出力電流との差の電流に応じて、前記Ｇｍアンプの入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路と、前記電圧バイアス発生回路が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路と、を備え、前記第１および第２の電流源のうちの少なくとも一方は可変であることを特徴とするものである。
【００１３】
請求項２に記載の発明は、請求項１に記載のＧｍ増幅器において、前記第１および前記第２の電流源のうちの少なくとも一方は、複数の電流源からなり、かつ、その複数の電流源を選択的に切り換えて電流値を調整するようになっていることを特徴とするものである。
このように本発明のＧｍ増幅器では、Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアス発生回路により、相互コンダクタンスの温度ドリフトを防ぐようにしたので、温度変化など環境変化に起因するＧｍアンプの相互コンダクタンスの変化による特性の変化を防止できる。
【００１４】
また、本発明のＧｍ増幅器では、校正回路で校正された設定値を記憶回路に記憶して使用するようにした。このため、校正期間を除く期間は、校正回路の動作を中止して消費電力を低減化できる。
一方、請求項３〜請求項６に記載のＧｍ−Ｃフィルタは、以下のように構成した。
すなわち、請求項３に記載の発明は、第１のＧｍアンプと第１のコンデンサから構成し、前記第１のＧｍアンプに供給するバイアスの大きさに応じてその第１のＧｍアンプの相互コンダクタンスが調整可能な調整フィルタと、設定信号に応じた所定のバイアスであって、前記第１のＧｍアンプの相互コンダクタンスの温度依存性を補償するバイアスを発生するバイアス発生回路と、前記第１のＧｍアンプと同等の構成からなる第２のＧｍアンプと第２のコンデンサを含み、校正時に、前記バイアス発生回路に入力する設定信号の設定値を校正する校正回路と、前記校正回路で校正された設定値を記憶するとともに、その設定値を前記バイアス発生回路に供給する記憶回路と、を備えたＧｍ−Ｃフィルタであって、前記校正回路は、前記第１のＧｍアンプと同等の構成からなる第２のＧｍアンプを含み、基準クロックが入力されるフィルタ回路と、前記フィルタ回路の出力信号と前記基準クロックとの位相差を求める位相比較器と、前記位相比較器の出力を積分し、自身の積分値がリセット自在である積分器と、前記積分器の出力をデジタル信号に変換する量子化器と、を備えたことを特徴とするものである。
【００１６】
請求項４に記載の発明は、請求項３に記載のＧｍ−フィルタにおいて、前記バイアス発生回路は、基準抵抗と、前記基準抵抗の一端に接続される第１の電流源と、前記基準抵抗の両端の電位差を入力とするＧｍアンプと、前記Ｇｍアンプの出力側に接続される第２の電流源と、前記第２の電流源と前記Ｇｍアンプの出力電流との差の電流に応じて、前記Ｇｍアンプの入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路と、前記電圧バイアス発生回路が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路と、を備え、前記第１および第２の電流源のうちの少なくとも一方は可変であることを特徴とするものである。
【００１７】
請求項５に記載の発明は、請求項４に記載のＧｍ−Ｃフィルタにおいて、前記第１および前記第２の電流源のうちの少なくとも一方は、複数の電流源からなり、かつ、その複数の電流源を選択的に切り換えて電流値を調整するようになっていることを特徴とするものである。
請求項６に記載の発明は、請求項３乃至請求項５のいずれかに記載のＧｍ−フィルタにおいて、前記記憶回路は、外部からデータが読み書き自在であることを特徴とするものである。
【００１８】
このように本発明のＧｍ−Ｃフィルタは、Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアス発生回路により、相互コンダクタンスの温度ドリフトを防ぐとともに、校正回路で校正されて設定値により、製造プロセスに起因するコンデンサの容量値のばらつきをＧｍアンプの相互コンダクタンスを調整することで相殺するようにした。このため、温度変化など環境変化に影響されない高精度のフィルタ特性を実現できる。
【００１９】
また、本発明のＧｍ−Ｃフィルタでは、校正回路で設定された設定値を記憶回路に記憶して使用するようにした。このため、校正期間を除く期間は、校正回路の動作を中止して消費電力を低減化できる。
さらに、記憶回路として、データの読み書き可能なものを使用する場合には、校正したデータを一旦外部のメモリに転送しておき、それを記憶回路に再び書き込んで使用できるので、校正回路による校正の回数を減らすことができる。
【００２０】
【発明の実施の形態】
以下、本発明のＧｍ増幅器とＧｍ−Ｃフィルタの実施形態について、図面を参照して説明する。
本発明のＧｍ−Ｃフィルタは、本発明のＧｍ増幅器を含むので、以下では、本発明のＧｍ−Ｃフィルタの実施形態について説明する。
本発明の実施形態のＧｍ−Ｃフィルタ１０は、図１に示すように、調整フィルタ１１と、校正回路１２と、記憶回路１３と、バイアス発生回路としてのバイアス電流発生回路１４とを備え、記憶回路１３がデータを処理可能なＣＰＵ（マイクロコンピュータ）１５に接続されている。
【００２１】
調整フィルタ１１は、本来のフィルタであって、例えばＧｍアンプとコンデンサから構成され、Ｇｍアンプに供給するバイアス電流の大きさに応じてその相互コンダクタンスが調整され、所望の周波数特性が得られるようになっている。
校正回路１２は、校正時に、バイアス電流発生回路１４に入力すべき設定信号Ｓ３の設定値を校正する回路である。すなわち、校正回路１２は、マイクロコンピュータ１５からの校正開始信号に基づき校正を開始し、その校正時に、後述のように基準クロック信号ＣＫに基づき調整信号Ｓ２を発生し、この調整信号Ｓ２を記憶回路１１に供給するようになっている。
【００２２】
記憶回路１３は、データが読み書き自在なメモリからなり、校正回路１２で校正が完了して確定された設定信号Ｓ３の設定値を記憶しておくものである。この記憶回路１３は、後述のように、校正回路１２が校正時には、初期値を書き込んでおき、その値を校正回路１２からの調整信号Ｓ２に応じて逐次変更することにより設定信号Ｓ３の設定値を確定するようになっている。
バイアス電流発生回路１４は、記憶回路１３に記憶された設定信号Ｓ３に応じたバイアス電流ＩＢであって、調整フィルタ１１および校正回路１２のそれぞれのＧｍアンプの相互コンダクタンスの温度依存性を補償するバイアス電流ＩＢを発生する回路である。
【００２３】
また、この実施形態では、調整フィルタ１１の校正時には、校正回路１２、記憶回路１３、およびバイアス電流発生回路１３の間でループを形成するようになている。
次に、校正回路１２の具体的な構成について、図２〜図５を参照して説明する。
校正回路１２は、図２に示すように、フィルタ回路としての基準フィルタ２１と、コンパレータ２２、２３と、排他的論理和回路からなる位相比較器２４と、例えばコンデンサからなる積分器２５と、例えば１ビットの量子化器２６とから構成されている。
【００２４】
基準フィルタ２１は、例えばＧｍアンプとコンデンサ（容量）から構成されＧｍ−Ｃ型の低域通過フィルタからなる。この基準フィルタ２１は、基準クロック信号ＣＫが入力されるようになっている。基準フィルタ２１の出力は、コンパレータ２２を介して位相比較器２４の一方の入力側に供給されるようになっている。また、基準クロック信号ＣＫは、コンパレータ２３を介して位相比較器２４の他方の入力側に供給されるようになっている。
【００２５】
位相比較器２４は、基準フィルタ２１およびコンパレータ２２を介して供給される基準クロック信号ＣＫと、コンパレータ２３を介して供給され基準クロック信号ＣＫとの排他的論理和を求め、それに応じた出力信号Ｓ１を出力するようになっている。
積分器２５は、位相比較器２４からの出力信号Ｓ１を所定時間積分処理し、この積分処理した値を量子化器２６に出力するようになっている。量子化器２６は、積分器２５の出力信号をＨレベル（高レベル）またはＬレベル（低レベル）のデジタル信号に変換し、これを調整信号Ｓ２として図１に示す記憶回路１３に出力するようになっている。
【００２６】
次に、基準フィルタ２１の構成について、図３を参照して説明する。
基準フィルタ２１は、図３に示すように、Ｇｍアンプ３１〜３４と、コンデンサＣ１、Ｃ２と、同相信号調整回路３５、３６とから構成され、バイアス電流発生回路１４で発生したバイアス電流ＩＢに比例した電流値が、同相信号調整回路３５、３６にそれぞれ供給されるようになっている。
さらに詳述すると、Ｇｍアンプ３１とＧｍアンプ３２とが直列に接続されるとともに、そのＧｍアンプ３１、３２の各出力端子の両端にコンデンサＣ１、Ｃ２がそれぞれ接続されている。また、Ｇｍアンプ３１の出力側は、同相信号調整回路３５の入力側に接続されるとともに、Ｇｍアンプ３３の出力側に接続されている。同相信号調整回路３５の出力は、Ｇｍアンプ３１、３３にそれぞれ供給されるようになっている。
【００２７】
また、Ｇｍアンプ３２の出力側は、同相信号調整回路３６の入力側、Ｇｍアンプ３３の入力側、およびＧｍアンプ３４の出力側にそれぞれ接続されている。同相信号調整回路３６の出力は、Ｇｍアンプ３２、３４にそれぞれ供給されるようになっている。さらに、Ｇｍアンプ３４は、自己の＋入力端子と−出力端子が接続され、自己の−入力端子と＋出力端子が接続されている。
次に、Ｇｍアンプ３１〜３４の構成について説明するが、これらはいずれも図４に示すような構成となっている。
【００２８】
すなわち、Ｇｍアンプ３１〜３４は、いずれも図４に示すように、差動対を構成するＮ型のＭＯＳトランジスタＱ１１、Ｑ１２と、負荷用のＰ型のＭＯＳトランジスタＱ１３、Ｑ１４とから構成される。
さらに詳述すると、ＭＯＳトランジスタＱ１１は、そのゲートに−入力信号（−ＩＮ）が入力され、そのドレインから＋出力信号（＋ＯＵＴ）を取り出すようになっている。また、ＭＯＳトランジスタＱ１１のドレインは、ＭＯＳトランジスタＱ１３のドレインに接続されている。ＭＯＳトランジスタＱ１２は、そのゲートに＋入力信号（＋ＩＮ）が入力され、そのドレインから−出力信号（−ＯＵＴ）を取り出すようになっいる。また、ＭＯＳトランジスタＱ１２のドレインは、ＭＯＳトランジスタＱ１４のドレインに接続されている。
【００２９】
ＭＯＳトランジスタＱ１１、Ｑ１２のソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。また、ＭＯＳトランジスタＱ１３、Ｑ１４のソースが共通接続され、その共通接続部が電源ラインＶＤＤに接続されている。さらに、ＭＯＳトランジスタＱ１３、１４の各ゲートには、同相信号調整回路３５からの同相レベル制御用の信号が供給されるようになっている。
次に、同相信号調整回路３５、３６の構成について説明するが、これらはいずれも図５に示すような構成となっている。
【００３０】
すなわち、同相信号調整回路３５、３６は、いずれも図５に示すように、図４のＭＯＳトランジスタＱ１１、Ｑ１２と同様に構成され、差動対を形成するＮ型のＭＯＳトランジスタＱ２１、Ｑ２２と、カレントミラー回路を構成するＰ型のＭＯＳトランジスタＱ２３、Ｑ２４とから構成される。
さらに詳述すると、ＭＯＳトランジスタＱ２１、Ｑ２２の各ゲートには、図４に示すＧｍアンプの出力信号を入力するようになっている。また、ＭＯＳトランジスタＱ２１、Ｑ２２の各ソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ２１、Ｑ２２の各ドレインは共通接続され、その共通接続部がＭＯＳトランジスタＱ２３のドレインに接続されている。
【００３１】
ＭＯＳトランジスタＱ２３、Ｑ２４は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＱ２４のドレインに接続され、そのドレインにバイアス電流発生回路１４からのバイアス電流ＩＢが入力されるようになっている。また、ＭＯＳトランジスタＱ２３、Ｑ２４の各ソースは共通接続され、その共通接続部が電源ラインＶＤＤに接続されている。
このような構成からなる同相信号調整回路では、ＭＯＳトランジスタＱ２４にバイアス電流発生回路１４からのバイアス電流ＩＢが入力され、そのバイアス電流ＩＢに比例する電流ＩＢ１がＭＯＳトランジスタＱ２３に流れ、これがＭＯＳトランジスタＱ２１、Ｑ２２に流入する。そして、そのＭＯＳトランジスタＱ２３のドレイン電圧を、Ｇｍアンプ３１〜３４を構成するＭＯＳトランジスタＱ１３、Ｑ１４のゲートに供給する同相レベル制御用の信号として取り出すようにしている。
【００３２】
このため、同相信号調整回路３５、３６は、Ｇｍアンプ３１〜３４の正負の出力信号の同相レベルを、同相信号調整回路３５、３６のＭＯＳトランジスタＱ２１、Ｑ２２のドレインに流入する電流の和がＩＢ１と等しくなるように調整する。また、同相レベルが調整されたＧｍアンプ３１〜３４のＭＯＳトランジスタＱ１１、Ｑ１２には、バイアス電流ＩＢに比例する電流が流れ、Ｇｍアンプ３１〜３４の各相互コンダクタンスｇｍは、次の（１）式により調整される。
【００３３】
ｇｍ＝Ａ×√ＩＢ （１）
（１）式において、Ａは定数であり、√ＩＢはＩＢの平方根を表す。
基準フィルタ２１のフィルタ特性は、図６に示すように、低域での位相遅れは０度、高域での位相遅れは１８０度、入力信号の周波数がカットオフ周波数と等しいときの位相遅れは９０度となるように構成されている。
すなわち、図２において、基準フィルタ２１への入力信号、すなわち、基準クロック信号ＣＫの周波数と基準フィルタ２１のカットオフ周波数ｆｃに一致している場合には、位相比較器２４の出力信号Ｓ１は、その周波数が基準クロック信号ＣＫの２倍で、かつ、ＨレベルとＬレベルのそれぞれの期間が等しいデューティー比が５０％の信号となる。このとき、その位相比較器２４からの出力信号Ｓ１を積分器２５で積分処理した直流出力レベルは、デューティー比が５０％であるので変動しない。
【００３４】
一方、このとき、仮に、基準クロック信号ＣＫの周波数より基準フィルタ２１のカットオフ周波数ｆｃが小さいときには、その位相遅れは９０度よりも大きくなる。この結果、位相比較器２４の出力信号Ｓ１は、Ｈレベルの期間がＬレベルの期間よりも長くなり、積分器２３の出力レベルを上昇させる方向に動作し、量子化器２６はＨレベルを出力する。
これに対して、基準クロック信号ＣＫの周波数より基準フィルタ２１のカットオフ周波数ｆｃが大きいときには、その位相遅れは９０度よりも小さくなる。この結果、位相比較器２４の出力信号Ｓ１は、Ｈレベルの期間がＬレベルの期間よりも短くなり、積分器２３の出力レベルを低下させる方向に動作し、量子化器２６はＬレベルを出力する。
【００３５】
次に、図１に示す記憶回路１３の構成について説明する。
記憶回路１３は、例えば４ビットの記憶素子（レジスタ）で構成される。この各記憶素子には、校正回路１２の校正時に、校正回路１２からの１ビットからなる調整信号Ｓ２の各値が独立に記憶されていき、その校正の終了後には、その確定された各値が記憶されるようになっている。
記憶回路１３に記憶された４ビットのデータは、バイアス電流発生回路１４に供給されるようになっている。また、記憶回路１３の各記憶素子には、ＣＰＵ１５から４ビットの設定信号が任意のタイミングで転送されて記憶できるようになっている。
【００３６】
次に、図１に示すバイアス電流発生回路１４の構成について、図７を参照して説明する。
バイアス電流発生回路１４は、図７に示すように、基準抵抗７５と、この基準抵抗の一端に接続される電流源７２と、基準抵抗７５の両端の電位差を入力とするＧｍアンプ７０と、このＧｍアンプ７０の出力側に接続される電流源７１と、電流源７２とＧｍアンプ７０の出力電流との差の電流に応じて、Ｇｍアンプ７０の入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路７３と、この電圧バイアス発生回路７３が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路７４とを備え、電流源７１は電流値が可変自在に構成されている。
【００３７】
さらに詳述すると、基準抵抗７５の一端は、電流源７２を介して接地ラインＶＳＳに接続されている。また、基準抵抗７５の他端は、電圧バアイス発生回路７３を構成するＭＯＳトランジスタＱ７を介して電源ラインＶＤＤに接続されている。
Ｇｍアンプ７０は、基準抵抗７５の両端の電位差を入力とするＭＯＳトランジスタＱ１、Ｑ２と、カレントミラー回路を形成し負荷用のＭＯＳトランジスタＱ３、Ｑ４とからなる。ＭＯＳトランジスタＱ１、Ｑ２は、図４のＭＯＳトランジスタＱ１１、Ｑ１２と同等に構成される。
【００３８】
ＭＯＳトランジスタＱ１、Ｑ２の各ゲートには、基準抵抗７５の一端の電位とその他端の電位が印加されるようになっている。また、ＭＯＳトランジスタＱ１、Ｑ２の各ソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、ＭＯＳトランジスタＱ３、Ｑ４の各ドレインに接続されている。
ＭＯＳトランジスタＱ３、Ｑ４の各ゲートは共通接続され、その共通接続部がＭＯＳトランジスタＱ３のドレインに接続されている。また、ＭＯＳトランジスタＱ４のドレインは、電流源７１の一端とＭＯＳトランジスタＱ７のゲートにそれぞれ接続されている。電流源７１の他端は、接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ３、Ｑ４の各ソースは共通接続され、その共通接続部が電源ラインＶＤＤに接続されている。
【００３９】
ＭＯＳトランジスタＱ５、Ｑ６の各ゲートには、基準抵抗７５の一端の電位とその他端の電位が印加されるようになっている。また、ＭＯＳトランジスタＱ５、Ｑ６の各ソースは共通接続され、その共通接続部が接地ラインＶＳＳに接続されている。さらに、ＭＯＳトランジスタＱ５、Ｑ６の各ドレインは共通接続され、その共通接続部から出力電流Ｉｏｕｔを取り出すようにしている。
このように構成されるバイアス電流発生回路１４では、電源の投入後、回路が安定したときには、Ｇｍアンプ７０の出力電流は、電流源７１の出力する電流ＩＳ１〔Ａ〕に等しくなるように、電圧バイアス発生回路７３は、基準抵抗の両端ＡおよびＢの同相電圧、すなわちＧｍアンプ７０の入力同相電圧を発生する。
【００４０】
このとき、基準抵抗７５の抵抗値をＲＲ〔Ω〕とすると、基準抵抗７５の両端の電圧はＩＳ２×ＲＲ〔Ｖ〕となり、Ｇｍアンプ７０の入力電圧と出力電流の比である相互コンダクタンスｇｍは、次の（２）式によって表され、電流源７１および電流源７２の電流比と基準抵抗７５の抵抗値のみで決まる値となる。
ｇｍ＝ＩＳ１／（ＩＳ２×ＲＲ） （２）
ここで、基準抵抗７５には、例えば、抵抗値の温度変化の小さいものを使用することで、温度変化の小さい任意の相互コンダクタンスｇｍが得られる。
【００４１】
次に、電流源７１の構成について、図８を参照して説明する。
電流源７１は、図８に示すように、カレントミラー回路からなりそれぞれ発生電流の異なる複数の電流源８０〜８４と、その電流源８１から８４を選択するためにトランジスタなどのスイッチ８５〜８８とから構成され、電流源８０は電流源７２と比例関係にある電流ｉｒｅｆを発生するようになっている。
すなわち、電流源７１は、電流源８１〜８４とこれらに対応するスイッチ８５〜８８とが直列接続され、この各直列回路と電流源８０とが、電流出力端子８９と接地ラインＶＳＳとの間に並列に接続されている。そして、その電流源８１〜８４の各発生電流が、電流源８０の電流ｉｒｅｆに加算されて全体の電流ＩＳ１が形成され、この電流ＩＳ１がＧｍアンプ７０の出力に供給されるようになっている。
【００４２】
このとき、電流源８１は電流ｉｒｅｆに比例する８ｉｒの微小電流を発生し、同様に、電流源８２は電流ｉｒｅｆに比例する４ｉｒの微小電流、電流源８３は電流ｉｒｅｆに比例する２ｉｒの微小電流、電流源８４は電流ｉｒｅｆに比例する１ｉｒの微小電流を発生するように構成されている。
そして、これらの各電流源８１〜８４に対応する各スイッチ８５〜８８は、記憶回路１３から出力される４ビットのデジタル設定信号Ｓ３に基づいてオンオフ制御されるようになっている。例えば、４ビットのデジタル設定信号Ｓ３のうち、最小ビットがスイッチ８８、２ビット目がスイッチ８７、３ビット目がスイッチ８６、４ビット目がスイッチ８５に対応するようになっている。
【００４３】
また、デジタル設定信号Ｓ３のビット信号が「１」であるときに、対応するスイッチ８５〜８８がオン状態となり、その対応する電流源８１〜８４の所定の微小電流が発生し、そのビット信号が「０」のときには、対応するスイッチ８５〜８８がオフ状態となり、その対応する電流源８１〜８４からの所定の微小電流の出力が停止するようになっている。
従って、各電流源８１〜８４の発生電流は、それぞれ８ｉｒ、４ｉｒ、２ｉｒ、１ｉｒに設定されて電流源８０からの電流ｉｒｅｆに加算されるようになっているので、この電流源７１は、オン状態とするスイッチ８５〜８９の組み合わせにより、ｉｒｅｆ〜（ｉｒｅｆ＋１５ｉｒ）の範囲で出力電流ＩＳ１を調整することができる。
【００４４】
このように、電流源７１の電流ＩＳ１を任意に調整できることにより、式（２）において右辺の電流比は任意に設定できるので、Ｇｍアンプ７０の相互コンダクタンスｇｍは任意に調整される。
このようにバイアス電流発生回路１４で発生するバイアス電流ＩＢは、基準フィルタ２１の同相信号調整回路３５、３６に供給され、これにより基準フィルタ２１を構成するＧｍアンプ３１〜３４の相互コンダクタンスｇｍは、任意に設定され、かつ、その温度変化を小さくできる。このため、基準フィルタ２１は、温度変化が小さく、任意のカットオフ周波数を持つものが実現できる。
【００４５】
次に、図１に示す調整フィルタ１１の構成について、図９を参照しながら説明する。
調整フィルタ１１は、図９に示すように、例えばＧｍ−Ｃ構成のリープフロッグ型の低域フィルタであって、Ｇｍアンプ９１〜９７と、コンデンサＣ９１〜Ｃ９５と、同相信号調整回路１０１〜１０３とから構成される。
また、この調整フィルタ１１は、同相信号調整回路１０１〜１０３に対してバイアス電流発生回路１４で発生するバイアス電流ＩＢがそれぞれ供給され、これにより調整フィルタ１１を構成するＧｍアンプ９１〜９７の相互コンダクタンスｇｍは、任意に調整され、かつ、その温度変化を小さくできるようになっている。このため、この調整フィルタ１１は、基準フィルタ２１と同様に、温度変化が小さく、カットオフ周波数が任意に調整できるようになっている。
【００４６】
さらに詳述すると、Ｇｍアンプ９１〜９３が直列に接続されるとともに、そのＧｍアンプ９１〜９３の各出力端子の両端にコンデンサＣ９１〜Ｃ９３がそれぞれ接続されている。
また、Ｇｍアンプ９１の出力側は、同相信号調整回路１０１の入力側、Ｇｍアンプ９４の出力側、およびＧｍアンプ９５の出力側にそれぞれ接続されている。同相信号調整回路１０１には、バイアス電流発生回路１４で発生するバイアス電流ＩＢが供給され、同相信号調整回路１０１の出力は、Ｇｍアンプ９１、９４、９５に供給されるようになっている。Ｇｍアンプ９４は、その出力が入力側に帰還されるようになっているとともに、その入力側がＧｍアンプ９７の出力側にコンデンサＣ９４、Ｃ９５を介して接続されている。
【００４７】
Ｇｍアンプ９２の出力側は、同相信号調整回路１０２の入力側、Ｇｍアンプ９５の入力側、およびＧｍアンプ９６の出力側にそれぞれ接続されている。また、同相信号調整回路１０２には、バイアス電流発生回路１４で発生するバイアス電流ＩＢが供給され、同相信号調整回路１０２の出力は、Ｇｍアンプ９２、９６に供給されるようになっている。
さらに、Ｇｍアンプ９３の出力側は、同相信号調整回路１０３の入力側、Ｇｍアンプ９６の入力側、およびＧｍアンプ９７の出力側にそれぞれ接続されている。また、同相信号調整回路１０３には、バイアス電流発生回路１４で発生するバイアス電流ＩＢが供給され、同相信号調整回路１０３の出力は、Ｇｍアンプ９３、９４に供給されるようになっている。また、Ｇｍアンプ９７は、その出力が入力側に帰還されるようになっている。
【００４８】
なお、図９に示す調整フィルタ１１のＧｍアンプ９１〜９７と、同相信号調整回路１０１〜１０３とは、図３に示す基準フィルタ２１のＧｍアンプ３１〜３４と、同相信号調整回路３５、３６に相当し、その具体的な構成が同様であるので、その説明は省略する。
次に、このような構成からなるＧｍ−Ｃフィルタ１０において、そのカットオフ周波数の校正を行う場合の動作例について説明する。
【００４９】
まず、記憶回路１３の各記憶素子の初期値として適当な値、例えば３ビット目に「１」、２ビット目に「０」、１ビット目に「０」、０ビット目に「０」を設定する。これにより、バイアス電流発生回路１４は、その設定値に従ったバイアス電流ＩＢを発生し、このバイアス電流ＩＢが校正回路１２の基準フィルタ２１および調整フィルタ１１に供給される。
このとき、仮に、基準フィルタ２１のカットオフ周波数ｆｃが設計値よりも小さいときには、上述のように、校正回路１２から出力される調整信号Ｓ２が「Ｈ」レベルとなり、記憶回路１３に記憶されるその３ビット目の値は「１」と確定する。
【００５０】
次に、記憶回路１３の各記憶素子は、３ビット目に「１」、２ビット目に「１」、１ビット目に「０」、０ビット目に「０」が設定され、上記と同様の手順により校正回路１２からの調整信号Ｓ２が、例えば「Ｌ」レベルとなれば、その２ビット目の値は「０」が確定する。そして、１ビット目および０ビット目の各値についても、同様に校正回路１２の出力Ｓ２を用いて確定させていく。
このような校正の方式は、いわゆる逐次比較方式であり、その校正が終了して記憶回路１３の各記憶素子に確定された値は、基準フィルタ２１のカットオフ周波数ｆｃが設計値に一致するように調整された値となる。
【００５１】
このとき、調整フィルタ１１のカットオフ周波数は、その設計値に一致するように調整される。これは、調整フィルタ１１が基準フィルタ２１と同一機能構成のＧｍアンプを使用しているからである。
このようにして一旦校正されたＧｍ−Ｃフィルタ１０は、記憶回路１３にその各ビットの確定した値が記憶され、この各値がバイアス電流発生回路１４に出力される。バイアス電流発生回路１４は、その各値に従ってバイアス電流ＩＢを発生し、このバイアス電流ＩＢが調整フィルタ１１に供給されて図９のＧｍアンプ９１〜９７の動作を決定する。
【００５２】
Ｇｍアンプ９１〜９７の相互コンダクタンスｇｍは、（２）式に示すように、温度変化など周囲の環境変化によらずに一定値となる。この結果、Ｇｍ−Ｃフィルタ１０は、広い温度範囲にわたり、高精度のフィルタ特性を実現することができる。
また、一旦校正されたＧｍ−Ｃフィルタ１０においては、記憶回路１３に校正した値を記憶しているため、校正の終了後は校正回路１２の電源をオフにしても良い。このため、従来のＧｍ−Ｃフィルタのように自己調整用バイアス発生回路を常時動作する場合に比較して、消費電力を低減できる。
【００５３】
以上説明したように、この実施形態によれば、バイアス電流に応じて相互コンダクタンスを制御可能に構成するＧｍアンプと、このＧｍアンプの相互コンダクタンスの温度依存性を補償する調整可能なバイアス電流を出力するバイアス電流発生回路１４と、所定時間内に校正を実行する校正回路１２とを設けるようにした。このため、温度変化などの環境変化の影響を受けない、高精度のフィルタ特性を有するＧｍ−Ｃフィルタを実現できる。
【００５４】
また、この実施形態では、バイアス電流発生回路１４を、調整フィルタ１１に使用されるＧｍアンプと同じ構成のＧｍアンプ７０と、少なくとも一方が調整可能な電流源７１、７２と、Ｇｍアンプ７０の入力直流電圧を調整する電圧バイアス発生回路７３と、バイアス変換回路７４とから構成するようにした。このため、調整フィルタ１１を構成するＧｍアンプとバイアス電流発生回路１４のＧｍアンプとのマッチング（整合）が良くなり、より高精度であって環境の変化を受け難いフィルタ特性を実現できる。
【００５５】
さらに、この実施形態では、電流源７１をデジタル設定信号により、その電流値を調整するようにしたので、高精度であって環境の変化を受け難いフィルタ特性を実現できる。
また、この実施形態では、校正回路１２を、調整フィルタ１１に使用されるＧｍアンプと同じ構成のＧｍアンプからなる基準フィルタ２１、位相比較器２４、積分器２５、および量子化器２６ナドから構成するようにした。このため、調整フィルタ１１のフィルタ特性を高精度に校正できる。
【００５６】
さらに、この実施形態では、記憶回路１３を外部のＣＰＵ１５から読み出し及び書き込みできるように構成したので、一旦校正したデータを外部のメモリに記憶しておくことで、電源のオフなどにより記憶回路１３の記憶内容がクリアされた場合でも、再びその校正データを記憶回路１３に書き込むことで、校正する回数を減らすことができる。
次に、図２に示す積分器２５の変形例について、図１０を参照しながら説明する。
【００５７】
この積分器２５Ａは、図１０に示すように、コンデンサＣと、リセットスイッチ１０５とを備え、リセットスイッチ１０５がオンしたときには、コンデンサＣの出力が量子化器２６のしきい値レベルＶｃに設定されるようになっており、校正時の積分開始時にリセットスイッチ１０５を一旦オン状態にし、積分値をリセットした後、再びリセットスイッチ１０５をオフ状態にし、積分動作させるようになっている。
【００５８】
このため、積分器２５Ａによれば、そのリセットスイッチ１０５の操作によりそれ以前の積分値はクリアされ、量子化器２６のしきい値レベルから積分動作を行うことができるので、積分時間を短縮でき、その結果、校正時間を短縮することができる。
なお、上記の実施形態では、バイアス電流に応じて相互コンダクタンスを制御するＧｍアンプを使用するＧｍ−Ｃフィルタ１０について説明した。しかし、これに代えて、Ｇｍアンプを、図１１に示すように、バイアス電圧に応じて相互コンダクタンスを制御するコモンモードフィードバック型に構成するようにしても良い。
【００５９】
このコモンモードフィードバック型のＧｍアンプ１１０は、図４のＧｍアンプと同様に構成するＧｍアンプ１１１に、増幅器１１２と、Ｇｍアンプ１１１と同様のＧｍアンプ１１３とを追加するようにし、増幅器１１２とＧｍアンプ１１３に後述のバイアス電圧Ｂ１１を供給するようにするものである。
この場合には、図７に示すバイアス電流発生回路１４は、バイアス変換回路７４が不要となり、Ｇｍアンプ７０の入力ノードＡ，Ｂの電位のどちらか、またはその平均値を、増幅器１１２とＧｍアンプ１１３の各バイアス電圧Ｂ１１として供給するようにする。
【００６０】
【発明の効果】
以上説明したように、本発明のＧｍ増幅器によれば、温度変化など環境変化に起因するＧｍアンプの相互コンダクタンスの変化による特性の変化を防止できる。
また、本発明のＧｍ増幅器によれば、校正期間を除く期間は、校正回路の動作を中止できるので、全体として消費電力を低減化できる。
【００６１】
さらに、本発明のＧｍ−Ｃフィルタによれば、温度変化など環境変化に影響されない高精度のフィルタ特性を実現できる。
また、本発明のＧｍ−Ｃフィルタによれば、校正期間を除く期間は、校正回路の動作を中止できるので、全体として消費電力を低減化できる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＧｍ−Ｃフィルタの概略構成を示すブロック図である。
【図２】図１に示す校正回路の構成の一例を示すブロック図である。
【図３】図２に示す基準フィルタの構成の一例を示すブロック図である。
【図４】図３に示すＧｍアンプの構成の一例を示す回路図である。
【図５】図３に示す同相信号調整回路の構成の一例を示す回路図である。
【図６】図２および図３に示す基準フィルタの出力特性を示す説明図である。
【図７】図１に示すバイアス電流発生回路の構成の一例を示す回路図である。
【図８】図７に示す電流源の構成の一例を示す回路図である。
【図９】図１に示す調整フィルタの構成の一例を示す回路図である。
【図１０】積分器の変形例を示す回路図である。
【図１１】Ｇｍアンプの他の構成例を示す回路図である。
【図１２】従来のＧｍ−Ｃフィルタの概略構成を示すブロック図である。
【符号の簡単な説明】
１０ Ｇｍ−Ｃフィルタ
１１ 調整フィルタ
１２ 校正回路
１３ 記憶回路
１４ バイアス電流発生回路
１５ ＣＰＵ（マイクロコンピュータ）
２１ 基準フィルタ
２２、２３ コンパレータ
２４ 位相比較器
２５ 積分器
２６ 量子化器
３１〜３４ Ｇｍアンプ
３５、３６ 同相信号調整回路
７０ Ｇｍアンプ
７１、７２ 電流源
７３ 電圧バイアス発生回路
７４ バイアス変換回路
７５ 基準抵抗
８０〜８４ 電流源
８５〜８８ スイッチ
９１〜９７ Ｇｍアンプ
Claims (6)
- バイアスの大きさに応じて相互コンダクタンスを制御可能なＧｍアンプと、
設定信号に応じた所定のバイアスであって、前記Ｇｍアンプの相互コンダクタンスの温度依存性を補償するバイアスを発生するバイアス発生回路と、
前記バイアス発生回路に入力する設定信号の設定値を校正する校正回路と、
前記校正回路で校正された設定値を記憶するとともに、その設定値を前記バイアス発生回路に供給する記憶回路と、を備えたＧｍ増幅器であって、
前記バイアス発生回路は、
基準抵抗と、
前記基準抵抗の一端に接続される第１の電流源と、
前記基準抵抗の両端の電位差を入力とするＧｍアンプと、
前記Ｇｍアンプの出力側に接続される第２の電流源と、
前記第２の電流源と前記Ｇｍアンプの出力電流との差の電流に応じて、前記Ｇｍアンプの入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路と、
前記電圧バイアス発生回路が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路と、を備え、
前記第１および第２の電流源のうちの少なくとも一方は可変であることを特徴とするＧｍ増幅器。 - 前記第１および前記第２の電流源のうちの少なくとも一方は、複数の電流源からなり、かつ、その複数の電流源を選択的に切り換えて電流値を調整するようになっていることを特徴とする請求項１に記載のＧｍ増幅器。
- 第１のＧｍアンプと第１のコンデンサから構成し、前記第１のＧｍアンプに供給するバイアスの大きさに応じてその第１のＧｍアンプの相互コンダクタンスが調整可能な調整フィルタと、
設定信号に応じた所定のバイアスであって、前記第１のＧｍアンプの相互コンダクタンスの温度依存性を補償するバイアスを発生するバイアス発生回路と、
前記第１のＧｍアンプと同等の構成からなる第２のＧｍアンプと第２のコンデンサを含み、校正時に、前記バイアス発生回路に入力する設定信号の設定値を校正する校正回路と、
前記校正回路で校正された設定値を記憶するとともに、その設定値を前記バイアス発生回路に供給する記憶回路と、を備えたＧｍ−Ｃフィルタであって、
前記校正回路は、
前記第１のＧｍアンプと同等の構成からなる第２のＧｍアンプを含み、基準クロックが入力されるフィルタ回路と、
前記フィルタ回路の出力信号と前記基準クロックとの位相差を求める位相比較器と、
前記位相比較器の出力を積分し、自身の積分値がリセット自在である積分器と、
前記積分器の出力をデジタル信号に変換する量子化器と、
を備えたことを特徴とするＧｍ−Ｃフィルタ。 - 前記バイアス発生回路は、
基準抵抗と、
前記基準抵抗の一端に接続される第１の電流源と、
前記基準抵抗の両端の電位差を入力とするＧｍアンプと、
前記Ｇｍアンプの出力側に接続される第２の電流源と、
前記第２の電流源と前記Ｇｍアンプの出力電流との差の電流に応じて、前記Ｇｍアンプの入力同相電圧を調整するバイアス電圧を発生する電圧バイアス発生回路と、
前記電圧バイアス発生回路が発生するバイアス電圧をバイアス電流に変換して出力するバイアス変換回路と、
を備え、
前記第１および第２の電流源のうちの少なくとも一方は可変であることを特徴とする請求項３に記載のＧｍ−Ｃフィルタ。 - 前記第１および前記第２の電流源のうちの少なくとも一方は、複数の電流源からなり、かつ、その複数の電流源を選択的に切り換えて電流値を調整するようになっていることを特徴とする請求項４に記載のＧｍ−Ｃフィルタ。
- 前記記憶回路は、外部からデータが読み書き自在であることを特徴とする請求項３乃至請求項５のいずれかに記載のＧｍ−Ｃフィルタ。
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| Application Number | Priority Date | Filing Date | Title |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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