JP3969586B2 - Overcurrent protection circuit - Google Patents

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Description

本発明は、スイッチング動作する出力デバイスを保護する過電流保護回路に関するものである。   The present invention relates to an overcurrent protection circuit that protects an output device that performs switching operation.

従来の過電流保護回路として、特許文献１，２に記載された回路構成のものを例示することができる。   As a conventional overcurrent protection circuit, the circuit configuration described in Patent Documents 1 and 2 can be exemplified.

図４は従来の過電流保護回路の構成図、図５は従来の過電流保護動作のタイミングチャートである。   FIG. 4 is a configuration diagram of a conventional overcurrent protection circuit, and FIG. 5 is a timing chart of a conventional overcurrent protection operation.

図４において、１は入力信号端子、２はＡＮＤ回路、３はドライバー回路、４は出力ＭＯＳＦＥＴ、５は過電流検出抵抗、６は電源電圧、７は電圧比較器、８は基準電圧、９はＳＲ−ＦＦ回路、１０はディレイ回路、１１はＮＡＮＤ回路、１２は過電流検出端子、１３，１４，１５はインバータ回路である。   In FIG. 4, 1 is an input signal terminal, 2 is an AND circuit, 3 is a driver circuit, 4 is an output MOSFET, 5 is an overcurrent detection resistor, 6 is a power supply voltage, 7 is a voltage comparator, 8 is a reference voltage, and 9 is a reference voltage. SR-FF circuit, 10 is a delay circuit, 11 is a NAND circuit, 12 is an overcurrent detection terminal, and 13, 14 and 15 are inverter circuits.

図５において、１０１は入力信号端子１の電圧波形、１０２はＡＮＤ回路２の出力電圧波形、１０３は出力ＭＯＳＦＥＴ４のソース電圧波形、１０４は出力ＭＯＳＦＥＴ４のドレイン電圧波形、１０５は基準電圧波形、１０６は過電流検出セット信号、１０７は過電流検出リセット信号、１０８は過電流検出端子１２の電圧波形である。   In FIG. 5, 101 is a voltage waveform of the input signal terminal 1, 102 is an output voltage waveform of the AND circuit 2, 103 is a source voltage waveform of the output MOSFET 4, 104 is a drain voltage waveform of the output MOSFET 4, 105 is a reference voltage waveform, and 106 is An overcurrent detection set signal, 107 is an overcurrent detection reset signal, and 108 is a voltage waveform of the overcurrent detection terminal 12.

以上のように構成された過電流保護回路について、以下に、その動作について説明する。   The operation of the overcurrent protection circuit configured as described above will be described below.

まず、入力信号端子１に印加された入力信号１０１がドライバー回路３を通り出力ＭＯＳＦＥＴ４を駆動する。次に出力ＭＯＳＦＥＴ４がオンして電流が流れると、過電流検出抵抗５により電圧降下が起こり、その電圧降下が大きく、波形１０４と１０５のように出力ＭＯＳＦＥＴ４のドレイン電圧が基準電圧８より小さくなると、電圧比較器７によって過電流検出として波形１０６のように過電流検出セット信号が出力される。   First, the input signal 101 applied to the input signal terminal 1 passes through the driver circuit 3 and drives the output MOSFET 4. Next, when the output MOSFET 4 is turned on and a current flows, a voltage drop occurs due to the overcurrent detection resistor 5 and the voltage drop is large. When the drain voltage of the output MOSFET 4 becomes smaller than the reference voltage 8 as shown by waveforms 104 and 105, The voltage comparator 7 outputs an overcurrent detection set signal as the waveform 106 as overcurrent detection.

また、入力信号端子１をディレイ回路１０に接続することにより、ディレイをもった信号が出力され、インバータ回路１３を通り反転した信号と入力信号端子１をＮＡＮＤ回路１１に接続することにより、波形１０７のように入力信号端子１の立ち上がりに同期したパルスを作り、過電流検出リセット信号とする。ただし、ディレイの大きさは１周期の時間より短いものとする。   Further, by connecting the input signal terminal 1 to the delay circuit 10, a signal having a delay is output. By connecting the inverted signal through the inverter circuit 13 and the input signal terminal 1 to the NAND circuit 11, the waveform 107 Thus, a pulse synchronized with the rising edge of the input signal terminal 1 is generated and used as an overcurrent detection reset signal. However, the magnitude of the delay is shorter than one cycle time.

次に前記の過電流検出セット信号とリセット信号をＳＲ−ＦＦ回路９に入力し、出力をインバータ回路１５を通すと波形１０８のような電圧波形が過電流検出端子１２に出る。過電流検出端子１２をＡＮＤ回路２を介することにより、過電流が検出された場合入力信号をシャットダウンし出力ＭＯＳＦＥＴ４をオフすることで保護する。   Next, when the overcurrent detection set signal and the reset signal are input to the SR-FF circuit 9 and the output is passed through the inverter circuit 15, a voltage waveform such as the waveform 108 is output to the overcurrent detection terminal 12. The overcurrent detection terminal 12 is protected via the AND circuit 2 by shutting down the input signal and turning off the output MOSFET 4 when an overcurrent is detected.

図５において、入力信号端子１の電圧波形１０１と過電流検出端子１２の電圧波形１０８とをＡＮＤ回路２を介した結果が、ＡＮＤ回路２の出力電圧波形１０２であり、過電流検出端子１２は入力端子１より必ず回路遅延分だけ遅れる。例え出力ＭＯＳＦＥＴ４のドレイン電圧が基準電圧８より高くなることがなくても（図５(１)）、出力ＭＯＳＦＥＴ４は回路遅延の時間は電流が流れる。波形１０３において、網掛の部分は過電流検出によってオフしている部分を示す。
特開平６−１８７０５５号公報 特開平８−３２３６２号公報 In FIG. 5, the result of passing the voltage waveform 101 of the input signal terminal 1 and the voltage waveform 108 of the overcurrent detection terminal 12 through the AND circuit 2 is the output voltage waveform 102 of the AND circuit 2, and the overcurrent detection terminal 12 is It is always delayed from the input terminal 1 by the circuit delay. Even if the drain voltage of the output MOSFET 4 does not become higher than the reference voltage 8 (FIG. 5 (1)), a current flows through the output MOSFET 4 during the circuit delay time. In the waveform 103, the shaded portion indicates a portion that is turned off due to overcurrent detection.
Japanese Patent Laid-Open No. 6-187055 JP-A-8-32362

しかしながら、前記従来の構成では、過電流検出をフィードバックした信号により入力信号をシャットダウンしているため、必ず最低でも回路遅延時間分は電流が流れる。また、動作周期が早くなればなるほど、１周期に占める過電流の割合が大きくなり、過電流保護の効果が小さくなるという課題を有していた。   However, in the conventional configuration, since the input signal is shut down by a signal fed back overcurrent detection, a current always flows for at least the circuit delay time. In addition, the earlier the operation cycle, the larger the proportion of overcurrent in one cycle, and the overcurrent protection effect is reduced.

本発明は、前記従来の問題点を解決するものであり、過電流が連続して検出されると、一定期間入力信号をシャットダウンすることができる過電流保護回路を提供することを目的とする。   The present invention solves the above-described conventional problems, and an object of the present invention is to provide an overcurrent protection circuit capable of shutting down an input signal for a certain period when an overcurrent is continuously detected.

前記目的を達成するため、本発明の過電流保護回路は、スイッチング動作する出力デバイスと、前記出力デバイスを駆動する信号が入力される信号入力端子と、前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、リセット信号入力端子とクロック信号入力端子とを備え、前記信号入力端子の信号と前記過電流検出回路の反転信号とをＮＯＲ回路に入力した出力信号を前記リセット信号入力端子に入力し、前記過電流検出回路の出力信号を前記クロック信号入力端子に入力して前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させる構成にしている。
また、本発明の過電流保護回路は、スイッチング動作する出力デバイスと、前記出力デバイスを駆動する信号が入力される信号入力端子と、前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、リセット信号入力端子を備え、このリセット信号入力端子に信号を入力してカウンターをリセットし、前記第１のカウンターの出力信号を入力してカウント動作を開始し、Ｍ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、前記第２のカウンターが、前記Ｍ回のカウント期間に出力される信号と前記信号入力端子の信号とを論理合成した信号によって前記信号入力端子の信号の前記出力デバイスへの導通を遮断し、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させる構成にしている。
また、本発明の過電流保護回路は、スイッチング動作する出力デバイスと、前記出力デバイスを駆動する信号が入力される信号入力端子と、前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、前記第１のカウンターの出力信号を遅延させて前記第１のカウンターの出力信号のエッジから所定幅のパルス信号を生成して出力するパルス信号生成回路と、を備え、前記パルス信号生成回路の出力信号をＳＲ−ＦＦ回路のセット端子に与えた出力信号を反転した信号によって前記第２のカウンターをリセットし、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させる構成にしている。 In order to achieve the above object, an overcurrent protection circuit according to the present invention detects an output device that performs switching operation, a signal input terminal that receives a signal that drives the output device, and a current value of an output signal of the output device. And a first pulse signal for generating and outputting a pulse signal having a predetermined width from the edge of the signal input terminal signal by delaying the signal of the signal input terminal and outputting a signal corresponding to the current value An overcurrent detection circuit that inputs both output signals of the generation circuit and outputs a signal whose rising and falling edges are determined, and logical product of the signal of the signal input terminal and the output signal of the overcurrent detection circuit a overcurrent protection circuit for stopping the operation of the output device by, and a reset signal input terminal and a clock signal input terminal, a signal of the signal input terminal and Serial over the inverted signal of the current detection circuit receives the output signal input to the NOR circuit to the reset signal input terminal, the overcurrent detection circuit and the overcurrent detection circuit output signal is input to the clock signal input terminal A first counter that outputs a signal obtained by counting the output signal N times (N; integer value) and the output signal of the first counter are input to start the count operation and count M times (M; integer value). And a second counter for outputting a signal, and the operation of the output device is stopped during the M count periods.
The overcurrent protection circuit of the present invention detects an output device that performs switching operation, a signal input terminal to which a signal for driving the output device is input, and a current value of an output signal of the output device to detect the current value. Both outputs of a current detection circuit that outputs a signal corresponding to the signal and a first pulse signal generation circuit that generates and outputs a pulse signal having a predetermined width from an edge of the signal input terminal signal by delaying the signal at the signal input terminal An overcurrent detection circuit that inputs a signal and outputs a signal in which a rising edge and a falling edge are determined, and the logical output of the signal of the signal input terminal and the output signal of the overcurrent detection circuit An overcurrent protection circuit that stops operation; a first counter that outputs a signal obtained by counting the output signal of the overcurrent detection circuit N times (N: an integer value); A set signal input terminal is provided. The counter is reset by inputting a signal to the reset signal input terminal, and the count operation is started by inputting the output signal of the first counter. Counting is performed M times (M: integer value). And a second counter that outputs a signal, and the second counter inputs the signal by a signal obtained by logically synthesizing the signal output in the M count periods and the signal at the signal input terminal. The terminal signal is disconnected from the output device, and the operation of the output device is stopped during the M count periods.
The overcurrent protection circuit of the present invention detects an output device that performs switching operation, a signal input terminal to which a signal for driving the output device is input, and a current value of an output signal of the output device to detect the current value. Both outputs of a current detection circuit that outputs a signal corresponding to the signal and a first pulse signal generation circuit that generates and outputs a pulse signal having a predetermined width from an edge of the signal input terminal signal by delaying the signal at the signal input terminal An overcurrent detection circuit that inputs a signal and outputs a signal in which a rising edge and a falling edge are determined, and the logical output of the signal of the signal input terminal and the output signal of the overcurrent detection circuit An overcurrent protection circuit that stops operation; a first counter that outputs a signal obtained by counting the output signal of the overcurrent detection circuit N times (N: an integer value); The second counter that inputs the output signal of the first counter and starts the count operation, counts M times (M; integer value) and outputs the signal, and the output signal of the first counter are delayed. A pulse signal generation circuit that generates and outputs a pulse signal having a predetermined width from an edge of the output signal of the first counter, and the output signal of the pulse signal generation circuit is applied to a set terminal of the SR-FF circuit The second counter is reset by a signal obtained by inverting the output signal, and the operation of the output device is stopped during the M count periods.

本発明によれば、過電流の誤検出によるタイマーの誤作動を防止でき、また、タイマー回路によって一定時間入力信号をシャットダウンすることにより、過電流保護の働きを大きくすることができ、正常動作に自己復帰することができる。   According to the present invention, it is possible to prevent malfunction of the timer due to erroneous detection of overcurrent, and it is possible to increase the function of overcurrent protection by shutting down the input signal for a certain period of time by the timer circuit, and for normal operation. Can self-recover.

以下、本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は本発明の一実施例における過電流保護回路の構成図であり、図４に示す従来例にて説明した構成部材に対応する部材には同一符号を付した。   FIG. 1 is a block diagram of an overcurrent protection circuit according to an embodiment of the present invention, and members corresponding to those described in the conventional example shown in FIG.

図１において、１は入力信号端子、２ａ，２ｂはＡＮＤ回路、３はドライバー回路、４は出力ＭＯＳＦＥＴ、５は過電流検出抵抗、６は電源電圧、７は電圧比較器、８は基準電圧、９はＳＲ−ＦＦ回路、１０はディレイ回路、１１はＮＡＮＤ回路、１２は過電流検出端子、１３，１４，１５はインバータ回路、１６はＮＯＲ回路、１７はクロック端子，リセット端子，正出力端子をもつ４カウント用カウンター回路、１８はディレイ回路、１９はインバータ回路、２０はＮＡＮＤ回路、２１はＳＲ−ＦＦ回路、２２はインバータ回路、２３はＯＲ回路、２４はクロック端子、リセット端子、正出力端子をもつ６４カウント用カウンター回路、２５は基準クロック端子、２６はインバータ回路、２７はリセット付きＤ−ＦＦ回路、２８は電源電圧である。   In FIG. 1, 1 is an input signal terminal, 2a and 2b are AND circuits, 3 is a driver circuit, 4 is an output MOSFET, 5 is an overcurrent detection resistor, 6 is a power supply voltage, 7 is a voltage comparator, 8 is a reference voltage, 9 is an SR-FF circuit, 10 is a delay circuit, 11 is a NAND circuit, 12 is an overcurrent detection terminal, 13, 14 and 15 are inverter circuits, 16 is a NOR circuit, 17 is a clock terminal, a reset terminal, and a positive output terminal. 4 count counter circuit, 18 delay circuit, 19 inverter circuit, 20 NAND circuit, 21 SR-FF circuit, 22 inverter circuit, 23 OR circuit, 24 clock terminal, reset terminal, positive output terminal Counter circuit for 64 counts, 25 is a reference clock terminal, 26 is an inverter circuit, 27 is a D-FF circuit with reset, and 28 is a power supply It is.

図２は本実施例における過電流保護回路のカウンター回路１７が連続４回カウントするまでのタイミングを示すタイミングチャートであり、２０１は入力信号端子１の電圧波形、２０２は過電流検出端子１２の電圧波形、２０３はカウンター回路１７のリセット端子の電圧波形、２０４はカウンター回路１７の出力端子の電圧波形、２０５はカウンター回路１７の立ち上がりに同期したパルス波形、２０６はＤ−ＦＦ回路２７のリセット端子の入力信号の波形、２０７はカウンター回路２４のリセット信号、２０８は基準クロックの波形、２０９はカウンター回路２４の出力端子の電圧波形である。   FIG. 2 is a timing chart showing the timing until the counter circuit 17 of the overcurrent protection circuit in this embodiment counts four times continuously, 201 is the voltage waveform of the input signal terminal 1, and 202 is the voltage of the overcurrent detection terminal 12. Waveform, 203 is a voltage waveform of the reset terminal of the counter circuit 17, 204 is a voltage waveform of the output terminal of the counter circuit 17, 205 is a pulse waveform synchronized with the rise of the counter circuit 17, and 206 is a reset terminal of the D-FF circuit 27 The waveform of the input signal, 207 is the reset signal of the counter circuit 24, 208 is the waveform of the reference clock, and 209 is the voltage waveform of the output terminal of the counter circuit 24.

図３は本実施例の過電流保護回路の回路動作を説明するためのタイムチャートであって、カウンター回路１７が連続４回カウントしてからカウンター回路２４が連続６４回カウントするまでのタイミングチャートであり、２１１はカウンター回路１７の出力端子の電圧波形、２１２はカウンター回路１７の立ち上がりに同期したパルス波形、２１３はＤ−ＦＦ回路３１のリセット端子の入力信号の波形、２１４はカウンター回路２４のリセット信号、２１５はカウンター回路２４の出力端子の電圧波形、２１６はＤ−ＦＦ回路２７の出力端子の電圧波形である。   FIG. 3 is a time chart for explaining the circuit operation of the overcurrent protection circuit of the present embodiment, and is a timing chart from when the counter circuit 17 counts continuously four times until the counter circuit 24 counts continuously 64 times. Yes, 211 is a voltage waveform of the output terminal of the counter circuit 17, 212 is a pulse waveform synchronized with the rising of the counter circuit 17, 213 is a waveform of an input signal of the reset terminal of the D-FF circuit 31, and 214 is a reset of the counter circuit 24 Signal 215 is a voltage waveform at the output terminal of the counter circuit 24, and 216 is a voltage waveform at the output terminal of the D-FF circuit 27.

以上のように構成された本実施例の過電流保護回路について、以下に、その回路動作を説明する。   The circuit operation of the overcurrent protection circuit of the present embodiment configured as described above will be described below.

図１において従来例と同一回路から、過電流検出端子１２をカウンター回路１７のクロック端子に接続し、過電流検出をカウントする。だだし、入力信号に対して連続して過電流検出がないと、誤動作と認識させるため、入力信号と過電流検出信号１２の反転をＮＯＲ回路１６を介してカウンター回路１７のリセット端子に接続する。なぜなら、正常動作の時は過電流検出信号はＨＩＧＨであり、入力信号がＬＯＷのときにリセット信号を出し、カウンタはその都度リセットされる。   In FIG. 1, the overcurrent detection terminal 12 is connected to the clock terminal of the counter circuit 17 from the same circuit as the conventional example, and overcurrent detection is counted. However, if the overcurrent is not detected continuously with respect to the input signal, an inversion of the input signal and the overcurrent detection signal 12 is connected to the reset terminal of the counter circuit 17 via the NOR circuit 16 in order to recognize a malfunction. . This is because the overcurrent detection signal is HIGH during normal operation and a reset signal is issued when the input signal is LOW, and the counter is reset each time.

過電流を検出したときは、ＳＲ−ＦＦ回路２１により一度検出すると入力信号が立ち上がるまで過電流検出信号１２はＬＯＷ信号であるので、入力信号がＬＯＷになってもリセット信号はＬＯＷのままであり、カウントされ、連続４回カウントされると過電流検出と認識し、出力端子にＨＩＧＨ信号が出力される。これにより誤認識か過電流検出かを判断する。次に、カウンター回路１７の出力によってカウンター回路２４を動作スタートさせるために、ＳＲ−ＦＦ回路２１でカウンター回路２４のリセット信号をＬＯＷにする。   When an overcurrent is detected, once detected by the SR-FF circuit 21, the overcurrent detection signal 12 is a LOW signal until the input signal rises. Therefore, even if the input signal becomes LOW, the reset signal remains LOW. When it is counted and continuously counted four times, it is recognized as overcurrent detection, and a HIGH signal is output to the output terminal. In this way, it is determined whether it is erroneous recognition or overcurrent detection. Next, in order to start the operation of the counter circuit 24 by the output of the counter circuit 17, the SR-FF circuit 21 sets the reset signal of the counter circuit 24 to LOW.

そこで、カウンター回路１７の出力端子をＳＲ−ＦＦ回路２１のセット端子に接続するが、カウンター回路２４がカウントしているときは入力信号端子をシャットダウンしているため、カウンター回路１７の出力端子がＨＩＧＨになったままになる可能性がある。そうなると、カウンター回路２４が６４回カウントして正常動作に戻るときに、セット端子にＨＩＧＨが入力された状態ならリセット端子にどんな信号を入力しても出力端子はＬＯＷ信号にはならない。   Therefore, the output terminal of the counter circuit 17 is connected to the set terminal of the SR-FF circuit 21, but when the counter circuit 24 is counting, the input signal terminal is shut down, so that the output terminal of the counter circuit 17 is HIGH. May remain. When this happens, when the counter circuit 24 counts 64 times and returns to normal operation, no matter what signal is input to the reset terminal, the output terminal does not become a LOW signal if HIGH is input to the set terminal.

それを解決するために、ディレイ回路１８とインバータ回路１９とＮＡＮＤ回路２０によってカウンター回路１７の出力信号の立ち上がりに同期したパルスを作成する。そのパルスをＳＲ−ＦＦ回路２１のセット端子に接続することで前記の問題を解決することができる。   In order to solve this problem, the delay circuit 18, the inverter circuit 19, and the NAND circuit 20 generate a pulse synchronized with the rising edge of the output signal of the counter circuit 17. The above problem can be solved by connecting the pulse to the set terminal of the SR-FF circuit 21.

次にＳＲ−ＦＦ回路２１のセット端子にＨＩＧＨの信号が入力されると、インバータ回路２２の出力がＬＯＷになり、かつ、Ｄ−ＦＦ回路２７の出力はＬＯＷであるのでＯＲ回路２３によりカウンター回路２４のリセット端子がＬＯＷになり、リセットが解除されて基準クロック２５を６４カウントし始める。カウントが開始されると、カウンター回路２４の出力端子はＨＩＧＨになり、インバータ回路２６を介してＡＮＤ回路２ａに接続され入力信号端子の信号をシャットダウンする。   Next, when a HIGH signal is input to the set terminal of the SR-FF circuit 21, the output of the inverter circuit 22 becomes LOW, and the output of the D-FF circuit 27 is LOW. The 24 reset terminals become LOW, the reset is released, and 64 counts of the reference clock 25 are started. When the counting is started, the output terminal of the counter circuit 24 becomes HIGH and is connected to the AND circuit 2a through the inverter circuit 26 to shut down the signal of the input signal terminal.

また、６４回カウントすると、カウンター回路２４の出力端子はＬＯＷになり、インバータ回路２６の出力はＨＩＧＨになり入力信号端子のシャットダウンが解除され、かつＤ−ＦＦ回路２７にクロックが入力されて、出力端子がＨＩＧＨになりＳＲ−ＦＦ回路２１がリセットされて、ＳＲ−ＦＦ回路２１の出力端子からインバータ回路２２を通った信号はＨＩＧＨになりＤ−ＦＦ回路２７はリセットされ、出力端子がＬＯＷになり、ＳＲ−ＦＦ回路２１のリセット端子はＬＯＷになりカウンター回路１７の入力待ち状態に戻る。   When counting 64 times, the output terminal of the counter circuit 24 becomes LOW, the output of the inverter circuit 26 becomes HIGH, the shutdown of the input signal terminal is released, and the clock is input to the D-FF circuit 27 for output. The terminal becomes HIGH, the SR-FF circuit 21 is reset, the signal passing through the inverter circuit 22 from the output terminal of the SR-FF circuit 21 becomes HIGH, the D-FF circuit 27 is reset, and the output terminal becomes LOW. The reset terminal of the SR-FF circuit 21 becomes LOW and returns to the input waiting state of the counter circuit 17.

また、Ｄ−ＦＦ回路２７の出力端子がＨＩＧＨになると、ＮＯＲ回路１６の出力端子がＨＩＧＨになり、カウンター回路２４がリセットされている状態に戻る。すなわち、カウンター回路１７が一定連続回数過電流検出をカウントすると、カウンター回路２４により一定時間入力信号をシャットダウンすることで過電流から出力ＭＯＳＦＥＴ４を保護し、一定時間経過すると、瞬時にカウンター回路１７の出力待ちの状態に戻ることができる。   When the output terminal of the D-FF circuit 27 becomes HIGH, the output terminal of the NOR circuit 16 becomes HIGH, and the counter circuit 24 returns to the reset state. That is, when the counter circuit 17 counts overcurrent detection for a certain number of consecutive times, the output circuit 4 is protected from overcurrent by shutting down the input signal for a certain period of time by the counter circuit 24. You can return to the waiting state.

以上のように、本実施例によれば、過電流検出をカウントし、４回数連続検出されたときクロック６４回分入力信号をシャットダウンすることにより出力ＭＯＳＦＥＴに流れる過電流を４／６４に減らすことができる。   As described above, according to the present embodiment, the overcurrent detection is counted, and the overcurrent flowing through the output MOSFET can be reduced to 4/64 by shutting down the input signal for 64 clocks when four consecutive detections are made. it can.

なお、本実施例では立ち上がりに同期したパルスを作成する回路は、入力信号をディレイ回路を通し、インバータ回路を通した信号と入力信号をＮＡＮＤ回路を通したが、入力信号をディレイ回路を通した信号と入力信号をインバータ回路を通した信号をＮＯＲ回路を通してパルスを作成してもよい。   In this embodiment, the circuit for generating the pulse synchronized with the rising edge passes the input signal through the delay circuit, the signal through the inverter circuit and the input signal through the NAND circuit, but the input signal passes through the delay circuit. A pulse may be created by passing a signal and an input signal through an inverter circuit and a NOR circuit.

また、本実施例では過電流検出を連続４回カウントとしたが、連続Ｎ回カウントでもよい。   In this embodiment, overcurrent detection is continuously counted four times, but may be counted continuously N times.

なお、本実施例では基準クロックを６４回カウントとしたが、Ｍ回カウントでもよい。   In this embodiment, the reference clock is counted 64 times, but may be counted M times.

本発明は、スイッチング動作する出力デバイスを保護する過電流保護回路に適用され、特に、過電流の誤検出によるタイマーの誤作動を防止し、また、過電流保護の働きを大きくして、正常動作に自己復帰することを可能にする過電流保護回路に用いて有用である。   The present invention is applied to an overcurrent protection circuit that protects an output device that performs switching operation. In particular, the timer prevents malfunction due to erroneous detection of overcurrent, and the function of overcurrent protection is increased to operate normally. This is useful for an overcurrent protection circuit that enables self-recovery.

本発明の一実施例における過電流保護回路の構成図1 is a configuration diagram of an overcurrent protection circuit according to an embodiment of the present invention. 本実施例における過電流保護回路のカウンター回路が連続４回カウントするまでのタイミングチャートTiming chart until the counter circuit of the overcurrent protection circuit in this embodiment counts continuously four times 本実施例の過電流保護回路の回路動作を説明するためのタイムチャートTime chart for explaining the circuit operation of the overcurrent protection circuit of this embodiment 従来の過電流保護回路の構成図Configuration diagram of conventional overcurrent protection circuit 従来の過電流保護回路の各部におけるタイミングチャートTiming chart of each part of the conventional overcurrent protection circuit

符号の説明Explanation of symbols

１ 入力信号端子
２ａ，２ｂ ＡＮＤ回路
３ ドライバー回路
４ 出力ＭＯＳＦＥＴ
５ 過電流検出抵抗
６ 電源電圧
７ 電圧比較器
８ 基準電圧
９ ＳＲ−ＦＦ回路
１０ ディレイ回路
１１ ＮＡＮＤ回路
１２ 過電流検出端子
１３，１４，１５ インバータ回路
１６ ＮＯＲ回路
１７ ４カウント用カウンター回路
１８ ディレイ回路
１９ インバータ回路
２０ ＮＡＮＤ回路
２１ ＳＲ−ＦＦ回路
２２ インバータ回路
２３ ＯＲ回路
２４ ６４カウント用カウンター回路
２５ 基準クロック端子
２６ インバータ回路
２７ リセット付きＤ−ＦＦ回路
２８ 電源電圧 1 Input signal terminals 2a and 2b AND circuit 3 Driver circuit 4 Output MOSFET
5 Overcurrent detection resistor 6 Power supply voltage 7 Voltage comparator 8 Reference voltage 9 SR-FF circuit 10 Delay circuit 11 NAND circuit 12 Overcurrent detection terminals 13, 14, 15 Inverter circuit 16 NOR circuit 17 4 counter circuit 18 delay circuit 19 Inverter circuit 20 NAND circuit 21 SR-FF circuit 22 Inverter circuit 23 OR circuit 24 64 Counter circuit 25 Reference clock terminal 26 Inverter circuit 27 D-FF circuit 28 with reset Power supply voltage

Claims (11)

スイッチング動作する出力デバイスと、
前記出力デバイスを駆動する信号が入力される信号入力端子と、
前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
リセット信号入力端子とクロック信号入力端子とを備え、前記信号入力端子の信号と前記過電流検出回路の反転信号とをＮＯＲ回路に入力した出力信号を前記リセット信号入力端子に入力し、前記過電流検出回路の出力信号を前記クロック信号入力端子に入力して前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、
前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。 An output device for switching operation;
A signal input terminal to which a signal for driving the output device is input;
A current detection circuit that detects a current value of an output signal of the output device and outputs a signal corresponding to the current value, and a pulse signal having a predetermined width from an edge of the signal input terminal signal by delaying the signal of the signal input terminal An overcurrent detection circuit that inputs both output signals of the first pulse signal generation circuit that generates and outputs the signal and outputs a signal that determines a rising edge and a falling edge, and a signal at the signal input terminal, An overcurrent protection circuit that stops the operation of the output device by a logical product with an output signal of an overcurrent detection circuit,
A reset signal input terminal and a clock signal input terminal; an output signal obtained by inputting a signal of the signal input terminal and an inverted signal of the overcurrent detection circuit to a NOR circuit is input to the reset signal input terminal; A first counter that outputs an output signal of the detection circuit to the clock signal input terminal and outputs a signal obtained by counting the output signal of the overcurrent detection circuit N times (N: integer value);
A second counter that inputs an output signal of the first counter, starts a counting operation, counts M times (M; an integer value), and outputs a signal;
An overcurrent protection circuit which stops the operation of the output device during the M count periods. 前記第１のカウンターが、前記過電流検出回路の出力信号の連続する信号をＮ回（Ｎ；整数値）カウントした信号を出力することを特徴とする請求項１記載の過電流保護回路。   2. The overcurrent protection circuit according to claim 1, wherein the first counter outputs a signal obtained by counting consecutive signals of the output signal of the overcurrent detection circuit N times (N: integer value). 前記第２のカウンターの前記Ｍ回のカウント期間に前記信号入力端子の信号入力を遮断することを特徴とする請求項１記載の過電流保護回路。 2. The overcurrent protection circuit according to claim 1 , wherein signal input to the signal input terminal is cut off during the M counting periods of the second counter . スイッチング動作する出力デバイスと、
前記出力デバイスを駆動する信号が入力される信号入力端子と、
前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
リセット信号入力端子を備え、このリセット信号入力端子に信号を入力してカウンターをリセットし、前記第１のカウンターの出力信号を入力してカウント動作を開始し、Ｍ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、
前記第２のカウンターが、前記Ｍ回のカウント期間に出力される信号と前記信号入力端子の信号とを論理合成した信号によって前記信号入力端子の信号の前記出力デバイスへの導通を遮断し、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。 An output device for switching operation;
A signal input terminal to which a signal for driving the output device is input;
A current detection circuit that detects a current value of an output signal of the output device and outputs a signal corresponding to the current value, and a pulse signal having a predetermined width from an edge of the signal input terminal signal by delaying the signal of the signal input terminal An overcurrent detection circuit that inputs both output signals of the first pulse signal generation circuit that generates and outputs the signal and outputs a signal that determines a rising edge and a falling edge, and a signal at the signal input terminal, An overcurrent protection circuit that stops the operation of the output device by a logical product with an output signal of an overcurrent detection circuit,
A first counter that outputs a signal obtained by counting the output signal of the overcurrent detection circuit N times (N; an integer value);
A reset signal input terminal is provided, the counter is reset by inputting a signal to the reset signal input terminal, the count signal is started by inputting the output signal of the first counter, and M times (M: integer value) are counted. And a second counter that outputs a signal,
The second counter interrupts conduction of the signal at the signal input terminal to the output device by a signal obtained by logically combining the signal output at the M count periods and the signal at the signal input terminal; overcurrent protection circuit you characterized by stopping the output device operating to M times the count period. スイッチング動作する出力デバイスと、
前記出力デバイスを駆動する信号が入力される信号入力端子と、
前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、
前記第１のカウンターの出力信号を遅延させて前記第１のカウンターの出力信号のエッジから所定幅のパルス信号を生成して出力するパルス信号生成回路と、を備え、
前記パルス信号生成回路の出力信号をＳＲ−ＦＦ回路のセット端子に与えた出力信号を反転した信号によって前記第２のカウンターをリセットし、
前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。 An output device for switching operation;
A signal input terminal to which a signal for driving the output device is input;
A current detection circuit that detects a current value of an output signal of the output device and outputs a signal corresponding to the current value, and a pulse signal having a predetermined width from an edge of the signal input terminal signal by delaying the signal of the signal input terminal An overcurrent detection circuit that inputs both output signals of the first pulse signal generation circuit that generates and outputs the signal and outputs a signal that determines a rising edge and a falling edge, and a signal at the signal input terminal, An overcurrent protection circuit that stops the operation of the output device by a logical product with an output signal of an overcurrent detection circuit,
A first counter that outputs a signal obtained by counting the output signal of the overcurrent detection circuit N times (N; an integer value);
A second counter that inputs an output signal of the first counter, starts a counting operation, counts M times (M; an integer value), and outputs a signal;
A pulse signal generation circuit for delaying the output signal of the first counter and generating and outputting a pulse signal having a predetermined width from an edge of the output signal of the first counter;
The second counter is reset by a signal obtained by inverting the output signal applied to the set terminal of the SR-FF circuit as the output signal of the pulse signal generation circuit,
Overcurrent protection circuit characterized by stopping the operation of the output device to the M times of the count period. 前記過電流検出回路がＳＲ−ＦＦ回路を備え、前記電流検出回路の出力信号を前記ＳＲ−ＦＦ回路のセット端子に与え、前記パルス信号生成回路の出力信号をリセット端子に与え、該出力信号を前記過電流検出回路の出力とすることを特徴とする請求項１記載の過電流保護回路。 The overcurrent detection circuit includes an SR-FF circuit, an output signal of the current detection circuit is applied to a set terminal of the SR-FF circuit, an output signal of the pulse signal generation circuit is applied to a reset terminal, and the output signal is 2. The overcurrent protection circuit according to claim 1, wherein the overcurrent protection circuit is an output of the overcurrent detection circuit. 前記出力デバイスがＭＯＳ構造を備えたトランジスタであって、前記トランジスタのドレイン端子に抵抗を介して電源に接続し、前記トランジスタのドレイン端子を電圧比較器の正入力端子に接続し、該電圧比較器の負入力端子に基準電圧を接続し、前記電圧比較器の出力端子を前記過電流検出回路の前記ＳＲ−ＦＦ回路のセット端子に与えることを特徴とする請求項１記載の過電流保護回路。 The output device is a transistor having a MOS structure, the drain terminal of the transistor is connected to a power supply via a resistor, the drain terminal of the transistor is connected to the positive input terminal of the voltage comparator, and the voltage comparator 2. The overcurrent protection circuit according to claim 1 , wherein a reference voltage is connected to a negative input terminal of the first and second output terminals of the voltage comparator and a set terminal of the SR-FF circuit of the overcurrent detection circuit. 前記整数値Ｎが４であることを特徴とする請求項１又は２記載の過電流保護回路。 3. The overcurrent protection circuit according to claim 1, wherein the integer value N is four . 前記整数値Ｍが６４であることを特徴とする請求項１又は３記載の過電流保護回路。 Overcurrent protection circuit according to claim 1 or 3, wherein said integer M is 64. 入力信号端子を第１のＡＮＤ回路の一方の入力端子に接続し、該第１のＡＮＤ回路の出力端子を第２のＡＮＤ回路の一方の入力端子に接続し、該第２のＡＮＤ回路の出力端子を増幅回路を介してＭＯＳＦＥＴのゲート端子に接続し、該ＭＯＳＦＥＴのソース端子を接地し、かつドレイン端子を抵抗を介して電源電圧に接続し、該ドレイン端子を電圧比較器の正入力端子に接続し、該電圧比較器の負入力端子に基準電圧を接続しかつ出力端子を第１のインバータ回路の入力端子に接続し、該第１のインバータ回路の出力端子をＳＲフリップフロップ（以下、ＳＲ−ＦＦという）回路のセット端子に接続し、前記ＳＲ−ＦＦ回路の出力端子を第２のインバータ回路に接続し、また前記第１のＡＮＤ回路の出力端子を第１のディレイ回路を介して第３のインバータ回路に接続し、該第３のインバータ回路の出力端子を第１のＮＡＮＤ回路の一方の入力端子に接続し、前記第１のＡＮＤ回路の出力端子を前記第１のＮＡＮＤ回路の他方の入力端子に接続し、該第１のＮＡＮＤ回路の出力端子を前記ＳＲ−ＦＦ回路のリセット端子に接続し、前記第２のインバータ回路の出力端子を前記第２のＡＮＤ回路の他方の入力端子と第４のインバータ回路の入力端子に接続し、第４のインバータ回路の出力端子をＮＯＲ回路の一方の入力端子に接続し、該ＮＯＲ回路の他方の入力端子に前記第１のＡＮＤ回路の出力端子を接続し、前記ＮＯＲ回路の出力端子をリセット端子とクロック端子と正負出力端子を有するクロックを４回カウントする第１のカウンター回路のリセット端子に接続し、該第１のカウンター回路のクロック端子には前記第２のインバータ回路の出力端子を接続し、前記第２のインバータ回路の正出力端子に第２のディレイ回路を接続し、第５のインバータ回路を介して第２のＮＡＮＤ回路の一方の入力端子に接続し、第２のＮＡＮＤ回路の他方の入力端子に前記第１のカウンター回路の正出力端子を接続し、第２のＮＡＮＤ回路の出力端子を第２のＳＲ−ＦＦ回路のセット端子に接続し、第２のＳＲ−ＦＦ回路の出力端子を第６のインバータ回路を介してＯＲ回路の一方の入力端子に接続し、該ＯＲ回路の出力端子をリセット端子とクロック端子と正負出力端子を有してクロックを６４回カウントする第２のカウンター回路のリセット端子に接続し、第２のカウンター回路のクロック端子に基準クロック端子を接続し、第２のカウンター回路の正出力端子を第７のインバータ回路を介して、前記第１のＡＮＤ回路の他方の入力端子とＤフリップフロップ（以下、Ｄ−ＦＦという）回路のクロック端子に接続し、該Ｄ−ＦＦ回路の入力端子を電源電圧に接続し、前記Ｄ−ＦＦ回路のリセット端子に前記第６のインバータ回路の出力端子を接続し、前記Ｄ−ＦＦ回路の正出力端子を前記第２のＳＲ−ＦＦ回路のリセット端子と前記ＯＲ回路の他方の入力端子に接続したことを特徴とする過電流保護回路。 The input signal terminal is connected to one input terminal of the first AND circuit, the output terminal of the first AND circuit is connected to one input terminal of the second AND circuit, and the output of the second AND circuit The terminal is connected to the gate terminal of the MOSFET via the amplifier circuit, the source terminal of the MOSFET is grounded, the drain terminal is connected to the power supply voltage via a resistor, and the drain terminal is connected to the positive input terminal of the voltage comparator. And connecting the reference voltage to the negative input terminal of the voltage comparator and connecting the output terminal to the input terminal of the first inverter circuit, and connecting the output terminal of the first inverter circuit to an SR flip-flop (hereinafter referred to as SR flip-flop). -FF) is connected to the set terminal of the circuit, the output terminal of the SR-FF circuit is connected to the second inverter circuit, and the output terminal of the first AND circuit is connected to the first terminal via the first delay circuit. Connected to the inverter circuit, the output terminal of the third inverter circuit is connected to one input terminal of the first NAND circuit, and the output terminal of the first AND circuit is connected to the other of the first NAND circuit. Connected to the input terminal, the output terminal of the first NAND circuit is connected to the reset terminal of the SR-FF circuit, and the output terminal of the second inverter circuit is connected to the other input terminal of the second AND circuit. Connected to the input terminal of the fourth inverter circuit, connected the output terminal of the fourth inverter circuit to one input terminal of the NOR circuit, and connected to the other input terminal of the NOR circuit as the output terminal of the first AND circuit And the output terminal of the NOR circuit is connected to the reset terminal of a first counter circuit that counts a clock having a reset terminal, a clock terminal, and a positive / negative output terminal four times. The output terminal of the second inverter circuit is connected to the clock terminal of the inverter circuit, the second delay circuit is connected to the positive output terminal of the second inverter circuit, and the second inverter circuit is connected via the fifth inverter circuit. Is connected to one input terminal of the NAND circuit, the positive output terminal of the first counter circuit is connected to the other input terminal of the second NAND circuit, and the output terminal of the second NAND circuit is connected to the second SR. -Connected to the set terminal of the FF circuit, the output terminal of the second SR-FF circuit is connected to one input terminal of the OR circuit via the sixth inverter circuit, and the output terminal of the OR circuit is connected to the reset terminal A clock terminal and a positive / negative output terminal are connected to the reset terminal of the second counter circuit that counts the clock 64 times, the reference clock terminal is connected to the clock terminal of the second counter circuit, and the second The positive output terminal of the counter circuit is connected to the other input terminal of the first AND circuit and the clock terminal of a D flip-flop (hereinafter referred to as D-FF) circuit via a seventh inverter circuit, and the D The input terminal of the FF circuit is connected to the power supply voltage, the output terminal of the sixth inverter circuit is connected to the reset terminal of the D-FF circuit, and the positive output terminal of the D-FF circuit is connected to the second SR. overcurrent protection circuit you characterized in that the reset terminal of -FF circuit is connected to the other input terminal of the OR circuit. 前記Ｄ−ＦＦ回路の正出力端子と前記第２のＳＲ−ＦＦ回路のリセット端子の間にＯＲ回路を接続し、他方の入力端子をオンリセット端子に接続したことを特徴とする請求項１０記載の過電流保護回路。 The Connect OR circuit between the reset terminal of said second SR-FF circuit and the positive output terminal of the D-FF circuit, according to claim 10, wherein the connecting the other input terminal to turn on the reset terminal overcurrent protection circuit.
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