JP3959877B2 - Manufacturing method of bonded dielectric isolation wafer - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は張り合わせ誘電体分離ウェーハの製造方法、詳しくは誘電体分離シリコン島を有する活性層用ウェーハと、これを支持する支持基板用ウェーハとを、低温ポリシリコン層を介さずに直接張り合わせる張り合わせ誘電体分離ウェーハの製造方法に関する。
【0002】
【従来の技術】
従来の張り合わせ誘電体分離ウェーハは、図5に示す各工程を経て製造されていた。図5は一般的な張り合わせ誘電体分離ウェーハの製造工程を示す説明図である。
まず、活性層用ウェーハとなる表面を鏡面加工したシリコンウェーハ10を用意する(図5(a))。次いで、このシリコンウェーハ10の表面に、マスク酸化膜11を被着する(図5(b))。この酸化膜11をフォトリソグラフ法によって窓付きのレジスト膜12で覆い、この窓を介して酸化膜11に所定パターンの窓を形成する。これによりシリコンウェーハ10表面の一部を露出させる。次に、レジスト膜12を除去した後、このシリコンウェーハ10をエッチング液(IPA/KOH/H2O)に浸漬して、ウェーハ表面の窓内部を異方性エッチングする(図5(c))。この結果、ウェーハ表面に断面略V字形状の誘電体分離用溝13が形成される。
ここで、異方性エッチングとは、シリコンウェーハ10の結晶面方位に起因し、深さ方向のエッチング速度が水平方向よりも大きくて、エッチング速度が方向依存性を持ったエッチングのことである。
【0003】
次に、マスク酸化膜11を除去する(図5(d))。それから、ウェーハ表面に、酸化熱処理によって誘電体分離酸化膜14を形成する(図5(e))。この結果、誘電体分離用溝13表面にも酸化膜14が形成される。そして、このウェーハ表面を洗浄する。
続いて、誘電体分離酸化膜14の表面上に、約1200〜1300℃の高温CVD法で、高温ポリシリコン層16を厚めに成長させる(図5(f))。それから、ウェーハ外周部を面取りし、必要に応じてウェーハ裏面を平坦化する。次いで、裏面を平坦化した場合は、この平坦化したウェーハ裏面を基準にして、ウェーハ表面の高温ポリシリコン層16を厚さ約10〜80μmまで研削・研磨する(図5(g))。
この後、ウェーハ表面に550〜700℃の低温CVD法で厚さ1〜5μmの低温ポリシリコン層17を成長させ、張り合わせ面の鏡面化のために、この低温ポリシリコン層17の表面を研磨する。
【0004】
一方では、支持基板用ウェーハとなるシリコンウェーハ20を準備する(図5(h))。これは、ウェーハ表面を鏡面加工したものである。次に、このシリコンウェーハ20上に、上記活性層用ウェーハ用のシリコンウェーハ10(具体的には低温ポリシリコン層17)を、鏡面同士を接触させて張り合わせる(図5(i))。
それから、この張り合わせウェーハの張り合わせ強度を高める熱処理を施す。
次に、図5(j)に示すように、この活性層用ウェーハの外周部を面取りし、活性層用ウェーハ表面を研削・研磨する。この活性層用ウェーハの研削量は、誘電体分離酸化膜14が外部に露出し、高温ポリシリコン層16の表面上に、誘電体分離酸化膜14で分離された誘電体分離シリコン島10Aが現出するまでとする。
【0005】
【発明が解決しようとする課題】
上述した高温CVD法によるポリシリコン粒子の成長は、誘電体分離酸化膜14の表面に存在する多数のパーティクルや傷を成長核とした比較的ポリシリコン粒子が大きく、高速度の成長である。高温ポリシリコン層16を研削・研磨すると、表面があれやすく、特に、V型の溝の向かい合う斜面に成長したポリシリコンの粒界は、研磨に用いる薬剤によって腐食され易く、支持基板用ウェーハのシリコン面との張り合わせは充分ではなかった。
【0006】
そこで、これを解消する従来技術として、高温ポリシリコン層16の表面上に、さらに低温CVD法で低温ポリシリコン層17を厚さ2〜3μmだけ成長させる方法が知られている。
ところが、この低温CVD法では、高温CVD法に比較してポリシリコン粒子の成長速度が遅い。これは、低温CVD法によると、ポリシリコンの粒子径が、高温CVD法によるものに比べて小さく、例えば平坦な薄い層を積み重ねていくような成長になるためである。その結果、仮に高温ポリシリコン層16表面にパーティクルが存在していても、これをポリシリコンで被ってしまう。その結果、低温ポリシリコン層17表面の平坦度は、通常の研磨処理を行っただけで、充分に張り合わせ可能なレベルにまで高まる。
ただし、低温CVD法では、ポリシリコンの成長速度がおそいのは否めない。この結果、張り合わせ誘電分離ウェーハの製造に時間や手間がかかり、生産性が低下してしまうという問題点があった。
【0007】
【発明の目的】
この発明は、活性層用ウェーハと支持基板用ウェーハとを、低温ポリシリコン層を介することなく、直接張り合わせることができ、これにより製造時間の短縮が図れて、生産性を高めることができる張り合わせ誘電体分離ウェーハの製造方法を提供することを、その目的としている。
【0008】
【課題を解決するための手段】
請求項1に記載の発明は、活性層用ウェーハの表面に誘電体分離用溝を形成し、この活性層用ウェーハの表面に誘電体分離酸化膜を形成し、この誘電体分離酸化膜の表面に高温CVD法により高温ポリシリコン層を成長させ、この高温ポリシリコン層の表面を研削・研磨後、この研磨面を張り合わせ面として、活性層用ウェーハを支持基板用ウェーハの鏡面加工された酸化シリコン面に張り合わせ、その後、活性層用ウェーハを裏面側から研削・研磨して、この研磨面に誘電体分離酸化膜で分離された複数の誘電体分離シリコン島を現出させる誘電体分離ウェーハの製造方法において、上記高温ポリシリコン層の研削は、1次研削後に2次研削を施して行われ、上記1次研削では、砥粒平均粒径が20〜70μmの1次研削用のレジノイド研削砥石を使用し、これを4000〜6000rpmで回転しながら研削することで、研削後の高温ポリシリコン層の残厚を20〜80μmとし、上記2次研削では、砥粒平均粒径が0.5〜15μmの2次研削用のレジノイド研削砥石を使用し、これを4000〜7000rpmで回転しながら研削し、上記高温ポリシリコン層の表面研磨は、1次研磨後に2次研磨を施して行われ、上記1次研磨は、高温ポリシリコン層の表面に、研磨砥粒1〜5重量%を含むpH9.5〜10.5の研磨剤を、0.5〜1.5リットル/分の流量で供給しながら、研磨布により、研磨剤温度20〜40℃、研磨圧力0.02〜1.0kgf/cm 2 の研磨条件で行われ、上記2次研磨は、高温ポリシリコン層の1次研磨面に、研磨砥粒を0.5〜2.0重量%含むpH7.0〜9.0の研磨剤を、0.5〜1.5リットル/分の流量で供給しながら、研磨布を用いて、研磨剤温度20〜35℃、研磨圧力0.02〜1.0kgf/cm 2 , 研磨時間5〜30分間の研磨条件で行われ、上記高温ポリシリコン層の張り合わせ面の面粗さが、原子間力顕微鏡による中心線平均粗さRaで1nm以下、P−V値で30nm以下、または、ヘイズ値で80ppm以下である誘電体分離ウェーハの製造方法である。
【0009】
高温CVD法は、シリコンを含んだ原料ガスをキャリアガス(H2ガスなど)とともに反応炉内へ導入し、高温に熱せられたシリコンウェーハ上に原料ガスの熱分解または還元により生成されたシリコンを析出させる方法である。シリコンを含む化合物としては、通常、SiCl2H2, SiHCl3, SiCl4などが用られる。
反応炉としては、例えばドーム形の石英ベルジャー内で、シリコンウェーハを載せたサセプタを回転させながらガス導入して、高周波誘導により加熱する高周波誘導加熱炉がある。さらに、この他にも、例えば石英容器内に収められた六角柱状のサセプタの各面にシリコンウェーハを張り付け、その後、このサセプタを、ガス導入および赤外線ランプにより加熱しながら回転させるランプ加熱炉などがある。
【0010】
高温CVD法によるポリシリコンの成長温度は、使用炉の発熱方式および原料ガスの種類により異なる。すなわち、例えば使用炉が高周波誘導加熱炉の場合で、使用ガスがSiHCl3および水素ガス系の場合には、1200〜1280℃、特に1220〜1260℃が好ましい。1200℃未満では成膜後の反りが大きくなる。また、著しく低い場合には割れ易いという不都合が生じる。また、1280℃を超えると、V溝段差被覆性が劣化し易い。また、ポリシリコンによるサセプタとのブリッジが発生し易く、割れ易くなるという不都合が生じる。
また、使用炉は同じで、使用ガスがSiCl4および水素ガス系の場合には、1220〜1300℃、特に1240〜1290℃が好ましい。1220℃未満では、成膜後の反りが大きくなる。また、著しく低い場合には割れ易いという不都合が生じる。また、1300℃を超えると、V溝段差被覆性が劣化し易い。また、ポリシリコンによるサセプタとのブリッジが発生し易く、割れ易くなるという不都合が生じる。
【0011】
これに対して、使用炉がランプ加熱炉、使用ガスがSiHCl3および水素ガス系の場合では、1100〜1220℃、特に1120〜1200℃が好ましい。1100℃未満では、成膜後の反りが大きくなる。また、著しく低い場合には割れ易くなるという不都合が生じる。また、1220℃を超えると、V溝段差被覆性が劣化し易い。また、ポリシリコンによるサセプタとのブリッジが発生し易く、割れ易くなるという不都合が生じる。
また、同じ使用炉で、使用ガスがSiCl4の場合には、1120〜1240℃、特に1140〜1220℃が好ましい。1120℃未満では、成膜後の反りが大きくなる。また、著しく低い場合には割れ易くなるという不都合が生じる。また、1240℃を超えると、V溝段差被覆性が劣化し易い。また、ポリシリコンによるサセプタとのブリッジが発生し易く、割れ易くなるという不都合が生じる。
【0012】
高温ポリシリコン層の厚さは、活性層用ウェーハの表面に形成された誘電体分離用溝の深さの2〜3倍の厚さに、残したいポリシリコン層の厚さを付加した厚さである。誘電体分離用溝の深さの2倍以下では、溝が充分に埋まらないことがあり、一方で、3倍以上では、不要に厚く成長させることとなり、不経済である。
活性層用ウェーハの表面に誘電体分離用溝を形成する方法としては、異方性エッチングが挙げられる。
異方性エッチングでの異方性エッチング液としては、KOH(IPA/KOH/H2O),KOH(KOH/H2O),KOH(ヒドラジン/KOH/H2O)といったアルカリ性エッチング液などを使用することができる。異方性エッチングの条件としては、通常の条件を適用することができる。
また、ウェーハ表面側のネガレジスト膜に、異方性エッチング用の窓部を形成するための各工程の条件としては、一般的な条件を採用することができる。
高温CVD法によるポリシリコン成長時の圧力は600〜13300Pa、特に700〜10000Paが好ましい。600Pa未満では、成膜速度が遅いという不都合が生じる。一方、13300Paを超えると、膜厚分布制御が難しいという不都合が生じる。
【0013】
上記原子間力顕微鏡による中心線平均粗さRaの好ましい値は1nm以下である。1nmを超えると、ボイドが発生するという不都合が生じる。
また、好ましいP−V値は30nm以下である。30nmを超えると、ボイドが発生するという不都合が生じる。
さらに、好ましいヘイズ値は80ppm以下である。80ppmを超えると、ボイドの発生が顕著になるという不都合が生じる。
【0014】
高温CVD法によりエピタキシャル成長された高温ポリシリコン層は、その後、研削・研磨される。この場合、研削は1次研削を行った後、2次研削を行うのが好ましい。
研削後の高温ポリシリコン層の残厚は限定されない。ただし、通常は20〜80μmである。
1次研削用のレジノイド研削砥石の砥粒平均粒径は20〜70μm、特に30〜60μmが好ましい。20μm未満では研磨速度が落ちて高温ポリシリコン層の厚さを確保しにくい。また、70μmを超えると研磨面があれすぎる懸念がある。
2次研削用のレジノイド研削砥石の砥粒平均粒径は、0.5〜15μm、特に1〜10μmが好ましい。0.5μm未満では、1次研削時に現れた研削マークを除去しにくい。15μmを超えると、仕上がり面の面粗さが不充分である。
【0015】
また、1次研削時の研削砥石の回転数は4000〜6000rpm、特に4800〜5800rpmが好ましい。4000rpm未満では、表面平坦性が劣化し、ひどい場合にはウェーハが割れてしまうという不都合が生じる。6000rpmを超えると、砥石への焼き付きという不都合が生じる。
2次研削時の研削砥石の回転数は4000〜7000rpm、特に4500〜6500rpmが好ましい。4000rpm未満では、表面平坦性が劣化し、ひどい場合にはウェーハが割れてしまうという不都合が生じる。7000rpmを超えると、砥石への焼き付きという不都合が生じる。
2次研磨の研磨レベルは、中心線平均粗さRaで1nm以下か、P−V値で30nm以下か、ヘイズ値で80ppm以下になるような研磨である。1次研磨の場合と同様に、その手法は限定されない。
【0016】
1次研磨用の研磨剤に添加される研磨砥粒としては、例えばSiO 2 製の砥粒が使用される。好ましい添加量は2〜4重量%である。1重量%未満では、研磨における機械的研磨効果が小さくなり、ポリシリコン粒界のエッチングが進行するという不都合が生じる。5重量%を超えると、研磨における機械的研磨効果が大きくなり、ポリシリコン表面の面粗れが大きくなるという不都合が生じる。
また、1次研磨用の好ましい研磨剤のpHは9.8〜10.2である。pH9.5未満では化学的研磨速度が小さくなり面粗れするという不都合が生じる。pH10.5を超えるとポリシリコン粒界のエッチングが進行し、凹凸が現れる。その結果、ウェーハ表面の平坦性および面粗さが劣化するという不都合が生じる。
【0017】
さらに、1次研磨用の好ましい研磨剤の流量は0.6〜1.0リットル/分である。0.5リットル/分未満では、研磨剤の置換率が小さく、シリコンの削りかすをうまく排出できないという不都合が生じる。1.5リットル/分を超えると、不必要に研磨剤を消費して不経済であるという不都合が生じる。
さらにまた、1次研磨用の好ましい研磨剤温度は25〜33℃である。20℃未満では、研磨の化学的作用が小さいという不都合が生じる。そして、40℃を超えると、化学的作用が勝ってしまい、ポリシリコン粒界のエッチングが進行するという不都合が生じる。
【0018】
次いで、好ましい1次研磨時の研磨圧力は0.1〜0.8kgf/cm 2 である。0.02kgf/cm 2 未満では、研磨速度が得られないという不都合が生じる。1.0kgf/cm 2 を超えると、表面に傷が発生し易いという不都合が生じる。
なお、1次研磨の研磨時間は、高温ポリシリコン層が所望の厚さに近づくまでである。
2次研磨用の研磨砥粒には1次研磨用のものが採用できる。すなわち、例えばSiO 2 製の砥粒を使用することができる。好ましい研磨砥粒の添加量は0.8〜1.5重量%である。0.5重量%未満では、研磨剤における機械的研磨が進行しないという不都合が生じる。2.0重量%を超えると、機械ダメージが大きくなるという不都合が生じる。
また、2次研磨用の研磨剤の好ましいpHは7.5〜8.5である。pH7.0未満では研磨速度が遅すぎて、張り合わせに必要な面粗さが得られないという不都合が生じる。pH9.0を超えるとエッチングが進行し、面あれしやすい。その結果、必要な面粗さが得られないという不都合が生じる。
【0019】
さらに、2次研磨用の好ましい研磨剤の流量は0.6〜1.0リットル/分である。0.5リットル/分未満では、研磨剤の置換効率が小さく、シリコンの削りかすをうまく排出できないという不都合が生じる。1.5リットル/分を超えると、不必要に研磨剤を消費して不経済であるという不都合が生じる。
さらにまた、2次研磨用の好ましい研磨剤温度は25〜33℃である。20℃未満では、化学的作用が小さいという不都合が生じる。そして、35℃を超えると、化学的作用が勝ってしまい、ポリシリコン粒界のエッチングが進行するという不都合が生じる。
【0020】
また、2次研磨時の好ましい研磨圧力は0.1〜0.8kgf/cm 2 である。0.02kgf/cm 2 未満では、研磨における機械的研磨効果が小さく、面粗度が向上しないという不都合が生じる。1.0kgf/cm 2 を超えると、研磨における機械的効果が大きく、面粗れの原因となるという不都合が生じる。
さらに、2次研磨の好ましい研磨時間は10〜20分間である。5分間未満では、張り合わせに必要な平坦度が得られないという不都合が生じる。30分間を超えると、ポリシリコン粒界のエッチングが進行して平坦度がかえって劣化するという不都合が生じる。
【0021】
請求項2に記載の発明は、上記2次研磨後、この高温ポリシリコン層の2次研磨面に、プラズマエッチングが施される請求項1に記載の張り合わせ誘電体分離ウェーハの製造方法である。
プラズマエッチング(Plasma Assisted Chemical Etching:PACE加工)とは、あらかじめ測定済みの高温ポリシリコン層表面の凹凸形状に対して、プラズマノズルの移動速度を制御することにより、±50オングストロームの厚さ精度で加工できる方法である。プラズマ用のガスはシリコンに対してSF6を使用し、これを高圧ノズルに閉じ込める。ノズルの直径は要求精度により変更され、通常3〜30mmの直径が選択される。誘導電圧が低いので、一般に使われるRIE(Reactive Ion Etching)に比べて変質層深さは極端に小さい。また、プラズマの圧力が高いので、エッチング速度はきわめて大きい。
【0022】
このプラズマエッチングを採用する場合、ウェーハの面粗さは、パターン密度(誘電体分離溝の形成密度)に依存する。また、ポリシリコン膜の対エッチング性にも依存する。
例えば、高温ポリシリコン層の表面に、請求項3、請求項4の1次、2次研磨を施しても、中心線平均粗さRaが1nm以下でない場合には、このプラズマエッチングが実施されることになる。
プラズマエッチング条件は、例えば電極サイズφ7.25mm、圧力1〜10Torr、反応ガスSF6、電極のスキャンステップ2mm、エッチング取り代0.03〜7.0μmである。この際、エッチング取り代が0.03μm未満であれば段差が取りにくい。一方、7.0μmを越えるとプラズマエッチングの効果が充分に得られない。
【0023】
請求項3に記載の発明は、上記プラズマエッチング後、この高温ポリシリコン層のプラズマエッチング面に3次研磨が施され、該3次研磨は、上記高温ポリシリコン層のプラズマエッチング面に、研磨砥粒を0.5〜2.0重量%含むpH7.0〜9.0の研磨剤を、0.5〜1.5リットル/分の流量で供給しながら、研磨布を用いて、研磨剤温度20〜35℃、研磨圧力0.02〜1.0kgf/cm 2 , 研磨時間5〜15分間の研磨条件で行われる請求項2に記載の張り合わせ誘電体分離ウェーハの製造方法である。
3次研磨とは、プラズマエッチングを施した表面を僅かに研磨し整えるという、きわめて高精度な研磨である。この3次研磨を実施することにより、高温ポリシリコン層の張り合わせ面の面粗さの値が、Ra1nm以下、P−V値30nm以下、ヘイズ値80ppm以下になるようにする。
【0024】
3次研磨用の研磨砥粒の好ましい添加量は0.8〜1.5重量%である。0.5重量%未満では研磨速度が遅すぎるという不都合が生じる。2.0重量%を超えるとエッチングが進行し、面あれする。これにより、ウェーハ表面の平坦性および面粗さが劣化するという不都合が生じる。
また、3次研磨用の好ましい研磨剤のpHは7.5〜8.5である。pH7.0未満で は、研磨速度が遅すぎて、張り合わせに必要な面粗さが得られないという不都合が生じる。pH9.0を超えると、エッチングが進行し、面あれし易い。その結果、必要な面粗さが得られないという不都合が生じる。
【0025】
さらに、3次研磨用の好ましい研磨剤の流量は0.6〜1.0リットル/分である。0.5リットル/分未満では、研磨剤の置換効率が小さくシリコンの削りかすをうまく排出できないという不都合が生じる。1.5リットル/分を超えると、不必要な研磨剤を消費して不経済であるという不都合が生じる。
さらにまた、3次研磨用の好ましい研磨剤温度は25〜33℃である。20℃未満では、化学的作用が小さいという不都合が生じる。そして、35℃を超えると、化学的作用が勝ってしまい、ポリシリコン粒界のエッチングが進行するという不都合が生じる。
【0026】
そして、好ましい3次研磨時の研磨圧力は0.1〜0.8kgf/cm 2 である。0.02kgf/cm 2 未満では、研磨における機械的研磨効果が小さく、面粗度が向上しないという不都合が生じる。1.0kgf/cm 2 を超えると、研磨における機械的研磨効果が大きく、面粗れの原因となるという不都合が生じる。
好ましい3次研磨の研磨時間は5〜15分間である。5分間未満では、張り合わせに必要な平坦度が得られないという不都合が生じる。15分間を超えると、ポリシリコン粒界のエッチングがかえって進行して平坦度が悪くなるという不都合が生じる。
【0027】
【作用】
この発明によれば、活性層用ウェーハと支持基板用ウェーハとを張り合わせる際に、両ウェーハの張り合わせ界面を、高温ポリシリコン層の表面と、支持基板用ウェーハを被う酸化シリコン膜の酸化シリコン(SiO2) 面とする。すなわち、従来のような低温CVD法による低温ポリシリコン層が、両ウェーハ間に介在されない直接的な張り合わせになる。
この場合、高温ポリシリコン層表面の面粗さは、中心線平均粗さRaで1nm以下、中心線平均粗さRaで1nm以下、P−V値で30nm以下、または、ヘイズ値で80ppm以下にする。このように、高温ポリシリコン層の張り合わせ面の鏡面度をきわめて高くしたので、このポリシリコン面に、支持基板用ウェーハ側のシリコン面または酸化シリコン面を張り合わせ、その後に熱処理すれば、ボイドの発生が少なく、張り合わせ誘電体分離ウェーハとしての十分な張り合わせ強度が得られる。これにより、張り合わせ誘電体分離ウェーハが比較的短時間で作製でき、よってこの張り合わせ誘電体分離ウェーハの生産性が高まる。
また、高温ポリシリコン層の表面研磨が、比較的粗い研磨である1次研磨後に、比較的高精度な2次研磨を行うものであるので、活性層用ウェーハ側の張り合わせ面の面粗さを、比較的容易に低下させることができる。
【0028】
特に、請求項2に記載の発明によれば、2次研磨後、この高温ポリシリコン層の2次研磨面にプラズマエッチングを施すので、活性層用ウェーハ側の張り合わせ面の面粗さをさらに低下させることができる。
【0029】
さらに、請求項3に記載の発明によれば、プラズマエッチング後、この高温ポリシリコン層のプラズマエッチング面に3次研磨を施すので、プラズマエッチング時以上に、活性層用ウェーハ側の張り合わせ面の面粗さを低下させることができる。
【0030】
【発明の実施の形態】
以下、この発明の実施例に係る張り合わせ誘電体分離ウェーハの製造方法を説明する。なお、ここでは従来技術の欄で説明した張り合わせ誘電体分離ウェーハを例に説明する。したがって、同一部分には同一符号を付す。まず、第1実施例を説明する。
図1はこの発明の第1実施例に係る活性層用ウェーハと支持基板用ウェーハとの張り合わせ直後の要部拡大断面図である。図2はこの発明の第1実施例に係る張り合わせ誘電体分離ウェーハの製造工程を示す説明図である。
まず、活性層用ウェーハとなる表面を鏡面加工したシリコンウェーハ10を作製、準備する(図2(a))。
次いで、このシリコンウェーハ10をSC1(Standard Cleaning 1)液またはHCl希釈液により洗浄後、ウェーハ表面に、マスク酸化膜11を形成する(図2(b))。なお、マスク酸化膜11に代えて、CVD法によりチッ化膜を成長させてもよい。
【0031】
次に、このマスク酸化膜11上にレジスト膜12を被着する。そして、このレジスト膜12に所定パターンの窓を形成する。
続いて、この窓を介して酸化膜11に同じパターンの窓を形成し、シリコンウェーハ10表面の一部を露出させる。
次に、ネガレジスト膜12を除去する。そして、SC1またはHCl希釈液によりウェーハ表面を洗浄する。
さらに、このシリコンウェーハ10を異方性エッチング液(IPA/KOH/H2O)に所定時間だけ浸漬する。この結果、シリコンウェーハ表面には所定パターンでの凹部(窪み)が形成されることになる。よって、ウェーハ表面に異方性エッチングが施され、断面V字形状の誘電体分離用溝13が形成される(図2(c))。
【0032】
次に、露呈したマスク酸化膜11を除去する(図2(d))。
その後、必要に応じて、シリコン内部にドーパントを注入し、それからウェーハ表面に、酸化熱処理によって誘電体分離酸化膜14を形成する(図2(e))。この結果、誘電体分離用溝13上にも、誘電体分離酸化膜14が形成される。
次に、このウェーハ表面を洗浄する。
【0033】
続いて、誘電体分離酸化膜14の表面上に、高温CVD法で高温ポリシリコン層16を150μm成長させる(図2(f))。成長条件は、反応炉として高周波誘導加熱型炉、材料ガスはトリクロルシラン、キャリアガスはH2ガス、反応温度1230℃である。
それから、ウェーハ外周部を面取りし、必要に応じ、ウェーハ裏面を平坦化する。次いで、ウェーハ表面の高温ポリシリコン層16を厚さ30μm程度まで研削・研磨する(図2(g))。
具体的な工程は、高温ポリシリコン層16の表面を1次研削後、2次研削を行う。次に、この2次研削面に1次研磨を行い、さらに2次研磨を施す。なお、このように各2段階の研削・研磨を行っても、上記面粗さの数値を満足させることができない場合、その際には、プラズマエッチングを行う。また、このプラズマエッチングを行っても、その条件を満たせなければ3次研磨を行う。このように、プラズマエッチング、3次研磨を順に施していけば、活性層用ウェーハ側の張り合わせ面の面粗さの程度が順次改善していく。
【0034】
このように、研削・研磨(プラズマエッチングおよび3次研磨を含む)を、それぞれ粗密の度合いが異なる複数段階に分けて行うようにしたのは、高温ポリシリコン層16の張り合わせ面の面粗さを、原子間力顕微鏡による中心線平均粗さRaで1nm以下、または、P−V値で30nm以下、または、ヘイズ値で80ppm以下にするためである。
上記数値範囲になるまで、高温ポリシリコン層16の面粗さを抑えれば、従来のように、中間に介在された、成長速度が比較的遅い低温ポリシリコン層およびこの研磨を行う時間や手間をかけなくても、高温ポリシリコン層16の張り合わせ面を、直接、支持基板用ウェーハ20のシリコン面に張り合わせることができる。言い換えれば、このように両者を直接張り合わせたとしても、高温ポリシリコン層16および支持基板用ウェーハ20間に、全面に渡って良好な結合が得られることとなる。なお、この張り合わせ誘電体分離ウェーハの結合の良否は、後工程の張り合わせ熱処理を施した後、張り合わせ界面に生じるボイド数が減少することで得られる。
以下、1次研削および2次研削、1次研磨および2次研磨、プラズマエッチング、そして3次研磨の場合のそれぞれの条件を順次説明する。
【0035】
まず、1次研削時には、図外の2軸研削機にレジノイド研削砥石、砥粒平均粒径20〜50μmの研削砥石を装着し、これを5000rpmで回転させながら研削する。1次研削後、高温ポリシリコン層16の残厚は55μmである。
2次研削時には、1次研削砥石に代えて、この2軸研削機にレジノイド研削砥石、砥粒平均粒径2〜7μmの研削砥石を装着し、これを6000rpmで回転させながら研削する。2次研削後の高温ポリシリコン層16の残厚は35μmである。
【0036】
また、1次研磨時には、汎用のウェーハ研磨装置を用いて、SiO2製の研磨砥粒3重量%を含む研磨剤(pH10)を、1.0リットル/分で供給しながら、ポリウレタン製の研磨布により、研磨剤温度31℃、研磨圧力0.5kgf/cm2、研磨時間10分間の研磨条件で1次研磨する。
2次研磨時には、同じウェーハ研磨装置を使用し、SiO2製の研磨砥粒1.2重量%を含む研磨剤(pH8)を、1.0リットル/分で供給しながら、ポリウレタン製の研磨布により、研磨剤温度31℃、研磨圧力0.6kgf/cm2、研磨時間10分間の研磨条件で2次研磨する。
【0037】
さらに、プラズマエッチング時には、電極サイズφ7.25mm、圧力5Torr、反応ガスSF6、電極のスキャンステップ1.3mm、エッチング取り代0.6μmの条件でプラズマエッチングする。
そして、3次研磨時には、SiO2製の研磨砥粒1.3重量%を含む研磨剤(pH8)を、1.0リットル/分で供給しながら、ポリウレタン製の研磨布により、研磨剤温度29℃、研磨圧力0.15kgf/cm2、研磨時間6分間の研磨条件で3次研磨する。
【0038】
一方では、支持基板用ウェーハとなるシリコンウェーハ20を準備する(図2(h))。第1実施例のシリコンウェーハ20はベアウェーハであり、ウェーハ表面を鏡面加工したものである。
次に、このシリコンウェーハ20上に、上記活性層用ウェーハ用のシリコンウェーハ10を、高温ポリシリコン層16(活性層用ウェーハ側)とシリコン面(支持基板用ウェーハ側)とを張り合わせ面として張り合わせる(図2(i)および図1参照)。
それから、この張り合わせウェーハの張り合わせ強度を高めるために1200℃、1時間の張り合わせ熱処理を行う。
その後、図2(j)に示すように、この活性層用のシリコンウェーハ10の外周部を面取りし、活性層用のシリコンウェーハ10を研削・研磨する。このシリコンウェーハ10の研削量は、誘電体分離酸化膜14が外部に露出し、高温ポリシリコン層16の表面上に、誘電体分離酸化膜14で分離された誘電体分離シリコン島10Aが現出し、隣り合うシリコン島同士が完全に分離する量とする。このようにして、張り合わせ誘電体分離ウェーハが製造される。
【0039】
次に、図3および図4に基づいて、この発明の第2実施例に係る張り合わせ誘電体分離ウェーハの製造方法を説明する。
図3はこの発明の第2実施例に係る張り合わせ誘電体分離ウェーハの製造工程中の要部工程を示す説明図である。図4はこの発明の第2実施例に係る活性層用ウェーハと支持基板用ウェーハとの張り合わせ直後の要部拡大断面図である。
図3および図4に示すように、第2実施例は、活性層用ウェーハ側のシリコンウェーハ10に張り合わされる支持基板用ウェーハ用のウェーハとして、その表面がSiO2膜20aにより覆われたシリコンウェーハ20Aを採用した例である。
すなわち、活性層用ウェーハと、支持基板用ウェーハとの張り合わせ界面は、面粗さが小さく抑えられた上記高温ポリシリコン層16の表面と、このシリコンウェーハ20AのSiO2膜面20aとなる。
その他の構成、作用、効果は、第1実施例と同様であるので、説明を省略する。
【0040】
ここで、実際に、低温ポリシリコン層を介して活性層用ウェーハと支持基板用ウェーハとを張り合わせた従来手段と、この低温ポリシリコン層を介在させないで、直接、高温ポリシリコン層とシリコン面またはSiO2面とを張り合わせたこの発明との対比実験を行ったときの、張り合わせ熱処理後の各シリコンウェーハ表面に現れたボイドの発生数の計測結果を記載する。
まず、あらかじめ異方性エッチングしたシリコンウェーハの表面に誘電体分離酸化膜を1μmだけ形成しておく。その後、シリコンウェーハ表面に、以下の条件で高温ポリシリコン層を成長させる。
なお、シリコンウェーハは直径5インチ、厚さ625μmのものを採用し、誘電体分離溝の溝深さは60μmとする。従来手段およびこの発明の両者とも、張り合わせ誘電体分離ウェーハはそれぞれ25枚を一組として実験を行った。また、張り合わせ後に、1197〜1203℃、1時間の張り合わせ熱処理を施した。
【0041】
実施例1は、この張り合わせ界面が、高温ポリシリコン層の1,2次研削、1,2次研磨面(面粗さ値Ra:0.8nm、P−V:32nm、ヘイズ13ppm)と、支持基板用ウェーハ側のシリコン面とで形成された場合である。
実施例2は、張り合わせ界面が、高温ポリシリコン層の1,2次研削、1,2次研磨面(面粗さ値Ra:0.8nm、P−V:32nm、ヘイズ13ppm)と、支持基板用ウェーハのSiO2膜面とで形成された場合である。
実施例3は、張り合わせ界面が、高温ポリシリコン層の1,2次研削、1,2次研磨およびプラズマエッチングの仕上げ面(面粗さ値Ra:0.6nm、P−V:21nm、ヘイズ:8ppm)と、支持基板用ウェーハのシリコン面とで形成された場合である。
比較例1は、張り合わせ界面が、高温ポリシリコン層の通常1,2次研削、通常1,2次研磨面(面粗さ値Ra:7.3nm、P−V:202nm、ヘイズ:396ppm)と、支持基板用ウェーハのSiO2面とで形成された場合である。
比較例2は、張り合わせ界面が、低温ポリシリコン層の通常研削、通常研磨面(面粗さ値Ra:0.6nm、P−V:22nm、ヘイズ:8ppm)と、支持基板用ウェーハのシリコン面とで形成された場合である。
【0042】
評価は、周知の超音波探傷試験による。測定は水中で行い、超音波の周波数は30MHzとした。超音波の反射率が50%を超える領域をボイドと見なし、画像処理により、ボイドのウェーハ表面内での専有面積率を算出した。ただし、外周1mmはノイズの影響を避けるために面取りにより除去した。結果およびその平均値を表1に示す。
【0043】
【表1】
【0044】
この表1から明らかなように、実施例1〜実施例3では、高温ポリシリコン層の層表面の粗さを、例えば面粗さ値が中心線平均粗さRaで1nm以下になるくらいに低減させたので、各ウェーハ表面上における平均的なボイドの専有面積は0.0016〜0.0060%である。これに対して、比較例1は5.3536%と極めて大きい。なお、比較例2の場合、0.0044%と比較的小さな数値となっている。しかしながら、これは低温ポリシリコン層を介在させた例である。
このように、高温ポリシリコン層の表面の鏡面度を高めたことで、高温ポリシリコン層の表面と、面加工されたシリコン面またはSiO2膜面とを直接張り合わせただけで、張り合わせ加熱後、ボイドの発生がほとんどない、十分な張り合わせ面が得られる。その結果、この張り合わせ誘電体分離ウェーハを比較的短時間で作製することができる。これにより、この張り合わせ誘電体分離ウェーハの生産性を高めることができる。
【0045】
【発明の効果】
この発明によれば、高温ポリシリコン層の層表面の粗さを低減させたので、活性層用ウェーハ側の高温ポリシリコン層の表面と、鏡面加工された支持基板用ウェーハのシリコン面または酸化シリコン面とを直接張り合わせても、ボイドの発生の少ない良好な張り合わせ面を得ることができる。これにより、張り合わせ誘電体分離ウェーハを比較的短時間で作製することができ、その結果、この張り合わせ誘電体分離ウェーハの生産性を高めることができる。
また、高温ポリシリコン層の表面研磨を、比較的粗い研磨である1次研磨後に、高精度な2次研磨を行うものとしたので、活性層用ウェーハ側の張り合わせ面の面粗さを、支持基板用ウェーハ側の面との直接的な張り合わせができる数値まで比較的容易に低減することができるという効果を有する。
【0046】
特に、請求項2の発明によれば、2次研磨後、この高温ポリシリコン層の2次研磨面にプラズマエッチングを施すようにしたので、活性層用ウェーハ側の張り合わせ面の面粗さをさらに低減することができるという効果を奏する。
【0047】
さらに、請求項3に記載の発明によれば、プラズマエッチング後、高温ポリシリコン層 のプラズマエッチング面に3次研磨を施すようにしたので、プラズマエッチングのとき以上に、活性層用ウェーハ側の張り合わせ面の面粗さを低減することができるという効果を奏する。
【図面の簡単な説明】
【図1】 この発明の第1実施例に係る活性層用ウェーハと支持基板用ウェーハとの張り合わせ直後の要部拡大断面図である。
【図2】 この発明の第1実施例に係る張り合わせ誘電体分離ウェーハの製造工程を示す説明図である。
【図3】 この発明の第2実施例に係る張り合わせ誘電体分離ウェーハの製造工程中の要部工程を示す説明図である。
【図4】 この発明の第2実施例に係る活性層用ウェーハと支持基板用ウェーハとの張り合わせ直後の要部拡大断面図である。
【図5】 一般的な張り合わせ誘電体分離ウェーハの製造工程を示す説明図である。
【符号の説明】
10 シリコンウェーハ(活性層用ウェーハ)、
10A 誘電体分離シリコン島、
11 マスク酸化膜、
12 レジスト膜、
13 誘電体分離用溝、
14 誘電体分離酸化膜、
16 高温ポリシリコン層、
20,20A シリコンウェーハ(支持基板用ウェーハ)、
20a SiO2膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for producing a bonded dielectric isolation wafer, and more specifically, an active layer wafer having a dielectric isolation silicon island and a support substrate wafer supporting the same are bonded directly without using a low-temperature polysilicon layer. The present invention relates to a method for manufacturing a dielectric separation wafer.
[0002]
[Prior art]
A conventional bonded dielectric isolation wafer has been manufactured through the steps shown in FIG. FIG. 5 is an explanatory view showing a manufacturing process of a general bonded dielectric separated wafer.
First, a
Here, anisotropic etching refers to etching in which the etching rate in the depth direction is larger than the horizontal direction and the etching rate has direction dependency due to the crystal plane orientation of the
[0003]
Next, the
Subsequently, a high-
Thereafter, a low-
[0004]
On the other hand, a silicon wafer 20 to be a support substrate wafer is prepared (FIG. 5H). This is a mirror-finished wafer surface. Next, the silicon wafer 10 (specifically, the low-temperature polysilicon layer 17) for the active layer wafer is bonded to the
Then, heat treatment for increasing the bonding strength of the bonded wafer is performed.
Next, as shown in FIG. 5J, the outer peripheral portion of the active layer wafer is chamfered, and the surface of the active layer wafer is ground and polished. The amount of grinding of the active layer wafer is such that the dielectric
[0005]
[Problems to be solved by the invention]
The growth of the polysilicon particles by the high-temperature CVD method described above is a high-speed growth because the number of particles and scratches present on the surface of the dielectric
[0006]
Therefore, as a conventional technique for solving this problem, a method is known in which a low-
However, in this low temperature CVD method, the growth rate of polysilicon particles is slower than in the high temperature CVD method. This is because, according to the low temperature CVD method, the particle size of polysilicon is smaller than that according to the high temperature CVD method, and for example, the growth is such that flat thin layers are stacked. As a result, even if particles exist on the surface of the high-
However, it cannot be denied that the growth rate of polysilicon is slow in the low temperature CVD method. As a result, it takes time and labor to manufacture the bonded dielectric isolation wafer, and there is a problem that productivity is lowered.
[0007]
OBJECT OF THE INVENTION
In the present invention, the wafer for active layer and the wafer for support substrate can be directly bonded without using a low-temperature polysilicon layer, thereby reducing the manufacturing time and increasing the productivity. An object of the present invention is to provide a method for manufacturing a dielectric isolation wafer.
[0008]
[Means for Solving the Problems]
According to the first aspect of the present invention, a dielectric isolation groove is formed on the surface of the active layer wafer, a dielectric isolation oxide film is formed on the surface of the active layer wafer, and the surface of the dielectric isolation oxide film is formed. A high-temperature polysilicon layer is grown by high-temperature CVD method, and after polishing and polishing the surface of this high-temperature polysilicon layer, the active layer wafer is mirror-finished from the support substrate wafer using the polished surface as a bonding surface. Bonding to the surface, and then grinding and polishing the active layer wafer from the back side to produce a plurality of dielectric isolation silicon islands separated by dielectric isolation oxide film on this polishing surface In the methodThe high-temperature polysilicon layer is ground by performing secondary grinding after primary grinding, and in the primary grinding, a resinoid grinding wheel for primary grinding having an average grain size of 20 to 70 μm is used. By grinding this while rotating at 4000 to 6000 rpm, the remaining thickness of the high-temperature polysilicon layer after grinding is set to 20 to 80 μm, and in the secondary grinding, a secondary having an average grain size of 0.5 to 15 μm is obtained. Using a resinoid grinding wheel for grinding and grinding while rotating at 4000 to 7000 rpm, the surface polishing of the high-temperature polysilicon layer is performed by performing secondary polishing after primary polishing, While supplying a polishing agent having a pH of 9.5 to 10.5 containing 1 to 5% by weight of abrasive grains to the surface of the high-temperature polysilicon layer at a flow rate of 0.5 to 1.5 liters / minute, Abrasive agent temperature 20-40 , Polishing pressure 0.02~1.0kgf / cm 2 The secondary polishing is performed by adding a polishing agent having a pH of 7.0 to 9.0 containing 0.5 to 2.0% by weight of abrasive grains on the primary polishing surface of the high-temperature polysilicon layer. Using a polishing cloth while supplying at a flow rate of 0.5 to 1.5 liters / minute, an abrasive temperature of 20 to 35 ° C. and a polishing pressure of 0.02 to 1.0 kgf / cm 2 , It is performed under the polishing conditions of polishing time 5 to 30 minutes,Dielectric isolation wafer having a surface roughness of the bonded surface of the high-temperature polysilicon layer of 1 nm or less in terms of center line average roughness Ra by an atomic force microscope, 30 nm or less in PV value, or 80 ppm or less in haze value It is a manufacturing method.
[0009]
The high temperature CVD method uses a source gas containing silicon as a carrier gas (H2This is a method in which silicon produced by pyrolysis or reduction of a raw material gas is deposited on a silicon wafer heated to a high temperature together with a gas etc.). As a compound containing silicon, usually SiCl2H2, SiHCl3, SiCl4Etc. are used.
As a reaction furnace, for example, there is a high-frequency induction heating furnace in which gas is introduced and heated by high-frequency induction in a dome-shaped quartz bell jar while rotating a susceptor on which a silicon wafer is placed. In addition to this, for example, a lamp heating furnace that attaches a silicon wafer to each surface of a hexagonal column-shaped susceptor housed in a quartz container, and then rotates the susceptor while heating with a gas introduction and an infrared lamp, etc. is there.
[0010]
The growth temperature of polysilicon by the high-temperature CVD method varies depending on the heating method of the furnace used and the type of source gas. That is, for example, when the furnace used is a high frequency induction heating furnace, the gas used is SiHCl3In the case of a hydrogen gas system, it is preferably 1200 to 1280 ° C, particularly preferably 1220 to 1260 ° C. If it is less than 1200 degreeC, the curvature after film-forming will become large. Moreover, when it is remarkably low, the problem that it is easy to break arises. Moreover, when it exceeds 1280 degreeC, V groove level | step difference coverage will deteriorate easily. In addition, a bridge with the susceptor made of polysilicon is likely to occur, and there is a disadvantage that it is easily broken.
The furnace used is the same, and the gas used is SiCl.4In the case of a hydrogen gas system, 1220 to 1300 ° C, particularly 1240 to 1290 ° C is preferable. If it is less than 1220 degreeC, the curvature after film-forming will become large. Moreover, when it is remarkably low, the problem that it is easy to break arises. Moreover, when it exceeds 1300 degreeC, V groove | channel level | step difference coverage will deteriorate easily. In addition, a bridge with the susceptor made of polysilicon is likely to occur, and there is a disadvantage that it is easily broken.
[0011]
In contrast, the furnace used is a lamp heating furnace and the gas used is SiHCl.3And in the case of a hydrogen gas system, 1100-1220 degreeC, especially 1120-1200 degreeC are preferable. If it is less than 1100 degreeC, the curvature after film-forming will become large. Moreover, when it is remarkably low, the problem that it becomes easy to break arises. Moreover, when it exceeds 1220 degreeC, V groove | channel level | step difference coverage will deteriorate easily. In addition, a bridge with the susceptor made of polysilicon is likely to occur, and there is a disadvantage that it is easily broken.
In the same furnace, the gas used is SiCl.4In this case, 1120 to 1240 ° C, particularly 1140 to 1220 ° C is preferable. If it is less than 1120 degreeC, the curvature after film-forming will become large. Moreover, when it is remarkably low, the problem that it becomes easy to break arises. Moreover, when it exceeds 1240 degreeC, V-groove level | step difference coverage will deteriorate easily. In addition, a bridge with the susceptor made of polysilicon is likely to occur, and there is a disadvantage that it is easily broken.
[0012]
The thickness of the high-temperature polysilicon layer is 2 to 3 times the depth of the dielectric isolation groove formed on the surface of the active layer wafer, plus the thickness of the polysilicon layer to be retained. It is. If the depth is not more than twice the depth of the dielectric separation groove, the groove may not be sufficiently filled. On the other hand, if it is more than 3 times, it grows unnecessarily thick, which is uneconomical.
An example of a method for forming the dielectric separation grooves on the surface of the active layer wafer is anisotropic etching.
As an anisotropic etching solution in anisotropic etching, KOH (IPA / KOH / H2O), KOH (KOH / H2O), KOH (hydrazine / KOH / H2An alkaline etching solution such as O) can be used. As conditions for anisotropic etching, normal conditions can be applied.
Moreover, general conditions can be adopted as the conditions of each process for forming the window portion for anisotropic etching in the negative resist film on the wafer surface side.
The pressure during the polysilicon growth by the high temperature CVD method is preferably 600 to 13300 Pa, particularly preferably 700 to 10,000 Pa. If it is less than 600 Pa, there arises a disadvantage that the film forming speed is low. On the other hand, when it exceeds 13300 Pa, the disadvantage that the film thickness distribution control is difficult occurs.
[0013]
A preferable value of the center line average roughness Ra by the atomic force microscope is 1 nm or less. If it exceeds 1 nm, there is a disadvantage that voids are generated.
Moreover, a preferable PV value is 30 nm or less. If it exceeds 30 nm, there arises a disadvantage that voids are generated.
Furthermore, a preferable haze value is 80 ppm or less. If it exceeds 80 ppm, there arises a disadvantage that the generation of voids becomes significant.
[0014]
The high-temperature polysilicon layer epitaxially grown by the high-temperature CVD method is then ground and polished. In this case, it is preferable to perform the secondary grinding after the primary grinding.
The remaining thickness of the high-temperature polysilicon layer after grinding is not limited. However, it is usually 20 to 80 μm.
The average grain size of the resinoid grinding wheel for primary grinding is preferably 20 to 70 μm, particularly preferably 30 to 60 μm. If the thickness is less than 20 μm, the polishing rate decreases and it is difficult to ensure the thickness of the high-temperature polysilicon layer. Moreover, when it exceeds 70 micrometers, there exists a possibility that a grinding | polishing surface may be too much.
The average grain size of the resinoid grinding wheel for secondary grinding is preferably 0.5 to 15 μm, particularly preferably 1 to 10 μm. If it is less than 0.5 μm, it is difficult to remove the grinding marks that appeared during the primary grinding. If it exceeds 15 μm, the surface roughness of the finished surface is insufficient.
[0015]
Further, the rotational speed of the grinding wheel during primary grinding is preferably 4000 to 6000 rpm, and particularly preferably 4800 to 5800 rpm. If it is less than 4000 rpm, the surface flatness is deteriorated, and if it is severe, there is a disadvantage that the wafer is cracked. When it exceeds 6000 rpm, there arises a disadvantage of seizing on the grindstone.
The rotational speed of the grinding wheel during secondary grinding is preferably 4000 to 7000 rpm, particularly 4500 to 6500 rpm. If it is less than 4000 rpm, the surface flatness is deteriorated, and if it is severe, there is a disadvantage that the wafer is cracked. If it exceeds 7000 rpm, there will be a disadvantage of seizing on the grindstone.
The polishing level of the secondary polishing is such that the center line average roughness Ra is 1 nm or less, the PV value is 30 nm or less, or the haze value is 80 ppm or less. As in the case of primary polishing, the method is not limited.
[0016]
As abrasive grains added to the abrasive for primary polishing, for example, SiO 2 Made abrasive grains are used. A preferable addition amount is 2 to 4% by weight. If it is less than 1% by weight, the mechanical polishing effect in polishing is reduced, and there is a disadvantage that etching of the polysilicon grain boundary proceeds. If it exceeds 5% by weight, the mechanical polishing effect in polishing is increased, resulting in inconvenience that the surface roughness of the polysilicon increases.
Moreover, the pH of the preferable abrasive | polishing agent for primary grinding | polishing is 9.8-10.2. If the pH is less than 9.5, the chemical polishing rate becomes low and the surface becomes rough. When the pH exceeds 10.5, etching of the polysilicon grain boundary proceeds and irregularities appear. As a result, there arises a disadvantage that the flatness and surface roughness of the wafer surface deteriorate.
[0017]
Furthermore, the flow rate of a preferable abrasive for primary polishing is 0.6 to 1.0 liter / min. If it is less than 0.5 liter / min, the replacement rate of the abrasive is small, and there is a disadvantage that the silicon shavings cannot be discharged well. If it exceeds 1.5 liters / minute, the disadvantage is that it is uneconomical due to unnecessary consumption of the abrasive.
Furthermore, the preferable abrasive | polishing agent temperature for primary grinding | polishing is 25-33 degreeC. If it is less than 20 ° C., there is a disadvantage that the chemical action of polishing is small. And if it exceeds 40 degreeC, a chemical effect will prevail and the problem that the etching of a polysilicon grain boundary will advance will arise.
[0018]
Next, the preferred polishing pressure during primary polishing is 0.1 to 0.8 kgf / cm. 2 It is. 0.02 kgf / cm 2 If it is less than this, there arises a disadvantage that the polishing rate cannot be obtained. 1.0kgf / cm 2 Exceeding this causes a disadvantage that the surface is likely to be scratched.
The polishing time for the primary polishing is until the high-temperature polysilicon layer approaches a desired thickness.
As the abrasive grains for secondary polishing, those for primary polishing can be adopted. For example, SiO 2 Made abrasive grains can be used. A preferable addition amount of the abrasive grains is 0.8 to 1.5% by weight. If it is less than 0.5% by weight, there is a disadvantage that mechanical polishing in the abrasive does not proceed. If it exceeds 2.0% by weight, there is a disadvantage that the mechanical damage increases.
Moreover, the preferable pH of the abrasive | polishing agent for secondary grinding | polishing is 7.5-8.5. If the pH is less than 7.0, the polishing rate is too slow, and the surface roughness necessary for bonding cannot be obtained. When the pH exceeds 9.0, etching proceeds and the surface tends to be rough. As a result, there arises a disadvantage that the required surface roughness cannot be obtained.
[0019]
Furthermore, the flow rate of a preferable abrasive for secondary polishing is 0.6 to 1.0 liter / min. If it is less than 0.5 liter / min, the replacement efficiency of the abrasive is small, and there is a disadvantage that the silicon shavings cannot be discharged well. If it exceeds 1.5 liters / minute, the disadvantage is that it is uneconomical due to unnecessary consumption of the abrasive.
Furthermore, the preferable abrasive | polishing agent temperature for secondary grinding | polishing is 25-33 degreeC. If it is less than 20 ° C., there is a disadvantage that the chemical action is small. And if it exceeds 35 degreeC, a chemical effect will prevail and the problem that the etching of a polysilicon grain boundary will advance will arise.
[0020]
The preferable polishing pressure during secondary polishing is 0.1 to 0.8 kgf / cm. 2 It is. 0.02 kgf / cm 2 If it is less than the range, the mechanical polishing effect in the polishing is small and the surface roughness is not improved. 1.0kgf / cm 2 If it exceeds 1, the mechanical effect in polishing will be large, resulting in inconvenience that it causes surface roughness.
Further, a preferable polishing time for the secondary polishing is 10 to 20 minutes. If it is less than 5 minutes, the inconvenience that flatness required for bonding cannot be obtained occurs. If it exceeds 30 minutes, the etching of the polysilicon grain boundary proceeds and the flatness is deteriorated.
[0021]
The invention described in claim 2The method for producing a bonded dielectric isolation wafer according to
Plasma etching (Plasma Assisted Chemical Etching: PACE process) is a process with a thickness accuracy of ± 50 angstroms by controlling the moving speed of the plasma nozzle with respect to the concavo-convex shape of the surface of the high-temperature polysilicon layer that has been measured in advance. It can be done. As the plasma gas, SF6 is used for silicon, and this is confined in a high-pressure nozzle. The nozzle diameter is changed depending on the required accuracy, and a diameter of 3 to 30 mm is usually selected. Since the induced voltage is low, the altered layer depth is extremely small compared to RIE (Reactive Ion Etching) that is generally used. Moreover, since the plasma pressure is high, the etching rate is extremely high.
[0022]
When this plasma etching is employed, the surface roughness of the wafer depends on the pattern density (formation density of dielectric separation grooves). It also depends on the etching resistance of the polysilicon film.
For example, even if the surface of the high-temperature polysilicon layer is subjected to the primary and secondary polishing according to
The plasma etching conditions are, for example, an electrode size φ7.25 mm, a pressure of 1 to 10 Torr, a reaction gas SF6, an electrode scanning step of 2 mm, and an etching allowance of 0.03 to 7.0 μm. At this time, if the etching allowance is less than 0.03 μm, it is difficult to take a step. On the other hand, if the thickness exceeds 7.0 μm, the effect of plasma etching cannot be sufficiently obtained.
[0023]
The invention according to claim 3After the plasma etching, tertiary polishing is performed on the plasma etching surface of the high-temperature polysilicon layer. The tertiary polishing is performed by applying abrasive grains on the plasma etching surface of the high-temperature polysilicon layer to 0.5 to 2.0. While supplying an abrasive having a pH of 7.0 to 9.0 containing wt% at a flow rate of 0.5 to 1.5 liters / minute, an abrasive temperature of 20 to 35 ° C. and a polishing pressure of 0.00 are applied using an abrasive cloth. 02-1.0kgf / cm 2 , The method for producing a bonded dielectric isolation wafer according to
The tertiary polishing is an extremely high-precision polishing in which the surface subjected to plasma etching is slightly polished and prepared. By performing this tertiary polishing, the surface roughness value of the bonded surface of the high-temperature polysilicon layer is set to
[0024]
The preferable addition amount of abrasive grains for tertiary polishing is 0.8 to 1.5% by weight. If it is less than 0.5% by weight, there is a disadvantage that the polishing rate is too slow. If it exceeds 2.0% by weight, etching proceeds and the surface becomes rough. This causes a disadvantage that the flatness and surface roughness of the wafer surface deteriorate.
Moreover, the pH of the preferable abrasive | polishing agent for tertiary polishing is 7.5-8.5. at pH less than 7.0 However, the polishing rate is too slow and the surface roughness required for bonding cannot be obtained. When the pH exceeds 9.0, etching proceeds and the surface tends to be rough. As a result, there arises a disadvantage that the required surface roughness cannot be obtained.
[0025]
Furthermore, the flow rate of the preferable abrasive for tertiary polishing is 0.6 to 1.0 liter / min. If it is less than 0.5 liter / min, there is a disadvantage that the replacement efficiency of the abrasive is small and the silicon shavings cannot be discharged well. If it exceeds 1.5 liters / minute, the disadvantage is that it is uneconomical due to the consumption of unnecessary abrasives.
Furthermore, the preferable abrasive | polishing agent temperature for tertiary grinding | polishing is 25-33 degreeC. If it is less than 20 ° C., there is a disadvantage that the chemical action is small. And if it exceeds 35 degreeC, a chemical effect will prevail and the problem that the etching of a polysilicon grain boundary will advance will arise..
[0026]
The preferable polishing pressure during the third polishing is 0.1 to 0.8 kgf / cm. 2 It is. 0.02 kgf / cm 2 If it is less than the range, the mechanical polishing effect in the polishing is small and the surface roughness is not improved. 1.0kgf / cm 2 If it exceeds 1, the mechanical polishing effect in polishing will be large, resulting in inconveniences that cause surface roughness.
A preferable polishing time for the tertiary polishing is 5 to 15 minutes. If it is less than 5 minutes, the inconvenience that flatness required for bonding cannot be obtained occurs. If it exceeds 15 minutes, the etching of the polysilicon grain boundary will proceed and the flatness will deteriorate.
[0027]
[Action]
According to the present invention, when the active layer wafer and the support substrate wafer are bonded together, the bonding interface between the two wafers is the surface of the high-temperature polysilicon layer and the silicon oxide film of the silicon oxide film covering the support substrate wafer. (SiO2) Surface. That is, a conventional low-temperature polysilicon layer formed by a low-temperature CVD method is directly bonded without being interposed between both wafers.
In this case, the surface roughness of the surface of the high-temperature polysilicon layer is 1 nm or less at the center line average roughness Ra, 1 nm or less at the center line average roughness Ra, 30 nm or less at the PV value, or 80 ppm or less at the haze value. To do. In this way, the mirror surface of the bonding surface of the high-temperature polysilicon layer is extremely high, so if the silicon surface or silicon oxide surface on the support substrate wafer side is bonded to this polysilicon surface and then heat-treated, voids are generated. And a sufficient bonding strength as a bonded dielectric isolation wafer can be obtained. Thereby, the bonded dielectric isolation wafer can be produced in a relatively short time, and thus the productivity of the bonded dielectric isolation wafer is increased.
Further, since the surface polishing of the high-temperature polysilicon layer is a relatively highly accurate secondary polishing after the primary polishing, which is a relatively rough polishing, the surface roughness of the bonding surface on the active layer wafer side is reduced. Can be reduced relatively easily.
[0028]
In particular, according to the invention of
[0029]
Furthermore, according to the invention of
[0030]
DETAILED DESCRIPTION OF THE INVENTION
A method for manufacturing a bonded dielectric isolation wafer according to an embodiment of the present invention will be described below. Here, the bonded dielectric isolation wafer described in the prior art section will be described as an example. Accordingly, the same parts are denoted by the same reference numerals. First, the first embodiment will be described.
FIG. 1 is an enlarged sectional view of an essential part immediately after bonding of an active layer wafer and a support substrate wafer according to a first embodiment of the present invention. FIG. 2 is an explanatory view showing a manufacturing process of a bonded dielectric isolation wafer according to the first embodiment of the present invention.
First, a
Next, the
[0031]
Next, a resist film 12 is deposited on the
Subsequently, a window having the same pattern is formed in the
Next, the negative resist film 12 is removed. Then, the wafer surface is cleaned with SC1 or HCl diluted solution.
Further, this
[0032]
Next, the exposed
Thereafter, if necessary, a dopant is implanted into the silicon, and then a dielectric
Next, the wafer surface is cleaned.
[0033]
Subsequently, a high-
Then, the outer periphery of the wafer is chamfered, and the back surface of the wafer is flattened as necessary. Next, the high-
Specifically, the surface of the high-
[0034]
As described above, grinding / polishing (including plasma etching and tertiary polishing) is performed in a plurality of stages each having a different degree of density, because the surface roughness of the bonding surface of the high-
If the surface roughness of the high-
Hereinafter, the respective conditions in the case of primary grinding, secondary grinding, primary polishing and secondary polishing, plasma etching, and tertiary polishing will be sequentially described.
[0035]
First, at the time of primary grinding, a resinoid grinding wheel and a grinding wheel having an average grain size of 20 to 50 μm are mounted on a biaxial grinding machine (not shown), and grinding is performed while rotating the grinding wheel at 5000 rpm. After the primary grinding, the remaining thickness of the high-
At the time of secondary grinding, instead of the primary grinding wheel, a resinoid grinding wheel and a grinding wheel having an average grain size of 2 to 7 μm are mounted on the biaxial grinding machine, and grinding is performed while rotating the grinding wheel at 6000 rpm. The remaining thickness of the high-
[0036]
At the time of primary polishing, a general-purpose wafer polishing apparatus is used to make SiO2While supplying a polishing agent (pH 10) containing 3% by weight of polishing abrasive grains made at a rate of 1.0 liter / min, a polishing agent temperature of 31 ° C. and a polishing pressure of 0.5 kgf / cm were applied by a polyurethane polishing cloth.2The primary polishing is performed under the polishing conditions of a polishing time of 10 minutes.
During secondary polishing, the same wafer polishing equipment is used, and
[0037]
Further, at the time of plasma etching, plasma etching is performed under the conditions of an electrode size φ7.25 mm, a pressure 5 Torr, a reaction gas SF6, an electrode scan step 1.3 mm, and an etching allowance of 0.6 μm.
During the third polishing, SiO2While supplying a polishing agent (pH 8) containing 1.3% by weight of polishing abrasive grains manufactured at a rate of 1.0 liter / minute, a polishing agent temperature of 29 ° C. and a polishing pressure of 0.15 kgf / cm are applied by a polyurethane polishing cloth.2The third polishing is performed under the polishing conditions of a polishing time of 6 minutes.
[0038]
On the other hand, a
Next, the
Then, in order to increase the bonding strength of the bonded wafer, a bonding heat treatment is performed at 1200 ° C. for 1 hour.
After that, as shown in FIG. 2 (j), the outer peripheral portion of the active
[0039]
Next, a method for manufacturing a bonded dielectric isolation wafer according to a second embodiment of the present invention will be described with reference to FIGS.
FIG. 3 is an explanatory view showing a main process in the manufacturing process of the bonded dielectric isolation wafer according to the second embodiment of the present invention. FIG. 4 is an enlarged cross-sectional view of a main part immediately after bonding of an active layer wafer and a support substrate wafer according to a second embodiment of the present invention.
As shown in FIGS. 3 and 4, in the second embodiment, the surface of the support substrate wafer bonded to the
That is, the bonding interface between the active layer wafer and the support substrate wafer is the surface of the high-
Other configurations, operations, and effects are the same as those in the first embodiment, and thus description thereof is omitted.
[0040]
Here, in practice, the conventional means in which the active layer wafer and the support substrate wafer are bonded together via the low-temperature polysilicon layer, and the high-temperature polysilicon layer and the silicon surface or directly without interposing this low-temperature polysilicon layer. SiO2The measurement result of the number of voids appearing on the surface of each silicon wafer after the bonding heat treatment when the comparison experiment with the present invention in which the surfaces are bonded together is described.
First, a 1 μm dielectric isolation oxide film is formed on the surface of a silicon wafer that has been anisotropically etched in advance. Thereafter, a high-temperature polysilicon layer is grown on the surface of the silicon wafer under the following conditions.
A silicon wafer having a diameter of 5 inches and a thickness of 625 μm is used, and the depth of the dielectric separation groove is 60 μm. In both the conventional means and the present invention, the experiment was conducted with 25 bonded dielectric separation wafers as a set. Further, after the pasting, a pasting heat treatment was performed at 1197 to 1203 ° C. for 1 hour.
[0041]
In Example 1, the bonded interface is such that the high-temperature polysilicon layer is subjected to primary and secondary grinding, primary and secondary polishing surfaces (surface roughness value Ra: 0.8 nm, PV: 32 nm,
In Example 2, the bonding interface is the first and second grinding of the high-temperature polysilicon layer, the first and second polishing surfaces (surface roughness value Ra: 0.8 nm, PV: 32 nm,
In Example 3, the bonding interface is a finished surface of the first, second, second, and plasma etching of the high-temperature polysilicon layer (surface roughness value Ra: 0.6 nm, PV: 21 nm, haze: 8 ppm) and the silicon surface of the support substrate wafer.
In Comparative Example 1, the bonding interface is a normal and secondary grinding of a high-temperature polysilicon layer, usually a primary and secondary polishing surface (surface roughness value Ra: 7.3 nm, PV: 202 nm, haze: 396 ppm). , Support substrate wafer SiO2It is a case where it forms with a surface.
In Comparative Example 2, the bonding interface is the normal grinding and normal polishing surface (surface roughness value Ra: 0.6 nm, PV: 22 nm, haze: 8 ppm) of the low-temperature polysilicon layer, and the silicon surface of the support substrate wafer. It is a case where it is formed with.
[0042]
Evaluation is based on a well-known ultrasonic flaw detection test. The measurement was performed in water, and the frequency of the ultrasonic wave was 30 MHz. A region where the reflectance of the ultrasonic wave exceeds 50% was regarded as a void, and the exclusive area ratio of the void in the wafer surface was calculated by image processing. However, the outer periphery of 1 mm was removed by chamfering to avoid the influence of noise. The results and the average values are shown in Table 1.
[0043]
[Table 1]
[0044]
As is clear from Table 1, in Examples 1 to 3, the surface roughness of the high-temperature polysilicon layer is reduced, for example, so that the surface roughness value is 1 nm or less in terms of the center line average roughness Ra. Therefore, the average area occupied by the average void on each wafer surface is 0.0016 to 0.0060%. On the other hand, the comparative example 1 is as extremely large as 5.3536%. In the case of Comparative Example 2, it is a relatively small value of 0.0044%. However, this is an example in which a low-temperature polysilicon layer is interposed.
Thus, by increasing the specularity of the surface of the high-temperature polysilicon layer, the surface of the high-temperature polysilicon layer and the surface-processed silicon surface or SiO2By simply bonding directly to the film surface, a sufficient bonded surface with almost no voids can be obtained after bonding and heating. As a result, this bonded dielectric isolation wafer can be manufactured in a relatively short time. Thereby, the productivity of this bonded dielectric isolation wafer can be increased.
[0045]
【The invention's effect】
According to the present invention, since the roughness of the layer surface of the high-temperature polysilicon layer is reduced, the surface of the high-temperature polysilicon layer on the active layer wafer side and the silicon surface or silicon oxide of the mirror-finished support substrate wafer Even if the surfaces are directly bonded together, a good bonded surface with less voids can be obtained. Thereby, the bonded dielectric isolation wafer can be produced in a relatively short time, and as a result, the productivity of the bonded dielectric isolation wafer can be increased.
In addition, since the surface polishing of the high-temperature polysilicon layer is performed with high accuracy secondary polishing after the primary polishing which is relatively rough polishing, the surface roughness of the bonded surface on the active layer wafer side is supported. There is an effect that it can be relatively easily reduced to a value that allows direct bonding to the surface on the substrate wafer side.
[0046]
In particular, according to the invention of
[0047]
Furthermore, according to the invention of
[Brief description of the drawings]
FIG. 1 is an enlarged cross-sectional view of a main part immediately after bonding of an active layer wafer and a support substrate wafer according to a first embodiment of the present invention.
FIG. 2 is an explanatory view showing a manufacturing process of a bonded dielectric isolation wafer according to the first embodiment of the present invention.
FIG. 3 is an explanatory view showing a main process in a manufacturing process of a bonded dielectric isolation wafer according to a second embodiment of the present invention.
FIG. 4 is an enlarged cross-sectional view of a main part immediately after bonding an active layer wafer and a support substrate wafer according to a second embodiment of the present invention.
FIG. 5 is an explanatory view showing a manufacturing process of a general bonded dielectric isolation wafer.
[Explanation of symbols]
10 Silicon wafer (wafer for active layer),
10A dielectric isolation silicon island,
11 Mask oxide film,
12 resist film,
13 Dielectric separation groove,
14 Dielectric isolation oxide film,
16 high temperature polysilicon layer,
20, 20A silicon wafer (wafer for supporting substrate),
20a SiO2film.
Claims (3)
この活性層用ウェーハの表面に誘電体分離酸化膜を形成し、
この誘電体分離酸化膜の表面に高温CVD法により高温ポリシリコン層を成長させ、
この高温ポリシリコン層の表面を研削・研磨後、この研磨面を張り合わせ面として、活性層用ウェーハを支持基板用ウェーハの鏡面加工された酸化シリコン面に張り合わせ、
その後、活性層用ウェーハを裏面側から研削・研磨して、この研磨面に誘電体分離酸化膜で分離された複数の誘電体分離シリコン島を現出させる誘電体分離ウェーハの製造方法において、
上記高温ポリシリコン層の研削は、1次研削後に2次研削を施して行われ、
上記1次研削では、砥粒平均粒径が20〜70μmの1次研削用のレジノイド研削砥石を使用し、これを4000〜6000rpmで回転しながら研削することで、研削後の高温ポリシリコン層の残厚を20〜80μmとし、
上記2次研削では、砥粒平均粒径が0.5〜15μmの2次研削用のレジノイド研削砥石を使用し、これを4000〜7000rpmで回転しながら研削し、
上記高温ポリシリコン層の表面研磨は、1次研磨後に2次研磨を施して行われ、
上記1次研磨は、
高温ポリシリコン層の表面に、研磨砥粒1〜5重量%を含むpH9.5〜10.5の研磨剤を、0.5〜1.5リットル/分の流量で供給しながら、研磨布により、研磨剤温度20〜40℃、研磨圧力0.02〜1.0kgf/cm 2 の研磨条件で行われ、
上記2次研磨は、
高温ポリシリコン層の1次研磨面に、研磨砥粒を0.5〜2.0重量%含むpH7.0〜9.0の研磨剤を、0.5〜1.5リットル/分の流量で供給しながら、研磨布を用いて、研磨剤温度20〜35℃、研磨圧力0.02〜1.0kgf/cm 2 , 研磨時間5〜30分間の研磨条件で行われ、
上記高温ポリシリコン層の張り合わせ面の面粗さが、原子間力顕微鏡による中心線平均粗さRaで1nm以下、P−V値で30nm以下、または、ヘイズ値で80ppm以下である誘電体分離ウェーハの製造方法。Form a dielectric separation groove on the surface of the active layer wafer,
A dielectric isolation oxide film is formed on the surface of the active layer wafer,
A high temperature polysilicon layer is grown on the surface of the dielectric isolation oxide film by a high temperature CVD method,
After grinding and polishing the surface of this high-temperature polysilicon layer, this polishing surface is used as a bonding surface, and the active layer wafer is bonded to the mirror-finished silicon oxide surface of the support substrate wafer.
Thereafter, the active layer wafer is ground and polished from the back side, and a plurality of dielectric isolation silicon islands separated by a dielectric isolation oxide film appear on the polished surface.
The high-temperature polysilicon layer is ground by performing secondary grinding after primary grinding,
In the primary grinding, a resinoid grinding wheel for primary grinding having an average grain size of 20 to 70 μm is used, and this is ground while rotating at 4000 to 6000 rpm, so that the high-temperature polysilicon layer after grinding is ground. The remaining thickness is 20-80 μm,
In the secondary grinding, a resinoid grinding wheel for secondary grinding having an average grain size of 0.5 to 15 μm is used, and this is ground while rotating at 4000 to 7000 rpm.
Surface polishing of the high-temperature polysilicon layer is performed by performing secondary polishing after primary polishing,
The primary polishing is
While supplying an abrasive of pH 9.5 to 10.5 containing 1 to 5% by weight of abrasive grains on the surface of the high-temperature polysilicon layer at a flow rate of 0.5 to 1.5 liters / minute, , Polishing agent temperature 20-40 ° C., polishing pressure 0.02-1.0 kgf / cm 2 Of polishing conditions,
The secondary polishing is
A polishing agent having a pH of 7.0 to 9.0 containing 0.5 to 2.0% by weight of abrasive grains is applied to the primary polishing surface of the high-temperature polysilicon layer at a flow rate of 0.5 to 1.5 liters / minute. While supplying, using a polishing cloth, it is performed under polishing conditions of an abrasive temperature of 20 to 35 ° C., a polishing pressure of 0.02 to 1.0 kgf / cm 2 , a polishing time of 5 to 30 minutes,
Dielectric isolation wafer having a surface roughness of the bonded surface of the high-temperature polysilicon layer of 1 nm or less in terms of center line average roughness Ra by an atomic force microscope, 30 nm or less in PV value, or 80 ppm or less in haze value Manufacturing method.
該3次研磨は、The tertiary polishing is
上記高温ポリシリコン層のプラズマエッチング面に、研磨砥粒を0.5〜2.0重量%含むpH7.0〜9.0の研磨剤を、0.5〜1.5リットル/分の流量で供給しながら、研磨布を用いて、研磨剤温度20〜35℃、研磨圧力0.02〜1.0kgf/cmA polishing agent having a pH of 7.0 to 9.0 containing 0.5 to 2.0% by weight of abrasive grains is applied to the plasma etched surface of the high-temperature polysilicon layer at a flow rate of 0.5 to 1.5 liters / minute. While supplying, using polishing cloth, abrasive temperature 20-35 ° C, polishing pressure 0.02-1.0kgf / cm 22 , , 研磨時間5〜15分間の研磨条件で行われる請求項2に記載の張り合わせ誘電体分離ウェーハの製造方法。The method for producing a bonded dielectric isolation wafer according to claim 2, which is performed under a polishing condition of a polishing time of 5 to 15 minutes.
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