JP3951354B2

JP3951354B2 - Defect detection correction circuit for solid-state image sensor

Info

Publication number: JP3951354B2
Application number: JP11856197A
Authority: JP
Inventors: 雅之志村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-09
Filing date: 1997-05-09
Publication date: 2007-08-01
Anticipated expiration: 2017-05-09
Also published as: JPH10308901A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子の画素（点）欠陥を検出して欠陥補正を行う欠陥検出補正回路に関し、特に多板式ＣＣＤ(Charge Coupled Device) カメラの信号処理系に用いて好適な欠陥検出補正回路に関する。
【０００２】
【従来の技術】
ＣＣＤ等を用いた固体撮像素子では、半導体の局部的な結晶欠陥等によって感度が低下したり、或いは出荷以降に何らかのストレス要因で発生する傷などに伴って画素欠陥が生じることがあり、このような場合、その画素欠陥に起因して画像白点欠陥が生じ、画質が劣化することが知られている。そのため、ＣＣＤカメラの信号処理系には、一般的に、全画素中から欠陥画素を検出してその欠陥画素についての撮像出力を補正するための欠陥検出補正回路が組み込まれている。
【０００３】
ところで、３板式ＣＣＤカメラにおいては、３個のＣＣＤ固体撮像素子はそれぞれＲ（赤）／Ｇ（緑）／Ｂ（青）の各チャンネルに対応し、これら各チャンネル毎に欠陥検出補正回路が設けられることになる。このとき、信号処理によってカラーのＴＶ（テレビジョン）信号となった際に、各チャンネル毎に同じレベルの欠陥であっても画質への影響が異なる。実際には、Ｂチャンネルの影響が最も少なく、Ｇチャンネルの影響が最大となる。したがって、それぞれのチャンネルの欠陥を補正したときの画質への影響度が変わってくる。
【０００４】
具体的には、信号処理系において、Ｒ／Ｇ／Ｂの各信号からカラーＴＶ信号が生成されるとき、輝度信号はテレビジョン方式の規格によって決まるＲ／Ｇ／Ｂの混合比で合成され、その比率はＲ：Ｇ：Ｂ＝３０：５９：１１となる。したがって、輝度信号に寄与する色信号はＢが最も少なく、Ｇが最も多いことから、画素欠陥が輝度画質に影響を及ぼすのはＧが最大となる。さらに、色信号においては帯域も狭いこともあり、画素欠陥が画質に与える影響は輝度信号に比べると少ないといえる。
【０００５】
【発明が解決しようとする課題】
ところが、従来の欠陥検出補正回路では、各画素での信号電荷の蓄積時間と、欠陥検出の検出閾値Ｖｔｈとによって決定される検出感度が、各チャンネル間で同一に設定されていたため、欠陥があればすべて検出補正されてしまい、欠陥レベルが大きければ寄与の少ないＢチャンネルの補正で、欠陥アドレスの記憶回路の限られた容量を占有することが起こり得るという問題があった。
【０００６】
この問題を避ける方策としては、アナログ信号処理系におけるＡＧＣ(Automatic Gain Control)回路のゲインを、各チャンネル毎に個別にコントロールする方策が考えられる。しかしながら、この方策を採った場合には、ＡＧＣ回路のゲインを欠陥検出時と欠陥補正時とで切り換えなければならないという新たな問題が発生することになる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、各チャンネルでの欠陥の画質への影響を考慮した補正を行うことができるとともに、欠陥アドレスの記憶回路の限られた容量を有効に使用可能とした固体撮像素子の欠陥検出補正回路を提供することにある。
【００１０】
本発明による欠陥検出補正回路は、複数チャンネル分の固体撮像素子の各撮像出力に基づいて各チャンネル毎に異なる検出感度で画素欠陥を検出する検出回路と、この検出回路によって検出された欠陥画素についてのアドレスデータを記憶するアドレス記憶回路と、このアドレス記憶回路に記憶されたアドレスデータに基づく画素タイミングで欠陥補正パルスを発生する補正パルス発生回路と、この欠陥補正パルスに応答して複数チャンネル分の固体撮像素子の各撮像出力に対して欠陥補正を行う補正回路とを備え、アドレス記憶回路にアドレスデータが記憶される欠陥画素の個数が各チャンネル間で異なるとともに、アドレス記憶回路にアドレスデータが記憶される欠陥画素の個数が、各チャンネルの検出感度に応じて設定される構成となっている。
【００１１】
上記構成の欠陥検出補正回路において、チャンネル毎に異なる検出感度で欠陥画素を検出し、そのアドレスデータをアドレス記憶回路に記憶することで、アドレス記憶回路の限られた容量を有効に使用する。そして、このアドレス記憶回路に記憶されたアドレスデータに基づいて欠陥補正を行うことで、各チャンネルでの欠陥の画質への影響を考慮した欠陥補正が行える。その結果、より良好な画質が得られる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。図１は、３板式ＣＣＤカメラの一例の概略構成図である。
【００１３】
図１において、被写体からの像光は、レンズ１および絞り（ＩＲＩＳ）２を含む光学系を経由した後３色分解プリズム３に入射し、この３色分解プリズム３によってＲ，Ｇ，Ｂの各光線に分解される。そして、これらＲ，Ｇ，Ｂの光線は、光学フィルタ４Ｒ，４Ｇ，４Ｂを介してＲ，Ｇ，ＢのＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの各撮像面上に結像される。
【００１４】
タイミングジェネレータ（ＴＧ）６は、各種のタイミング信号を適宜発生し、ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂにおける各画素から垂直転送レジスタへの信号電荷の読み出し、垂直転送レジスタによる垂直転送、水平転送レジスタによる水平転送等の駆動を行う。検出タイミング制御回路７は、後述する欠陥検出の際に、タイミングジェネレータ６によるＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの駆動タイミングを制御し、各画素から信号電荷を読み出すまでの蓄積時間を延長することで、本来検出不可能な微細な欠陥信号の検出を可能とする。
【００１５】
ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの各撮像出力は、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング）／ＡＧＣ(Automatic Gain Control;自動利得制御）回路８Ｒ，８Ｇ，８Ｂを経由し、Ａ／Ｄ変換器９Ｒ，９Ｇ，９Ｂによってディジタル信号に変換された後、本発明に係る欠陥検出補正回路１０に供給される。この欠陥検出補正回路１０を経たＲ，Ｇ，Ｂの各撮像出力は、カメラ信号処理回路１１で各種の信号処理が施された後ビデオ出力として導出される。システム制御回路１２は、例えばマイクロコンピュータからなり、システム全体の制御を司る。
【００１６】
図２は、本発明に係る欠陥検出補正回路１０の一実施形態を示すブロック図である。この欠陥検出補正回路１０は、Ｒ，Ｇ，ＢのＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの各撮像出力を検査信号として取り込み、欠陥画素についての欠陥信号を検出する欠陥検出回路２０と、この欠陥検出回路２０で検出された欠陥画素についての欠陥信号を補正する欠陥補正回路３０とから構成されている。
【００１７】
欠陥検出回路２０は、Ｒ，Ｇ，Ｂの各検査信号である３チャンネルの撮像出力レベルを画素単位でクランプするクランプ（ＣＬＰ）回路２１Ｒ，２１Ｇ，２１Ｂと、これらクランプ回路２１Ｒ，２１Ｇ，２１Ｂによってクランプされた各撮像出力レベルを、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bとそれぞれ比較することによって各チャンネル毎に欠陥画素を検出する検出器２２Ｒ，２２Ｇ，２２Ｂと、これら検出器２２Ｒ，２２Ｇ，２２Ｂの検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bを個別に設定する閾値設定回路２３と、検出器２２Ｒ，２２Ｇ，２２Ｂによって検出された欠陥画素の画面内の絶対位置を示すアドレスを特定するアドレス検出回路２４と、このアドレス検出回路２４から与えられる欠陥画素のアドレスデータを記憶するアドレス記憶回路２５とから構成されている。
【００１８】
この欠陥検出回路２０において、検出器２２Ｒ，２２Ｇ，２２Ｂは、例えばディジタル比較器からなり、欠陥と判断すべき比較レベルデータにより欠陥画素を抽出する。アドレス検出回路２４は、これら検出器２２Ｒ，２２Ｇ，２２Ｂで抽出された欠陥信号から、画面内の欠陥画素のアドレスを特定し、そのアドレスデータをアドレス記憶回路２５に記憶する。閾値設定回路２３は、Ｒ，Ｇ，Ｂの各検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bを各チャンネル間で異なる値に設定する構成となっている。
【００１９】
システム制御回路１２は、閾値設定回路２３で設定される検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bを外部から与えられる制御データに基づいて各チャンネル毎に制御するとともに、アドレス検出回路２４の検出出力に基づいて欠陥画素の検出個数を各チャンネル毎にカウントするカウンタ１３を内蔵し、アドレス記憶回路２５に記憶される欠陥画素数を各チャンネル毎に管理する構成となっている。なお、外部制御データのシステム制御回路１２への入力は、パラメータの端子入力でも、またマイクロコンピュータによるシリアル通信入力であっても良い。
【００２０】
一方、欠陥補正回路３０は、アドレス記憶回路２５から与えられるアドレスデータにより、画面内の欠陥画素の出力されるタイミングで欠陥補正パルスを発生する補正パルス発生回路３１と、この補正パルス発生回路３１から出力される欠陥補正パルスによってＣＣＤ出力中の欠陥画素についての欠陥信号を特定し、例えば、その欠陥信号を周辺画素の画素信号で補間することによって欠陥補正を行うＲ，Ｇ，Ｂの補正回路３２Ｒ，３２Ｇ，３２Ｂとから構成されている。
【００２１】
次に、上記構成の欠陥検出補正回路１０において、システム制御回路１２によって管理される欠陥検出および欠陥補正の一連のアルゴリズムについて、図３のフローチャートを用いて図４のタイミングチャートを参照しつつ説明する。ここで、各チャンネルのＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂは完全に同期して同じ動作をするものとする。また、図４は、フレーム読出し（フレーム蓄積）モードでのタイミングチャートであり、（Ａ）は通常動作の場合を、（Ｂ）は長時間蓄積の場合をそれぞれ示している。
【００２２】
図４において、ＶＤはＮＴＳＣ方式ＴＶ信号における垂直同期信号、ＦＬＤは（ＥＶＥＮ／ＯＤＤ）判別信号、ＸＳＧ１，ＸＳＧ２は各画素から信号電荷を読み出すための読出しパルス、ＳＴ／ＳＰは欠陥検出開始／停止信号（立ち上がりが開始、立ち下がりが停止）、ＶＣＬＫは垂直転送クロック、Ｓ／Ｈ OUTはＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの撮像出力のサンプルホールド出力、Ｗパルスは欠陥検出パルスをそれぞれ示している。また、サンプルホールド出力Ｓ／Ｈ OUTにおいて、パルスａはレベルの小なる欠陥信号、パルスｂはレベルの大なる欠陥信号を表している。
【００２３】
図３のフローチャートにおいて、ＣＣＤカメラの電源が投入されると、先ず、レンズ絞り（アイリス）２を閉じてＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂへの光入射が全く無い全黒の状態とし（ステップＳ１）、各ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂに対する読出しパルスＸＳＧ１，ＸＳＧ２の発生を停止する（ステップＳ２）。このように、読出しパルスの発生を停止することで、図４（Ｂ）のタイミングチャートから明らかなように、各画素において信号電荷を長時間蓄積できることから、欠陥画素についての欠陥信号を実質的に増幅できるため、欠陥検出の際の検出感度を上げることができることになる。
【００２４】
次に、ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの撮像出力を検査信号としてクランプ回路２１Ｒ，２１Ｇ，２１Ｂを介して検出器２２Ｒ，２２Ｇ，２２Ｂに入力し、これら検出器２２Ｒ，２２Ｇ，２２Ｂにおいて、閾値設定回路２３で各チャンネル毎に設定された検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bと比較し（ステップＳ３）、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_B以上の撮像出力レベルに対応する画素を欠陥画素として検出する（ステップＳ４）。
【００２５】
続いて、アドレス検出回路２４において、検出器２２Ｒ，２２Ｇ，２２Ｂの各検出出力に基づいて欠陥画素のアドレスを特定する（ステップＳ５）。このとき同時に、システム制御回路１２ではカウンタ１３によって各チャンネル毎に欠陥画素の検出個数をカウントする（ステップＳ６）。そして、検出した欠陥画素についてのアドレスデータをアドレス記憶回路２５に記憶する（ステップＳ７）。以上により、欠陥検出のための一連の処理が終了する。
【００２６】
その後、ステップＳ８において、欠陥補正を行う必要のある通常の撮像モードへ移行すると判定した場合には、先ず、アドレス記憶回路２５から欠陥画素についてのアドレスデータを読み出して補正パルス発生回路３１に与える（ステップＳ９）。補正パルス発生回路３１は、アドレス記憶回路２５から与えられるアドレスデータにより、画面内の欠陥画素の出力されるタイミングで欠陥補正パルスを発生し（ステップＳ１０）、この欠陥補正パルスをＲ，Ｇ，Ｂの補正回路３２Ｒ，３２Ｇ，３２Ｂに供給する。
【００２７】
Ｒ，Ｇ，Ｂの補正回路３２Ｒ，３２Ｇ，３２Ｂは、補正パルス発生回路３１から出力される欠陥補正パルスによってＣＣＤ出力中の欠陥画素についての欠陥信号を特定し、その欠陥信号を周辺画素、例えば１画素前の撮像出力と置換することによって欠陥補正を行う（ステップＳ１１）。そして、レンズ絞り２が開いているか否かを判断し（ステップＳ１２）、開いていなければ、レンズ絞り２を開いてＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂへ光を入射させ（ステップＳ１３）、通常の撮像モードへ入る。以降、撮像モードが終了するまで、上述した一連の欠陥補正の処理を繰り返して実行する。
【００２８】
ところで、先述したように、Ｒ，Ｇ，Ｂのそれぞれのチャンネルの欠陥を補正したときの画質への影響度が異なる。このような理由から、本発明においては、Ｒ，Ｇ，Ｂの各ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの画素欠陥について画質への影響度の大きいチャンネルを優先的に検出し、補正するようにしている。すなわち、欠陥検出の検出感度を各チャンネル間で異ならせることにより、各チャンネルに優先度を持たせている。
【００２９】
ここで、欠陥検出の検出感度は、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bと、各画素での信号電荷の蓄積時間とによって決定される。そこで、欠陥検出の検出感度を各チャンネル間で異ならせるために、一例として、閾値設定回路２３において、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bを各チャンネル間で異なる値に設定する。これらの値は、あらかじめ固定的に設定しても良く、またシステム制御回路２に与えられる外部制御データに基づいて設定するようにしても良い。
【００３０】
具体的には、画質への影響度がＧチャンネルが最も大きく、Ｂチャンネル最も小さいことから、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bの各値を、Ｖｔｈ_G＜Ｖｔｈ_R＜Ｖｔｈ_Bの大小関係になるように設定する。これにより、各チャンネルのＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの欠陥画素についての欠陥レベルが同一であると仮定した場合、Ｇチャンネルの欠陥画素が最も多く検出され、Ｂチャンネルの欠陥画素が最も少なく検出されることになる。しかも、検出器２２Ｒ，２２Ｇ，２２Ｂとしてディジタル比較器を用い、その比較基準データ（検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_B）の切り換えを行うようにしたことで、アナログ的な遷移要素を考慮せずに、簡単に検出感度を切り換えることができる。
【００３１】
また、検出感度を各チャンネル間で異ならせるための他の例として、ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの各蓄積時間を各チャンネル間で異なる値に設定する。この蓄積時間は読出しパルスＸＳＧ１，ＸＳＧ２の発生タイミングで決まることから、タイミングジェネレータ６において、読出しパルスＸＳＧ１，ＸＳＧ２の発生タイミングを各チャンネル間で異ならせることで実現できる。これらの値は、あらかじめ固定的に設定しても良く、またシステム制御回路２に与えられる外部制御データに基づいて、検出タイミング制御回路７によって任意に設定するようにしても良い。
【００３２】
具体的には、画質への影響度がＧチャンネルが最も大きく、Ｂチャンネル最も小さいことから、ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの各蓄積時間をそれぞれＴ_R，Ｔ_G，Ｔ_Bとした場合、Ｔ_G＞Ｔ_R＞Ｔ_Bの大小関係になるように設定する。これにより、各チャンネルのＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの欠陥画素についての欠陥レベルが同一であると仮定した場合、実質的に、Ｇチャンネルの欠陥レベルを一番増幅でき、次にＲチャンネル、その次にＢチャンネルを増幅できることになる。その結果、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bの各値を同一とした場合、Ｇチャンネルの欠陥画素が最も多く検出され、Ｂチャンネルの欠陥画素が最も少なく検出されることになる。
【００３３】
なお、上述した説明では、欠陥検出の検出感度を各チャンネル間で異ならせるために、検出閾値Ｖｔｈ_R，Ｖｔｈ_G，Ｖｔｈ_Bを各チャンネル間で異なる値に設定するか、ＣＣＤ固体撮像素子５Ｒ，５Ｇ，５Ｂの蓄積時間Ｔ_R，Ｔ_G，Ｔ_Bを各チャンネル間で異なる値に設定するとしたが、両方を組み合わせた構成としても良いことは勿論である。
【００３４】
ところで、アドレス記憶回路２５の記憶容量には限界があり、したがってアドレス記憶回路２５に記憶できるアドレス数、即ち欠陥の検出個数（補正個数）も制限されることになる。従来は、この検出個数についても各チャンネル間で同数に設定されていた。これに対し、本発明では、欠陥検出の検出感度を各チャンネル間で異ならせたことで、各チャンネル間で欠陥画素の検出個数が異なり、Ｇチャンネルの欠陥画素が最も多く検出され、Ｂチャンネルの欠陥画素が最も少なく検出されることから、これに対応してアドレス記憶回路２５に記憶できるアドレス数（検出個数）を、各チャンネル間で異なる個数に設定するようにする。
【００３５】
この検出個数の設定は、システム制御回路１２において、固定的に行っても良く、また外部制御データに基づいて行うようにしても良い。システム制御回路１２は、アドレス検出回路２４の検出出力に基づくカウンタ１３のカウント値を各チャンネル毎に管理し、各チャンネル毎に設定された検出個数分だけ欠陥画素についてのアドレスデータをアドレス記憶回路２５に記憶する。このとき、各チャンネル毎に、欠陥画素として欠陥レベルの大きいものから設定個数分だけ記憶するようにするのが好ましい。
【００３６】
なお、上記実施形態では、３板式ＣＣＤカメラの信号処理系に適用した場合について説明したが、３板式ＣＣＤカメラに限定されるものではなく、２板式を含む多板式ＣＣＤカメラ全般に適用可能である。
【００３７】
【発明の効果】
以上説明したように、本発明による欠陥検出補正回路によれば、複数チャンネル分の固体撮像素子の各撮像出力に基づいて各チャンネル毎に異なる検出感度で欠陥画素を検出してそのアドレスデータを記憶保持し、このアドレスデータに基づいて欠陥補正を行うに当たり、アドレスデータが記憶される欠陥画素の個数を各チャンネル間で異ならせるとともに、アドレスデータが記憶される欠陥画素の個数を各チャンネルの検出感度に応じて設定するようにしたことにより、各チャンネルでの欠陥の画質への影響を考慮した欠陥検出が行えるので、欠陥アドレスの記憶回路の限られた容量を有効に使用でき、しかも各チャンネルでの欠陥の画質への影響を考慮した欠陥補正が行えるので、より良好な画質が得られることになる。
【図面の簡単な説明】
【図１】３板式ＣＣＤカメラの一例の概略構成図である。
【図２】本発明の一実施形態を示すブロック図である。
【図３】欠陥検出補正のアルゴリズムを示すフローチャートである。
【図４】フレーム読み出しモードでのタイミングチャートである。
【符号の説明】
１レンズ２絞り（アイリス）３３色分解プリズム
５Ｒ，５Ｇ，５ＢＣＣＤ固体撮像素子６タイミングジェネレータ
７検出タイミング制御回路１０欠陥検出補正回路
１１カメラ信号処理回路１２システム制御回路１３カウンタ
２０欠陥検出回路２２Ｒ，２２Ｇ，２２Ｂ検出器
２３閾値設定回路２４アドレス検出回路２５アドレス記憶回路
３０欠陥補正回路３１補正パルス発生回路
３２Ｒ，３２Ｇ，３２Ｂ補正回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a defect detection correction circuit that detects a pixel (point) defect of a solid-state imaging device and corrects the defect, and particularly, a defect detection correction circuit suitable for use in a signal processing system of a multi-plate CCD (Charge Coupled Device) camera. About.
[0002]
[Prior art]
In a solid-state imaging device using a CCD or the like, the sensitivity may be lowered due to a local crystal defect of a semiconductor, or a pixel defect may occur due to a scratch caused by some stress factor after shipment. In this case, it is known that an image white spot defect occurs due to the pixel defect, and the image quality deteriorates. For this reason, the CCD camera signal processing system generally incorporates a defect detection and correction circuit for detecting defective pixels from all pixels and correcting the imaging output of the defective pixels.
[0003]
By the way, in the three-plate CCD camera, the three CCD solid-state imaging devices respectively correspond to R (red) / G (green) / B (blue) channels, and a defect detection correction circuit is provided for each of these channels. Will be. At this time, when a color TV (television) signal is obtained by signal processing, the influence on the image quality differs even if the defect has the same level for each channel. Actually, the influence of the B channel is the smallest and the influence of the G channel is the largest. Therefore, the degree of influence on the image quality when the defect of each channel is corrected changes.
[0004]
Specifically, in a signal processing system, when a color TV signal is generated from each R / G / B signal, the luminance signal is synthesized with a mixture ratio of R / G / B determined by the television standard, The ratio is R: G: B = 30: 59: 11. Accordingly, since the color signal contributing to the luminance signal has the smallest B and the largest G, G has the largest influence on the luminance image quality by the pixel defect. Furthermore, since the band of the color signal is narrow, it can be said that the influence of the pixel defect on the image quality is less than that of the luminance signal.
[0005]
[Problems to be solved by the invention]
However, in the conventional defect detection and correction circuit, the detection sensitivity determined by the signal charge accumulation time in each pixel and the detection threshold value Vth for defect detection is set to be the same between the channels. If the defect level is large, there is a problem that if the defect level is large, the correction of the B channel with a small contribution may occupy a limited capacity of the memory circuit of the defect address.
[0006]
As a measure for avoiding this problem, a measure for individually controlling the gain of an AGC (Automatic Gain Control) circuit in the analog signal processing system for each channel is conceivable. However, when this measure is adopted, there arises a new problem that the gain of the AGC circuit must be switched between defect detection and defect correction.
[0007]
The present invention has been made in view of the above problems, and an object of the present invention is to perform correction in consideration of the influence on the image quality of the defect in each channel and to limit the memory circuit for the defect address. It is an object of the present invention to provide a defect detection correction circuit for a solid-state imaging device that can effectively use the capacity obtained.
[0010]
The defect detection and correction circuit according to the present invention includes a detection circuit that detects pixel defects with different detection sensitivities for each channel based on each imaging output of a solid-state imaging device for a plurality of channels, and a defective pixel detected by the detection circuit. An address storage circuit for storing the address data, a correction pulse generation circuit for generating a defect correction pulse at a pixel timing based on the address data stored in the address storage circuit, and a plurality of channels in response to the defect correction pulse A correction circuit that performs defect correction on each imaging output of the solid-state imaging device, and the number of defective pixels in which address data is stored in the address storage circuit differs between channels, and address data is stored in the address storage circuit configuration and I the number of defective pixels to be is set according to the detection sensitivity of each channel To have.
[0011]
In the defect detection / correction circuit having the above configuration, defective pixels are detected with different detection sensitivities for each channel, and the address data is stored in the address storage circuit, so that the limited capacity of the address storage circuit is effectively used. Then, by performing defect correction based on the address data stored in the address storage circuit, it is possible to perform defect correction in consideration of the effect on the image quality of the defect in each channel. As a result, better image quality can be obtained.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic configuration diagram of an example of a three-plate CCD camera.
[0013]
In FIG. 1, image light from a subject passes through an optical system including a lens 1 and a diaphragm (IRIS) 2 and then enters a three-color separation prism 3, and each of R, G, and B is separated by the three-color separation prism 3. Decomposed into rays. The R, G, and B light beams are imaged on the imaging surfaces of the R, G, and B CCD solid-state imaging devices 5R, 5G, and 5B via the optical filters 4R, 4G, and 4B.
[0014]
The timing generator (TG) 6 appropriately generates various timing signals, reads signal charges from the respective pixels in the CCD solid-state imaging devices 5R, 5G, and 5B to the vertical transfer register, vertical transfer by the vertical transfer register, and horizontal transfer register. Drives horizontal transfer, etc. The detection timing control circuit 7 controls the drive timing of the CCD solid-state imaging devices 5R, 5G, and 5B by the timing generator 6 when detecting a defect to be described later, and extends the accumulation time until the signal charge is read from each pixel. Thus, it is possible to detect a minute defect signal that cannot be detected originally.
[0015]
The respective imaging outputs of the CCD solid-state imaging devices 5R, 5G, and 5B are passed through CDS (Correlated Double Sampling) / AGC (Automatic Gain Control) circuits 8R, 8G, and 8B and A / D. After being converted into a digital signal by the converters 9R, 9G, 9B, it is supplied to the defect detection correction circuit 10 according to the present invention. The R, G, and B imaging outputs that have passed through the defect detection and correction circuit 10 are subjected to various signal processing by the camera signal processing circuit 11 and then derived as video outputs. The system control circuit 12 is composed of a microcomputer, for example, and controls the entire system.
[0016]
FIG. 2 is a block diagram showing an embodiment of the defect detection and correction circuit 10 according to the present invention. The defect detection and correction circuit 10 includes a defect detection circuit 20 that takes in each of the imaging outputs of the R, G, and B CCD solid-state imaging devices 5R, 5G, and 5B as an inspection signal and detects a defect signal for the defective pixel. The defect correction circuit 30 corrects the defect signal for the defective pixel detected by the detection circuit 20.
[0017]
The defect detection circuit 20 includes clamp (CLP) circuits 21R, 21G, and 21B that clamp the imaging output levels of three channels, which are R, G, and B inspection signals, in units of pixels, and the clamp circuits 21R, 21G, and 21B. Detectors 22R, 22G, and 22B that detect defective pixels for each channel by comparing the clamped imaging output levels with detection thresholds Vth _R , Vth _G , and Vth _B , respectively, and these detectors 22R, 22G, Threshold setting circuit 23 for individually setting detection thresholds Vth _R , Vth _G , and Vth _B of 22B, and address detection for specifying an address indicating an absolute position in the screen of a defective pixel detected by detectors 22R, 22G, and 22B Circuit 24 and an address for storing the address data of the defective pixel given from the address detection circuit 24. And the memory storage circuit 25.
[0018]
In the defect detection circuit 20, the detectors 22R, 22G, and 22B are digital comparators, for example, and extract defective pixels based on comparison level data that should be determined as defects. The address detection circuit 24 specifies the address of the defective pixel in the screen from the defect signals extracted by the detectors 22R, 22G, and 22B, and stores the address data in the address storage circuit 25. The threshold setting circuit 23 is configured to set the detection thresholds Vth _R , Vth _G , and Vth _B for _R , _G , and _B to different values for each channel.
[0019]
The system control circuit 12 controls the detection thresholds Vth _R , Vth _G , and Vth _B set by the threshold setting circuit 23 for each channel based on control data given from the outside, and outputs the detection output of the address detection circuit 24. A counter 13 for counting the number of detected defective pixels for each channel is built in, and the number of defective pixels stored in the address storage circuit 25 is managed for each channel. The input of the external control data to the system control circuit 12 may be parameter terminal input or serial communication input by a microcomputer.
[0020]
On the other hand, the defect correction circuit 30 includes a correction pulse generation circuit 31 that generates a defect correction pulse at the output timing of defective pixels in the screen based on the address data supplied from the address storage circuit 25, and the correction pulse generation circuit 31. An R, G, and B correction circuit 32R that performs defect correction by specifying a defect signal for a defective pixel in the CCD output by the output defect correction pulse and interpolating the defect signal with pixel signals of peripheral pixels, for example. , 32G, 32B.
[0021]
Next, in the defect detection / correction circuit 10 having the above-described configuration, a series of defect detection and defect correction algorithms managed by the system control circuit 12 will be described with reference to the timing chart of FIG. 4 using the flowchart of FIG. . Here, the CCD solid-state imaging devices 5R, 5G, and 5B of the respective channels are assumed to perform the same operation in complete synchronization. FIG. 4 is a timing chart in the frame reading (frame accumulation) mode, where (A) shows the case of normal operation and (B) shows the case of long-time accumulation.
[0022]
In FIG. 4, VD is a vertical synchronization signal in the NTSC TV signal, FLD is an (EVEN / ODD) discrimination signal, XSG1 and XSG2 are read pulses for reading signal charges from each pixel, and ST / SP is defect detection start / stop. Signal (rising starts, falling stops), VCLK is a vertical transfer clock, S / H OUT is a sample hold output of imaging outputs of the CCD solid-state imaging devices 5R, 5G, and 5B, and a W pulse indicates a defect detection pulse. Yes. In the sample hold output S / HOUT, the pulse a represents a defect signal having a low level, and the pulse b represents a defect signal having a high level.
[0023]
In the flowchart of FIG. 3, when the power of the CCD camera is turned on, first, the lens diaphragm (iris) 2 is closed to make it an all-black state in which no light is incident on the CCD solid-state imaging devices 5R, 5G, and 5B (step S1) The generation of the readout pulses XSG1, XSG2 for the CCD solid-state imaging devices 5R, 5G, 5B is stopped (step S2). In this way, by stopping the generation of the readout pulse, as apparent from the timing chart of FIG. 4B, signal charges can be accumulated in each pixel for a long time. Since it can be amplified, the detection sensitivity at the time of defect detection can be increased.
[0024]
Next, the imaging outputs of the CCD solid-state imaging devices 5R, 5G, and 5B are input as inspection signals to the detectors 22R, 22G, and 22B via the clamp circuits 21R, 21G, and 21B. In these detectors 22R, 22G, and 22B, The threshold setting circuit 23 compares the detection thresholds Vth _R , Vth _G , and Vth _B set for each channel (step S 3), and detects pixels corresponding to the imaging output levels equal to or higher than the detection thresholds Vth _R , Vth _G , and Vth _B It is detected as a defective pixel (step S4).
[0025]
Subsequently, the address detection circuit 24 specifies the address of the defective pixel based on the detection outputs of the detectors 22R, 22G, and 22B (step S5). At the same time, the system control circuit 12 counts the number of detected defective pixels for each channel by the counter 13 (step S6). Then, the address data for the detected defective pixel is stored in the address storage circuit 25 (step S7). Thus, a series of processes for defect detection is completed.
[0026]
After that, if it is determined in step S8 that the normal imaging mode in which defect correction needs to be performed is determined, first, address data for the defective pixel is read from the address storage circuit 25 and applied to the correction pulse generation circuit 31 ( Step S9). The correction pulse generation circuit 31 generates a defect correction pulse at the output timing of the defective pixel in the screen based on the address data given from the address storage circuit 25 (step S10), and outputs the defect correction pulse to R, G, B To the correction circuits 32R, 32G, and 32B.
[0027]
The R, G, and B correction circuits 32R, 32G, and 32B specify the defect signal for the defective pixel in the CCD output by the defect correction pulse output from the correction pulse generation circuit 31, and the defect signal is used as a peripheral pixel, for example, Defect correction is performed by replacing the imaging output of one pixel before (step S11). Then, it is determined whether or not the lens aperture 2 is open (step S12). If not, the lens aperture 2 is opened and light is incident on the CCD solid-state imaging devices 5R, 5G, and 5B (step S13). Enter the imaging mode. Thereafter, the above-described series of defect correction processes are repeatedly executed until the imaging mode ends.
[0028]
By the way, as described above, the degree of influence on the image quality when the defects of the R, G, and B channels are corrected is different. For this reason, the present invention preferentially detects and corrects channels having a large influence on image quality for pixel defects of the R, G, and B CCD solid-state imaging devices 5R, 5G, and 5B. ing. That is, priority is given to each channel by making the detection sensitivity of defect detection different among each channel.
[0029]
Here, the detection sensitivity of defect detection is determined by the detection thresholds Vth _R , Vth _G , Vth _B and the signal charge accumulation time in each pixel. Therefore, in order to vary the detection sensitivity of defect detection between the channels, as an example, the threshold setting circuit 23 sets the detection thresholds Vth _R , Vth _G , and Vth _B to different values between the channels. These values may be fixedly set in advance or may be set based on external control data given to the system control circuit 2.
[0030]
Specifically, since the influence on the image quality is the largest in the G channel and the smallest in the B channel, each value of the detection thresholds Vth _R , Vth _G , and Vth _B is expressed as a magnitude relationship of Vth _G <Vth _R <Vth _B Set to be. As a result, assuming that the defect levels of the defective pixels of the CCD solid-state imaging devices 5R, 5G, and 5B of each channel are the same, the most defective pixels of the G channel are detected and the defective pixels of the B channel are the least. Will be detected. In addition, since digital comparators are used as the detectors 22R, 22G, and 22B and the comparison reference data (detection threshold values Vth _R , Vth _G , and Vth _B ) are switched, analog transition elements can be taken into consideration. Without changing the detection sensitivity.
[0031]
As another example for making the detection sensitivity different between the channels, the accumulation times of the CCD solid-state imaging devices 5R, 5G, and 5B are set to different values between the channels. Since this accumulation time is determined by the generation timing of the read pulses XSG1 and XSG2, it can be realized by making the generation timing of the read pulses XSG1 and XSG2 different among the channels in the timing generator 6. These values may be fixedly set in advance, or may be arbitrarily set by the detection timing control circuit 7 based on external control data given to the system control circuit 2.
[0032]
Specifically, since the influence on the image quality is the largest in the G channel and the smallest in the B channel, the accumulation times of the CCD solid-state imaging devices 5R, 5G, and 5B are set to T _R , T _G , and T _B , respectively. , T _G > T _R > T _B. Thus, assuming that the defect levels of the defective pixels of the CCD solid-state imaging devices 5R, 5G, and 5B of each channel are the same, the defect level of the G channel can be substantially amplified most, and then the R channel. Then, the B channel can be amplified. As a result, when the detection threshold values Vth _R , Vth _G , and Vth _B are the same, the G channel defective pixels are detected most frequently and the B channel defective pixels are detected fewest.
[0033]
In the above description, the detection thresholds Vth _R , Vth _G , and Vth _B are set to different values between the channels, or the CCD solid-state imaging device 5R, Although the storage times T _R , T _G , and T _B of 5G and 5B are set to different values for each channel, it is a matter of course that a combination of both may be used.
[0034]
Incidentally, the storage capacity of the address storage circuit 25 is limited, and therefore the number of addresses that can be stored in the address storage circuit 25, that is, the number of detected defects (correction number) is also limited. Conventionally, the same number of detections has been set for each channel. On the other hand, in the present invention, the detection sensitivity of defect detection is made different between the respective channels, so that the number of defective pixels detected is different between the respective channels, and the most defective pixels of the G channel are detected. Since the least number of defective pixels are detected, the number of addresses (number of detections) that can be stored in the address storage circuit 25 corresponding to this is set to a different number for each channel.
[0035]
The setting of the number of detections may be fixed in the system control circuit 12 or may be performed based on external control data. The system control circuit 12 manages the count value of the counter 13 based on the detection output of the address detection circuit 24 for each channel, and the address storage circuit 25 stores address data for defective pixels by the number of detections set for each channel. To remember. At this time, for each channel, it is preferable to store a set number of defective pixels from a pixel having a high defect level.
[0036]
In the above embodiment, the case where the present invention is applied to a signal processing system of a three-plate CCD camera has been described. However, the present invention is not limited to a three-plate CCD camera, and can be applied to all multi-plate CCD cameras including a two-plate type. .
[0037]
【The invention's effect】
As described above, according to the defect detection and correction circuit of the present invention , defective pixels are detected with different detection sensitivities for each channel based on the respective imaging outputs of the solid-state imaging elements for a plurality of channels, and the address data is stored. When performing defect correction based on this address data, the number of defective pixels in which the address data is stored differs among the channels, and the number of defective pixels in which the address data is stored is detected in each channel. Because it is possible to detect defects considering the effect of image quality of defects in each channel, the limited capacity of the defect address storage circuit can be used effectively, and each channel can be used effectively. Since the defect correction considering the influence of the defect on the image quality can be performed, a better image quality can be obtained.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of an example of a three-plate CCD camera.
FIG. 2 is a block diagram showing an embodiment of the present invention.
FIG. 3 is a flowchart showing an algorithm for defect detection and correction.
FIG. 4 is a timing chart in a frame reading mode.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Lens 2 Aperture (iris) 3 Three-color separation prism 5R, 5G, 5B CCD solid-state image sensor 6 Timing generator 7 Detection timing control circuit 10 Defect detection correction circuit 11 Camera signal processing circuit 12 System control circuit 13 Counter 20 Defect detection circuit 22R , 22G, 22B Detector 23 Threshold setting circuit 24 Address detection circuit 25 Address storage circuit 30 Defect correction circuit 31 Correction pulse generation circuit 32R, 32G, 32B Correction circuit

Claims

A detection circuit for detecting a pixel defect with a different detection sensitivity for each channel based on each imaging output of a solid-state imaging device for a plurality of channels;
An address storage circuit for storing address data for defective pixels detected by the detection circuit;
A correction pulse generation circuit that generates a defect correction pulse at a pixel timing based on address data stored in the address storage circuit, and for each imaging output of the solid-state image sensor for the plurality of channels in response to the defect correction pulse A correction circuit for correcting defects ,
The number of defective pixels in which the address data is stored in the address storage circuit differs between the channels, and the number of defective pixels in which the address data is stored in the address storage circuit is set according to the detection sensitivity of each channel. defect detection and correction circuit of the solid-state imaging device characterized by that.