JP3951090B2

JP3951090B2 - Semiconductor integrated circuit device and layout design method thereof

Info

Publication number: JP3951090B2
Application number: JP2000183555A
Authority: JP
Inventors: 扶美子小沼
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-06-19
Filing date: 2000-06-19
Publication date: 2007-08-01
Anticipated expiration: 2020-06-19
Also published as: JP2002009262A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のレイアウト設計方法および当該レイアウト設計方法によって製造された半導体集積回路装置であり、さらに詳しくはゲートアレイ方式の半導体集積回路装置において電源系統の異なる回路ブロック間の好適な電源分離を実現するためのレイアウト設計方法および当該レイアウト設計方法によって製造された半導体集積回路装置である。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年では１の半導体チップに搭載すべき回路の大規模化に伴い、高集積化の傾向が著しい。このような半導体チップにおいてゲートアレイの一部にハードマクロを一または複数埋め込んで高機能な半導体チップを形成することが行われている。
【０００３】
エンベディットセルアレイはユーザブルゲートとハードマクロが混在した半導体チップを形成するセミカスタムＩＣの開発手法のひとつであり、論理ゲート領域にはあらかじめ基本セルが配置されているが、加えて機能ブロックレベルのハードマクロをあらかじめ配置しておくことができる。
【０００４】
エンベディットセルアレイのような半導体チップにおいては、高集積化に伴い、例えばデジタル回路とアナログ回路のように電源分離が必要な回路を混在させる必要がでてくる。
【０００５】
かかる場合に電源分離が必要な回路間にウェルを伝って電流が流れてしまうと、ノイズや誤動作が発生する。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明はゲートアレイ方式の半導体集積回路装置のレイアウト設計方法であって、第一の電源によって動作する第一の回路ブロックと第二の電源によって動作する第二の回路ブロックの少なくとも一部が対向するように配置する場合に、前記第一の回路ブロックと第二の回路ブロック間にあって前記第一の回路ブロックと第二の回路ブロック間をつなぐ方向に伸びる拡散領域が不連続になるように、前記拡散領域の間に基本セルの未配置領域を設けることを特徴とする。
【０００８】
ゲートアレイ方式の半導体集積回路装置とは、チップ上にＮＡＮＤあるいはＮＯＲなどの論理ゲートに相当する基本セルを格子上に整列したＬＳＩのことで、例えばエンベディットセルアレイ方式のＬＳＩやチャネルレスゲートアレイ（ＳＯＧ）で構成されたＬＳＩ等がある。
【０００９】
第一の回路ブロックと第二の回路ブロックはユーザブルゲート上に設けられた回路の場合がもっとも効果的であるが、ハードマクロであってもよい。
【００１０】
回路ブロックとは一塊の回路の単位をあらわしており例えば論理機能単位やフィリップフロップ等を１ブロックとしてもよい。
【００１１】
本発明によれば電源分離された第一の回路ブロックと第二の回路間をつなぐＰウェルまたはＮウェルを不連続とすることができる。これによって第一の回路ブロックと第二の回路ブロック間のウェルを伝って流れる電流を遮断することができるため、電源系統の異なる２つの回路間におけるノイズの発生や誤動作を防止することができる。
【００１２】
セルの未配置領域をつくるとは、例えばレイアウトデータを抜いておいて、最初からウェルを作らないようにして実現することができる。
【００１３】
本発明の半導体集積回路装置のレイアウト設計方法は、複数の基本セルの未配置領域を前記拡散領域が伸びる方向と垂直方向に直線的に連続して設けることを特徴とする。
【００１４】
前記拡散領域が伸びる方向と垂直方向に複数の基本セルを未配置にする場合には未配置領域が直線的になるようにすることが好ましい。
【００１５】
本発明の半導体集積回路装置のレイアウト設計方法は、半導体集積回路装置の外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続される電源配線が略リング状に走っている場合に、第一のＰＡＤに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの両端で前記電源配線を不連続にして、前記第一の回路ブロックに第一の電源電圧を供給するための第一の電源配線領域と前記第二の回路ブロックに第二の電源電圧を供給するための第二の電源配線領域を分離することを特徴とする。
【００１６】
本発明によれば半導体集積回路装置の外周領域に設けられたリング電源を、第一の電源電圧を供給するための配線と第二の電源電圧を供給するための配線を分離することができるので、リング電源を用いて電源系統の異なる第一の回路ブロックと第二の回路ブロックに電源電圧を供給する場合の電源分離を行うのに便利である。
【００１７】
本発明の半導体集積回路装置のレイアウト設計方法は、前記第一の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第一の回路ブロックに対する信号の入出力および電源電圧の供給を行うように第一の回路ブロックに対する配線を行い、前記第二の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の回路ブロックに対する信号の入出力および電源電圧の供給を行うように第二位の回路ブロックに対する配線を行うことを特徴とする。
【００１８】
本発明によれば電源系統の異なる回路ブロックに対する信号の入出力および電源電圧の供給を、異なる電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して行うことができる。このため、リング電源を用いた半導体集積回路装置においても、電源系統の異なる電源電圧のリング配線の影響を受けずに信号の入出力を行うことができるため、ノイズや誤動作の発生を防止することができる。
【００１９】
本発明の半導体集積回路装置のレイアウト設計方法は、前記半導体集積回路装置にアナログ回路とロジック回路が混在している場合に、アナログ回路を前記第一の回路ブロックとし、ロジック回路を前記第二の回路ブロックとして基本セルの未配置領域を設けることを特徴とする。
【００２０】
本発明によればアナログ回路とロジック回路間でウェルを伝って電流が流れるのを防止することができるため、ノイズや誤動作の発生を防止することができる。
【００２１】
本発明の半導体集積回路装置のレイアウト設計方法は、前記半導体集積回路装置に所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路が存在する場合に、所与のロジック回路を前記第一の回路ブロックとし、他のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域を設けることを特徴とする。
【００２２】
本発明によれば所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路間でウェルを伝って電流が流れるのを防止することができる。このためウェル間に流れる電流により発生するノイズや誤動作を防止することができる。
【００２３】
例えばリアルタイムクロック回路のように他の電源をＯＦＦにした場合でもそこだけは独立した電源で動作させたい回路が存在する場合等の電源分離に有効である。
【００２４】
本発明はゲートアレイ方式の半導体集積回路装置であって、第一の電源によって動作する第一の回路ブロックと第二の電源によって動作する第二の回路ブロックの少なくとも一部が対向するように配置されており、前記第一の回路ブロックと第二の回路ブロック間にあって前記第一の回路ブロックと第二の回路ブロック間をつなぐ方向に伸びる拡散領域が不連続になるように、前記拡散領域の間に基本セルの未配置領域が設けられていることを特徴とする。
【００２５】
本発明の半導体集積回路装置のレイアウト設計方法は、複数の基本セルの未配置領域が前記拡散領域が伸びる方向と垂直方向に直線的に連続して設けられていることを特徴とする。
【００２６】
本発明の半導体集積回路装置は、外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続される電源配線が略リング状に走っており、第一のＰＡＤに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの両端で前記電源配線を不連続にして、前記第一の回路ブロックに第一の電源電圧を供給するための第一の電源配線領域と前記第二の回路ブロックに第二の電源電圧を供給するための第二の電源配線領域とが分離されていることを特徴とする。
【００２７】
本発明の半導体集積回路装置は、前記第一の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第一の回路ブロックに対する信号の入出力および電源電圧の供給を行い、前記第二の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の回路ブロックに対する信号の入出力および電源電圧の供給を行うことを特徴とする。
【００２８】
本発明の半導体集積回路装置は、所与のアナログ回路を前記第一の回路ブロックとし、所与のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域が設けられていることを特徴とする。
【００２９】
本発明の半導体集積回路装置は、所与のロジック回路を前記第一の回路ブロックとし、所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域が設けられていることを特徴とする。
【００３０】
本発明のマイクロコンピュータは、上記いずれかに記載の半導体集積回路装置を用いて形成されたマイクロコンピュータであって、前記ハードマクロとして、ＣＰＵコアが形成されていることを特徴とする。
【００３１】
本発明の電子機器は、前記マイクロコンピュータの処理対象となるデータの入力手段と、前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３２】
【発明の実施の形態】
１．半導体集積回路装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３３】
図１は、本実施形態のレイアウト手法の一例について説明するための図である。
【００３４】
ＩＣ１０はユーザブルゲート４０とハードマクロ３０が混在したエンベディットセルアレイである。
【００３５】
図１のユーザブルゲート４０には基本セル（ベーシックセル）が格子上に整列されている。
【００３６】
またＩＣ１０の外周に設けられたＩ／Ｏエリア２０には、電源電圧（Ｖｄｄ）、グランド電圧（Ｖｓｓ）に接続された電源電圧配線用メタル９０、９２、グランド電圧用配線メタル１００が略リング上に走っている。
【００３７】
５０はユーザブルゲート上に設けられたアナログ回路であり、６０はユーザブルゲート上に設けられたロジック回路である。
【００３８】
アナログ回路５０は他のロジック回路と電源系統を分離することが必要であるため、アナログ回路５０の近くには分離ＰＡＤ用Ｉ／Ｏセル７０，８０が配置されている。
【００３９】
分離ＰＡＤ用Ｉ／Ｏセル７０、８０はその両端で前記電源電圧配線用メタル（Ｖｄｄ）を切断する機能を有する。図１では分離ＰＡＤ用Ｉ／Ｏセル７０、８０によって、第一の電源配線エリア１１０と第二の電源配線エリア１１２に分離されている。すなわち第一の電源配線エリア１１０の電源電圧配線用メタル９２と第二の電源配線エリア１１２の電源電圧配線用メタル９０は分離ＰＡＤ用Ｉ／Ｏセル７０、８０の両側で不連続になっている。
【００４０】
なおグランド電圧用配線メタル１００は電源分離ＰＡＤ用Ｉ／Ｏセル７０、８０の両端でも連続している。
【００４１】
ここでアナログ回路５０に電源電圧（Ｖｄｄ）を供給する電源電圧配線用メタル９２を第一の電源配線エリアに設けられたＩ／０セルに接続し、他のロジック回路に電源電圧（Ｖｄｄ）を供給する電源電圧配線用メタル９０を第二の電源配線エリアに設けられたＩ／０セルに接続することによりアナログ回路に供給する電源を他のロジック回路に供給する電源から分離することができる。
【００４２】
またアナログ回路に入出力信号線を供給する配線を第一の電源配線エリア１１０に設けられたＩ／０セルに接続することにより、アナログ回路に入出力する信号にノイズが入るのを防止することができる。
【００４３】
ここにおいてアナログ回路５０とロジック回路６０は少なくともその一部が対向する位置に配置されている。アナログ回路５０やロジック回路６０を実現する配線パターンはあらかじめレイアウト設計され、ライブラリ等で準備しておくことができる。
【００４４】
一般にアナログ回路とロジック回路はノイズや誤動作を防止するために電源を分離することが必要である。
【００４５】
アナログ回路５０とロジック回路６０のように電源系統の異なる回路ブロックが対向して配置されている場合に、本実施の形態では両回路間に１２０に示すようなセルスリットを設ける。
【００４６】
セルスリット１２０とはスリット上の基本セルが未配置の領域のことである。ＩＣ基盤上の基本セルの未配置領域にＰウェルおよびＮウェルをつくり込まないようにマスクレイアウトすることで、基本セル上にセルスリットを実現することができる。
【００４７】
図２はセルスリットの周辺の詳細な構成について説明するための図であり、図１の１３０の部分を詳細に図示したものである。
【００４８】
図１で説明したように電源電圧を供給するための配線は分離ＰＡＤ用Ｉ／Ｏセル７０、８０を境に分離されている。
【００４９】
アナログ電源ＰＡＤ用Ｉ／Ｏセル１９０は第一の電源配線エリア１１０に設けられている。そしてアナログ回路５０およびハードマクロ３０のアナログ部等にアナログ用の電源電圧を供給するためのアナログ電源供給メタル１６０は、アナログ電源ＰＡＤ用Ｉ／Ｏセル１９０に接続されている。
【００５０】
デジタル電源ＰＡＤ用Ｉ／Ｏセル１８０，１８２は第二の電源配線エリア１１２に設けられている。そしてロジック回路６０およびハードマクロ３０のリング電源２００等にロジック用の電源電圧を供給するためのデジタル電源供給メタル１７０は、デジタル電源ＰＡＤ用Ｉ／Ｏセル１８２に接続されている。
【００５１】
このように電源系統の異なるアナログ電源配線とデジタル電源配線は分離された電源配線に接続されている。
【００５２】
またユーザブルゲート４０上にはＮウェルとＰウェルが交互に形成されており、いずれのウェルも１４０に示す方向に連続して伸びている。ここで２３０に示すＰウェルとＮウェルで構成された部分が基本セルの１単位となる。図２には４個の基本セルを未配置にした例が示されている。
【００５３】
図２に示すようにアナログ回路５０とデジタル回路６０の間２１０には、複数のＮウェルとＰウェルが交互に配置されており、各ウェルはアナログ回路５０とデジタル回路６０をつなぐ方向１４０に平行に伸びている。
【００５４】
本実施の形態のセルスリット１２０は、アナログ回路５０とデジタル回路６０の間２１０でアナログ回路５０とデジタル回路６０をつなぐ方向１４０に伸びる拡散領域（ＰウェルおよびＮウェル）が不連続になるように、前記拡散領域（ＰウェルおよびＮウェル）の間に設けられている。セルスリット１２０の部分は基本セルが配置されていないため、基盤上にウェルが生成されていない。
【００５５】
一般に基盤上にウェルが連続して生成されている場合には、ウェル上を電流が流れる。電源系統が異なる回路間では、これがノイズや誤動作の原因となる場合もおおい。
【００５６】
しかし本実施の形態ではアナログ回路５０とデジタル回路６０をつなぐ方向に伸びたウェルがセルスリットにより不連続となっているため、アナログ回路５０とデジタル回路６０間でウェルを伝って電流が流れるのを防止することができる。
【００５７】
したがってアナログ回路５０とロジック回路６０のように電源分離された回路間のウェルを伝って流れる電流によるノイズや誤動作を防止することができる。
【００５８】
また同図に示すようにセルスリットが直線的に形成されるように複数の基本セルの未配置領域を設定する。
【００５９】
なおセルスリット１２０とアナログ回路間（２２０参照）の基本セルは未配線にして使用しないことが好ましい。
【００６０】
図３はセルスリットの周辺の基本セルの配置の一例について説明するための図である。
【００６１】
３１０はハードマクロであり、３２０、３３０はそれぞれユーザブルゲートのアナログ回路配置領域、ロジック回路配置領域である。
【００６２】
一般にハードマクロ３１０とユーザブルゲート（３２０、３３０）間には３５０に示すように所定の間隔が設けられている。これはハードマクロと３１０ユーザブルゲート３２０、３３０間で短絡をおこさないように半導体チップの設計ルールに従って設けられるものである。
【００６３】
また本実施の形態のセルスリット３４０はユーザブルゲートのアナログ回路配置領域３２０とロジック配置領域３３０が対向する部分に、ウェルの伸びる方向と垂直な方向３６０に直線的に設けられている。同図に示すようにセルスリット部分は、３４０の方向に連続して配置された複数の基本セル未配置となっている。
【００６４】
図４はリング電源と分離ＰＡＤ用Ｉ／Ｏセルについて説明するための図である。４００はＩＣの外周に略リング状に走っているリング電源配線であり同図に示すように、Ｖｓｓ供給用メタル４１０、Ｖｄｄ供給用メタル４２０、Ｖｓｓ供給用メタル４３０がメタル１領域に略リング状に配線されている。
【００６５】
４４０、４５０は分離ＰＡＤ用Ｉ／Ｏセルであり、それぞれ分離ＰＡＤ４４２、４５２に接続され、各分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０の両端でＶｄｄ供給用メタル４２０が不連続になっている。なおＶｓｓ供給用メタル４１０、４３０は各分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０の両端で連続している。
【００６６】
これにより第一の電源配線領域４６０のＶｄｄ供給用メタル４２２は第二の電源配線領域のＶｄｄ供給用メタル４２０から分離されている。
【００６７】
分離ＰＡＤ４４０、４５０はＶｄｄのリング電源を分離するために設けられている。また分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０にはそれぞれＶｓｓ供給メタル４９０、Ｖｓｓ供給メタル５００が接続されており、リング電源であるＶｓｓ供給用メタル４１０、４３０を介してＶｓｓを供給するためにもちいられる。なお、Ｖｓｓ供給メタル４９０、Ｖｓｓ供給メタル５００はメタル２領域に配線されている。
【００６８】
第一の電源配線領域４６０に設けられたＩ／Ｏセルに接続されたアナログＶｄｄＰＡＤ４７２は外部のアナログ電源に接続されており、当該ＰＡＤのＩ／ＯセルにアナログＶｄｄ供給メタル４８０が接続されている。
【００６９】
２．マイクロコンピュータ
図５は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００７０】
本マイクロコンピュータ１７００は、ＣＰＵ１５１０、リセット回路１５４０、プログラマブルタイマ１５５０、リアルタイムクロック（ＲＴＣ）１５６０、ＤＭＡ１５７０、割り込みコントローラ１５８０、シリアルインターフェース１５９０、バスコントローラ１６００、Ａ／Ｄ変換器１６１０、Ｄ／Ａ変換器１６２０、入力ポート１６３０、出力ポート１６４０、Ｉ／Ｏポート１６５０、クロック発生装置１６６０、プリスケーラ１６７０、ＲＡＭ１７２０が及びそれらを接続する各種バス１６８０等、各種ピン１６９０等を含む。
【００７１】
ここにおいてリアルタイムクロック（ＲＴＣ）１５６０はロジック回路であるが、他の電源をＯＦＦにした場合でも単独で動作することが必要な回路であるため、他の回路と電源分離をすることが必要な回路である。したがってマイクロコンピュータのチップ上でリアルタイムクロック（ＲＴＣ）の回路ブロックと対向する位置に電源系統が異なる回路が存在する場合には両回路間に、セルスリットを設けることによりノイズの発生や誤動作を防止することができる。
【００７２】
またＡ／Ｄ変換器１６１０はアナログ回路であるため、他のロジック回路と電源分離が必要な回路である。したがってマイクロコンピュータのチップ上でＡ／Ｄ変換器の回路ブロックと対向する位置にロジック回路が存在する場合には両回路間に、セルスリットを設けることによりノイズの発生や誤動作を防止することができる。
【００７３】
３．電子機器
図６に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、キャラクタ表示制御部８１０、入力部８２０、メモリ８３０、電源生成部８４０、画像出力部８５０、音出力部８６０を含む。
【００７４】
ここで入力部８２０は種々のデータを入力するためのものである。キャラクタ表示制御部８１０は本実施の形態のキャラクタ表示制御装置が用いられており、入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。画像出力部８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００７５】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００７６】
図７（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００７７】
図７（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示する画像出力部９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００７８】
図７（Ｃ）に、電子機器の１つである携帯用情報機器（ＰＤＡ）９７０の外観図の例を示す。この携帯用情報機器（ＰＤＡ）９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示する画像出力部９７４、音出力部９７６を備える。
【００７９】
なお、本実施形態を利用できる電子機器としては、図７（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器を考えることができる。
【００８０】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８１】
本実施の形態では電源分離を行う回路ブロックの例としてアナログ回路とロジック回路の場合を例にとり説明したがこれに限られない。
【００８２】
例えば所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路が存在する場合のようにロジック回路同士で電源分離を行う場合でもよい。また所与のアナログ回路と当該アナログ回路とは別系統の電源で動作させたい他のアナログ回路が存在する場合のようにアナログ回路同士で電源分離を行う場合でもよい。
【００８３】
また本実施の形態では電源分離を行う回路ブロックがユーザブルゲートに設けられている場合を例にとり説明したがこれに限らず、ハードマクロ等であってもよい。
【００８４】
また本実施の形態では、ＩＣの外周にリング電源が配線されている場合の電源分離を例にとし説明したがこれに限られず、リング電源でない場合にも適用可能である。
【００８５】
また本実施の形態では、２系統の電源に分離する場合を例にとり説明したがこれに限られない。３系統以上の複数の電源系統に分離する場合でもよい。
【図面の簡単な説明】
【図１】本実施形態のレイアウト手法の一例について説明するための図である。
【図２】セルスリットの周辺の詳細な構成について説明するための図である。
【図３】セルスリットの周辺の基本セルの配置の一例について説明するための図である。
【図４】リング電源と分離ＰＡＤ用Ｉ／Ｏセルについて説明するための図である。
【図５】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図６】本実施の形態の電子機器のブロック図の一例を示す。
【図７】図７（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０ＩＣ
２０Ｉ／Ｏエリア
３０ハードマクロ
４０ユーザブルゲート
５０アナログ回路（第一の回路ブロック）
６０ロジック回路（第二の回路ブロック）
７０、８０分離ＰＡＤ用Ｉ／Ｏセル
９０、９２電源電圧配線用メタル
１００グランド電圧配線用メタル
１１０第一の電源配線エリア
１１２第二の電源配線エリア
１２０セルスリット（基本セルの未配置領域）
１６０アナログ電源供給用メタル
１７０デジタル電源供給用メタル
１８０、１８２デジタル電源ＰＡＤ用Ｉ／Ｏセル
２００基本セル
８００電子機器
８１０キャラクタ表示制御部
８２０入力部
８３０メモリ
８４０電源生成部
８５０画像出力部
８６０音出力部
１５００マイクロプロセッサ
１５１０ＣＰＵ
１５２０キャッシュ装置
１５４０リセット回路
１５５０プログラマブルタイマ
１５６０リアルタイムクロック（ＲＴＣ）
１５７０ＤＭＡ
１５８０割り込みコントローラ
１５９０シリアルインターフェース
１６００バスコントローラ
１６１０Ａ／Ｄ変換器
１６２０Ｄ／Ａ変換器
１６３０入力ポート
１６４０出力ポート
１６５０Ｉ／Ｏポート
１６６０クロック発生装置（ＰＬＬ）
１６７０プリスケーラ
１６８０各種バス
１６９０各種ピン
１７００マイクロコンピュータ
１７１０ＲＯＭ
１７２０ＲＡＭ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a layout design method for a semiconductor integrated circuit device and a semiconductor integrated circuit device manufactured by the layout design method. More specifically, a suitable power source between circuit blocks having different power supply systems in a gate array type semiconductor integrated circuit device. A layout design method for realizing isolation and a semiconductor integrated circuit device manufactured by the layout design method.
[0002]
[Background Art and Problems to be Solved by the Invention]
In recent years, with the increase in the scale of a circuit to be mounted on one semiconductor chip, the trend toward higher integration is remarkable. In such a semiconductor chip, one or a plurality of hard macros are embedded in a part of the gate array to form a highly functional semiconductor chip.
[0003]
The embedded cell array is one of the development methods of semi-custom IC that forms a semiconductor chip in which usable gates and hard macros are mixed, and basic cells are arranged in advance in the logic gate area. Hard macros can be placed in advance.
[0004]
In a semiconductor chip such as an embedded cell array, with high integration, it is necessary to mix circuits that require power source separation such as digital circuits and analog circuits.
[0005]
In such a case, if a current flows through a well between circuits that require power source separation, noise or malfunction occurs.
[0006]
The present invention has been made in view of the technical problems as described above, and an object of the present invention is to transmit a well between a plurality of circuit blocks that require power source separation in a gate array type semiconductor integrated circuit device. Another object of the present invention is to provide a layout design method for preventing the occurrence of noise and malfunction due to current flow, and a semiconductor integrated circuit device arranged by the layout design method.
[0007]
[Means for Solving the Problems]
The present invention relates to a layout design method for a gate array type semiconductor integrated circuit device, wherein at least a part of a first circuit block operated by a first power supply and a second circuit block operated by a second power supply are opposed to each other. When arranged so as to be discontinuous in the diffusion region extending in the direction connecting the first circuit block and the second circuit block between the first circuit block and the second circuit block, An unplaced area of basic cells is provided between the diffusion areas.
[0008]
A gate array type semiconductor integrated circuit device is an LSI in which basic cells corresponding to logic gates such as NAND or NOR are arranged on a chip on a chip. For example, an embedded cell array type LSI or a channelless gate array ( There are LSIs configured with SOG).
[0009]
The first circuit block and the second circuit block are most effective in the case of a circuit provided on a usable gate, but may be a hard macro.
[0010]
A circuit block represents a unit of a block of circuits. For example, a logical function unit or a Philip flop may be used as one block.
[0011]
According to the present invention, the P-well or N-well connecting the first circuit block and the second circuit that are separated from each other can be made discontinuous. As a result, the current flowing through the well between the first circuit block and the second circuit block can be cut off, so that the occurrence of noise or malfunction between two circuits having different power supply systems can be prevented.
[0012]
Creating a cell non-arranged region can be realized by, for example, extracting layout data and not creating a well from the beginning.
[0013]
The layout design method for a semiconductor integrated circuit device according to the present invention is characterized in that a non-arranged region of a plurality of basic cells is continuously provided linearly in a direction perpendicular to a direction in which the diffusion region extends.
[0014]
When a plurality of basic cells are not arranged in a direction perpendicular to the direction in which the diffusion region extends, it is preferable that the non-arranged region is linear.
[0015]
The layout design method for a semiconductor integrated circuit device according to the present invention is performed when the power supply wiring connected to the power supply voltage runs in a substantially ring shape in the I / O cell region provided in the outer peripheral region of the semiconductor integrated circuit device. The power supply wiring is made discontinuous at both ends of the first I / O cell connected to one PAD and the second I / O cell connected to the second PAD, and the first circuit block is connected to the first I / O cell. A first power supply wiring region for supplying one power supply voltage and a second power supply wiring region for supplying a second power supply voltage to the second circuit block are separated.
[0016]
According to the present invention, the ring power supply provided in the outer peripheral region of the semiconductor integrated circuit device can separate the wiring for supplying the first power supply voltage and the wiring for supplying the second power supply voltage. It is convenient to perform power source separation when supplying a power source voltage to a first circuit block and a second circuit block having different power systems using a ring power source.
[0017]
In the semiconductor integrated circuit device layout design method of the present invention, signal input / output and supply of power supply voltage to the first circuit block are performed via a PAD connected to an I / O cell located in the first power supply wiring region. The wiring to the first circuit block is performed so that the signal input / output and the power supply voltage of the second circuit block are connected via the PAD connected to the I / O cell located in the second power wiring region. Wiring to the second circuit block is performed so as to perform supply.
[0018]
According to the present invention, input / output of signals and supply of power supply voltage to circuit blocks of different power supply systems can be performed via PADs connected to I / O cells located in different power supply wiring regions. For this reason, even in a semiconductor integrated circuit device using a ring power supply, it is possible to input and output signals without being affected by ring wirings of different power supply voltages in the power supply system, thereby preventing noise and malfunction. Can do.
[0019]
In the semiconductor integrated circuit device layout design method according to the present invention, when an analog circuit and a logic circuit are mixed in the semiconductor integrated circuit device, the analog circuit is the first circuit block, and the logic circuit is the second circuit block. As a circuit block, a basic cell non-arranged region is provided.
[0020]
According to the present invention, it is possible to prevent a current from flowing through the well between the analog circuit and the logic circuit, and thus it is possible to prevent noise and malfunction.
[0021]
The layout design method for a semiconductor integrated circuit device according to the present invention provides a given logic circuit when a given logic circuit and another logic circuit to be operated by a power supply of a different system from the logic circuit exist. The logic circuit is used as the first circuit block, and another logic circuit is used as the second circuit block to provide a non-placement area of basic cells.
[0022]
According to the present invention, it is possible to prevent a current from flowing through a well between a given logic circuit and another logic circuit that is to be operated by a power supply of a system different from that of the logic circuit. For this reason, it is possible to prevent noise and malfunction caused by current flowing between the wells.
[0023]
For example, even when other power supplies are turned off, such as a real-time clock circuit, this is effective for power supply separation when there is a circuit that is desired to operate with an independent power supply.
[0024]
The present invention is a gate array type semiconductor integrated circuit device, which is arranged such that at least a part of a first circuit block operated by a first power supply and a second circuit block operated by a second power supply face each other. And the diffusion region extending between the first circuit block and the second circuit block and extending in the direction connecting the first circuit block and the second circuit block is discontinuous. A basic cell non-arranged area is provided between them.
[0025]
The layout design method for a semiconductor integrated circuit device according to the present invention is characterized in that a non-arranged region of a plurality of basic cells is provided linearly and continuously in a direction perpendicular to the direction in which the diffusion region extends.
[0026]
In the semiconductor integrated circuit device of the present invention, the power supply wiring connected to the power supply voltage runs in a substantially ring shape in the I / O cell region provided in the outer peripheral region, and the first ID connected to the first PAD. A first power supply voltage for supplying a first power supply voltage to the first circuit block by discontinuous the power supply wiring at both ends of the second I / O cell connected to the / O cell and the second PAD; And a second power supply wiring region for supplying a second power supply voltage to the second circuit block are separated from each other.
[0027]
The semiconductor integrated circuit device of the present invention performs input / output of signals and supply of power supply voltage to the first circuit block via the PAD connected to the I / O cell located in the first power supply wiring region, Input / output of signals and supply of power supply voltage to the second circuit block are performed through a PAD connected to an I / O cell located in the second power supply wiring region.
[0028]
The semiconductor integrated circuit device of the present invention is characterized in that a basic cell non-arranged region is provided with a given analog circuit as the first circuit block and a given logic circuit as the second circuit block. And
[0029]
In the semiconductor integrated circuit device of the present invention, a given logic circuit is the first circuit block, and the other logic circuit that is to be operated with a power supply different from the given logic circuit is connected to the second logic circuit. As a circuit block, a basic cell non-arranged region is provided.
[0030]
The microcomputer of the present invention is a microcomputer formed using any of the semiconductor integrated circuit devices described above, and a CPU core is formed as the hard macro.
[0031]
The electronic apparatus according to the present invention includes an input unit for data to be processed by the microcomputer, and an output unit for outputting data processed by the microcomputer.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
1. DESCRIPTION OF THE PREFERRED EMBODIMENTS Semiconductor Integrated Circuit Device Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0033]
FIG. 1 is a diagram for explaining an example of the layout method of the present embodiment.
[0034]
The IC 10 is an embedded cell array in which the usable gate 40 and the hard macro 30 are mixed.
[0035]
In the usable gate 40 of FIG. 1, basic cells (basic cells) are arranged on a lattice.
[0036]
Further, in the I / O area 20 provided on the outer periphery of the IC 10, power supply voltage wiring metals 90 and 92 connected to the power supply voltage (Vdd) and the ground voltage (Vss) and the ground voltage wiring metal 100 are substantially on the ring. Running to
[0037]
Reference numeral 50 denotes an analog circuit provided on the usable gate, and reference numeral 60 denotes a logic circuit provided on the usable gate.
[0038]
Since the analog circuit 50 needs to separate the power supply system from other logic circuits, separate PAD I / O cells 70 and 80 are disposed near the analog circuit 50.
[0039]
The separated PAD I / O cells 70 and 80 have a function of cutting the power supply voltage wiring metal (Vdd) at both ends thereof. In FIG. 1, the first power supply wiring area 110 and the second power supply wiring area 112 are separated by the separated PAD I / O cells 70 and 80. That is, the power supply voltage wiring metal 92 in the first power supply wiring area 110 and the power supply voltage wiring metal 90 in the second power supply wiring area 112 are discontinuous on both sides of the separated PAD I / O cells 70 and 80. .
[0040]
The ground voltage wiring metal 100 is continuous at both ends of the power supply separation PAD I / O cells 70 and 80.
[0041]
Here, the power supply voltage wiring metal 92 for supplying the power supply voltage (Vdd) to the analog circuit 50 is connected to the I / 0 cell provided in the first power supply wiring area, and the power supply voltage (Vdd) is supplied to the other logic circuits. By connecting the power supply voltage wiring metal 90 to be supplied to an I / 0 cell provided in the second power supply wiring area, the power supplied to the analog circuit can be separated from the power supplied to other logic circuits.
[0042]
Further, by connecting the wiring for supplying the input / output signal line to the analog circuit to the I / 0 cell provided in the first power supply wiring area 110, it is possible to prevent noise from entering the signal input to and output from the analog circuit. Can do.
[0043]
Here, the analog circuit 50 and the logic circuit 60 are arranged at positions where at least a part thereof is opposed. Wiring patterns for realizing the analog circuit 50 and the logic circuit 60 are designed in advance and can be prepared in a library or the like.
[0044]
In general, an analog circuit and a logic circuit need to be separated from each other in order to prevent noise and malfunction.
[0045]
In the case where circuit blocks having different power supply systems are arranged to face each other as in the analog circuit 50 and the logic circuit 60, a cell slit as shown by 120 is provided between both circuits in this embodiment.
[0046]
The cell slit 120 is a region where the basic cells on the slit are not arranged. A cell slit can be realized on the basic cell by performing mask layout so that the P well and the N well are not formed in the non-arranged region of the basic cell on the IC substrate.
[0047]
FIG. 2 is a diagram for explaining a detailed configuration around the cell slit, and shows a portion 130 in FIG. 1 in detail.
[0048]
As described with reference to FIG. 1, the wiring for supplying the power supply voltage is separated by using the separated PAD I / O cells 70 and 80 as a boundary.
[0049]
The analog power supply PAD I / O cell 190 is provided in the first power supply wiring area 110. An analog power supply metal 160 for supplying an analog power supply voltage to the analog circuit 50 and the analog portion of the hard macro 30 is connected to the analog power supply PAD I / O cell 190.
[0050]
The digital power supply PAD I / O cells 180 and 182 are provided in the second power supply wiring area 112. A digital power supply metal 170 for supplying a logic power supply voltage to the logic circuit 60 and the ring power supply 200 of the hard macro 30 is connected to the digital power supply PAD I / O cell 182.
[0051]
Thus, the analog power supply wiring and the digital power supply wiring of different power supply systems are connected to the separated power supply wiring.
[0052]
Further, N wells and P wells are alternately formed on the usable gate 40, and both wells continuously extend in the direction indicated by 140. Here, a portion constituted by the P well and the N well shown at 230 is one unit of the basic cell. FIG. 2 shows an example in which four basic cells are not arranged.
[0053]
As shown in FIG. 2, a plurality of N wells and P wells are alternately arranged between the analog circuit 50 and the digital circuit 60, and each well is parallel to the direction 140 connecting the analog circuit 50 and the digital circuit 60. Is growing.
[0054]
In the cell slit 120 of the present embodiment, the diffusion region (P well and N well) extending in the direction 140 connecting the analog circuit 50 and the digital circuit 60 between the analog circuit 50 and the digital circuit 60 is discontinuous. , Provided between the diffusion regions (P well and N well). Since no basic cell is disposed in the cell slit 120, no well is formed on the substrate.
[0055]
Generally, when wells are continuously generated on a substrate, a current flows on the wells. Between circuits with different power supply systems, this may cause noise and malfunction.
[0056]
However, in this embodiment, since the well extending in the direction connecting the analog circuit 50 and the digital circuit 60 is discontinuous by the cell slit, current flows between the analog circuit 50 and the digital circuit 60 through the well. Can be prevented.
[0057]
Therefore, it is possible to prevent noise and malfunction due to current flowing through a well between circuits separated from each other like the analog circuit 50 and the logic circuit 60.
[0058]
In addition, as shown in the figure, the non-arranged areas of a plurality of basic cells are set so that the cell slits are formed linearly.
[0059]
The basic cell between the cell slit 120 and the analog circuit (see 220) is preferably left unwired and not used.
[0060]
FIG. 3 is a diagram for explaining an example of the arrangement of basic cells around the cell slit.
[0061]
310 is a hard macro, and 320 and 330 are an analog circuit arrangement area and a logic circuit arrangement area of a usable gate, respectively.
[0062]
In general, a predetermined interval is provided between the hard macro 310 and the usable gate (320, 330) as indicated by 350. This is provided in accordance with a semiconductor chip design rule so as not to cause a short circuit between the hard macro and the 310 usable gates 320 and 330.
[0063]
In addition, the cell slit 340 of this embodiment is linearly provided in a direction 360 perpendicular to the well extending direction at a portion where the analog circuit arrangement area 320 and the logic arrangement area 330 of the usable gate face each other. As shown in the figure, the cell slit portion is not arranged with a plurality of basic cells arranged continuously in the direction of 340.
[0064]
FIG. 4 is a diagram for explaining the ring power supply and the separated PAD I / O cell. Reference numeral 400 denotes a ring power supply wiring running in a substantially ring shape on the outer periphery of the IC. As shown in the figure, the Vss supply metal 410, the Vdd supply metal 420, and the Vss supply metal 430 are substantially ring-shaped in the metal 1 region. Wired to
[0065]
Reference numerals 440 and 450 denote separation PAD I / O cells, which are connected to the separation PADs 442 and 452, respectively. The Vdd supply metal 420 is discontinuous at both ends of each separation PAD I / O cell 440 and 450. The Vss supply metals 410 and 430 are continuous at both ends of each separation PAD I / O cell 440 and 450.
[0066]
Thus, the Vdd supply metal 422 in the first power supply wiring region 460 is separated from the Vdd supply metal 420 in the second power supply wiring region.
[0067]
The separation PADs 440 and 450 are provided to separate the Vdd ring power supply. Further, a Vss supply metal 490 and a Vss supply metal 500 are connected to the separated PAD I / O cells 440 and 450, respectively, so that Vss can be supplied via the Vss supply metals 410 and 430 which are ring power supplies. It is done. The Vss supply metal 490 and the Vss supply metal 500 are wired in the metal 2 region.
[0068]
The analog VddPAD 472 connected to the I / O cell provided in the first power supply wiring region 460 is connected to an external analog power supply, and the analog Vdd supply metal 480 is connected to the I / O cell of the PAD. .
[0069]
2. Microcomputer FIG. 5 is an example of a hardware block diagram of the microcomputer of this embodiment.
[0070]
The microcomputer 1700 includes a CPU 1510, a reset circuit 1540, a programmable timer 1550, a real time clock (RTC) 1560, a DMA 1570, an interrupt controller 1580, a serial interface 1590, a bus controller 1600, an A / D converter 1610, and a D / A converter 1620. , Input port 1630, output port 1640, I / O port 1650, clock generator 1660, prescaler 1670, RAM 1720, and various buses 1680 connecting them, various pins 1690, and the like.
[0071]
Here, the real-time clock (RTC) 1560 is a logic circuit, but it is a circuit that needs to operate independently even when other power is turned off. Therefore, it is necessary to separate the power from other circuits. It is. Therefore, when there is a circuit with a different power supply system at a position facing the circuit block of the real-time clock (RTC) on the microcomputer chip, a cell slit is provided between the two circuits to prevent noise and malfunction. be able to.
[0072]
Further, since the A / D converter 1610 is an analog circuit, it is a circuit that requires power supply separation from other logic circuits. Therefore, when a logic circuit exists on the microcomputer chip at a position facing the circuit block of the A / D converter, it is possible to prevent noise and malfunction by providing a cell slit between the two circuits. .
[0073]
3. Electronic Device FIG. 6 shows an example of a block diagram of the electronic device of this embodiment. The electronic apparatus 800 includes a character display control unit 810, an input unit 820, a memory 830, a power generation unit 840, an image output unit 850, and a sound output unit 860.
[0074]
Here, the input unit 820 is for inputting various data. The character display control unit 810 uses the character display control device of the present embodiment, and performs various processes based on the data input by the input unit 820. The memory 830 serves as a work area for the microcomputer 810 and the like. The power generation unit 840 is for generating various power sources used in the electronic device 800. The image output unit 850 is for outputting various images (characters, icons, graphics, etc.) displayed by the electronic device.
[0075]
The sound output unit 860 is for outputting various sounds (sound, game sound, etc.) output from the electronic device 800, and the function can be realized by hardware such as a speaker.
[0076]
FIG. 7A illustrates an example of an external view of a mobile phone 950 which is one of electronic devices. The cellular phone 950 includes a dial button 952 that functions as an input unit, an LCD 954 that displays a telephone number, a name, an icon, and the like, and a speaker 956 that functions as a sound output unit and outputs sound.
[0077]
FIG. 7B illustrates an example of an external view of a portable game device 960 that is one of electronic devices. The portable game device 960 includes an operation button 962 that functions as an input unit, a cross key 964, an image output unit 966 that displays a game image, and a speaker 968 that functions as a sound output unit and outputs game sound.
[0078]
FIG. 7C illustrates an example of an external view of a portable information device (PDA) 970 that is one of electronic devices. The portable information device (PDA) 970 includes a keyboard 972 that functions as an input unit, an image output unit 974 that displays characters, numbers, graphics, and the like, and a sound output unit 976.
[0079]
As electronic devices that can use this embodiment, in addition to those shown in FIGS. 7A, 7B, and 7C, personal computers, pagers, electronic desk calculators, devices equipped with touch panels, projectors, An electronic device such as a word processor, a viewfinder type or a monitor direct view type video tape recorder, or a car navigation device can be considered.
[0080]
In addition, this invention is not limited to this embodiment, A various deformation | transformation implementation is possible within the range of the summary of this invention.
[0081]
In this embodiment, an example of an analog circuit and a logic circuit is described as an example of a circuit block for performing power source separation, but the present invention is not limited to this.
[0082]
For example, the power supply may be separated between the logic circuits as in the case where there is another logic circuit that is desired to operate with a power supply of a different system from the given logic circuit. Further, the power supply may be separated between the analog circuits as in the case where there is another analog circuit that is desired to operate with a power supply of a different system from the given analog circuit.
[0083]
In this embodiment, the case where the circuit block for performing power source separation is provided in the usable gate has been described as an example. However, the present invention is not limited to this, and a hard macro or the like may be used.
[0084]
Further, in this embodiment, the power source separation in the case where the ring power source is wired on the outer periphery of the IC has been described as an example.
[0085]
In the present embodiment, the case where the power supply is separated into two systems has been described as an example, but the present invention is not limited to this. It may be separated into a plurality of power supply systems of three or more systems.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining an example of a layout method according to an embodiment.
FIG. 2 is a diagram for explaining a detailed configuration around a cell slit;
FIG. 3 is a diagram for explaining an example of an arrangement of basic cells around a cell slit.
FIG. 4 is a diagram for explaining a ring power supply and an isolated PAD I / O cell;
FIG. 5 is an example of a hardware block diagram of the microcomputer according to the present embodiment.
FIG. 6 illustrates an example of a block diagram of an electronic device of this embodiment.
7A, 7B, and 7C are examples of external views of various electronic devices.
[Explanation of symbols]
10 IC
20 I / O area 30 Hard macro 40 Usable gate 50 Analog circuit (first circuit block)
60 logic circuit (second circuit block)
70, 80 Separation PAD I / O cells 90, 92 Power supply voltage wiring metal 100 Ground voltage wiring metal 110 First power supply wiring area 112 Second power supply wiring area 120 Cell slit (non-placement area of basic cell)
160 Analog power supply metal 170 Digital power supply metal 180, 182 Digital power supply PAD I / O cell 200 Basic cell 800 Electronic device 810 Character display control unit 820 Input unit 830 Memory 840 Power generation unit 850 Image output unit 860 Sound output Part 1500 Microprocessor 1510 CPU
1520 Cache Device 1540 Reset Circuit 1550 Programmable Timer 1560 Real Time Clock (RTC)
1570 DMA
1580 Interrupt controller 1590 Serial interface 1600 Bus controller 1610 A / D converter 1620 D / A converter 1630 Input port 1640 Output port 1650 I / O port 1660 Clock generator (PLL)
1670 Prescaler 1680 Various buses 1690 Various pins 1700 Microcomputer 1710 ROM
1720 RAM

Claims

A gate array type semiconductor integrated circuit device layout design method comprising:
In the case where the first circuit block operated by the first power source and the second circuit block operated by the second power source are arranged on the logic gate where the basic cell is disposed so as to face each other, A well is formed in a part of the diffusion region so that the diffusion region extending in the direction connecting the first circuit block and the second circuit block between the first circuit block and the second circuit block is discontinuous. A layout design method characterized by providing a non-arranged region of slit-shaped basic cells extending in a direction perpendicular to a direction in which a diffusion region extends by not forming a gap.

In claim 1,
A layout design method, wherein a plurality of basic cell non-arranged regions are provided linearly and continuously in a direction perpendicular to a direction in which the diffusion region extends.

In either claim 1 or 2,
The first I / O connected to the first PAD when the power supply wiring connected to the power supply voltage runs in a substantially ring shape in the I / O cell region provided in the outer peripheral region of the semiconductor integrated circuit device A first power supply for supplying a first power supply voltage to the first circuit block by discontinuous the power supply wiring at both ends of a second I / O cell connected to the cell and the second PAD A layout design method comprising: separating a wiring area and a second power wiring area for supplying a second power supply voltage to the second circuit block.

In claim 3,
Wiring to the first circuit block is performed so as to input / output signals to the first circuit block and supply power supply voltage via the PAD connected to the I / O cell located in the first power supply wiring region. ,
Wiring to the second circuit block is performed so as to input / output signals to the second circuit block and supply power supply voltage via the PAD connected to the I / O cell located in the second power wiring area. A layout design method characterized by that.

In any one of Claims 1 thru | or 4,
When an analog circuit and a logic circuit are mixed in the semiconductor integrated circuit device, the analog circuit is the first circuit block, and the logic circuit is the second circuit block, thereby providing a non-placement area for basic cells. A characteristic layout design method.

In any one of Claims 1 thru | or 5,
When the semiconductor integrated circuit device includes a given logic circuit and another logic circuit to be operated with a power supply different from that of the logic circuit, the given logic circuit is used as the first circuit block. A layout design method comprising providing a non-arranged area of basic cells using the logic circuit as the second circuit block.

A gate array type semiconductor integrated circuit device comprising:
On the logic gate where the basic cell is arranged, at least a part of the first circuit block operated by the first power supply and the second circuit block operated by the second power supply are arranged to face each other. A well is formed in a part of the diffusion region so that the diffusion region extending in the direction connecting the first circuit block and the second circuit block between the first circuit block and the second circuit block is discontinuous. The semiconductor integrated circuit device is characterized in that a non-arranged region of slit-like basic cells extending in a direction perpendicular to the direction in which the diffusion region extends is provided by not forming the structure.

8. The semiconductor integrated circuit device according to claim 7, wherein unplaced regions of a plurality of basic cells are provided linearly and continuously in a direction perpendicular to a direction in which the diffusion region extends.

In either of claims 7 or 8,
The power supply wiring connected to the power supply voltage runs in a substantially ring shape in the I / O cell region provided in the outer peripheral region, and the first I / O cell connected to the first PAD and the second PAD A first power supply wiring region for supplying a first power supply voltage to the first circuit block by making the power supply wiring discontinuous at both ends of the connected second I / O cell and the second A semiconductor integrated circuit device, wherein a second power supply wiring region for supplying a second power supply voltage to the circuit block is separated.

In claim 9,
Input / output of signals to the first circuit block and supply of power supply voltage via the PAD connected to the I / O cell located in the first power supply wiring region;
12. A semiconductor integrated circuit device, wherein signal input / output and power supply voltage are supplied to a second circuit block via a PAD connected to an I / O cell located in the second power supply wiring region.

In any of claims 7 to 10,
A semiconductor integrated circuit device, wherein a given analog circuit is used as the first circuit block and a given logic circuit is used as the second circuit block, and a non-placement area of basic cells is provided.

In any of claims 7 to 11,
A given logic circuit is the first circuit block, and a given logic circuit and another logic circuit to be operated by a power supply different from the logic circuit are used as the second circuit block. A semiconductor integrated circuit device comprising a region.

A microcomputer formed using the semiconductor integrated circuit device according to any one of claims 7 to 12,
A microcomputer in which a CPU core is formed as the hard macro.

A microcomputer according to claim 13;
Means for inputting data to be processed by the microcomputer;
An electronic device comprising: output means for outputting data processed by the microcomputer.