JP3948656B2

JP3948656B2 - Input buffer circuit, output buffer circuit, and input / output buffer circuit

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Publication number: JP3948656B2
Application number: JP2002132295A
Authority: JP
Inventors: 元衣笠
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-05-08
Filing date: 2002-05-08
Publication date: 2007-07-25
Anticipated expiration: 2022-05-08
Also published as: JP2003324341A

Description

【０００１】
【発明の属する技術分野】
本発明は、自分自身の電源の電圧よりも高い電圧の電源で動作する半導体装置と混在して使用される半導体装置のＩＯ領域（入出力領域）で用いられる入力バッファ回路、出力バッファ回路または入出力バッファ回路に関するものである。
【０００２】
【従来の技術】
電圧の異なる電源で動作する複数の半導体装置、例えば５Ｖの電源で動作する半導体装置と３．３Ｖの電源で動作する半導体装置が同一ボード上に混在して実装される場合、ボード上で両者が同じバスに接続されることがある。この場合、５Ｖの電源で動作する半導体装置から３．３Ｖの電源で動作する半導体装置に向かって電流が流れ込んだり、３．３Ｖの電源で動作する半導体装置のトランジスタが劣化ないしは破壊される場合がある等の問題がある。
【０００３】
これに対し、本出願人は、特開平７−１８３７７４号公報において、上記問題を解決するための１つの手段として、電界緩和用のトランジスタを備える新規な構造の入出力バッファ回路を提案している。
【０００４】
図４に示す入出力バッファ回路６２は、上記特開平７−１８３７７４号公報において開示されたものであり、入力部１２と、出力部１４とを備えている。
【０００５】
図示例の入出力バッファ回路６２において、まず、入力部１２は、パッド１８と信号線Ｎ４との間に接続されたＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２０と、電源と信号線Ｎ４との間に接続されたＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２と、信号線Ｎ４と信号線Ｎ５との間に接続されたインバータ２４と、その入力端子が信号線Ｎ５に接続されたインバータ３０とを備えている。
【０００６】
ここで、ＮＭＯＳ２０は、電界緩和用のトランジスタであり、そのゲートは電源に接続されている。また、ＰＭＯＳ２２のゲートは信号線Ｎ５に接続されている。インバータ２４は、入力バッファであり、電源と信号線Ｎ５との間に接続されたＰＭＯＳ２６と、信号線Ｎ５とグランドとの間に接続されたＮＭＯＳ２８とを備えている。これらのＰＭＯＳ２６およびＮＭＯＳ２８のゲートは共に信号線Ｎ４に接続されている。
【０００７】
一方、出力部１４は、電源とパッド１８との間に直列に接続されたＰＭＯＳ３２，３４と、パッド１８とグランドとの間に直列に接続されたＮＭＯＳ３６，３８と、信号線Ｎ１と信号線Ｎ３との間に直列に接続されたＮＭＯＳ４０，４２と、信号線Ｎ３とパッド１８との間に接続されたＰＭＯＳ４４と、信号線Ｄ１と信号線Ｎ１との間に接続されたインバータ４６と、信号線Ｄ２と信号線Ｎ２との間に接続されたインバータ４８とを備えている。
【０００８】
ここで、ＰＭＯＳ３２，３４およびＮＭＯＳ３８は、出力最終段の出力バッファであり、ＮＭＯＳ３６は、電界緩和用のトランジスタであり、かつ出力バッファの一部を形成している。ＰＭＯＳ３２のゲートは信号線Ｎ１に接続され、以下同様に、ＰＭＯＳ３４のゲートは信号線Ｎ３に、ＮＭＯＳ３６のゲートは電源に、ＮＭＯＳ３８のゲートは信号線Ｎ２に、ＮＭＯＳ４０のゲートは信号線ＥＮに、ＮＭＯＳ４２およびＰＭＯＳ４４のゲートは共に信号線Ｄ２に接続されている。
【０００９】
また、ＰＭＯＳ３２のバックゲートは電源に、ＰＭＯＳ３４，４４のバックゲートは共にパッド１８に接続されている。
【００１０】
以下、入出力バッファ回路６２の動作を説明する。
【００１１】
入出力バッファ回路６２は、半導体装置の双方向端子で用いられるものであり、信号の出力時には、パッド１８は、出力部１４により、ハイレベルまたはローレベルにドライブされる。一方、信号の入力時には、出力部１４の出力はハイインピーダンス状態とされ、外部からパッド１８を介して供給される信号は、入力部１２の電界緩和用トランジスタであるＮＭＯＳ２０を介して入力バッファのインバータ２４へ供給される。
【００１２】
入出力バッファ回路６２において、まず、信号の出力時に、出力部１４からハイレベルが出力される場合、信号線Ｄ１，Ｄ２は共にハイレベルとされ、信号線ＥＮもハイレベルとされる。
【００１３】
この時、信号線Ｎ１は、インバータ４６によりローレベルにドライブされ、ＰＭＯＳ３２がオンする。また、ＮＭＯＳ４０，４２はオン、ＰＭＯＳ４４はオフするので、オンしたＮＭＯＳ４０，４２を介して、インバータ４６により信号線Ｎ３もローレベルにドライブされ、ＰＭＯＳ３４もオンする。従って、パッド１８は、オンしたＰＭＯＳ３２，３４を介して電源レベルまでチャージアップされる。
【００１４】
なお、ＮＭＯＳ３６は、そのゲートに、電源電圧が供給されているのでオンしているが、信号線Ｎ２は、インバータ４８によりローレベルにドライブされるので、ＮＭＯＳ３８はオフする。このように、出力部１４からハイレベルを出力する場合、ＰＭＯＳ３２，３４はオン、ＮＭＯＳ３８はオフするので、パッド１８は、オンしたＰＭＯＳ３２，３４を介して電源レベルまでチャージアップされる。
【００１５】
また、信号の出力時に、出力部１４からローレベルが出力される場合、信号線Ｄ１，Ｄ２は共にローレベルとされ、信号線ＥＮはハイレベルとされる。
【００１６】
この時、ＮＭＯＳ３６はオンしており、信号線Ｎ２は、インバータ４８によりハイレベルにドライブされるので、ＮＭＯＳ３８もオンする。従って、パッド１８は、ＮＭＯＳ３６，３８を介してグランドレベルまでディスチャージされる。
【００１７】
なお、信号線Ｎ１は、インバータ４６によりハイレベルにドライブされ、ＰＭＯＳ３２はオフする。また、ＮＭＯＳ４０はオン、ＮＭＯＳ４２はオフする。ＰＭＯＳ３４，４４は、そのバックゲートがローレベルになるのでオフする。このように、出力部１４からローレベルを出力する場合、ＰＭＯＳ３２，３４はオフ、ＮＭＯＳ３６，３８はオンするので、パッド１８は、オンしたＮＭＯＳ３６，３８を介してグランドレベルまでディスチャージされる。
【００１８】
一方、信号の入力時に、出力部１４の出力がハイインピーダンス状態とされる場合、信号線Ｄ１はローレベル、信号線Ｄ２はハイレベル、信号線ＥＮはローレベルとされる。
【００１９】
以下、この入出力バッファ回路６２を用いる半導体装置の電源の電圧が３．３Ｖであり、入出力バッファ回路６２のパッド１８を介して、外部から３．３Ｖよりも高い５Ｖ（ハイレベルの電位）の信号が入力される場合の動作を説明する。
【００２０】
この場合、信号線Ｎ１は、インバータ４６により３．３Ｖにドライブされるので、ＰＭＯＳ３２はオフする。また、ＮＭＯＳ４０もオフ、ＰＭＯＳ４４は、そのソースおよびバックゲートにパッド１８の５Ｖが供給され、そのゲートに信号線Ｄ２の３．３Ｖが供給されるのでオンする。これにより、信号線Ｎ３は、オンしたＰＭＯＳ４４を介してパッド１８に供給された５Ｖのレベルまでチャージアップされ、ＰＭＯＳ３４はオフ状態となる。
【００２１】
また、信号線Ｎ２は、インバータ４８によりグランドレベルにドライブされるので、ＮＭＯＳ３８はオフする。電界緩和用トランジスタのＮＭＯＳ３６は、そのゲートに３．３Ｖの電源が供給されているので最初はオンしているが、バックバイアスのかかったしきい値電圧が仮に１．２Ｖだとすると、そのソース側のノードの電位が３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時点でオフする。従って、ＮＭＯＳ３８のドレインには、２．１Ｖ程度の電圧しかかからない。
【００２２】
このように、信号の入力時に、パッド１８に５Ｖの信号が供給された場合、ＰＭＯＳ３２，３４およびＮＭＯＳ３６，３８はオフするので、出力部１４はハイインピーダンス状態となる。
【００２３】
パッド１８に供給された５Ｖの信号は、電界緩和用トランジスタのＮＭＯＳ２０を介して入力バッファのインバータ２４に供給される。ここで、ＮＭＯＳ２０のゲートには３．３Ｖの電源が供給されているので最初はオンしているが、バックバイアスのかかったしきい値電圧が仮に１．２Ｖだとすると、信号線Ｎ４のレベルが３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時点でオフする。
【００２４】
インバータ２４に入力された２．１Ｖの信号は、このインバータ２４により反転出力され、信号線Ｎ５はグランドレベルにドライブされるので、ＰＭＯＳ２２がオンし、これにより、インバータ２４の入力は、３．３Ｖの電源電位までチャージアップされる。また、インバータ２４により反転出力されたグランドレベルの信号は、さらにインバータ３０により反転出力され、ハイレベルの信号として、この半導体装置の内部回路へ供給される。
【００２５】
このように、図示例の入出力バッファ回路６２は、出力部１４の構造を工夫することによって、パッドに５Ｖの信号が供給された場合のリーク電流の問題を解決すると共に、電界緩和用トランジスタのＮＭＯＳ２０，３６を設けることによって、入力バッファのインバータ２４や出力最終段のドライバのＮＭＯＳ３８に５Ｖの信号が供給されるのを防止し、トランジスタが劣化ないしは破壊されるという問題を解決するものである。
【００２６】
ところで、半導体装置の消費電力を削減する目的から、半導体装置の動作していない回路の一部もしくは全体に対して電源の供給を停止し、例えば電源の電圧をグランドレベルに落としたいという要求がある。例えば、図示例の入出力バッファ回路を用いる半導体装置において、入出力バッファ回路が動作していない期間、入出力バッファ回路用の電源の供給を停止することにより、その分の消費電力を削減することができる。
【００２７】
しかし、この半導体装置が、前述のように、５Ｖのバスに接続されている場合、入出力バッファ回路用の電源の供給を停止すると、ＮＭＯＳ２０，３６のゲートがグランドレベルとなり、これらのＮＭＯＳのゲート・ドレイン間の耐圧、例えば４．２Ｖを超える電圧が供給されることになるため、これらのＮＭＯＳ２０，３６が劣化もしくは破壊される可能性があるという問題があった。このため、従来の半導体装置では、電源の供給を停止することができなかった。
【００２８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、自分自身の電源の電圧よりも高い電圧の電源で動作する半導体装置と混在して用いられる可能性のある半導体装置において、動作していない回路の一部もしくは全部に対して電源の供給を停止し、その消費電力を削減することができる入力バッファ回路、出力バッファ回路および入出力バッファ回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
入力端子において、前記回路の出力が、パッドと入力バッファとの間に設けられた入力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする入力バッファ回路を提供するものである。
【００３０】
また、本発明は、第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
出力端子において、前記回路の出力が、パッドと出力バッファの出力最終段のＭＯＳトランジスタとの間に設けられた出力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする出力バッファ回路を提供する。
【００３１】
また、本発明は、第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
双方向端子において、前記回路の出力が、パッドと入力バッファとの間に設けられた入力バッファ電界緩和用のＭＯＳトランジスタのゲート、および前記パッドと出力バッファの出力最終段のＭＯＳトランジスタとの間に設けられた出力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする入出力バッファ回路を提供する。
【００３２】
ここで、前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記入力バッファ電界緩和用のＭＯＳトランジスタは、前記パッドと入力バッファとの間に接続されたＮＭＯＳトランジスタであることが好ましく、前記出力バッファ電界緩和用のＭＯＳトランジスタと出力最終段のＭＯＳトランジスタとは、この順に、前記パッドとグランドとの間に直列に接続されたＮＭＯＳトランジスタであることが好ましい。
また、前記出力バッファは、オープンドレイン型もしくはトーテムポール型のものであるのが好ましい。
また、前記第１および第２の電源は、それぞれＩＯ領域用および内部領域用の電源であり、前記内部領域用の電源の電圧レベルよりも前記ＩＯ領域用の電源の電圧レベルの方が高いのが好ましい。
また、前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、前記出力される電圧は、前記第１および第２の電源が共に供給されている場合にも、前記第１の電源の供給が停止されている場合にも、グランドレベルよりも高い電圧であることが好ましい。
また、前記第１の電源は前記第２の電源よりも高い電圧レベルを有し、
前記電圧を出力する回路は、前記第１の電源および第２の電源が共に供給されている場合は前記第１の電源の電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧を出力することが好ましい。
また、前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記電圧を出力する回路は、前記第１の電源と出力との間に接続され、ゲートおよびバックゲートが、それぞれ、前記第２の電源および第１の電源に接続された第１のＰＭＯＳトランジスタと、前記第２の電源と出力との間に接続され、ゲートおよびバックゲートが、それぞれ、前記第１の電源および第２の電源に接続された第２のＰＭＯＳトランジスタとからなることが好ましい。
【００３３】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路を詳細に説明する。
【００３４】
図１は、本発明の入出力バッファ回路に用いられるバイアス電圧発生回路の一実施例の構成概念図である。
同図に示す入出力バッファ回路２は、説明を容易にするために、本発明の入出力バッファ回路の構成の主要部分のみを概念的に表したものであり、電界緩和用の２つのトランジスタ４，６と、これらの電界緩和用トランジスタ４，６のゲートに共通に供給される信号（バイアス電圧）を生成するバイアス電圧発生回路１６とを備えている。
【００３５】
なお、この入出力バッファ回路２をＩＯ領域（入出力領域）に用いる半導体装置は、２種類の電源、例えばＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤで動作するものとする。
【００３６】
図示例の入出力バッファ回路２において、電界緩和用トランジスタ４，６は、入出力バッファ回路２のパッドに供給される、自分自身の電源の電圧よりも高い電圧の信号により発生する高電界から入出力バッファ回路２を構成する各トランジスタを保護する役割を果すものであり、例えばパッドと入力バッファとの間や、パッドと出力バッファの出力最終段のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）との間等に設けられる。
【００３７】
電界緩和用トランジスタ４，６のゲートに供給される信号を生成するバイアス電圧発生回路１６は、２つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）８，１０を備えている。
【００３８】
ここで、ＰＭＯＳ８は、ＩＯ領域用の電源ＶＤＤ３と内部ノードＡとの間に接続され、そのゲートおよびバックゲートは、それぞれ内部領域用の電源ＶＤＤおよびＩＯ領域用の電源ＶＤＤ３に接続されている。一方、ＰＭＯＳ１０は、内部領域用の電源ＶＤＤと内部ノードＡとの間に接続され、そのゲートおよびバックゲートは、それぞれＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤに接続されている。
【００３９】
なお、以下の説明では、内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖ、ＰＭＯＳ８，１０のしきい値電圧＝−０．７Ｖとし、電界緩和用トランジスタ４，６のゲート・ドレイン間の耐圧を４．２Ｖとする。
【００４０】
以下、入出力バッファ回路２の動作を説明する。
【００４１】
まず、内部領域用の電源ＶＤＤおよびＩＯ領域用の電源ＶＤＤ３が共に供給されている場合、すなわち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、ＰＭＯＳ８はオン、ＰＭＯＳ１０はオフする。従って、内部ノードＡは、ＰＭＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャージアップされる。
【００４２】
一方、ＩＯ領域用の電源ＶＤＤ３の供給が停止され、グランドレベルとされた場合、すなわち、内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝０Ｖの場合、ＰＭＯＳ８はオフ、ＰＭＯＳ１０はオンする。従って、内部ノードＡは、ＰＭＯＳ１０を介して内部領域用の電源ＶＤＤの電圧である１．８Ｖにチャージアップされる。
【００４３】
より詳細には、図２のグラフに示すように、ＩＯ領域用の電源ＶＤＤ３が３．３Ｖから０Ｖへ変化する場合、まず、ＩＯ領域用の電源ＶＤＤ３＝２．５ＶになるとＰＭＯＳ８がオフする。すなわち、この時点では、ＰＭＯＳ８，１０は両方ともオフであり、内部ノードＡはフローティング状態である。その後、ＩＯ領域用の電源ＶＤＤ３＝１．１ＶになるとＰＭＯＳ１０がオンし、この時点で内部ノードＡは、１．８Ｖにチャージアップされる。
【００４４】
また、内部領域用の電源ＶＤＤの供給が停止され、グランドレベルとされた場合、すなわち内部領域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、ＰＭＯＳ８がオン、ＰＭＯＳ１０がオフする。従って、内部ノードＡは、ＰＭＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャージアップされる。
【００４５】
このように、本発明の入出力バッファ回路２では、電源の供給、停止に関係なく、電界緩和用トランジスタ４，６のゲートがグランドレベルとなることはなく、ＩＯ領域用の電源ＶＤＤ３の電圧レベルである３．３Ｖ、ないしは内部領域用の電源ＶＤＤの電圧レベルである１．８Ｖの信号（バイアス電圧）が常に供給される。
【００４６】
従って、ＩＯ領域用の電源ＶＤＤ３ないしは内部領域用の電源ＶＤＤの供給を停止した場合に、パッドに５Ｖの信号が供給されたとしても、この信号の５Ｖと電界緩和用トランジスタ４，６のゲートに供給される信号の３．３Ｖまたは１．８Ｖとの差分の電圧が、電界緩和用トランジスタ４，６のゲート・ドレイン間の耐圧である４．２Ｖを超えることはないので、電界緩和用トランジスタ４，６の劣化や破壊を未然に防止することが可能となる。
【００４７】
言い換えると、本発明の入出力バッファ回路２を半導体装置のＩＯ領域に適用することによって、動作していない回路の一部ないしは全部に対して電源の供給を停止することができるので、その分の消費電力を削減することが可能となる。
【００４８】
なお、バイアス電圧発生回路１６は、図示例のものに限定されず、例えば他の半導体装置等からこの入出力バッファ回路２のパッドに供給される信号の電圧と電界緩和用トランジスタ４，６のゲートの電圧との差が、電界緩和用トランジスタ４，６のゲート・ドレイン間の耐圧を超えないように、内部ノードＡに所定の電圧レベルの信号を発生することができればよく、同様の機能を果す別の回路構成によっても実現可能である。従って、本発明のバイアス電圧発生回路は、第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路であればよい。ここで、作られた電圧は、電源電圧を昇圧するものでも降圧するものでもよい。
【００４９】
また、ＩＯ領域用の電源ＶＤＤ３、内部領域用の電源ＶＤＤおよび外部から供給される信号の電圧も上記具体的な数値に限定されない。さらに言えば、ＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤの電圧は異なる値でも同じ値でもよい。図示例の場合、ＩＯ領域用の電源ＶＤＤ３と内部領域用の電源ＶＤＤの電圧値が異なっていないと正しく動作しないが、両者の電圧値が同じ場合でも、同様の機能を果す回路を容易に実現可能である。
【００５０】
また、上記図示例では、この入出力バッファ回路２を用いる半導体装置が、２種類の電源で動作する場合の一例を挙げて説明したが、本発明はこれに限定されず、少なくとも２種類（２系統）の電源で動作する半導体装置に適用可能である。
【００５１】
以下、図４に示す従来の入出力バッファ回路６２に適用した場合の一例を挙げて、本発明を具体的に説明する。
【００５２】
図３は、本発明の入出力バッファ回路の一実施例の構成回路図である。
同図に示す入出力バッファ回路５０は、図４に示す従来の入出力バッファ回路６２と比べて、バイアス電圧発生回路１６を備える点と、電界緩和用トランジスタ２０，３６のゲートに、バイアス電圧発生回路１６によって発生される信号が供給される点と、ＩＯ領域用の電源ＶＤＤ３で動作する点が違うだけであるから、同一の構成要素に同一の符号を付し、その構造の詳細な説明は省略する。
【００５３】
すなわち、入出力バッファ回路５０は、入力部１２と、出力部１４とを備えている。また、入力部１２は、電界緩和用のトランジスタのＮＭＯＳ２０と、ＰＭＯＳ２２と、入力バッファのインバータ２４と、インバータ３０とを備えている。一方、出力部１４は、出力最終段のドライバのＰＭＯＳ３２，３４およびＮＭＯＳ３８と、電界緩和用トランジスタのＮＭＯＳ３６と、ＮＭＯＳ４０，４２と、ＰＭＯＳ４４と、インバータ４６，４８とを備えている。
【００５４】
なお、この入出力バッファ回路５０をＩＯ領域に用いる半導体装置は、ＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤの２種類の電源で動作するものとする。
【００５５】
以下、入出力バッファ回路５０の動作を説明する。
【００５６】
なお、入出力バッファ回路５０の機能的な動作は、図４に示す従来の入出力バッファ回路６２と全く同じであるから、ここでは、その繰り返しの説明は省略する。また、以下の説明においても、内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖとし、ＰＭＯＳのしきい値電圧＝−０．７Ｖ、ＮＭＯＳのしきい値電圧＝０．７Ｖ、電界緩和用トランジスタのゲート・ドレイン間の耐圧を４．２Ｖとする。
【００５７】
まず、内部領域用の電源ＶＤＤおよびＩＯ領域用の電源ＶＤＤ３が共に供給されている場合、すなわち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、および内部領域用の電源ＶＤＤの供給が停止され、グランドレベルとされた場合、すなわち内部領域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、バイアス電圧発生回路１６において、ＰＭＯＳ８はオン、ＰＭＯＳ１０はオフするので、内部ノードＡ、すなわち電界緩和用トランジスタのＮＭＯＳ２０，３６のゲートは、ＰＭＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャージアップされる。
【００５８】
この場合、パッドに５Ｖの信号が供給されたとしても、この信号の５Ｖと電界緩和用トランジスタ２０，３６のゲートに供給される信号の３．３Ｖとの差分の電圧は１．７Ｖであり、電界緩和用トランジスタ２０，３６のゲート・ドレイン間の耐圧である４．２Ｖを超えることはないので、電界緩和用トランジスタ２０，３６の劣化や破壊を防止することができる。
【００５９】
一方、ＩＯ領域用の電源ＶＤＤ３の供給が停止され、グランドレベルとされた場合、すなわち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝０Ｖの場合、バイアス電圧発生回路１６において、ＰＭＯＳ８はオフ、ＰＭＯＳ１０はオンするので、内部ノードＡ、すなわち電界緩和用トランジスタのＮＭＯＳ２０，３６のゲートは、ＰＭＯＳ１０を介して内部領域用の電源ＶＤＤの電圧である１．８Ｖにチャージアップされる。
【００６０】
この場合、パッドに５Ｖの信号が供給されたとしても、この信号の５Ｖと電界緩和用トランジスタ２０，３６のゲートに供給される信号の１．８Ｖとの差分の電圧は３．２Ｖであり、電界緩和用トランジスタ２０，３６のゲート・ドレイン間の耐圧である４．２Ｖを超えることはないので、電界緩和用トランジスタ２０，３６の劣化や破壊を防止することができる。
【００６１】
なお、図３に示す入出力バッファ回路５０において、ＰＭＯＳ４４のゲートも内部ノードＡに接続するのが好ましい。これにより、ＮＭＯＳ２０，３６の場合と同様に、例えばＩＯ領域用の電源ＶＤＤ３の供給を停止した場合であっても、ＰＭＯＳ４４のゲート・ソース間に、その耐圧を超える過大な電圧がかかってトランジスタが劣化ないしは破壊されるのを防止することができる。
【００６２】
ここで、本発明の入出力バッファ回路は、半導体装置のＩＯ領域で用いられる全ての入出力端子、すなわち入力専用端子、出力専用端子（オープンドレイン型およびトーテムポール型のものを含む）、双方向端子に適用されるものである。従って、上記実施例では、半導体装置の双方向端子に適用される入出力バッファ回路を一例に挙げて説明したが、本発明はこれに限定されず、入力専用端子および出力専用端子にも同様に適用可能である。
【００６３】
また、入力専用端子、出力専用端子および双方向端子の具体的な回路構成は何ら限定されず、本発明は、電界緩和用トランジスタを備えるものであれば、従来公知の構成のいずれのものにも適用可能である。
【００６４】
本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路は、基本的に以上のようなものである。
以上、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６５】
【発明の効果】
以上詳細に説明した様に、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路は、電界緩和用のトランジスタのゲートに、第１および第２の電源が共に供給されている場合には第１の電源の電圧レベルの信号を供給し、第１の電源の供給が停止されている場合には第２の電源の電圧レベルの信号を供給するようにしたものである。
これにより、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路によれば、半導体装置において、動作していない回路の一部ないしは全部に対して電源の供給を停止することができるので、その分の消費電力を削減することが可能となる。
【図面の簡単な説明】
【図１】本発明の入出力バッファ回路に用いられるバイアス電圧発生回路の一実施例の構成概念図である。
【図２】ＩＯ領域用の電源ＶＤＤ３の供給を停止してグランドレベルとする場合の内部ノードＡの変化を表す一実施例のグラフである。
【図３】本発明の入出力バッファ回路の一実施例の構成回路図である。
【図４】従来の入出力バッファ回路の一例の構成回路図である。
【符号の説明】
２，５０，６２入出力バッファ回路
４，６電界緩和用トランジスタ
８，１０，２２，２６，３２，３４，４４Ｐ型ＭＯＳトランジスタ
１２入力部
１４出力部
１６バイアス電圧発生回路
１８パッド
２０，２８，３６，３８，４０，４２Ｎ型ＭＯＳトランジスタ
２４，３０，４６，４８インバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input buffer circuit, an output buffer circuit, or an input buffer circuit used in an IO region (input / output region) of a semiconductor device used in combination with a semiconductor device that operates with a power supply having a voltage higher than its own power supply voltage. The present invention relates to an output buffer circuit.
[0002]
[Prior art]
When a plurality of semiconductor devices that operate with power supplies having different voltages, for example, a semiconductor device that operates with a power supply of 5V and a semiconductor device that operates with a power supply of 3.3V are mounted together on the same board, May be connected to the same bus. In this case, a current flows from a semiconductor device operating with a 5 V power source toward a semiconductor device operating with a 3.3 V power source, or a transistor of the semiconductor device operating with a 3.3 V power source may be deteriorated or destroyed. There are some problems.
[0003]
On the other hand, the present applicant has proposed an input / output buffer circuit having a novel structure including a transistor for electric field relaxation as one means for solving the above problem in Japanese Patent Application Laid-Open No. 7-183774. .
[0004]
The input / output buffer circuit 62 shown in FIG. 4 is disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 7-183774, and includes an input unit 12 and an output unit 14.
[0005]
In the illustrated input / output buffer circuit 62, first, the input unit 12 includes an N-type MOS transistor (hereinafter referred to as NMOS) 20 connected between the pad 18 and the signal line N4, a power source, and a signal line N4. A P-type MOS transistor (hereinafter referred to as PMOS) 22 connected in between, an inverter 24 connected between the signal line N4 and the signal line N5, and an inverter 30 whose input terminal is connected to the signal line N5, It has.
[0006]
Here, the NMOS 20 is a transistor for electric field relaxation, and its gate is connected to a power source. The gate of the PMOS 22 is connected to the signal line N5. The inverter 24 is an input buffer and includes a PMOS 26 connected between the power supply and the signal line N5, and an NMOS 28 connected between the signal line N5 and the ground. The gates of these PMOS 26 and NMOS 28 are both connected to the signal line N4.
[0007]
On the other hand, the output unit 14 includes PMOSs 32 and 34 connected in series between the power supply and the pad 18, NMOSs 36 and 38 connected in series between the pad 18 and the ground, a signal line N1, and a signal line N3. NMOSs 40 and 42 connected in series between each other, a PMOS 44 connected between the signal line N3 and the pad 18, an inverter 46 connected between the signal line D1 and the signal line N1, and a signal line And an inverter 48 connected between D2 and the signal line N2.
[0008]
Here, the PMOSs 32 and 34 and the NMOS 38 are output buffers at the final output stage, and the NMOS 36 is a transistor for electric field relaxation and forms a part of the output buffer. The gate of the PMOS 32 is connected to the signal line N1. Similarly, the gate of the PMOS 34 is connected to the signal line N3, the gate of the NMOS 36 is the power source, the gate of the NMOS 38 is the signal line N2, the gate of the NMOS 40 is the signal line EN, and the NMOS 42. The gates of the PMOS 44 and the PMOS 44 are both connected to the signal line D2.
[0009]
The back gate of the PMOS 32 is connected to the power source, and the back gates of the PMOSs 34 and 44 are both connected to the pad 18.
[0010]
Hereinafter, the operation of the input / output buffer circuit 62 will be described.
[0011]
The input / output buffer circuit 62 is used as a bidirectional terminal of the semiconductor device. When a signal is output, the pad 18 is driven to a high level or a low level by the output unit 14. On the other hand, when the signal is input, the output of the output unit 14 is in a high impedance state, and the signal supplied from the outside via the pad 18 is input to the inverter of the input buffer via the NMOS 20 which is an electric field relaxation transistor of the input unit 12. 24.
[0012]
In the input / output buffer circuit 62, first, when a high level is output from the output unit 14 when a signal is output, both the signal lines D1 and D2 are set to a high level, and the signal line EN is also set to a high level.
[0013]
At this time, the signal line N1 is driven to a low level by the inverter 46, and the PMOS 32 is turned on. Since the NMOSs 40 and 42 are turned on and the PMOS 44 is turned off, the signal line N3 is also driven to a low level by the inverter 46 through the NMOSs 40 and 42 that are turned on, and the PMOS 34 is also turned on. Accordingly, the pad 18 is charged up to the power supply level via the PMOSs 32 and 34 that are turned on.
[0014]
The NMOS 36 is turned on because the power supply voltage is supplied to its gate, but the NMOS 38 is turned off because the signal line N2 is driven to a low level by the inverter 48. Thus, when outputting a high level from the output unit 14, the PMOSs 32 and 34 are turned on and the NMOS 38 is turned off, so that the pad 18 is charged up to the power supply level via the turned on PMOSs 32 and 34.
[0015]
Further, when a low level is output from the output unit 14 during signal output, both the signal lines D1 and D2 are set to a low level, and the signal line EN is set to a high level.
[0016]
At this time, the NMOS 36 is turned on, and the signal line N2 is driven to a high level by the inverter 48, so that the NMOS 38 is also turned on. Therefore, the pad 18 is discharged to the ground level via the NMOSs 36 and 38.
[0017]
The signal line N1 is driven to a high level by the inverter 46, and the PMOS 32 is turned off. The NMOS 40 is turned on and the NMOS 42 is turned off. The PMOSs 34 and 44 are turned off because their back gates are at a low level. Thus, when outputting a low level from the output unit 14, the PMOSs 32 and 34 are turned off and the NMOSs 36 and 38 are turned on, so that the pad 18 is discharged to the ground level via the NMOSs 36 and 38 that are turned on.
[0018]
On the other hand, when the output of the output unit 14 is set to the high impedance state at the time of signal input, the signal line D1 is set to the low level, the signal line D2 is set to the high level, and the signal line EN is set to the low level.
[0019]
Hereinafter, the voltage of the power supply of the semiconductor device using the input / output buffer circuit 62 is 3.3V, and 5V (high level potential) higher than 3.3V from the outside through the pad 18 of the input / output buffer circuit 62. The operation when the above signal is input will be described.
[0020]
In this case, since the signal line N1 is driven to 3.3V by the inverter 46, the PMOS 32 is turned off. Further, the NMOS 40 is also turned off, and the PMOS 44 is turned on because 5 V of the pad 18 is supplied to its source and back gate and 3.3 V of the signal line D2 is supplied to its gate. As a result, the signal line N3 is charged up to the level of 5V supplied to the pad 18 via the PMOS 44 which is turned on, and the PMOS 34 is turned off.
[0021]
Since the signal line N2 is driven to the ground level by the inverter 48, the NMOS 38 is turned off. The NMOS 36 of the electric field relaxation transistor is initially turned on because 3.3V power is supplied to its gate. However, if the back biased threshold voltage is 1.2V, It turns off when the potential of the node becomes 3.3V-1.2V = 2.1V. Therefore, only a voltage of about 2.1 V is applied to the drain of the NMOS 38.
[0022]
Thus, when a signal of 5V is supplied to the pad 18 at the time of signal input, the PMOSs 32 and 34 and the NMOSs 36 and 38 are turned off, so that the output unit 14 is in a high impedance state.
[0023]
The 5 V signal supplied to the pad 18 is supplied to the inverter 24 of the input buffer via the NMOS 20 of the electric field relaxation transistor. Here, since the 3.3V power is supplied to the gate of the NMOS 20, it is initially turned on. However, if the back biased threshold voltage is 1.2V, the level of the signal line N4 is 3V. Turns off when 3V-1.2V = 2.1V.
[0024]
The 2.1V signal input to the inverter 24 is inverted and output by the inverter 24, and the signal line N5 is driven to the ground level. Therefore, the PMOS 22 is turned on, whereby the input of the inverter 24 is 3.3V. Is charged up to the power supply potential. The ground level signal inverted by the inverter 24 is further inverted by the inverter 30 and supplied to the internal circuit of the semiconductor device as a high level signal.
[0025]
As described above, the input / output buffer circuit 62 in the illustrated example solves the problem of leakage current when a signal of 5 V is supplied to the pad by devising the structure of the output unit 14, and By providing the NMOSs 20 and 36, it is possible to prevent the 5V signal from being supplied to the inverter 24 of the input buffer and the NMOS 38 of the driver at the final output stage, thereby solving the problem that the transistor is deteriorated or destroyed.
[0026]
By the way, for the purpose of reducing the power consumption of the semiconductor device, there is a demand for stopping the supply of power to a part or the whole of the circuit in which the semiconductor device is not operating, for example, to reduce the power supply voltage to the ground level. . For example, in a semiconductor device using the illustrated input / output buffer circuit, the power consumption for the input / output buffer circuit is reduced by stopping the supply of power for the input / output buffer circuit while the input / output buffer circuit is not operating. Can do.
[0027]
However, when the semiconductor device is connected to the 5V bus as described above, when the supply of power for the input / output buffer circuit is stopped, the gates of the NMOSs 20 and 36 become the ground level, and the gates of these NMOSs -Since a breakdown voltage between drains, for example, a voltage exceeding 4.2 V is supplied, there is a problem that these NMOSs 20 and 36 may be deteriorated or destroyed. For this reason, in the conventional semiconductor device, the power supply cannot be stopped.
[0028]
[Problems to be solved by the invention]
  An object of the present invention is to solve the problems based on the above prior art and operate in a semiconductor device that may be used in combination with a semiconductor device that operates with a power supply having a voltage higher than its own power supply voltage. Power supply can be stopped for some or all of the circuits that are not connected to reduce power consumption.Input buffer circuit, output buffer circuit andAn input / output buffer circuit is provided.
[0029]
[Means for Solving the Problems]
  In order to achieve the above object, the present invention provides a semiconductor device that operates with at least two types of power supplies including first and second power supplies.
  When both the first and second power sources are supplied, the voltage of the first power source or the voltage generated from the first power source is output, and the supply of the first power source is stopped. A circuit for outputting the voltage of the second power source or the voltage generated from the second power source if
  In the input terminal, the output of the circuit is provided between the pad and the input buffer.Input bufferAn input buffer circuit is provided which is connected to a gate of a MOS transistor for electric field relaxation.
[0030]
  According to another aspect of the present invention, there is provided a semiconductor device that operates with at least two types of power sources including a first power source and a second power source.
  When both the first and second power sources are supplied, the voltage of the first power source or the voltage generated from the first power source is output, and the supply of the first power source is stopped. A circuit for outputting the voltage of the second power source or the voltage generated from the second power source if
  At the output terminal, the output of the circuit is provided between the pad and the MOS transistor at the output final stage of the output buffer.Output bufferAn output buffer circuit is provided which is connected to the gate of a MOS transistor for electric field relaxation.
[0031]
  According to another aspect of the present invention, there is provided a semiconductor device that operates with at least two types of power sources including a first power source and a second power source.
  When both the first and second power sources are supplied, the voltage of the first power source or the voltage generated from the first power source is output, and the supply of the first power source is stopped. A circuit for outputting the voltage of the second power source or the voltage generated from the second power source if
  In the bidirectional terminal, the output of the circuit is provided between the pad and the input buffer.Input bufferProvided between the gate of the MOS transistor for electric field relaxation and between the pad and the MOS transistor at the output final stage of the output bufferOutput bufferAn input / output buffer circuit characterized by being connected to the gate of a MOS transistor for electric field relaxation is provided.
[0032]
  here,Each of the first and second power supplies has a high voltage level compared to the ground level;
Preferably, the input buffer electric field relaxation MOS transistor is an NMOS transistor connected between the pad and the input buffer, and the output buffer electric field relaxation MOS transistor and the output final stage MOS transistor are: In this order, the NMOS transistor is preferably connected in series between the pad and the ground.
Also,The output buffer is preferably an open drain type or a totem pole type.
  The first and second power sources are power sources for the IO region and the internal region, respectively, and the voltage level of the power source for the IO region is higher than the voltage level of the power source for the internal region. Is preferred.
The first and second power supplies both have a voltage level higher than the ground level, and the output voltage is supplied from both the first and second power supplies. In addition, even when the supply of the first power supply is stopped, the voltage is preferably higher than the ground level.
The first power source has a higher voltage level than the second power source;
The circuit that outputs the voltage outputs the voltage of the first power supply when both the first power supply and the second power supply are supplied, and the supply of the first power supply is stopped. It is preferable to output the voltage of the second power source.
The first and second power supplies both have a high voltage level compared to the ground level,
The circuit for outputting the voltage is connected between the first power supply and the output, and a gate and a back gate are respectively connected to the first PMOS transistor connected to the second power supply and the first power supply. Preferably, the gate is connected between the second power source and the output, and the gate and the back gate are each composed of a second PMOS transistor connected to the first power source and the second power source.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
  In the following, based on the preferred embodiments shown in the accompanying drawings,Input buffer circuit, output buffer circuit andThe input / output buffer circuit will be described in detail.
[0034]
FIG. 1 is a conceptual diagram of a configuration of an embodiment of a bias voltage generating circuit used in an input / output buffer circuit of the present invention.
The input / output buffer circuit 2 shown in the figure conceptually shows only the main part of the configuration of the input / output buffer circuit of the present invention for the sake of easy explanation, and includes two transistors 4 for electric field relaxation. , 6 and a bias voltage generating circuit 16 for generating a signal (bias voltage) supplied in common to the gates of the electric field relaxation transistors 4, 6.
[0035]
It is assumed that the semiconductor device using the input / output buffer circuit 2 for the IO region (input / output region) operates with two types of power supplies, for example, the power supply VDD3 for the IO region and the power supply VDD for the internal region.
[0036]
In the illustrated input / output buffer circuit 2, the electric field relaxation transistors 4 and 6 are input from a high electric field generated by a signal having a voltage higher than the voltage of its own power supply supplied to the pad of the input / output buffer circuit 2. It plays the role of protecting each transistor constituting the output buffer circuit 2, for example, between the pad and the input buffer or between the pad and the output buffer at the final output stage N-type MOS transistor (hereinafter referred to as NMOS). It is provided between.
[0037]
The bias voltage generation circuit 16 that generates a signal supplied to the gates of the electric field relaxation transistors 4 and 6 includes two P-type MOS transistors (hereinafter referred to as PMOS) 8 and 10.
[0038]
Here, the PMOS 8 is connected between the power supply VDD3 for the IO region and the internal node A, and its gate and back gate are connected to the power supply VDD for the internal region and the power supply VDD3 for the IO region, respectively. On the other hand, the PMOS 10 is connected between the power supply VDD for the internal region and the internal node A, and its gate and back gate are connected to the power supply VDD3 for the IO region and the power supply VDD for the internal region, respectively.
[0039]
In the following description, the power supply VDD for the internal region is 1.8 V, the power supply VDD3 for the IO region is 3.3 V, the threshold voltage of the PMOSs 8 and 10 is −0.7 V, and the electric field relaxation transistors 4 6 with a breakdown voltage between the gate and drain of 4.2V.
[0040]
Hereinafter, the operation of the input / output buffer circuit 2 will be described.
[0041]
First, when both the internal region power supply VDD and the IO region power supply VDD3 are supplied, that is, when the internal region power supply VDD = 1.8V and the IO region power supply VDD3 = 3.3V, the PMOS 8 On, PMOS 10 is off. Therefore, the internal node A is charged up to 3.3 V, which is the voltage of the power supply VDD3 for the IO region, via the PMOS 8.
[0042]
On the other hand, when the supply of the power supply VDD3 for the IO region is stopped and set to the ground level, that is, when the power supply VDD for the internal region is 1.8V and the power supply VDD3 for the IO region is 0V, the PMOS 8 is turned off. Turns on. Accordingly, the internal node A is charged up to 1.8 V that is the voltage of the power supply VDD for the internal region via the PMOS 10.
[0043]
More specifically, as shown in the graph of FIG. 2, when the power supply VDD3 for the IO region changes from 3.3V to 0V, first, the PMOS 8 is turned off when the power supply VDD3 for the IO region becomes 2.5V. That is, at this time, both the PMOSs 8 and 10 are off, and the internal node A is in a floating state. Thereafter, when the power supply VDD3 for the IO region becomes 1.1V, the PMOS 10 is turned on, and at this time, the internal node A is charged up to 1.8V.
[0044]
Further, when the supply of the power supply VDD for the internal region is stopped and is set to the ground level, that is, when the power supply VDD for the internal region is 0V and the power supply VDD3 for the IO region is 3.3V, the PMOS 8 is on and the PMOS 10 is Turn off. Therefore, the internal node A is charged up to 3.3 V, which is the voltage of the power supply VDD3 for the IO region, via the PMOS 8.
[0045]
As described above, in the input / output buffer circuit 2 of the present invention, the gates of the electric field relaxation transistors 4 and 6 do not become the ground level regardless of the supply and stop of the power supply, and the voltage level of the power supply VDD3 for the IO region. A signal (bias voltage) of 3.3V or 1.8V which is the voltage level of the power supply VDD for the internal region is always supplied.
[0046]
Therefore, even if a 5V signal is supplied to the pad when the supply of the power supply VDD3 for the IO region or the power supply VDD for the internal region is stopped, the signal 5V and the gates of the field relaxation transistors 4 and 6 are supplied. Since the voltage difference between 3.3V and 1.8V of the supplied signal does not exceed 4.2V which is the breakdown voltage between the gate and drain of the electric field relaxation transistors 4 and 6, the electric field relaxation transistor 4 , 6 can be prevented in advance.
[0047]
In other words, by applying the input / output buffer circuit 2 of the present invention to the IO region of the semiconductor device, it is possible to stop supplying power to some or all of the circuits that are not operating. It becomes possible to reduce power consumption.
[0048]
The bias voltage generation circuit 16 is not limited to the illustrated example. For example, the voltage of a signal supplied from another semiconductor device or the like to the pad of the input / output buffer circuit 2 and the gates of the electric field relaxation transistors 4 and 6. It is sufficient that a signal of a predetermined voltage level can be generated at the internal node A so that the difference from the voltage does not exceed the breakdown voltage between the gate and drain of the electric field relaxation transistors 4 and 6, and the same function is achieved. It can be realized by another circuit configuration. Therefore, the bias voltage generation circuit of the present invention outputs the voltage of the first power supply or the voltage generated from the first power supply when both the first and second power supplies are supplied, When the supply of the first power supply is stopped, any circuit that outputs the voltage of the second power supply or the voltage generated from the second power supply may be used. Here, the generated voltage may be one that boosts or lowers the power supply voltage.
[0049]
Further, the power supply VDD3 for the IO region, the power supply VDD for the internal region, and the voltage of the signal supplied from the outside are not limited to the above specific values. Furthermore, the voltages of the power supply VDD3 for the IO region and the power supply VDD for the internal region may be different values or the same value. In the case of the illustrated example, the power supply VDD3 for the IO area and the power supply VDD for the internal area do not operate correctly unless the voltage values are different, but even if both voltage values are the same, a circuit that performs the same function is easily realized. Is possible.
[0050]
In the illustrated example, the semiconductor device using the input / output buffer circuit 2 is described as an example in which the semiconductor device operates with two types of power supplies. However, the present invention is not limited to this, and at least two types (2 The present invention can be applied to a semiconductor device that operates with a power source of a system.
[0051]
Hereinafter, the present invention will be specifically described with reference to an example of application to the conventional input / output buffer circuit 62 shown in FIG.
[0052]
FIG. 3 is a configuration circuit diagram of an embodiment of the input / output buffer circuit of the present invention.
Compared with the conventional input / output buffer circuit 62 shown in FIG. 4, the input / output buffer circuit 50 shown in FIG. 4 includes a bias voltage generating circuit 16 and generates a bias voltage at the gates of the electric field relaxation transistors 20 and 36. The only difference is that the signal generated by the circuit 16 is supplied and the operation with the power supply VDD3 for the IO region. Therefore, the same reference numerals are given to the same components, and a detailed description of the structure will be given. Omitted.
[0053]
That is, the input / output buffer circuit 50 includes an input unit 12 and an output unit 14. The input unit 12 includes an NMOS 20 as a field relaxation transistor, a PMOS 22, an inverter 24 as an input buffer, and an inverter 30. On the other hand, the output unit 14 includes PMOSs 32 and 34 and NMOS 38 which are drivers at the final output stage, NMOS 36 which is an electric field reducing transistor, NMOSs 40 and 42, PMOS 44, and inverters 46 and 48.
[0054]
It is assumed that the semiconductor device using the input / output buffer circuit 50 for the IO region operates with two types of power sources, the power supply VDD3 for the IO region and the power supply VDD for the internal region.
[0055]
Hereinafter, the operation of the input / output buffer circuit 50 will be described.
[0056]
Since the functional operation of the input / output buffer circuit 50 is exactly the same as that of the conventional input / output buffer circuit 62 shown in FIG. 4, the repeated description thereof is omitted here. Also in the following description, the internal region power supply VDD = 1.8 V, the IO region power supply VDD3 = 3.3 V, the PMOS threshold voltage = −0.7 V, and the NMOS threshold voltage = The breakdown voltage between the gate and drain of the transistor for electric field relaxation is 0.7 V and 4.2 V.
[0057]
First, when both the internal region power VDD and the IO region power VDD3 are supplied, that is, when the internal region power VDD = 1.8V, the IO region power VDD3 = 3.3V, and the internal region When the supply of the region power supply VDD is stopped and set to the ground level, that is, when the power supply VDD for the internal region is 0 V and the power supply VDD3 for the IO region is 3.3 V, the PMOS 8 in the bias voltage generating circuit 16 is Since the PMOS 10 is turned off, the internal node A, that is, the gates of the NMOSs 20 and 36 of the electric field relaxation transistor is charged up to 3.3 V that is the voltage of the power supply VDD3 for the IO region via the PMOS 8.
[0058]
In this case, even if a 5 V signal is supplied to the pad, the difference voltage between 5 V of this signal and 3.3 V of the signal supplied to the gates of the electric field relaxation transistors 20 and 36 is 1.7 V. Since the breakdown voltage between the gate and the drain of the electric field relaxation transistors 20 and 36 does not exceed 4.2 V, the electric field relaxation transistors 20 and 36 can be prevented from being deteriorated or broken.
[0059]
On the other hand, when the supply of the power supply VDD3 for the IO region is stopped and is set to the ground level, that is, when the power supply VDD for the internal region is 1.8V and the power supply VDD3 for the IO region is 0V, the bias voltage generation circuit 16 Since the PMOS 8 is turned off and the PMOS 10 is turned on, the internal node A, that is, the gates of the NMOSs 20 and 36 of the electric field relaxation transistor are charged up to 1.8 V that is the voltage of the power supply VDD for the internal region through the PMOS 10. .
[0060]
In this case, even if a 5V signal is supplied to the pad, the difference voltage between the 5V of this signal and the 1.8V of the signal supplied to the gates of the electric field relaxation transistors 20 and 36 is 3.2V. Since the breakdown voltage between the gate and the drain of the electric field relaxation transistors 20 and 36 does not exceed 4.2 V, the electric field relaxation transistors 20 and 36 can be prevented from being deteriorated or broken.
[0061]
In the input / output buffer circuit 50 shown in FIG. 3, the gate of the PMOS 44 is also preferably connected to the internal node A. As a result, as in the case of the NMOSs 20 and 36, for example, even when the supply of the power supply VDD3 for the IO region is stopped, an excessive voltage exceeding the withstand voltage is applied between the gate and source of the PMOS 44 so that the transistor is Deterioration or destruction can be prevented.
[0062]
Here, the input / output buffer circuit of the present invention includes all input / output terminals used in the IO region of the semiconductor device, that is, input-only terminals, output-only terminals (including open drain type and totem pole type), bidirectional. Applies to terminals. Therefore, in the above embodiment, the input / output buffer circuit applied to the bidirectional terminal of the semiconductor device has been described as an example. However, the present invention is not limited to this, and the same applies to the input dedicated terminal and the output dedicated terminal. Applicable.
[0063]
Further, the specific circuit configurations of the input dedicated terminal, the output dedicated terminal, and the bidirectional terminal are not limited in any way, and the present invention can be applied to any of the conventionally known configurations as long as it includes an electric field relaxation transistor. Applicable.
[0064]
  Of the present inventionInput buffer circuit, output buffer circuit andThe input / output buffer circuit is basically as described above.
  As described above, the present inventionInput buffer circuit, output buffer circuit andAlthough the input / output buffer circuit has been described in detail, the present invention is not limited to the above-described embodiments, and various improvements and modifications may be made without departing from the spirit of the present invention.
[0065]
【The invention's effect】
  As explained in detail above, the present inventionInput buffer circuit, output buffer circuit andThe input / output buffer circuit supplies a signal at the voltage level of the first power supply to the gate of the transistor for electric field relaxation when both the first and second power supplies are supplied, and supplies the first power supply. When is stopped, a signal at the voltage level of the second power supply is supplied.
  As a result, the present inventionInput buffer circuit, output buffer circuit andAccording to the input / output buffer circuit, the power supply can be stopped for a part or all of the circuits that are not operating in the semiconductor device, so that the power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram of a configuration of an embodiment of a bias voltage generating circuit used in an input / output buffer circuit of the present invention.
FIG. 2 is a graph showing an example of a change in an internal node A when the supply of a power supply VDD3 for an IO area is stopped to a ground level.
FIG. 3 is a configuration circuit diagram of an embodiment of an input / output buffer circuit according to the present invention.
FIG. 4 is a configuration circuit diagram of an example of a conventional input / output buffer circuit.
[Explanation of symbols]
2, 50, 62 I / O buffer circuit
4,6 Transistors for electric field relaxation
8, 10, 22, 26, 32, 34, 44 P-type MOS transistor
12 Input section
14 Output section
16 Bias voltage generator
18 pads
20, 28, 36, 38, 40, 42 N-type MOS transistor
24, 30, 46, 48 Inverter

Claims

In a semiconductor device that operates with at least two types of power supplies including a first power supply and a second power supply,
When both the first and second power sources are supplied, the voltage of the first power source or the voltage generated from the first power source is output, and the supply of the first power source is stopped. A circuit for outputting the voltage of the second power source or the voltage generated from the second power source if
An input buffer circuit characterized in that, at an input terminal, the output of the circuit is connected to the gate of an MOS transistor for mitigating an input buffer electric field provided between the pad and the input buffer.

In a semiconductor device that operates with at least two types of power supplies including a first power supply and a second power supply,
When both the first and second power sources are supplied, the voltage of the first power source or the voltage generated from the first power source is output, and the supply of the first power source is stopped. A circuit for outputting the voltage of the second power source or the voltage generated from the second power source if
An output buffer characterized in that, at the output terminal, the output of the circuit is connected to the gate of a MOS transistor for output buffer electric field relaxation provided between the pad and the MOS transistor at the final output stage of the output buffer. circuit.

In a semiconductor device that operates with at least two types of power supplies including a first power supply and a second power supply,
When both the first and second power sources are supplied, the voltage of the first power source or the voltage generated from the first power source is output, and the supply of the first power source is stopped. A circuit for outputting the voltage of the second power source or the voltage generated from the second power source if
In the bidirectional terminal, the output of the circuit is between the gate of the MOS transistor for reducing the input buffer electric field provided between the pad and the input buffer, and the MOS transistor at the output stage of the output buffer. An input / output buffer circuit connected to a gate of a provided MOS transistor for output buffer electric field relaxation.

Each of the first and second power supplies has a high voltage level compared to the ground level;
4. The input buffer circuit or the input / output buffer circuit according to claim 1, wherein the MOS transistor for reducing the input buffer electric field is an NMOS transistor connected between the pad and the input buffer.

Each of the first and second power supplies has a high voltage level compared to the ground level;
4. The output buffer electric field relaxation MOS transistor and the output final stage MOS transistor are NMOS transistors connected in series between the pad and ground in this order. The output buffer circuit or input / output buffer circuit described.

The output buffer circuit according to claim 2 or the input / output buffer circuit according to claim 3, wherein the output buffer is of an open drain type or a totem pole type.

Said first and second power supply is a power supply for the IO region and for interior region, respectively, the inner region than said power supply voltage level of the power supply voltage level is higher claims towards the for IO region 1 The input buffer circuit, output buffer circuit, or input-output buffer circuit in any one of -6 .

Each of the first and second power supplies has a voltage level higher than the ground level, and the output voltage is also applied when both the first and second power supplies are supplied. The input buffer circuit, the output buffer circuit or the input buffer circuit according to any one of claims 1 to 7, wherein the voltage is higher than a ground level even when the supply of the first power supply is stopped. Output buffer circuit.

The first power supply has a higher voltage level than the second power supply;
The circuit that outputs the voltage outputs the voltage of the first power supply when both the first power supply and the second power supply are supplied, and the supply of the first power supply is stopped. 9. The input buffer circuit, the output buffer circuit, or the input / output buffer circuit according to claim 1, wherein a voltage of the second power supply is output to the input buffer circuit.

Each of the first and second power supplies has a high voltage level compared to the ground level;
The circuit for outputting the voltage is connected between the first power supply and the output, and a gate and a back gate are respectively connected to the first PMOS transistor connected to the second power supply and the first power supply. And a second PMOS transistor connected between the second power supply and the output, wherein the gate and the back gate are respectively connected to the first power supply and the second power supply. The input buffer circuit, output buffer circuit, or input / output buffer circuit according to claim 1.