JP3557694B2

JP3557694B2 - Output circuit

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Publication number: JP3557694B2
Application number: JP04700895A
Authority: JP
Inventors: 昇一吉崎
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-03-07
Filing date: 1995-03-07
Publication date: 2004-08-25
Anticipated expiration: 2019-08-25
Also published as: JPH08251004A

Description

【０００１】
【産業上の利用分野】
本発明は、比較的低い電源電圧で動作する出力回路について、この出力回路が、出力回路内の電源電圧（以下「オンチップ電源電圧」という）より高い電圧で動作する他の半導体集積回路と接続された場合のインターフェースに関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化に伴い、半導体デバイス自身、特にゲート酸化膜が５Ｖ以上の電圧に耐えられず、オンチップ電源電圧が３Ｖやそれ以下の低い電圧になってきている。しかし、オンチップ電源電圧が３Ｖであっても接続する外部のＬＳＩが５Ｖ動作品である場合は、この外部のＬＳＩと直接に接続される出力回路が５Ｖの影響を受ける。このため出力回路をオンチップ電源電圧（３Ｖ）より高い電圧（５Ｖ）に耐えうるように設計する必要がある。
【０００３】
以下、図面を用いて従来の出力回路について説明する。この出力回路は、ハイレベル、ロウレベル、ハイインピーダンスのいずれかの電位状態を出力する回路であって、特に、各トランジスタのゲート酸化膜に５Ｖ以上の電圧がかからないような工夫がされている。
【０００４】
図２（ａ）は従来の出力回路の構成、また図２（ｂ）はその内部節点の過渡的電圧変動状態の模式である。
【０００５】
図２（ａ）において、ＯＵＴはオンチップ電源電圧より高い電圧で動作する外部ＬＳＩの信号線が接続される出力パッド部である。ＩＮおよびｎＥＮは出力パッド部ＯＵＴの電位状態を制御する出力制御端子であって、ＩＮはオンチップ回路からの入力端子、ｎＥＮはイネーブル端子である。ＶＤＤはオンチップ電源であり、その電圧はたとえば３Ｖ、ＶＤＤ１はオンチップ電源より高い電圧の電源であり、その電圧はたとえば５Ｖである。また、ＮＰ、ＮＰ１、ＮＮは内部節点である。
【０００６】
１０１は出力制御端子ＩＮおよびｎＥＮの電位に応じてプルアップ制御信号を生成する信号生成回路である。１０２はＮＡＮＤゲート、１０３はＮＯＲゲートであって、これらで信号生成回路１０１を構成している。
【０００７】
１０５，１０６，１０７はＰ型ＭＯＳトランジスタであって、いずれの基板もＶＤＤ１に接続されている。１０４，１０８，１０９はＮ型ＭＯＳトランジスタであって、いずれの基板も接地されている。
【０００８】
１１０はトランスファーゲートであって、Ｎ型ＭＯＳトランジスタ１０４とＰ型ＭＯＳトランジスタ１０５で構成している。
【０００９】
また図２（ｂ）において、Ｖ（ＩＮ）、Ｖ（ＮＰ）、Ｖ（ＮＰ１）、Ｖ（ＮＮ）、Ｖ（ＯＵＴ）はそれぞれ、入力端子ＩＮ、節点ＮＰ、節点ＮＰ１、節点ＮＮ、出力パッド部ＯＵＴの過渡的電圧変動を示す。
【００１０】
以上のように構成された出力回路について、以下その動作について説明する。なお、以下の説明ではディジタル信号のハイレベルを“Ｈ”とし、ロウレベルを“Ｌ”とする。
【００１１】
出力パッドＯＵＴから“Ｈ”を出力する場合は、イネーブル端子ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｈ”にする。第２の電源電圧ＶＤＤ１は５Ｖとする。すると、ＮＡＮＤゲート１０２の出力は“Ｌ”、ＮＯＲゲート１０３の出力も“Ｌ”となる。Ｎ型ＭＯＳトランジスタ１０４はオン状態であるので、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は“Ｌ”となり、Ｐ型ＭＯＳトランジスタ１０７はオンとなる。一方、Ｎ型ＭＯＳトランジスタ１０９は、ＮＯＲゲート１０３の出力が“Ｌ”のため、オフになり、出力パッド部ＯＵＴは“Ｈ”となる。このとき、Ｐ型ＭＯＳトランジスタ１０５は、ゲート電位が“Ｈ”であるので、オフになる。
【００１２】
次に、出力パッドＯＵＴから“Ｌ”を出力する場合は、イネーブル端子ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｌ”にする。すると、ＮＡＮＤゲート１０２の出力、すなわち節点ＮＰは“Ｈ”、ＮＯＲゲート１０３の出力、すなわち節点ＮＮも“Ｈ”となる。Ｎ型ＭＯＳトランジスタ１０９はオン状態となり、Ｎ型ＭＯＳトランジスタ１０８もオン状態であるので、これら直列接続されたオン状態のＮ型ＭＯＳトランジスタは出力パッド部ＯＵＴの電位を下げ始める。出力パッド部ＯＵＴの電位降下により、Ｐ型ＭＯＳトランジスタ１０５はオン状態となる。一方、“Ｈ”状態の節点ＮＰとオン状態のＮ型ＭＯＳトランジスタ１０４およびＰ型ＭＯＳトランジスタ１０５によってＰ型ＭＯＳトランジスタ１０７のゲート電位は“Ｈ”になり、オフ状態となる。したがって、出力パッド部ＯＵＴは“Ｌ”となる。
【００１３】
なお、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が０Ｖ、基板電位が５Ｖであり、ゲート酸化膜に５Ｖがかかってしまうようにも思えるが、節点ＮＰが“Ｈ”であるのでチャネル電位がオンチップ電源電圧（３Ｖ）となっており、Ｐ型ＭＯＳトランジスタ１０５のゲート酸化膜に５Ｖがかかることはない。
【００１４】
次に、ハイインピーダンス状態とする場合は、イネーブル端子ｎＥＮを“Ｈ”にする。すると、ＮＡＮＤゲート１０２の出力は“Ｈ”、ＮＯＲゲート１０３の出力は“Ｌ”となりＮ型ＭＯＳトランジスタ１０９はオフ状態となる。出力パッド部ＯＵＴがオンチップ電源電圧より高い５Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０６はオン状態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は５Ｖとなる。Ｐ型ＭＯＳトランジスタ１０５はオフ状態、Ｎ型ＭＯＳトランジスタ１０４のゲート電位は５Ｖより低いオンチップ電源電圧であるので、Ｐ型ＭＯＳトランジスタ１０７のゲートの５Ｖ電位がＮＡＮＤゲート１０２まで伝搬しリーク電流が発生することはない。また、Ｐ型ＭＯＳトランジスタ１０７はゲート電位および基板電位が５Ｖのオフ状態であるので出力パッド部ＯＵＴからＰ型ＭＯＳトランジスタ１０７を通してオンチップ電源へリーク電流が発生することもない。さらに、Ｎ型ＭＯＳトランジスタ１０８のドレイン電位は５Ｖとなるが、ゲート電位はオンチップ電源電圧（３Ｖ）であるのでゲート酸化膜に５Ｖがかかることはない。また、Ｎ型ＭＯＳトランジスタ１０８のソース電位Ｖｄは、オンチップ電源電圧をＶ（ＶＤＤ）、Ｎ型ＭＯＳトランジスタの基板バイアス効果を考慮した閾値電圧をＶｔｎ’とすると、
Ｖｄ＝Ｖ（ＶＤＤ）−Ｖｔｎ’
となり、Ｎ型ＭＯＳトランジスタ１０９のゲート酸化膜にも５Ｖがかかることはない。
【００１５】
また、ハイインピーダンス状態で出力パッド部ＯＵＴが０Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０５がオン状態、Ｐ型ＭＯＳトランジスタ１０６がオフ状態となり、Ｐ型ＭＯＳトランジスタ１０７はゲート電位が“Ｈ”でオフ状態となる。
【００１６】
このように従来の出力回路では各トランジスタのゲート酸化膜に５Ｖの電圧が印加することを防ぎ、またリーク電流の発生も防ぐための構成が採られていた。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記のような構成では、出力パッド部ＯＵＴを“Ｈ”から“Ｌ”にしようとするとき、一時的にオンチップ電源からグランドへ貫通電流が発生するという問題を有している。
【００１８】
つまり、出力パッド部ＯＵＴを“Ｈ”から“Ｌ”にしようとするとき、ＮＡＮＤゲート１０２の出力、すなわち節点ＮＰは“Ｌ”から“Ｈ”に変化するが、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が“Ｈ”のためオフ状態である。したがって、Ｐ型ＭＯＳトランジスタ１０７のゲート電位Ｖ（ＮＰ１）は、
Ｖ（ＮＰ１）＝Ｖ（ＶＤＤ）−Ｖｔｎ’
となる。Ｐ型ＭＯＳトランジスタの閾値電圧をＶｔｐとすると、Ｐ型ＭＯＳトランジスタ１０７がオフ状態となるのはゲート電位Ｖ（ＮＰ１）が、
Ｖ（ＮＰ１）≧Ｖ（ＶＤＤ）−｜Ｖｔｐ｜
のときである。しかし、Ｎ型ＭＯＳトランジスタ１０４のソース電位はオンチップ電源電圧Ｖ（ＶＤＤ）近くになっているため、基板バイアス効果により閾値が大きくなるので、
Ｖｔｎ’≧｜Ｖｔｐ｜
となる。したがって、
Ｖ（ＮＰ１）＝Ｖ（ＶＤＤ）−Ｖｔｎ’≦Ｖ（ＶＤＤ）−｜Ｖｔｐ｜
となり得るので、Ｐ型ＭＯＳトランジスタ１０７はオフ状態ではなくなるおそれがある。このためＰ型ＭＯＳトランジスタ１０７、Ｎ型ＭＯＳトランジスタ１０８，１０９はすべてオン状態となり、オンチップ電源からグランドへ貫通電流が発生する。
【００１９】
この貫通電流は、Ｐ型ＭＯＳトランジスタ１０７がオフ状態となるまで続く。つまり、貫通電流が発生している状態でのＰ型ＭＯＳトランジスタ１０７は、ゲート−ソース間電圧が小さいのでオン抵抗が大きく、そのため出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）は徐々に降下してく。Ｐ型ＭＯＳトランジスタの基板バイアス効果を考慮した閾値電圧をＶｔｐ’とすると、出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）が
Ｖ（ＯＵＴ）≦Ｖ（ＶＤＤ）−｜Ｖｔｐ’｜
になると、Ｐ型ＭＯＳトランジスタ１０５がオン状態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位Ｖ（ＮＰ１）が、
Ｖ（ＮＰ１）≧Ｖ（ＶＤＤ）−｜Ｖｔｐ｜
となり、Ｐ型ＭＯＳトランジスタ１０７がオフ状態となって、前記貫通電流がなくなり、出力パッド部ＯＵＴの電位もグランド電位となる。
【００２０】
この貫通電流が生じる状態を各節点の電位で表したのが図２（ｂ）である。同図に示すように出力制御端子ＩＮの電位Ｖ（ＩＮ）が“Ｈ”から“Ｌ”に変化して、節点ＮＰの電位Ｖ（ＮＰ）が“Ｌ”から“Ｈ”に変化しても、Ｐ型ＭＯＳトランジスタ１０５をすぐにオン状態にできないので、節点ＮＰ１の電位Ｖ（ＮＰ１）が“Ｈ”レベルになるには一定時間を要してしまう。すなわち、Ｐ型ＭＯＳトランジスタ１０７を完全にオフ状態にするタイミングが遅れてしまう。この遅れた時間にＰ型ＭＯＳトランジスタ１０７とＮ型ＭＯＳトランジスタ１０９が同時にオン状態になってしまい、貫通電流が発生することになる。
【００２１】
オンチップ電源ＶＤＤからグランドへ貫通電流が発生すると、オンチップ電源の瞬間的な電位ドロップによる誤動作、消費電力の増大を招くという問題点を有している。また、出力パッド部ＯＵＴの電位がすぐに降下しないため、遅延時間が増大するという問題点も有している。
【００２２】
本発明では、上記従来の問題点を解決するもので、オンチップ電源からグランドへの貫通電流が少ない出力回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記問題点を解決するために、本発明の出力回路は、信号生成回路と、出力パッド部に供給するＰ型ＭＯＳトランジスタとの間の第１のトランスファーゲートのＰ型ＭＯＳトランジスタのゲートは、第２のトランスファーゲートを介して出力パッド部に接続し、前記第２のトランスファーゲートのＰ型ＭＯＳトランジスタのゲートはオンチップ電源電圧とし、前記第２のトランスファーゲートのＮ型ＭＯＳトランジスタのゲートは出力制御端子に接続し、さらに前記第１のトランスファーゲートのＰ型ＭＯＳトランジスタのゲートは、カスケード接続された第１および第２のＮ型ＭＯＳトランジスタによりプルダウンし、前記カスケード接続された第１のＮ型ＭＯＳトランジスタのゲートはオンチップ電源電圧とし、前記カスケード接続された第２のＮ型ＭＯＳトランジスタのゲートは、出力制御端子に接続した構成である。
【００２４】
【作用】
上記の構成によって、出力パッド部ＯＵＴを“Ｈ”から“Ｌ”にしようとするときでも、第１のトランスファーゲートのＰ型ＭＯＳトランジスタは、ゲートがカスケード接続されたＮ型ＭＯＳトランジスタによりプルダウンされているのでオン状態となる。このため、出力パッド部に供給するＰ型ＭＯＳトランジスタは、ゲート電位がオンチップ電源電圧Ｖ（ＶＤＤ）でオフ状態となるため、オンチップ電源からグランドへの貫通電流の発生を防止することができる。
【００２５】
【実施例】
以下本発明の実施例について、図面を参照しながら説明する。
【００２６】
図１（ａ）および（ｂ）は、それぞれ本発明の第１の実施例における出力回路の構成、並びにその内部節点の過渡的電圧変動状態の模式である。
【００２７】
図１（ａ）において、ＯＵＴはオンチップ電源電圧より高い電圧を有する外部信号線が接続されうる出力パッド部である。ＩＮおよびＥＮ、ｎＥＮは出力パッド部ＯＵＴを制御する出力制御端子であって、ＩＮはオンチップ回路からの入力端子、ＥＮ、ｎＥＮはイネーブル端子である。なお、ｎＥＮはＥＮの反転信号である。ＶＤＤはオンチップ電源であり本実施例では３Ｖ、ＶＤＤ１はオンチップ電源より高い電圧の電源であり本実施例では５Ｖである。また、ＮＰ、ＮＰ１、ＮＮは内部節点を示す。
【００２８】
また、１０１は出力制御端子ＩＮおよびｎＥＮの電位に応じてプルアップ制御信号を生成する信号生成回路である。１０２はＮＡＮＤゲート、１０３はＮＯＲゲートであって、これらで信号生成回路１０１を構成している。
【００２９】
さらに、１０５，１０６，１０７，２０４はＰ型ＭＯＳトランジスタであって、いずれも基板は第２の電源電圧ＶＤＤ１に接続されている。
【００３０】
さらに、１０４，１０８，１０９，２０１，２０２，２０３はＮ型ＭＯＳトランジスタであり、いずれも基板は接地電位に接続されている。またＮ型ＭＯＳトランジスタ１０８と同１０９、ならびにＮ型ＭＯＳトランジスタ２０１と同２０２とはそれぞれカスケード接続している。
【００３１】
これらのトランジスタのうち、第１のＰ型ＭＯＳトランジスタ１０７は、信号生成回路１０１の出力する信号を制御端子に受けて電源電圧ＶＤＤを出力パッド部ＯＵＴに供給する役割であり、また第１のＮ型ＭＯＳトランジスタ１０９は、信号生成回路１０１の出力する信号を制御端子に受けて出力パッド部ＯＵＴの電位を引き下げる役割である。なお第１のＮ型ＭＯＳトランジスタ１０９には、制御端子をオンチップ電源電圧ＶＤＤに接続したＮ型ＭＯＳトランジスタ１０８がカスケード接続されている。
【００３２】
また、１１０は第１のトランスファーゲートであって、第２のＮ型ＭＯＳトランジスタ１０４と第２のＰ型ＭＯＳトランジスタ１０５で構成している。この第１のトランスファーゲート１１０は、ＮＡＮＤゲート１０２の出力と第１のＰ型ＭＯＳトランジスタ１０７の制御端子との間の導通／非導通を制御している。また、第２のＮ型ＭＯＳトランジスタ１０４の制御端子（ゲート端子）はオンチップ電源電圧ＶＤＤに接続している。さらに第２のＰ型ＭＯＳトランジスタ１０５の制御端子は、第２のトランスファーゲート２１０を介して出力パッド部ＯＵＴに接続していると同時に、Ｎ型ＭＯＳトランジスタ２０１および第４のＮ型ＭＯＳトランジスタ２０２を介して接地電位にも接続している。本実施例において、従来と特に異なる構成は、この第２のＰ型ＭＯＳトランジスタ１０５の制御端子を出力パッド部ＯＵＴに直接接続せずに第２のトランスファーゲート２１０を介している点と、またＮ型ＭＯＳトランジスタ２０１および第４のＮ型ＭＯＳトランジスタ２０２を介して接地電位に接続している点である。
【００３３】
第２のトランスファーゲート２１０は、第３のＮ型ＭＯＳトランジスタ２０３と第３のＰ型ＭＯＳトランジスタ２０４で構成している。この第２のトランスファーゲート２１０は、出力パッド部ＯＵＴと第２のＰ型ＭＯＳトランジスタ１０５の制御端子との間の導通／非導通を制御している。第３のＮ型ＭＯＳトランジスタ２０３の制御端子は出力制御端子ｎＥＮに接続しており、第３のＰ型ＭＯＳトランジスタ２０４の制御端子はオンチップ電源電圧ＶＤＤに接続している。
【００３４】
また、第４のＮ型ＭＯＳトランジスタ２０２の制御端子は出力制御端子ｎＥＮの反転信号を出力する端子ＥＮに接続している。また第４のＮ型ＭＯＳトランジスタ２０２にカスケード接続されているＮ型ＭＯＳトランジスタ２０１の制御端子はオンチップ電源電圧ＶＤＤに接続している。
【００３５】
また、出力パッド部ＯＵＴと第１のＰ型ＭＯＳトランジスタ１０７の制御端子とは、制御端子がオンチップ電源電圧ＶＤＤに接続された第４のＰ型ＭＯＳトランジスタを介して互いに接続されている。
【００３６】
図１（ｂ）において、Ｖ（ＩＮ）、Ｖ（ＮＰ）、Ｖ（ＮＰ１）、Ｖ（ＮＮ）、Ｖ（ＯＵＴ）はそれぞれ入力端子ＩＮ、節点ＮＰ、節点ＮＰ１、節点ＮＮ、出力パッド部ＯＵＴの過渡的電圧変動である。
【００３７】
以上のように構成された出力回路について、以下その動作について説明する。
出力パッド部ＯＵＴから“Ｈ”を出力する場合は、イネーブル端子ＥＮを“Ｈ”に、ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｈ”にする。第２の電源電圧は５Ｖとする。すると、ＮＡＮＤゲート１０２の出力は“Ｌ”、ＮＯＲゲート１０３の出力も“Ｌ”となる。一方、第２のトランスファーゲート２１０はオフ状態で、さらにＮ型ＭＯＳトランジスタ２０１，２０２はオン状態なので、Ｐ型ＭＯＳトランジスタ１０５はゲートがプルダウンされオン状態となる。Ｎ型ＭＯＳトランジスタ１０４もオン状態なので、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は“Ｌ”となり、Ｐ型ＭＯＳトランジスタ１０７はオン状態となる。一方、Ｎ型ＭＯＳトランジスタ１０９はオフとなり、出力パッド部ＯＵＴは“Ｈ”となる。
【００３８】
次に、“Ｌ”を出力する場合は、イネーブル端子ＥＮを“Ｈ”に、ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｌ”にする。すると、ＮＡＮＤゲート１０２の出力、すなわち節点ＮＰは“Ｈ”、ＮＯＲゲート１０３の出力、すなわち節点ＮＮも“Ｈ”となる。“Ｈ”を出力する場合と同様に、第２のトランスファーゲート２１０はオフ状態で、さらにＮ型ＭＯＳトランジスタ２０１，２０２はオン状態なので、Ｐ型ＭＯＳトランジスタ１０５はオン状態である。Ｎ型ＭＯＳトランジスタ１０４もオン状態なので、Ｐ型ＭＯＳトランジスタ１０７のゲート電位、すなわち節点ＮＰ１は“Ｈ”となり、Ｐ型ＭＯＳトランジスタ１０７はオフ状態となる。一方、Ｎ型ＭＯＳトランジスタ１０９はオン状態であり、Ｎ型ＭＯＳトランジスタ１０８もオン状態であるので、出力パッド部ＯＵＴは“Ｌ”となる。
【００３９】
以上のように、“Ｌ”を出力する場合は、従来例では、出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）が、
Ｖ（ＯＵＴ）≦Ｖ（ＶＤＤ）−｜Ｖｔｐ’｜
となって初めて、Ｐ型ＭＯＳトランジスタ１０５がオン状態になっていたのに対し、本実施例ではトランスファーゲート２１０を設けているので、出力パッド部ＯＵＴの電位とＰ型ＭＯＳトランジスタ１０５の制御端子の電位を断ち切ることができる。したがって、Ｎ型ＭＯＳトランジスタ２０２がオン状態になれば、“Ｈ”レベルになっている出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）に依存せずに、Ｐ型ＭＯＳトランジスタ１０５の制御端子を“Ｌ”レベルに引き下げることができ、Ｐ型ＭＯＳトランジスタ１０５をオン状態にすることができる。この結果、“Ｈ”レベル状態の節点ＮＰとＰ型ＭＯＳトランジスタ１０７の制御端子を確実に導通することができる。つまりＰ型ＭＯＳトランジスタ１０７を確実にオフ状態にすることができる。このためＰ型ＭＯＳトランジスタ１０７が、Ｎ型ＭＯＳトランジスタ１０８，１０９と同時にオン状態となることはないので、オンチップ電源からグランドへ貫通電流が発生することはない。
【００４０】
なお、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が０Ｖ、基板電位が５Ｖであるが、オン状態であり、チャネル電位がオンチップ電源電圧（３Ｖ）となるので、ゲート酸化膜に５Ｖがかかる心配はなく、この点は従来例と同様である。
【００４１】
このときの各節点の電位変化の様子を図に表したのが図１（ｂ）である。同図に示すように出力制御端子ＩＮの電位Ｖ（ＩＮ）が“Ｈ”から“Ｌ”に変化して、節点ＮＰの電位Ｖ（ＮＰ）が“Ｌ”から“Ｈ”に変化すると、Ｐ型ＭＯＳトランジスタ１０５はすぐにオン状態になるので、節点ＮＰ１の電位Ｖ（ＮＰ１）もすぐに“Ｈ”レベルになる。すなわち、Ｐ型ＭＯＳトランジスタ１０７が遅れなく完全にオフ状態になる。このため、Ｐ型ＭＯＳトランジスタ１０７とＮ型ＭＯＳトランジスタ１０９が同時にオン状態になることもなく、貫通電流は発生しない。
【００４２】
次に、出力パッド部ＯＵＴをハイインピーダンス状態とする場合は、イネーブル端子ＥＮを“Ｌ”に、ｎＥＮを“Ｈ”にする。すると、ＮＡＮＤゲート１０２の出力は“Ｈ”、ＮＯＲゲート１０３の出力は“Ｌ”となりＮ型ＭＯＳトランジスタ１０９はオフ状態となる。また、Ｎ型ＭＯＳトランジスタ２０２はオフ状態、Ｎ型ＭＯＳトランジスタ２０３はオン状態となる。
【００４３】
このとき、出力パッド部ＯＵＴに接続されている外部回路の電位が０Ｖのような十分に低い電位であれば、まず、Ｐ型ＭＯＳトランジスタ１０６がオフ状態になる。また、Ｎ型ＭＯＳトランジスタ２０３がオン状態であるのでＰ型ＭＯＳトランジスタ１０５の制御端子には出力パッド部ＯＵＴの電位０Ｖが供給されて、Ｐ型ＭＯＳトランジスタ１０５はオン状態となる。このため、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は節点ＮＰの電位が伝えられて“Ｈ”になる。すなわち、Ｐ型ＭＯＳトランジスタ１０７もＮ型ＭＯＳトランジスタ１０９と同様にオフ状態になり、出力パッド部ＯＵＴはハイインピーダンス状態になる。
【００４４】
また、出力パッド部ＯＵＴに接続されている外部回路の電位がオンチップ電源電圧より高い５Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０６はオン状態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は５Ｖとなる。これによって、Ｐ型ＭＯＳトランジスタ１０７をオフ状態にして、出力パッド部ＯＵＴをハイインピーダンス状態にすることができる。なお、このときＰ型ＭＯＳトランジスタ２０４もオン状態となり、Ｎ型ＭＯＳトランジスタ２０２はオフ状態であるので、Ｐ型ＭＯＳトランジスタ１０５のゲート電位は５Ｖとなる。このため、Ｐ型ＭＯＳトランジスタ１０５はオフ状態であり、Ｎ型ＭＯＳトランジスタ１０４もゲート電位は５Ｖより低いオンチップ電源電圧（３Ｖ）でありオフ状態になるため、Ｐ型ＭＯＳトランジスタ１０７のゲート電位の５ＶがＮＡＮＤゲート１０２まで伝搬しリーク電流が発生することはない。すなわち、この構成によれば、出力パッド部ＯＵＴをハイインピーダンス状態にしたときに、外部回路がオンチップ電源電圧より高い５Ｖで動作する場合でも、トランスファーゲートやトランジスタの働きにより、内部回路を的確に保護することができる。
【００４５】
また、このときＰ型ＭＯＳトランジスタ１０７はゲート電位および基板電位が５Ｖのオフ状態であるので出力パッド部ＯＵＴの電位が５Ｖであっても、Ｐ型ＭＯＳトランジスタ１０７を通してオンチップ電源へリーク電流が発生することもない。
【００４６】
さらに、Ｎ型ＭＯＳトランジスタ１０８のドレイン電位は５Ｖとなるが、ゲート電位はオンチップ電源電圧（３Ｖ）であるのでゲート酸化膜に５Ｖがかかる心配はない。また、Ｎ型ＭＯＳトランジスタ１０８のソース電位Ｖｄは、オンチップ電源電圧をＶ（ＶＤＤ）、Ｎ型ＭＯＳトランジスタの基板バイアス効果を考慮した閾値電圧をＶｔｎ’とすると、
Ｖｄ＝Ｖ（ＶＤＤ）−Ｖｔｎ’
となり、Ｎ型ＭＯＳトランジスタ１０９のゲート酸化膜にも５Ｖがかかることはない。
【００４７】
同様に、Ｎ型ＭＯＳトランジスタ２０１のドレイン電位は５Ｖとなるが、ゲート電位はオンチップ電源電圧であるのでゲート酸化膜に５Ｖがかかることはない。また、Ｎ型ＭＯＳトランジスタ２０１のソース電位は、Ｖ（ＶＤＤ）−Ｖｔｎ’となり、Ｎ型ＭＯＳトランジスタ２０２のゲート酸化膜にも５Ｖがかかることはない。
【００４８】
また、ハイインピーダンス状態で出力パッド部ＯＵＴが０Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０５がオン状態、Ｐ型ＭＯＳトランジスタ１０７はゲート電位が“Ｈ”でオフ状態となる。
【００４９】
なお、第１のトランスファーゲート１１０は、クロックドインバータ構成としてもよい。
【００５０】
なお、以上の実施例ではＮ型ＭＯＳトランジスタ２０１と２０２や、Ｎ型ＭＯＳトランジスタ１０８と１０９をカスケード接続として構成したが、これはＮ型ＭＯＳトランジスタ１０９や２０２のゲート酸化膜を保護するためであり、本発明の目的である貫通電流の発生防止とは直接関係がない。したがって、これらのＮ型ＭＯＳトランジスタはカスケード接続になっていれば、より好ましいが、必ずしもこの構成に限られるものではなく、接地電位に引き下げるためのプルダウン手段として機能していればよい。
【００５１】
【発明の効果】
以上説明したように、本発明の出力回路によれば、出力パッド部の電位に依存せずにＰ型ＭＯＳトランジスタがオフ状態になるので、Ｐ型ＭＯＳトランジスタが、Ｎ型ＭＯＳトランジスタと同時にオン状態となることはなく、オンチップ電源からグランドへ貫通電流が発生することはない。したがって、オンチップ電源の瞬間的な電位ドロップによる誤動作や消費電力の増大や、また出力パッド部の電位がすぐに降下しないための遅延時間の増大を防止することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施例における出力回路の構成を示す図
（ｂ）はその内部節点の過渡的電圧変動状態を示す図
【図２】（ａ）は従来の出力回路の構成を示す図
（ｂ）はその内部節点の過渡的電圧変動状態を示す図
【符号の説明】
１０１プルアップ制御信号を生成する信号生成回路
１０２ＮＡＮＤゲート
１０３ＮＯＲゲート
１０４Ｎ型ＭＯＳトランジスタ
１０５〜１０７Ｐ型ＭＯＳトランジスタ
１０８，１０９Ｎ型ＭＯＳトランジスタ
１１０第１のトランスファーゲート
２０１〜２０３Ｎ型ＭＯＳトランジスタ
２０４Ｐ型ＭＯＳトランジスタ
２１０第２のトランスファーゲート
ＯＵＴ出力パッド部
ＩＮオンチップ回路からの入力端子
ｎＥＮイネーブル端子
ＶＤＤオンチップ電源
ＶＤＤ１オンチップ電源より高い電圧の電源
ＮＰ、ＮＰ１、ＮＮ内部節点
Ｖ（ＩＮ）入力端子ＩＮの過渡的電圧変動
Ｖ（ＮＰ）節点ＮＰの過渡的電圧変動
Ｖ（ＮＰ１）節点ＮＰ１の過渡的電圧変動
Ｖ（ＮＮ）節点ＮＮの過渡的電圧変動
Ｖ（ＯＵＴ）出力パッド部ＯＵＴの過渡的電圧変動[0001]
[Industrial applications]
The present invention relates to an output circuit operating at a relatively low power supply voltage, the output circuit being connected to another semiconductor integrated circuit operating at a voltage higher than a power supply voltage (hereinafter referred to as “on-chip power supply voltage”) in the output circuit. It is about the interface when it is done.
[0002]
[Prior art]
In recent years, with the miniaturization of LSIs, semiconductor devices themselves, particularly gate oxide films, cannot withstand a voltage of 5 V or more, and the on-chip power supply voltage has become a low voltage of 3 V or less. However, even if the on-chip power supply voltage is 3V, if the external LSI to be connected is a 5V operation product, the output circuit directly connected to the external LSI is affected by 5V. Therefore, it is necessary to design the output circuit to withstand a voltage (5 V) higher than the on-chip power supply voltage (3 V).
[0003]
Hereinafter, a conventional output circuit will be described with reference to the drawings. This output circuit outputs a potential state of any of a high level, a low level, and a high impedance. In particular, the output circuit is designed so that a voltage of 5 V or more is not applied to the gate oxide film of each transistor.
[0004]
FIG. 2A is a schematic diagram of a configuration of a conventional output circuit, and FIG. 2B is a schematic diagram of a transient voltage fluctuation state at an internal node thereof.
[0005]
In FIG. 2A, OUT is an output pad to which a signal line of an external LSI operating at a voltage higher than the on-chip power supply voltage is connected. IN and nEN are output control terminals for controlling the potential state of the output pad section OUT, IN is an input terminal from the on-chip circuit, and nEN is an enable terminal. VDD is an on-chip power supply, and its voltage is, for example, 3V, VDD1 is a power supply having a higher voltage than the on-chip power supply, and its voltage is, for example, 5V. NP, NP1, and NN are internal nodes.
[0006]
Reference numeral 101 denotes a signal generation circuit that generates a pull-up control signal according to the potentials of the output control terminals IN and nEN. Reference numeral 102 denotes a NAND gate, and reference numeral 103 denotes a NOR gate, which constitute the signal generation circuit 101.
[0007]
105, 106 and 107 are P-type MOS transistors, all of which are connected to VDD1. N-type MOS transistors 104, 108, and 109 are all grounded.
[0008]
Reference numeral 110 denotes a transfer gate, which is composed of an N-type MOS transistor 104 and a P-type MOS transistor 105.
[0009]
In FIG. 2B, V (IN), V (NP), V (NP1), V (NN), and V (OUT) are an input terminal IN, a node NP, a node NP1, a node NN, and an output pad, respectively. 5 shows a transient voltage fluctuation of the section OUT.
[0010]
The operation of the output circuit configured as described above will be described below. In the following description, the high level of the digital signal is "H" and the low level is "L".
[0011]
To output “H” from the output pad OUT, the enable terminal nEN is set to “L” and the input terminal IN is set to “H”. The second power supply voltage VDD1 is 5V. Then, the output of the NAND gate 102 becomes “L” and the output of the NOR gate 103 also becomes “L”. Since the N-type MOS transistor 104 is on, the gate potential of the P-type MOS transistor 107 becomes “L”, and the P-type MOS transistor 107 is turned on. On the other hand, the N-type MOS transistor 109 is turned off because the output of the NOR gate 103 is "L", and the output pad section OUT becomes "H". At this time, the P-type MOS transistor 105 is turned off because the gate potential is “H”.
[0012]
Next, when outputting “L” from the output pad OUT, the enable terminal nEN is set to “L” and the input terminal IN is set to “L”. Then, the output of the NAND gate 102, that is, the node NP, becomes “H”, and the output of the NOR gate 103, that is, the node NN also becomes “H”. Since the N-type MOS transistor 109 is turned on and the N-type MOS transistor 108 is also turned on, these series-connected N-type MOS transistors in the on state start to lower the potential of the output pad section OUT. Due to the potential drop of the output pad section OUT, the P-type MOS transistor 105 is turned on. On the other hand, the gate potential of the P-type MOS transistor 107 is set to “H” by the node NP in the “H” state and the N-type MOS transistor 104 and the P-type MOS transistor 105 in the on state, and the state is turned off. Therefore, the output pad section OUT becomes “L”.
[0013]
The P-type MOS transistor 105 has a gate potential of 0 V and a substrate potential of 5 V, and it seems that 5 V is applied to the gate oxide film. However, since the node NP is “H”, the channel potential is on-chip power supply. Since the voltage is 3 V, 5 V is not applied to the gate oxide film of the P-type MOS transistor 105.
[0014]
Next, when the high impedance state is set, the enable terminal nEN is set to “H”. Then, the output of the NAND gate 102 becomes “H”, the output of the NOR gate 103 becomes “L”, and the N-type MOS transistor 109 is turned off. When the output pad section OUT becomes 5V higher than the on-chip power supply voltage, the P-type MOS transistor 106 is turned on, and the gate potential of the P-type MOS transistor 107 becomes 5V. Since the P-type MOS transistor 105 is off, and the gate potential of the N-type MOS transistor 104 is an on-chip power supply voltage lower than 5 V, the 5 V potential of the gate of the P-type MOS transistor 107 propagates to the NAND gate 102 to generate a leak current. I will not. Further, since the P-type MOS transistor 107 has the gate potential and the substrate potential of 5 V in the OFF state, no leak current is generated from the output pad section OUT to the on-chip power supply through the P-type MOS transistor 107. Further, the drain potential of the N-type MOS transistor 108 is 5 V, but since the gate potential is the on-chip power supply voltage (3 V), 5 V is not applied to the gate oxide film. Assuming that the source potential Vd of the N-type MOS transistor 108 is V (VDD) for the on-chip power supply voltage and Vtn ′ is a threshold voltage in consideration of the substrate bias effect of the N-type MOS transistor.
Vd = V (VDD) -Vtn '
Thus, 5 V is not applied to the gate oxide film of the N-type MOS transistor 109.
[0015]
When the output pad section OUT becomes 0 V in the high impedance state, the P-type MOS transistor 105 is turned on, the P-type MOS transistor 106 is turned off, and the gate potential of the P-type MOS transistor 107 is “H”. It turns off.
[0016]
As described above, the conventional output circuit employs a configuration for preventing a voltage of 5 V from being applied to the gate oxide film of each transistor and for preventing generation of a leak current.
[0017]
[Problems to be solved by the invention]
However, the above configuration has a problem that when the output pad section OUT is changed from “H” to “L”, a through current is temporarily generated from the on-chip power supply to the ground.
[0018]
That is, when the output pad section OUT is changed from “H” to “L”, the output of the NAND gate 102, that is, the node NP changes from “L” to “H”, but the P-type MOS transistor 105 has the gate potential. Is "H" and is in an off state. Therefore, the gate potential V (NP1) of the P-type MOS transistor 107 is
V (NP1) = V (VDD) -Vtn '
It becomes. Assuming that the threshold voltage of the P-type MOS transistor is Vtp, the P-type MOS transistor 107 is turned off when the gate potential V (NP1) is
V (NP1) ≧ V (VDD) − | Vtp |
It is time. However, since the source potential of the N-type MOS transistor 104 is close to the on-chip power supply voltage V (VDD), the threshold value increases due to the substrate bias effect.
Vtn '≧ | Vtp |
It becomes. Therefore,
V (NP1) = V (VDD) −Vtn ′ ≦ V (VDD) − | Vtp |
Therefore, the P-type MOS transistor 107 may not be in the off state. Therefore, the P-type MOS transistor 107 and the N-type MOS transistors 108 and 109 are all turned on, and a through current is generated from the on-chip power supply to the ground.
[0019]
This through current continues until the P-type MOS transistor 107 is turned off. In other words, the P-type MOS transistor 107 in the state where the through current is generated has a large on-resistance because the voltage between the gate and the source is small, so that the potential V (OUT) of the output pad section OUT gradually decreases. Assuming that a threshold voltage in consideration of the substrate bias effect of the P-type MOS transistor is Vtp ′, the potential V (OUT) of the output pad unit OUT becomes
V (OUT) ≦ V (VDD) − | Vtp ′ |
, The P-type MOS transistor 105 is turned on, and the gate potential V (NP1) of the P-type MOS transistor 107 becomes
V (NP1) ≧ V (VDD) − | Vtp |
Then, the P-type MOS transistor 107 is turned off, the through current disappears, and the potential of the output pad section OUT also becomes the ground potential.
[0020]
FIG. 2B shows a state in which the through current occurs by using the potential of each node. As shown in the figure, even when the potential V (IN) of the output control terminal IN changes from “H” to “L” and the potential V (NP) of the node NP changes from “L” to “H”. , The P-type MOS transistor 105 cannot be turned on immediately, and it takes a certain time for the potential V (NP1) of the node NP1 to reach the “H” level. That is, the timing of turning off the P-type MOS transistor 107 completely is delayed. During this delayed time, the P-type MOS transistor 107 and the N-type MOS transistor 109 are turned on at the same time, and a through current is generated.
[0021]
When a through current is generated from the on-chip power supply VDD to the ground, there is a problem that a malfunction occurs due to an instantaneous potential drop of the on-chip power supply and power consumption increases. Further, since the potential of the output pad section OUT does not immediately drop, there is a problem that the delay time increases.
[0022]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems and to provide an output circuit having a small through current from an on-chip power supply to a ground.
[0023]
[Means for Solving the Problems]
In order to solve the above problem, an output circuit according to the present invention is configured such that a gate of a P-type MOS transistor of a first transfer gate between a signal generation circuit and a P-type MOS transistor supplied to an output pad portion is a first transfer gate. The second transfer gate is connected to an output pad section, the gate of the P-type MOS transistor of the second transfer gate is set to an on-chip power supply voltage, and the gate of the N-type MOS transistor of the second transfer gate is output controlled. And the gate of the P-type MOS transistor of the first transfer gate is pulled down by cascade-connected first and second N-type MOS transistors, and the cascade-connected first N-type MOS transistor is connected. The gate of the transistor is set to an on-chip power supply voltage, and the cascade connection is performed. The gate of the second N-type MOS transistor has a configuration connected to the output control terminal.
[0024]
[Action]
With the above configuration, even when the output pad section OUT is to be changed from “H” to “L”, the P-type MOS transistor of the first transfer gate is pulled down by the N-type MOS transistor whose gate is cascaded. Is turned on. For this reason, the P-type MOS transistor supplied to the output pad section is turned off at the gate potential at the on-chip power supply voltage V (VDD), so that generation of a through current from the on-chip power supply to the ground can be prevented. .
[0025]
【Example】
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0026]
FIGS. 1A and 1B are schematic diagrams showing the configuration of an output circuit according to a first embodiment of the present invention and the state of transient voltage fluctuation at an internal node thereof, respectively.
[0027]
In FIG. 1A, OUT is an output pad to which an external signal line having a voltage higher than the on-chip power supply voltage can be connected. IN, EN and nEN are output control terminals for controlling the output pad section OUT, IN is an input terminal from the on-chip circuit, and EN and nEN are enable terminals. Note that nEN is an inverted signal of EN. VDD is an on-chip power supply, which is 3V in this embodiment, and VDD1 is a power supply having a higher voltage than the on-chip power supply, and is 5V in this embodiment. NP, NP1, and NN indicate internal nodes.
[0028]
Reference numeral 101 denotes a signal generation circuit that generates a pull-up control signal according to the potentials of the output control terminals IN and nEN. Reference numeral 102 denotes a NAND gate, and reference numeral 103 denotes a NOR gate, which constitute the signal generation circuit 101.
[0029]
Further, 105, 106, 107, and 204 are P-type MOS transistors, all of which have their substrates connected to the second power supply voltage VDD1.
[0030]
Further, 104, 108, 109, 201, 202 and 203 are N-type MOS transistors, all of which have their substrates connected to the ground potential. The N-type MOS transistors 108 and 109 and the N-type MOS transistors 201 and 202 are cascade-connected.
[0031]
Among these transistors, the first P-type MOS transistor 107 has a function of receiving a signal output from the signal generation circuit 101 at a control terminal and supplying the power supply voltage VDD to the output pad section OUT. The type MOS transistor 109 has a function of receiving a signal output from the signal generation circuit 101 at a control terminal and lowering the potential of the output pad section OUT. Note that an N-type MOS transistor 108 having a control terminal connected to the on-chip power supply voltage VDD is cascaded to the first N-type MOS transistor 109.
[0032]
Reference numeral 110 denotes a first transfer gate, which is composed of a second N-type MOS transistor 104 and a second P-type MOS transistor 105. The first transfer gate 110 controls conduction / non-conduction between the output of the NAND gate 102 and the control terminal of the first P-type MOS transistor 107. The control terminal (gate terminal) of the second N-type MOS transistor 104 is connected to the on-chip power supply voltage VDD. Further, the control terminal of the second P-type MOS transistor 105 is connected to the output pad section OUT via the second transfer gate 210, and at the same time, the N-type MOS transistor 201 and the fourth N-type MOS transistor 202 are connected. It is also connected to the ground potential via. In the present embodiment, the configuration particularly different from the conventional one is that the control terminal of the second P-type MOS transistor 105 is not directly connected to the output pad section OUT but via the second transfer gate 210. That is, it is connected to the ground potential via the MOS transistor 201 and the fourth N-type MOS transistor 202.
[0033]
The second transfer gate 210 includes a third N-type MOS transistor 203 and a third P-type MOS transistor 204. The second transfer gate 210 controls conduction / non-conduction between the output pad section OUT and the control terminal of the second P-type MOS transistor 105. The control terminal of the third N-type MOS transistor 203 is connected to the output control terminal nEN, and the control terminal of the third P-type MOS transistor 204 is connected to the on-chip power supply voltage VDD.
[0034]
The control terminal of the fourth N-type MOS transistor 202 is connected to a terminal EN that outputs an inverted signal of the output control terminal nEN. The control terminal of the N-type MOS transistor 201 cascaded to the fourth N-type MOS transistor 202 is connected to the on-chip power supply voltage VDD.
[0035]
Further, the output pad section OUT and the control terminal of the first P-type MOS transistor 107 are connected to each other via a fourth P-type MOS transistor whose control terminal is connected to the on-chip power supply voltage VDD.
[0036]
In FIG. 1B, V (IN), V (NP), V (NP1), V (NN), and V (OUT) are an input terminal IN, a node NP, a node NP1, a node NN, and an output pad section OUT, respectively. Is a transient voltage fluctuation.
[0037]
The operation of the output circuit configured as described above will be described below.
To output “H” from the output pad section OUT, the enable terminal EN is set to “H”, nEN is set to “L”, and the input terminal IN is set to “H”. The second power supply voltage is 5V. Then, the output of the NAND gate 102 becomes “L” and the output of the NOR gate 103 also becomes “L”. On the other hand, since the second transfer gate 210 is off and the N-type MOS transistors 201 and 202 are on, the gate of the P-type MOS transistor 105 is pulled down to be on. Since the N-type MOS transistor 104 is also on, the gate potential of the P-type MOS transistor 107 becomes “L” and the P-type MOS transistor 107 is turned on. On the other hand, the N-type MOS transistor 109 is turned off, and the output pad section OUT becomes “H”.
[0038]
Next, when outputting “L”, the enable terminal EN is set to “H”, nEN is set to “L”, and the input terminal IN is set to “L”. Then, the output of the NAND gate 102, that is, the node NP, becomes “H”, and the output of the NOR gate 103, that is, the node NN also becomes “H”. As in the case of outputting “H”, the second transfer gate 210 is off and the N-type MOS transistors 201 and 202 are on, so that the P-type MOS transistor 105 is on. Since the N-type MOS transistor 104 is also on, the gate potential of the P-type MOS transistor 107, that is, the node NP1 becomes "H", and the P-type MOS transistor 107 is turned off. On the other hand, the N-type MOS transistor 109 is on and the N-type MOS transistor 108 is also on, so that the output pad section OUT becomes “L”.
[0039]
As described above, when outputting “L”, in the conventional example, the potential V (OUT) of the output pad section OUT is
V (OUT) ≦ V (VDD) − | Vtp ′ |
For the first time, the P-type MOS transistor 105 is turned on, whereas in the present embodiment, the transfer gate 210 is provided, so that the potential of the output pad OUT and the potential of the control terminal of the P-type MOS transistor 105 are controlled. The potential can be cut off. Therefore, when the N-type MOS transistor 202 is turned on, the control terminal of the P-type MOS transistor 105 is set to "L" irrespective of the potential V (OUT) of the output pad section OUT which is at "H" level. Level, and the P-type MOS transistor 105 can be turned on. As a result, conduction between the node NP in the “H” level state and the control terminal of the P-type MOS transistor 107 can be ensured. That is, the P-type MOS transistor 107 can be reliably turned off. Therefore, since the P-type MOS transistor 107 does not turn on at the same time as the N-type MOS transistors 108 and 109, a through current does not occur from the on-chip power supply to the ground.
[0040]
The gate potential of the P-type MOS transistor 105 is 0 V and the substrate potential is 5 V. However, since the P-type MOS transistor 105 is in the ON state and the channel potential becomes the on-chip power supply voltage (3 V), there is no concern that 5 V is applied to the gate oxide film. This point is the same as the conventional example.
[0041]
FIG. 1B shows the state of the potential change at each node at this time. As shown in the drawing, when the potential V (IN) of the output control terminal IN changes from “H” to “L” and the potential V (NP) of the node NP changes from “L” to “H”, P Since the type MOS transistor 105 is immediately turned on, the potential V (NP1) of the node NP1 also immediately goes to the “H” level. That is, the P-type MOS transistor 107 is completely turned off without delay. Therefore, the P-type MOS transistor 107 and the N-type MOS transistor 109 are not simultaneously turned on, and no through current is generated.
[0042]
Next, when the output pad section OUT is set to the high impedance state, the enable terminal EN is set to “L” and nEN is set to “H”. Then, the output of the NAND gate 102 becomes “H”, the output of the NOR gate 103 becomes “L”, and the N-type MOS transistor 109 is turned off. Further, the N-type MOS transistor 202 is turned off, and the N-type MOS transistor 203 is turned on.
[0043]
At this time, if the potential of the external circuit connected to the output pad unit OUT is a sufficiently low potential such as 0 V, first, the P-type MOS transistor 106 is turned off. Further, since the N-type MOS transistor 203 is on, the control terminal of the P-type MOS transistor 105 is supplied with the potential 0 V of the output pad OUT, and the P-type MOS transistor 105 is turned on. Therefore, the gate potential of the P-type MOS transistor 107 becomes “H” by transmitting the potential of the node NP. That is, the P-type MOS transistor 107 is turned off similarly to the N-type MOS transistor 109, and the output pad section OUT is set to a high impedance state.
[0044]
When the potential of the external circuit connected to the output pad section OUT becomes 5 V higher than the on-chip power supply voltage, the P-type MOS transistor 106 is turned on, and the gate potential of the P-type MOS transistor 107 becomes 5 V. Become. Thus, the P-type MOS transistor 107 can be turned off, and the output pad section OUT can be set to a high impedance state. At this time, the P-type MOS transistor 204 is also turned on and the N-type MOS transistor 202 is turned off, so that the gate potential of the P-type MOS transistor 105 becomes 5V. Therefore, the P-type MOS transistor 105 is off and the gate potential of the N-type MOS transistor 104 is on-chip power supply voltage (3 V) lower than 5 V, so that the P-type MOS transistor 107 is off. 5V does not propagate to the NAND gate 102 and no leak current occurs. That is, according to this configuration, even when the external circuit operates at 5 V higher than the on-chip power supply voltage when the output pad section OUT is set to the high impedance state, the internal circuit can be accurately controlled by the operation of the transfer gate and the transistor. Can be protected.
[0045]
At this time, since the P-type MOS transistor 107 has the gate potential and the substrate potential of 5 V in the off state, even if the potential of the output pad OUT is 5 V, a leak current is generated to the on-chip power supply through the P-type MOS transistor 107. Nothing to do.
[0046]
Furthermore, although the drain potential of the N-type MOS transistor 108 is 5 V, the gate potential is the on-chip power supply voltage (3 V), so there is no need to worry that 5 V is applied to the gate oxide film. Assuming that the source potential Vd of the N-type MOS transistor 108 is V (VDD) for the on-chip power supply voltage and Vtn ′ is a threshold voltage in consideration of the substrate bias effect of the N-type MOS transistor.
Vd = V (VDD) -Vtn '
Thus, 5 V is not applied to the gate oxide film of the N-type MOS transistor 109.
[0047]
Similarly, the drain potential of the N-type MOS transistor 201 is 5 V, but 5 V is not applied to the gate oxide film because the gate potential is the on-chip power supply voltage. Further, the source potential of the N-type MOS transistor 201 becomes V (VDD) -Vtn ′, and 5 V is not applied to the gate oxide film of the N-type MOS transistor 202.
[0048]
When the output pad section OUT becomes 0 V in the high impedance state, the P-type MOS transistor 105 is turned on and the P-type MOS transistor 107 is turned off when the gate potential is “H”.
[0049]
Note that the first transfer gate 110 may have a clocked inverter configuration.
[0050]
In the above embodiment, the N-type MOS transistors 201 and 202 and the N-type MOS transistors 108 and 109 are configured as a cascade connection. This is for protecting the gate oxide films of the N-type MOS transistors 109 and 202. However, there is no direct relation with the object of the present invention, that is, prevention of generation of a through current. Therefore, it is more preferable that these N-type MOS transistors are cascade-connected. However, the present invention is not necessarily limited to this configuration, and it is sufficient that the N-type MOS transistors function as pull-down means for lowering the potential to the ground potential.
[0051]
【The invention's effect】
As described above, according to the output circuit of the present invention, the P-type MOS transistor is turned off irrespective of the potential of the output pad portion, so that the P-type MOS transistor is turned on simultaneously with the N-type MOS transistor. And no through current is generated from the on-chip power supply to the ground. Therefore, it is possible to prevent a malfunction and an increase in power consumption due to an instantaneous potential drop of the on-chip power supply, and an increase in delay time for preventing the potential of the output pad portion from dropping immediately.
[Brief description of the drawings]
FIG. 1A illustrates a configuration of an output circuit according to a first embodiment of the present invention.
(B) is a diagram showing a transient voltage fluctuation state of the internal node.
FIG. 2A shows a configuration of a conventional output circuit.
(B) is a diagram showing a transient voltage fluctuation state of the internal node.
[Explanation of symbols]
101 Signal generation circuit for generating pull-up control signal
102 NAND gate
103 NOR gate
104 N-type MOS transistor
105-107 P-type MOS transistor
108,109 N-type MOS transistor
110 First transfer gate
201-203 N-type MOS transistor
204 P-type MOS transistor
210 Second transfer gate
OUT Output pad
IN Input terminal from on-chip circuit
nEN enable terminal
VDD on-chip power supply
VDD1 Power supply with higher voltage than on-chip power supply
NP, NP1, NN Internal nodes
V (IN) Transient voltage fluctuation of input terminal IN
V (NP) Transient voltage fluctuation at node NP
V (NP1) Transient voltage fluctuation at node NP1
V (NN) Transient voltage fluctuation at node NN
V (OUT) Transient voltage fluctuation of output pad OUT

Claims

An output pad portion to which an external signal line is connected, an output control terminal for supplying a control signal, a signal generation circuit for generating a control signal according to the potential of the output control terminal, and a control signal for the signal generation circuit A first P-type MOS transistor for receiving the power supply voltage to the output pad unit and receiving a control signal of the signal generation circuit to lower the potential of the output pad unit. An output circuit for setting a potential state of the output pad section to one of a high level, a low level, and a high impedance in accordance with on / off operations of the first P-type MOS transistor and the first N-type MOS transistor. The signal generation circuit includes a first transfer gate including a second P-type MOS transistor and a second N-type MOS transistor. Connected to the control terminal of the first P-type MOS transistor, the control terminal of the second N-type MOS transistor is set to an on-chip power supply voltage, and the control terminal of the second P-type MOS transistor is connected to the third terminal. Connected to the output pad section via a second transfer gate composed of a P-type MOS transistor and a third N-type MOS transistor, the control terminal of the third P-type MOS transistor being an on-chip power supply voltage, The control terminal of the third N-type MOS transistor is connected to the output control terminal, and the control terminal of the second P-type MOS transistor is also connected to a fourth N-type MOS transistor for lowering the potential. A control terminal of the fourth N-type MOS transistor is connected to the output control terminal; Is also connected to the output pad section via a fourth P-type MOS transistor whose control terminal is an on-chip power supply voltage, and the substrate potential of the first to fourth P-type MOS transistors is set higher than the on-chip power supply voltage. An output circuit, wherein a high voltage is used, and a substrate potential of the first to fourth N-type MOS transistors is a ground potential.