JP4149151B2 - I / O buffer circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入出力バッファ回路に関するものであり、特に、自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力されるＰＭＯＳトランジスタを含む入出力バッファ回路に関するものである。
【０００２】
【従来の技術】
入出力バッファ回路とは、半導体集積回路（以下、ＬＳＩと称する）の外部に信号を出力し、また外部から信号を入力する、信号を双方向に伝播することのできるバッファ回路である。１例として、図９に入出力バッファ回路１を示す。ＬＳＩの外部との接続部分である入出力端子ＰＡＤから入力された信号は、入出力バッファ部Ｂ内の入力バッファ部ＢＩに入力される。この時出力バッファ部ＢＯは出力イネーブル信号（不図示）により非活性となっている。信号の出力は、出力イネーブル信号により活性化された出力バッファ部ＢＯより、入出力端子ＰＡＤから行われる。ここで、出力バッファ部ＢＯは、ＣＭＯＳ構成のドライブ段を有しているものとし、図９においては、このうちＰＭＯＳトランジスタＢＭ１が例示されている。
【０００３】
また、図９では、入出力バッファ回路１は、入出力バッファ部Ｂ以外に、外部入出力端子ＰＡＤからの静電気等のサージ電圧による内部素子の静電破壊を防止するための静電破壊保護部Ｄ、入力モード時に高電圧側の入力電圧レベルを所定電圧レベルにクランプするクランプ部Ｃを備えている。
【０００４】
静電破壊保護部Ｄは、入出力端子ＰＡＤから入力されるサージ電圧を、電源電圧ＶＤＤ１及び接地電圧ＧＮＤに吸収するためのダイオード素子ＤＵ、ＤＬで構成されている。これらのダイオード素子ＤＵ、ＤＬは、ＰＮ接合で構成できるほか、ダイオード接続されたＭＯＳトランジスタで構成することもできる。例えば、ダイオード素子ＤＵを、ＰＭＯＳトランジスタで構成するには、ソース端子、ゲート端子、及びバックゲート端子を電源電圧ＶＤＤ１に接続し、ドレイン端子を入出力端子ＰＡＤに接続して構成する。入出力端子ＰＡＤに、電源電圧ＶＤＤ１から、ダイオード接続されたＰＭＯＳトランジスタの閾値電圧を加えた電圧以上のサージ電圧が印加された際、ＰＭＯＳトランジスタで構成されたダイオード素子ＤＵが導通し、サージ電圧を電源電圧ＶＤＤ１側に逃がす経路が形成されることにより、入出力バッファ部Ｂ等の内部回路をサージ電圧から保護する働きを有している。
【０００５】
クランプ部Ｃは、入出力端子ＰＡＤがフローティング状態の際に、電圧レベルをクランプするための回路である。プルアップ制御回路Ｃ１により制御されたＰＭＯＳトランジスタＣＭ１が、必要に応じて導通することにより、入出力端子ＰＡＤを電源電圧ＶＤＤ１にクランプする。
【０００６】
近年のＬＳＩの微細化等の進展により、ＬＳＩの駆動電源電圧は低下してきており、個々に異なる電源電圧で動作するＬＳＩを複数組み合わせてシステムを構成する場合がある。このとき、異種電源電圧で動作するＬＳＩの入出力端子同士を直接接続できれば好都合であり、これを実現するための提案が従来よりなされている。この提案は、ＰＭＯＳトランジスタのＮウェル電位を、電源電圧と入力される電圧信号とのうち高電圧側でバイアスするＮウェル電位制御部Ａを備えるというものであり、具体的には以下の方法がある。
【０００７】
図１０に示すＮウェル電位制御部Ａ１００は、ソース端子を電源電圧ＶＤＤ１に接続し、ドレイン端子及びバックゲート端子をＮウェルＮＷに接続し、更にゲート端子を入出力端子ＰＡＤ（入出力される電圧信号ＶＩＮ）に接続する第１ＰＭＯＳトランジスタＰＭ１と、ソース端子を入出力端子ＰＡＤに接続し、ドレイン端子及びバックゲート端子をＮウェルＮＷに接続し、更にゲート端子を電源電圧ＶＤＤ１に接続する第２ＰＭＯＳトランジスタＰＭ２とにより構成されている。
【０００８】
ＰＭＯＳトランジスタＰＭ１、ＰＭ２の閾値電圧をＶｔｈＰとすると、ＶＩＮ＜ＶＤＤ１−ＶｔｈＰの場合には、第１ＰＭＯＳトランジスタＰＭ１のゲート端子に印加される電圧信号ＶＩＮが、ソース端子に印加される電源電圧ＶＤＤ１に比して低く、しかもその電位差が、閾値電圧ＶｔｈＰ以上となっている。従って、第１ＰＭＯＳトランジスタＰＭ１は線形動作をして導通し、ＮウェルＮＷと電源電圧ＶＤＤ１が接続される。一方、第２ＰＭＯＳトランジスタＰＭ２においては、ゲート端子とソース端子との電圧関係が、第１ＰＭＯＳトランジスタＰＭ１とは反対の関係となるので、非導通状態を維持している。よって、ＮウェルＮＷの電位ＶＮＷは、電源電圧ＶＤＤ１にバイアスされる。
【０００９】
ＶＩＮ＞ＶＤＤ１＋ＶｔｈＰの場合には、第１及び第２ＰＭＯＳトランジスタＰＭ１、ＰＭ２のゲート端子とソース端子との電圧関係が、上記とは逆の関係となる。即ち、第１ＰＭＯＳトランジスタＰＭ１は非導通状態になる一方で、第２ＰＭＯＳトランジスタＰＭ２が線形動作をして導通することとなる。従って、ＮウェルＮＷの電位ＶＮＷは、電圧信号ＶＩＮにバイアスされる。
【００１０】
図１０のＮウェル電位制御部Ａ１００では、ＮウェルＮＷは、ＶＩＮ＜ＶＤＤ１−ＶｔｈＰの場合には、電源電圧ＶＤＤ１にバイアスされ、ＶＩＮ＞ＶＤＤ１＋ＶｔｈＰの場合には、電圧信号ＶＩＮにバイアスされる。これらの領域では、ＮウェルＮＷは、電源電圧ＶＤＤ１と電圧信号ＶＩＮのうち高い電圧側にバイアスされる。
【００１１】
【発明が解決しようとする課題】
しかしながら、Ｎウェル電位制御部Ａ１００においては、ＶＤＤ１−ＶｔｈＰ＜ＶＩＮ＜ＶＤＤ１＋ＶｔｈＰの領域において、ＮウェルＮＷがフローティング状態となり問題である。
【００１２】
以上のように、ＮウェルＮＷの電位ＶＮＷが、フローティング状態にあると、図９における出力バッファ部ＢＯのドライブ段ＰＭＯＳトランジスタＢＭ１、クランプ部ＣのＰＭＯＳトランジスタＣＭ１、及び静電破壊保護部ＤのＰＭＯＳトランジスタで構成されたダイオード素子ＤＵ等のＰＭＯＳトランジスタにおけるバックゲートバイアスが不安定となり、バックゲートバイアス効果による閾値電圧の不安定化に伴う駆動能力の不安定化、スイッチン制御の不安定化、あるいはドレイン端子からＮウェルＮＷへのＰＮ接合における順方向電流の増大等、回路動作上の種々の不具合が発生する虞があり問題である。
【００１３】
本発明は前記従来技術の問題点を解消するためになされたものであり、ＰＭＯＳトランジスタを含む入出力バッファ回路において、自己の電源電圧とは異なる電圧の電圧信号が入出力端子に直接入力されても、Ｎウェル電位を確実にバイアスすることができ、電圧信号の全ての電圧範囲において、Ｎウェル電位がフローティング状態にならないＮウェル電位制御部を備えた入出力バッファ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る入出力バッファ回路は、自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、電圧信号がドレイン端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、電圧信号が、電源電圧に比して第１所定電圧値以下の電圧となる第１領域では電源電圧に、電圧信号が、電源電圧に比して第２所定電圧値以上の電圧となる第２領域では電圧信号に、電圧信号が、第１及び第２領域に挟まれた電圧となる第３領域では電源電圧、あるいは電圧信号に設定するＮウェル電位制御部を備え、Ｎウェル電位制御部は、ソース端子が電源電圧に接続され、ドレイン端子及びバックゲート端子がＮウェルに接続される第１ＰＭＯＳトランジスタと、ソース端子が入出力端子に接続され、ドレイン端子及びバックゲート端子がＮウェルに接続され、更にゲート端子が電源電圧に接続される第２ＰＭＯＳトランジスタと、第２所定電圧値を、第２ＰＭＯＳトランジスタの閾値電圧値とし、第１及び第３領域において、第１ＰＭＯＳトランジスタを導通し、第２領域において、第１ＰＭＯＳトランジスタを非導通にするＰＭＯＳトランジスタ制御部とを備えることを特徴とする。
【００１５】
請求項１の入出力バッファ回路では、Ｎウェル電位制御部により、電圧信号がドレイン端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、入出力端子の電圧信号の電圧レベルに応じて、電源電圧と電圧信号との間で適宜切り替える。切り換える電圧信号の電圧レベルは、電源電圧との大小関係に応じて行われる。即ち、電圧信号が、電源電圧に比して第１所定電圧値以下の電圧となる第１領域では電源電圧に設定し、電源電圧に比して第２所定電圧値以上の電圧となる第２領域では電圧信号に設定する。そして、中間の第３領域では何れは一方の電圧レベルに設定される。この場合、第２ＰＭＯＳトランジスタのソース端子が入出力端子に接続され、ゲート端子が電源電圧に接続されているため、電圧信号の電圧レベルが、電源電圧に第２ＰＭＯＳトランジスタの閾値電圧を加えた電圧以上に昇圧した場合に、第２ＰＭＯＳトランジスタは導通してＮウェルに電圧信号を供給する。一方、第１ＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ制御部によって制御される。電圧信号の電圧レベルが、電源電圧に第２ＰＭＯＳトランジスタの閾値電圧を加えた電圧を閾値電圧として、この電圧以下の第１及び第３領域では導通してＮウェルに電源電圧を供給すると共に、この電圧以上の第２領域では非導通となる。通常、第１及び第２ＰＭＯＳトランジスタの閾値電圧は一致する。従って、第１及び第３領域では、第２ＰＭＯＳトランジスタが非導通になると共に第１ＰＭＯＳトランジスタが導通してＮウェル電位を電源電圧にし、第２領域では、第１ＰＭＯＳトランジスタが非導通になると共に第２ＰＭＯＳトランジスタが導通してＮウェル電位を電圧信号にする。
また、請求項４に係る入出力バッファ回路は、自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、電圧信号がドレイン端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、電圧信号が、電源電圧に比して第１所定電圧値以下の電圧となる第１領域では前記電源電圧に、電圧信号が、電源電圧に比して第２所定電圧値以上の電圧となる第２領域では前記電圧信号に、電圧信号が、第１及び第２領域に挟まれた電圧となる第３領域では電源電圧、あるいは電圧信号に設定するＮウェル電位制御部を備え、Ｎウェル電位制御部は、第１及び第２ＰＭＯＳトランジスタとを備えており、各々のソース端子、ドレイン端子、及びバックゲート端子については、請求項１と同様な接続関係を有しながら、第１ＰＭＯＳトランジスタのゲート端子が入出力端子に接続されている。第２ＰＭＯＳトランジスタは、第１所定電圧値を、第１ＰＭＯＳトランジスタの閾値電圧値とし、第１領域において、第２ＰＭＯＳトランジスタを非導通とし、第２及び第３領域において、第２ＰＭＯＳトランジスタを導通するＰＭＯＳトランジスタ制御部を備えることを特徴とする。
請求項４の入出力バッファ回路では、Ｎウェル電位制御部により、電圧信号がドレイン 端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、入出力端子の電圧信号の電圧レベルに応じて、電源電圧と電圧信号との間で適宜切り替える。切り換える電圧信号の電圧レベルは、電源電圧との大小関係に応じて行われる。即ち、電圧信号が、電源電圧に比して第１所定電圧値以下の電圧となる第１領域では電源電圧に設定し、電源電圧に比して第２所定電圧値以上の電圧となる第２領域では電圧信号に設定する。そして、中間の第３領域では何れは一方の電圧レベルに設定される。この場合、第１及び第２ＰＭＯＳトランジスタのゲート端子への接続が、請求項１における接続と反対の関係を有している。第１ＰＭＯＳトランジスタは、電圧信号の電圧レベルが、電源電圧より第１ＰＭＯＳトランジスタの閾値電圧以下に降圧した場合に導通して、Ｎウェルに電源電圧を供給する。一方、第２ＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ制御部に制御される。電圧信号の電圧レベルが、電源電圧より第１ＰＭＯＳトランジスタの閾値電圧を下回った電圧を閾値電圧として、この電圧以下の第１領域では非導通となると共に、この電圧以上の第２及び第３領域では導通してＮウェルに電圧信号を供給する。通常、第１及び第２ＰＭＯＳトランジスタの閾値電圧は一致するので、第１領域では、第１ＰＭＯＳトランジスタが導通すると共に第２ＰＭＯＳトランジスタが非導通となってＮウェル電位を電源電圧にし、第２及び第３領域では、第１ＰＭＯＳトランジスタが非導通になると共に第２ＰＭＯＳトランジスタが導通してＮウェル電位を電圧信号にする。
【００１６】
これにより、ＰＭＯＳトランジスタのＮウェル電位は、入出力端子に印加される電圧信号の電圧レベルに応じて適宜な電圧が設定されるので、所定電圧レベルにおいて、フローティング状態となることはない。従って、入出力端子の電圧信号におけるあらゆる電圧レベルに対して、Ｎウェル電位を確実に設定することができ、入出力バッファ回路において、入力状態、出力状態を問わず、常に安定した回路動作を得ることができる。
ＰＭＯＳトランジスタの閾値電圧を利用して、電源電圧から閾値電圧離れた電圧信号の電圧レベルを境界として、Ｎウェル電位を電源電圧と電圧信号との間で切り替えることができる。
【００１７】
また、請求項２に係る入出力バッファ回路は、請求項１に記載の入出力バッファ回路において、Ｎウェル電位制御部は、第３領域では、Ｎウェル電位を前記電源電圧に固定するＮウェル電位制御部である。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
また、請求項３に係る入出力バッファ回路は、請求項１または２に記載の入出力バッファ回路において、ＰＭＯＳトランジスタ制御部は、ソース端子が第１ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が入出力端子に接続され、ゲート端子に電源電圧より低い所定電圧が印加されるＮＭＯＳトランジスタと、ソース端子が入出力端子に、ドレイン端子が第１ＰＭＯＳトランジスタのゲート端子に、ゲート端子が電源電圧に、バックゲート端子がＮウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする。
【００２４】
請求項３の入出力バッファ回路では、第１ＰＭＯＳトランジスタを制御するＰＭＯＳトランジスタ制御部として、ＮＭＯＳトランジスタが、ゲート端子に電源電圧より低い所定電圧が印加されて、入出力端子と第１ＰＭＯＳトランジスタのゲート端子との間に接続されている。そして、電源電圧より低い所定電圧からＮＭＯＳトランジスタの閾値電圧を減じた電圧を上限とする電圧を、第１ＰＭＯＳトランジスタのゲート端子に印加して第１ＰＭＯＳトランジスタを導通する。一方、電圧信号の電圧レベルが、電源電圧に加えて第３ＰＭＯＳトランジスタの閾値電圧以上に昇圧した場合に、第３ＰＭＯＳトランジスタは導通し、第１ＰＭＯＳトランジスタのゲート端子に電圧信号を印加して、ＮＭＯＳトランジスタを非導通とする。通常、第１乃至第３ＰＭＯＳトランジスタの閾値は一致するので、第３ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタを非導通とすると共に、第１ＰＭＯＳトランジスタも非導通とする。第２ＰＭＯＳトランジスタは導通するので、Ｎウェル電位が切り替わる。
【００２５】
また、請求項５に係る入出力バッファ回路は、請求項４に記載の入出力バッファ回路において、ＰＭＯＳトランジスタ制御部は、ソース端子が第２ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が電源電圧に接続され、ゲート端子に電圧信号、あるいは電圧信号より低い所定電圧が印加されるＮＭＯＳトランジスタと、ソース端子が電源電圧に、ドレイン端子が第２ＰＭＯＳトランジスタのゲート端子に、ゲート端子が入出力端子に、バックゲート端子がＮウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする。
【００２６】
請求項５の入出力バッファ回路では、第２ＰＭＯＳトランジスタを制御するＰＭＯＳトランジスタ制御部として、ＮＭＯＳトランジスタが、ゲート端子に電圧信号、あるいは電圧信号より低い所定電圧が印加されて、電源電圧と第２ＰＭＯＳトランジスタのゲート端子との間に接続されている。そして、電圧信号、あるいは電圧信号より低い所定電圧から、ＮＭＯＳトランジスタの閾値電圧を減じた電圧を上限とする電圧を、第２ＰＭＯＳトランジスタのゲート端子に印加して第２ＰＭＯＳトランジスタを導通する。一方、電圧信号の電圧レベルが、電源電圧から第３ＰＭＯＳトランジスタの閾値電圧以下に降圧した場合に、第３ＰＭＯＳトランジスタは導通し、第２ＰＭＯＳトランジスタのゲート端子に電源電圧を印加して、ＮＭＯＳトランジスタを非導通とする。通常、第１乃至第３ＰＭＯＳトランジスタの閾値は一致するので、第３ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタを非導通とすると共に、第２ＰＭＯＳトランジスタも非導通とする。第１ＰＭＯＳトランジスタは導通するので、Ｎウェル電位が切り替わる。
【００２７】
これにより、ＮＭＯＳトランジスタにより、第１あるいは第２ＰＭＯＳトランジスタを導通する際、第１あるいは第２ＰＭＯＳトランジスタのゲート端子に印加される電圧は、ＮＭＯＳトランジスタのゲート端子に印加される電圧からＮＭＯＳトランジスタの閾値電圧を減じた電圧を上限として制限されるので、第１あるいは第２ＰＭＯＳトランジスタのゲート端子とソース端子との間に閾値電圧以上の電圧を確実に印加することができる。特に、ＮＭＯＳトランジスタのゲート端子に印加する電圧を、電源電圧、あるいは電圧信号より低い所定電圧とすれば、第１あるいは第２ＰＭＯＳトランジスタのゲート端子に印加される電圧の上限は、所定電圧分だけ低くすることができる。第１あるいは第２ＰＭＯＳトランジスタを線形動作させて導通させ、Ｎウェルを確実に電源電圧、あるいは電圧信号にバイアスすることができる。
【００２８】
ここで、請求項３に記載の入出力バッファ回路においては、ＮＭＯＳトランジスタのゲート端子に印加される所定電圧は、複数の電源系統のうちの１つの電源系統を利用することができる。
【００２９】
また、電源電圧あるいは電圧信号を入力とし、所定電圧を出力する第２電圧降圧部を備えていれば、ＮＭＯＳトランジスタのゲート端子に印加する所定電圧を、電源電圧あるいは電圧信号から適宜に降圧して提供することができる。
【００３０】
また、ＮＭＯＳトランジスタのソース端子からの信号を入力とし、この信号から降圧した信号を第１あるいは第２ＰＭＯＳトランジスタのゲート端子に出力する第１電圧降圧部を備えていれば、第１あるいは第２ＰＭＯＳトランジスタを導通する際に、第１あるいは第２ＰＭＯＳトランジスタのゲート端子に印加する電圧を適宜に降圧させ、第１あるいは第２ＰＭＯＳトランジスタを確実に導通させることができる。
【００３１】
ここで、第１、第２電圧降圧部としては、抵抗素子による降圧や、接合における降圧を利用してやれば、適宜に降圧された出力を容易に得ることができる。
【００３２】
【発明の実施の形態】
以下、本発明の入出力バッファ回路について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。図１は、本発明の実施形態の入出力バッファ回路におけるＮウェル電位制御部を示す回路図である。図２は、Ｎウェル電位制御部の第１具体例を示す回路図である。図３は、Ｎウェル電位制御部の第２具体例を示す回路図である。図４は、Ｎウェル電位制御部の第３具体例を示す回路図である。図５は、Ｎウェル電位制御部の第４具体例を示す回路図である。図６は、Ｎウェル電位制御部の第５具体例を示す回路図である。図７は、実施形態のＮウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。図８は、他の実施形態のＮウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。図９は、入出力バッファ回路を示す回路ブロック図である。図１０は、従来技術のＮウェル電位制御部を示す回路図である。
【００３３】
図１に示す本発明の実施形態の入出力バッファ回路におけるＮウェル電位制御部Ａ１では、従来技術のＮウェル電位制御部Ａ１００に加えて、ＰＭＯＳトランジスタ制御部を備え、第１ＰＭＯＳトランジスタＰＭ１の導通・非導通を制御している。ＰＭＯＳトランジスタ制御部は、ＮＭＯＳトランジスタＮＭ１、第３ＰＭＯＳトランジスタＰＭ３、そして第１、第２電圧降圧部１１、１２を備えている。第１ＰＭＯＳトランジスタＰＭ１のゲート端子と入出力端子ＰＡＤとの間に、ゲート端子を電源電圧ＶＤＤ１に、バックゲート端子をＮウェルＮＷに接続した、第３ＰＭＯＳトランジスタＰＭ３を備えている。更に、ＮＭＯＳトランジスタＮＭ１を、ドレイン端子を入出力端子ＰＡＤに、ソース端子を必要に応じて第１電圧降圧部１２を介して第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に接続して備えている。そして、このゲート端子は、第２電圧降圧部１１によりバイアスされている。
【００３４】
第２電圧降圧部１１は、電源電圧ＶＤＤ１より低い所定電圧を出力し、ＮＭＯＳトランジスタＮＭ１のゲート端子を所定電圧にバイアスする。ＮＭＯＳトランジスタＮＭ１のドレイン端子に入力される入出力端子ＰＡＤからの電圧信号ＶＩＮが、所定電圧からＮＭＯＳトランジスタＮＭ１の閾値電圧ＶｔｈＮを減じた電圧値以下である場合には、ＮＭＯＳトランジスタＮＭ１は線形動作して導通することとなり、ＮＭＯＳトランジスタＮＭ１のソース端子には電圧信号ＶＩＮがそのまま出力される。一方、電圧信号ＶＩＮが昇圧し、所定電圧から閾値電圧ＶｔｈＮを減じた電圧値以上になると、ＮＭＯＳトランジスタＮＭ１は飽和動作することとなる。即ち、ＮＭＯＳトランジスタＮＭ１のソース端子には、所定電圧から閾値電圧ＶｔｈＮを減じた電圧が出力されることとなる。この出力電圧は、電圧信号ＶＩＮが昇圧しても変わることはなく、所定電圧から閾値電圧ＶｔｈＮを減じた電圧に固定される。
【００３５】
これにより、第１ＰＭＯＳトランジスタＰＭ１の導通に際し、ゲート端子Ｐ１に印加される電圧は、第１電圧降圧部１２による降圧前の状態で、所定電圧から閾値電圧ＶｔｈＮを減じた電圧値以下に制限されることとなる。従って、所定電圧を電源電圧ＶＤＤ１から適宜に降圧した電圧に設定しておけば、第１電圧降圧部１２がなく、ＮＭＯＳトランジスタＮＭ１のソース端子と第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１とが直結されていても、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１とソース端子との間に閾値電圧ＶｔｈＰ以上の電圧が確実に印加される。即ち、ＮＭＯＳトランジスタＮＭ１の閾値電圧ＶｔｈＮと、第１ＰＭＯＳトランジスタＰＭ１の閾値電圧ＶｔｈＰとの大小関係に応じて、所定電圧を設定してやれば、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に印加される電圧を、ソース端子の電圧である電源電圧ＶＤＤ１から閾値電圧ＶｔｈＰ以上に降圧された電圧とすることができる。第１ＰＭＯＳトランジスタＰＭ１は線形動作して導通するので、ＮウェルＮＷを確実に電源電圧ＶＤＤ１にバイアスすることができる。
【００３６】
第１電圧降圧部１２は、ＮＭＯＳトランジスタＮＭ１のソース端子からの電圧を降圧して、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１をバイアスする。これにより、前述した第２電圧降圧部１１の有無に関わらず、第１電圧降圧部１２により、ＮＭＯＳトランジスタＮＭ１のソース端子からの電圧を適宜に降圧した電圧を、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に印加することができる。電圧値に関わりなく、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１とソース端子との間に閾値電圧ＶｔｈＰ以上の電圧が確実に印加され、第１ＰＭＯＳトランジスタＰＭ１は線形動作して導通するので、ＮウェルＮＷを確実に電源電圧ＶＤＤ１にバイアスすることができる。
【００３７】
この状態は、電圧信号ＶＩＮが、電源電圧ＶＤＤ１に比して閾値電圧ＶｔｈＰ以上の電圧値に達するまで継続する。そして、電源電圧ＶＤＤ１に比して閾値電圧ＶｔｈＰ以上の電圧値に達した後は、第３ＰＭＯＳトランジスタＰＭ３が導通することにより、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１を電圧信号ＶＩＮにバイアスして、第１ＰＭＯＳトランジスタＰＭ１を非導通とする。同時に、第２ＰＭＯＳトランジスタＰＭ２を導通するので、ＮウェルＮＷは、電源電圧ＶＤＤ１代えて、電圧信号ＶＩＮにバイアスされる。
【００３８】
図１に示す本発明の実施形態において、入出力バッファ回路１に備えられるＰＭＯＳトランジスタのＮウェルＮＷの電位ＶＮＷは、入出力端子ＰＡＤに印加される電圧信号ＶＩＮに応じて、ＶＩＮ＜ＶＤＤ１＋ＶｔｈＰの時は電源電圧ＶＤＤ１に、ＶＩＮ＞ＶＤＤ１＋ＶｔｈＰの時は、電圧信号ＶＩＮに、切れ目なくバイアスされるので、フローティング状態となることはない。従って、入出力端子ＰＡＤの電圧信号ＶＩＮにおけるあらゆる電圧値に対して、ＮウェルＮＷの電位ＶＮＷを確実に設定することができ、入出力バッファ回路１において、入力状態、出力状態を問わず、常に安定した回路動作を得ることができる。
【００３９】
以下、第２電圧降圧部１１、及び第１電圧降圧部１２の具体例を、図２乃至図６において第１乃至第５具体例として示す。ここで、第１乃至第３具体例（図２乃至図４）は、第２電圧降圧部１１の具体例であり、第４、第５具体例（図５、図６）は、第１電圧降圧部１２の具体例である。
【００４０】
先ず、第２電圧降圧部１１の具体例を示す。図２の第１具体例のＮウェル電位制御部Ａ１１では、第２電圧降圧部１１から出力される電源電圧ＶＤＤ１より低い所定電圧として、複数の電源系統のうちの１つの電源系統である第２の電源電圧ＶＤＤ２を利用する態様を示している。近年のＬＳＩや、電子応用製品の基板上においては、回路動作を行わせるための電源電圧は、複数系統用意されている場合がある。そこで、これらの電源系統のうち、入出力バッファ回路１の回路動作に使用される電源電圧ＶＤＤ１に比して低電圧の第２の電源電圧ＶＤＤ２をＮＭＯＳトランジスタＮＭ１のゲート端子バイアス用の電圧として利用することができる。これにより、第１ＰＭＯＳトランジスタＰＭ１を導通する際には、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に直結されたＮＭＯＳトランジスタＮＭ１のソース端子には、第２の電源電圧ＶＤＤ２から閾値電圧ＶｔｈＮを減じた電圧を上限とした電圧が印加されることとなる。ここで、ＶＤＤ２＜ＶＤＤ１であるので、第１ＰＭＯＳトランジスタＰＭ１のゲート・ソース間には、閾値電圧ＶｔｈＰ以上の電圧が印加され、第１ＰＭＯＳトランジスタＰＭ１は、線形動作して導通することとなる。従って、ＮウェルＮＷには、電源電圧ＶＤＤ１が確実にバイアスされることとなる。
【００４１】
図３の第２具体例のＮウェル電位制御部Ａ１２では、第２電圧降圧部１１として、電源電圧ＶＤＤ１と接地電圧ＧＮＤとの間に抵抗素子Ｒ１、Ｒ２を挿入することにより、電源電圧ＶＤＤ１を分圧した所定電圧をＮＭＯＳトランジスタＮＭ１のゲート端子に印加する構成である。抵抗素子Ｒ１、Ｒ２の分圧比を適宜に設定してやれば、この所定電圧から閾値電圧ＶｔｈＮを減じた電圧が、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に印加され、第１ＰＭＯＳトランジスタＰＭ１を確実に導通させて、ＮウェルＮＷには、電源電圧ＶＤＤ１が確実にバイアスされる。
【００４２】
図４の第３具体例のＮウェル電位制御部Ａ１３では、第２電圧降圧部１１として、所定数のダイオードを直列接続したダイオード群Ｄ１により生成した降圧電圧をＮＭＯＳトランジスタＮＭ１のゲート端子に印加する。ダイオード群Ｄ１の降圧値を適宜に設定してやれば、第１ＰＭＯＳトランジスタＰＭ１を確実に導通させ、ＮウェルＮＷには、電源電圧ＶＤＤ１が確実にバイアスされる。
【００４３】
次に、第１電圧降圧部１２の具体例を示す。図５の第４具体例のＮウェル電位制御部Ａ１４では、第１電圧降圧部１２として、所定数のダイオードを直列接続したダイオード群Ｄ２により、ＮＭＯＳトランジスタＮＭ１のソース端子から出力される電圧を降圧して第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に印加している。ＮＭＯＳトランジスタＮＭ１のソース端子から出力される電圧は、電源電圧ＶＤＤ１から閾値電圧ＶｔｈＮを減じた電圧値を上限としているので、ダイオード群Ｄ２の降圧値を適宜に設定することにより、第１ＰＭＯＳトランジスタＰＭ１を導通する際には、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１には、電源電圧ＶＤＤ１から閾値電圧ＶｔｈＰを減じた電圧以下の電圧を印加することができる。第１ＰＭＯＳトランジスタＰＭ１は、線形動作して導通することとなり、ＮウェルＮＷには、電源電圧ＶＤＤ１が確実にバイアスされることとなる。
【００４４】
図６の第５具体例のＮウェル電位制御部Ａ１５では、第１電圧降圧部１２として、ＮＭＯＳトランジスタＮＭ１のソース端子と接地電圧ＧＮＤとの間に抵抗素子Ｒ３、Ｒ４を挿入することにより、ＮＭＯＳトランジスタＮＭ１のソース端子からの電圧を、分圧した所定電圧をＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に印加する構成である。抵抗素子Ｒ３、Ｒ４の分圧比を適宜に設定してやれば、第１ＰＭＯＳトランジスタＰＭ１を確実に導通させて、ＮウェルＮＷには、電源電圧ＶＤＤ１が確実にバイアスされることとなる。
【００４５】
図７に、実施形態のＮウェル電位制御部Ａ１（第１乃至第５具体例Ａ１１乃至Ａ１５）において、電圧信号ＶＩＮに対して、ウェルＮＷの電位ＶＮＷの切り替わり波形を、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１の電圧値ＶＰ１と共に示す。図７においては、電源電圧ＶＤＤ１を３．３Ｖとし、ＮＭＯＳ／ＰＭＯＳトランジスタの閾値電圧の絶対値が略等しい場合（ＶｔｈＮ≒ＶｔｈＰ）を例として示している。
【００４６】
電圧信号ＶＩＮが、電源電圧ＶＤＤ１に閾値電圧ＶｔｈＰを加えた電圧以上の場合（図７における、領域（２）：ＶＩＮ＞ＶＤＤ１＋ＶｔｈＰ）には、第３ＰＭＯＳトランジスタＰＭ３が導通して、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１の電圧値ＶＰ１を、電圧信号ＶＩＮにバイアスするので、第１ＰＭＯＳトランジスタＰＭ１は非導通となる。一方、第２ＰＭＯＳトランジスタＰＭ２は導通し、ＮウェルＮＷの電位ＶＮＷは、電圧信号ＶＩＮとなる。
【００４７】
電圧信号ＶＩＮが、電源電圧ＶＤＤ１に閾値電圧ＶｔｈＰを加えた電圧以下に降圧すると（図７における、領域（１）、（３）：ＶＩＮ＜ＶＤＤ１＋ＶｔｈＰ）、第２及び第３ＰＭＯＳトランジスタＰＭ２、ＰＭ３は非導通となる。一方、ＮＭＯＳトランジスタＮＭ１は導通する。但し、電圧信号ＶＩＮがＮＭＯＳトランジスタＮＭ１のゲート端子の電圧から閾値電圧ＶｔｈＮを減じた電圧に降圧するまでは、ＮＭＯＳトランジスタＮＭ１は飽和動作をするため、ソース端子の電圧は、ゲート端子の電圧から閾値電圧ＶｔｈＮを減じた電圧に略固定される。この電圧が、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１に印加され、ゲート・ソース間の電位差が閾値電圧ＶｔｈＰ以上にバイアスされることにより、第１ＰＭＯＳトランジスタＰＭ１は線形動作して導通し、ＮウェルＮＷが電源電圧ＶＤＤ１にバイアスされる。
【００４８】
図７において、ゲート端子Ｐ１の電圧ＶＰ１が、電源電圧ＶＤＤ１（３．３Ｖ）から、略閾値電圧ＶｔｈＮだけ降圧した場合の波形は、図１において、第２電圧降圧部１１、及び第１電圧降圧部１２が共に無く、ＮＭＯＳトランジスタＮＭ１のゲート端子を電源電圧ＶＤＤ１に接続した場合の波形である。第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１には、ソース端子から閾値電圧ＶｔｈＮだけ降圧した電圧が印加されることとなるが、閾値電圧ＶｔｈＮとＶｔｈＰとが絶対値として略等しいため、第１ＰＭＯＳトランジスタＰＭ１を充分に線形動作させて導通させることができない虞がある。
【００４９】
そこで、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１の電圧ＶＰ１を更に降圧させるために、第２電圧降圧部１１、あるいは第１電圧降圧部１２の少なくとも何れか一方を備えることが好ましい。
【００５０】
第２電圧降圧部１１を備えてやれば、ＮＭＯＳトランジスタＮＭ１において、ゲート端子に印加する所定電圧を電源電圧ＶＤＤ１より降圧させることができ、飽和動作するソース端子の電圧値を更に降圧させることができる。この結果、ゲート端子Ｐ１の電圧ＶＰ１における電源電圧ＶＤＤ１からの総降圧値Ｖ１、Ｖ２は、閾値電圧ＶｔｈＮに、第２電圧降圧部１１によるゲート端子での所定電圧の降圧値が加算された電圧となる。第２電圧降圧部１１を備える場合には、ＮＭＯＳトランジスタＮＭ１のゲート端子に印加される電圧が降圧されるので、ＮＭＯＳトランジスタＮＭ１の飽和動作は、総降圧値Ｖ１、Ｖ２に応じて領域（１）においても維持されることとなる（図７中、Ｉで指示した波形）。
【００５１】
また、第１電圧降圧部１２を備えてやれば、ゲート端子Ｐ１の電圧ＶＰ１を、一律に降圧させることができる。電源電圧ＶＤＤ１からの総降圧値Ｖ１、Ｖ２は、閾値電圧ＶｔｈＮに、第１電圧降圧部１２による降圧値が加算された電圧である。第１電圧降圧部１２を備える場合には、ＮＭＯＳトランジスタＮＭ１のゲート端子に印加される電圧は、例えば、電源電圧ＶＤＤ１とすることができるので、ＮＭＯＳトランジスタＮＭ１の飽和動作は、総降圧値Ｖ１、Ｖ２に関わらず領域（３）においてのみ維持されることとなる。更に、第１電圧降圧部１２による降圧は、一定電圧値となるので、ＮＭＯＳトランジスタＮＭ１が線形動作をする領域（１）においても、所定電圧の降圧を維持する（図７中、ＩＩで指示した波形）。
【００５２】
尚、上記では、第２電圧降圧部１１と第１電圧降圧部１２とを単独で備える場合について説明したが、第２電圧降圧部１１と第１電圧降圧部１２とを共に備えてやれば、各々の降圧が加算され、第１ＰＭＯＳトランジスタＰＭ１の導通時にゲート端子Ｐ１に印加される電圧ＶＩＮを有効に降圧させることができる。即ち、第２電圧降圧部１１と第１電圧降圧部１２とは、両者を共に備えても各々を単独に備えても同様の効果を奏することができる。
【００５３】
また、実施形態では、ＮＭＯＳトランジスタＮＭ１及び第３ＰＭＯＳトランジスタＰＭ３とを、第１ＰＭＯＳトランジスタＰＭ１のゲート端子Ｐ１と入出力端子ＰＡＤとの間に備える場合について説明したが、他の実施形態として、これらの接続関係を逆転させても同様の効果を奏することができる。即ち、ＮＭＯＳトランジスタＮＭ１及び第３ＰＭＯＳトランジスタＰＭ３を、第２ＰＭＯＳトランジスタＰＭ２のゲート端子Ｐ２と電源電圧ＶＤＤ１との間に備え、ＮＭＯＳトランジスタＮＭ１のゲート端子を入出力端子ＰＡＤに接続する。また、第１、第３ＰＭＯＳトランジスタＰＭ１、ＰＭ３のゲート端子は、入出力端子ＰＡＤに接続する。この場合、第２電圧降圧部１１、第１電圧降圧部１２については実施形態と同様な接続とすることができ、同様の作用・効果を奏する。即ち、第２電圧降圧部１１は、ＮＭＯＳトランジスタＮＭ１のゲート端子に接続して所定電圧を印加させるようにし、入出力端子ＰＡＤの電圧信号ＶＩＮを降圧するように設定することもできる。第１電圧降圧部１２は、ＮＭＯＳトランジスタＮＭ１と第２ＰＭＯＳトランジスタＰＭ２のゲート端子Ｐ２との間に備えることができる。
【００５４】
他の実施形態において、電圧信号ＶＩＮに対する、第２ＰＭＯＳトランジスタＰＭ２のゲート端子Ｐ２の電圧ＶＰ２及びＮウェルＮＷの電位ＶＮＷについての関係を示した波形を図８に示す。領域（１'）では、第１、第３ＰＭＯＳトランジスタＰＭ１、ＰＭ３が導通して、第２ＰＭＯＳトランジスタＰＭ２が非導通となるため、ＮウェルＮＷは、電源電圧ＶＤＤ１にバイアスされる。
【００５５】
第２電圧降圧部１１と第１電圧降圧部１２とを備えない場合には、ＮＭＯＳトランジスタＮＭ１が飽和動作する領域（３'）において、第２ＰＭＯＳトランジスタＰＭ２のゲート端子Ｐ２の電圧ＶＰ２は、電圧信号ＶＩＮから閾値電圧ＶｔｈＮを減じた電圧がバイアスされる。この状態で、ＮＭＯＳ／ＰＭＯＳの両閾値電圧の絶対値が略等しい（ＶｔｈＮ≒ＶｔｈＰ）とすると、図７に示した実施形態の場合と同様に、第２ＰＭＯＳトランジスタＰＭ２が充分に線形動作して導通しない虞がある。
【００５６】
また、領域（２'）になると、ＮＭＯＳトランジスタＮＭ１は、線形動作する領域となるので、第２ＰＭＯＳトランジスタＰＭ２のゲート端子Ｐ２の電圧ＶＰ２には、電源電圧ＶＤＤ１が印加され、第２ＰＭＯＳトランジスタＰＭ２は、線形動作してＮウェルＮＷを電圧信号ＶＩＮにバイアスする。
【００５７】
次に、第２電圧降圧部１１を備えると、ＮＭＯＳトランジスタＮＭ１のゲート端子への印加電圧が降圧するので、この降圧分だけＮＭＯＳトランジスタＮＭ１の飽和動作領域が伸びることとなる（図８中、Ｉで指示した波形）。
【００５８】
また、第１電圧降圧部１２を備えると、ゲート端子Ｐ２の電圧ＶＰ２を、一律に降圧させることができる（図８中、ＩＩで指示した波形）。
【００５９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ＭＯＳトランジスタの閾値電圧ＶｔｈＮ、ＶｔｈＰを利用することにより、ＮウェルＮＷの電位ＶＮＷのバイアス電圧を切り替えるべき電圧信号ＶＩＮを設定するようにしたが、本発明はこれに限定されるものではなく、電圧信号を検出することができる構成であれば適用することができる。電圧信号が、電源電圧に比して、第１所定電圧値以下であるか、第２所定電圧値以上であるかを検出すればよい。
【００６０】
具体的には、これらの第１所定電圧値及び第２所定電圧値をオフセット電圧とするコンパレータ等を構成することにより検出することができる。この場合、コンパレータ等の出力信号により、第１あるいは第２ＰＭＯＳトランジスタを確実に非導通に制御するため、出力信号の信号レベルを、電源電圧と、入出力端子に入力される電圧信号とのうち高い電圧レベルで制御する必要がある。そこで、第１ＰＭＯＳトランジスタが非導通となるのは、電圧信号が、コンパレータ等に設定した出力反転電圧以上においてであり、電源電圧より高電圧領域を含む。従って、第１ＰＭＯＳトランジスタを非導通とする信号を出力するコンパレータ等は、電圧信号で駆動することが好ましい。逆に、第２ＰＭＯＳトランジスタが非導通となるのは、電圧信号が、コンパレータ等に設定した出力反転電圧以下においてであり、電源電圧より低電圧領域を含む。従って、第２ＰＭＯＳトランジスタを非導通とする信号を出力するコンパレータ等は、電源電圧で駆動することが好ましい。
【００６１】
（付記１） 自己の電源電圧に比して高い電圧レベルの電圧信号が、入出力端子に直接入力される入出力バッファ回路において、
前記電圧信号がドレイン端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、
前記電圧信号が、前記電源電圧に比して第１所定電圧値以下の電圧となる第１領域では前記電源電圧に、
前記電圧信号が、前記電源電圧に比して第２所定電圧値以上の電圧となる第２領域では前記電圧信号に、
前記電圧信号が、前記第１及び第２領域に挟まれた電圧となる第３領域では前記電源電圧、あるいは前記電圧信号に設定するＮウェル電位制御部を備えることを特徴とする入出力バッファ回路。
（付記２） 前記Ｎウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続される第１ＰＭＯＳトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続され、更にゲート端子が前記電源電圧に接続される第２ＰＭＯＳトランジスタと、
前記第２所定電圧値を、前記第１ＰＭＯＳトランジスタの閾値電圧値とし、前記第１及び第３領域において、前記第１ＰＭＯＳトランジスタを導通し、前記第２領域において、前記第１ＰＭＯＳトランジスタを非導通にするＰＭＯＳトランジスタ制御部とを備えることを特徴とする付記１に記載の入出力バッファ回路。
（付記３） 前記ＰＭＯＳトランジスタ制御部は、
ソース端子が前記第１ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が前記入出力端子に接続され、ゲート端子に前記電源電圧より低い所定電圧が印加されるＮＭＯＳトランジスタと、
ソース端子が前記入出力端子に、ドレイン端子が前記第１ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記電源電圧に、バックゲート端子が前記Ｎウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする付記２に記載の入出力バッファ回路。
（付記４） 前記所定電圧は、複数の電源系統のうちの１つの電源系統を利用することを特徴とする付記３に記載の入出力バッファ回路。
（付記５） 前記ＰＭＯＳトランジスタ制御部は、
ドレイン端子が前記入出力端子に接続されるＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのソース端子からの電圧信号を降圧して、第１ＰＭＯＳトランジスタのゲート端子に入力する第１電圧降圧部と、
ソース端子が前記入出力端子に、ドレイン端子が前記第１ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記電源電圧に、バックゲート端子が前記Ｎウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする付記２乃至４の少なくとも何れか１項に記載の入出力バッファ回路。
（付記６） 前記Ｎウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続され、更にゲート端子が前記入出力端子に接続される第１ＰＭＯＳトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続される第２ＰＭＯＳトランジスタと、
前記第１所定電圧値を、前記第２ＰＭＯＳトランジスタの閾値電圧値とし、前記第１領域において、前記第２ＰＭＯＳトランジスタを非導通とし、前記第２及び第３領域において、前記第２ＰＭＯＳトランジスタを導通するＰＭＯＳトランジスタ制御部とを備えることを特徴とする付記１に記載の入出力バッファ回路。
（付記７） 前記ＰＭＯＳトランジスタ制御部は、
ソース端子が前記第２ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が前記電源電圧に接続され、ゲート端子に前記電圧信号、あるいは前記電圧信号より低い所定電圧が印加されるＮＭＯＳトランジスタと、
ソース端子が前記電源電圧に、ドレイン端子が前記第２ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記入出力端子に、バックゲート端子が前記Ｎウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする付記６に記載の入出力バッファ回路。
（付記８） 前記ＰＭＯＳトランジスタ制御部は、
ドレイン端子が前記電源電圧に接続されるＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのソース端子からの電圧信号を降圧して、第２ＰＭＯＳトランジスタのゲート端子に入力する第１電圧降圧部と、
ソース端子が前記電源電圧に、ドレイン端子が前記第２ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記入出力端子に、バックゲート端子が前記Ｎウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする付記６又は７に記載の入出力バッファ回路。
（付記９） 前記電源電圧あるいは前記電圧信号の電圧レベルを降圧して、前記所定電圧を出力する第２電圧降圧部を備えることを特徴とする付記３又は７に記載の入出力バッファ回路。
（付記１０） 前記第１あるいは第２電圧降圧部は、抵抗素子による電圧降圧を利用することを特徴とする付記５、８又は９の少なくとも何れか１項に記載の入出力バッファ回路。
（付記１１） 前記第１あるいは第２電圧降圧部は、接合における電圧降圧を利用することを特徴とする付記５、８又は９の少なくとも何れか１項に記載の入出力バッファ回路。
【００６２】
【発明の効果】
本発明によれば、ＰＭＯＳトランジスタを含む入出力バッファ回路において、自己の電源電圧とは異なる電圧レベルの電圧信号が入出力端子に直接入力されても、Ｎウェル電位を確実にバイアスすることができ、電圧レベルの全ての領域において、Ｎウェル電位がフローティング状態にならないＮウェル電位制御部を備えた入出力バッファ回路を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態の入出力バッファ回路におけるＮウェル電位制御部を示す回路図である。
【図２】 Ｎウェル電位制御部の第１具体例を示す回路図である。
【図３】 Ｎウェル電位制御部の第２具体例を示す回路図である。
【図４】 Ｎウェル電位制御部の第３具体例を示す回路図である。
【図５】 Ｎウェル電位制御部の第４具体例を示す回路図である。
【図６】 Ｎウェル電位制御部の第５具体例を示す回路図である。
【図７】 実施形態のＮウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。
【図８】 他の実施形態のＮウェル電位制御部によるウェル電位の切り替わりの様子を示す波形図である。
【図９】 入出力バッファ回路を示す回路ブロック図である。
【図１０】 従来技術のＮウェル電位制御部を示す回路図である。
【符号の説明】
１ 入出力バッファ回路
１１ 第２電圧降圧部
１２ 第１電圧降圧部
Ａ１、Ａ１１、Ａ１２、Ａ１３、Ａ１４、Ａ１５、Ａ１００
Ｎウェル電位制御部
Ｄ１、Ｄ２ ダイオード群
ＮＭ１ ＮＭＯＳトランジスタ
ＮＷ Ｎウェル
ＰＡＤ 入出力端子
ＰＭ１ 第１ＰＭＯＳトランジスタ
ＰＭ２ 第２ＰＭＯＳトランジスタ
ＰＭ３ 第３ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗素子
ＶＤＤ１ 電源電圧
ＶＤＤ２ 第２の電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input / output buffer circuit, and more particularly to an input / output buffer circuit including a PMOS transistor in which a voltage signal having a voltage level higher than its own power supply voltage is directly input to an input / output terminal. is there.
[0002]
[Prior art]
An input / output buffer circuit is a buffer circuit that can output a signal to the outside of a semiconductor integrated circuit (hereinafter referred to as an LSI) and can receive a signal from the outside and can propagate the signal bidirectionally. As an example, an input /
[0003]
In FIG. 9, the input /
[0004]
The electrostatic breakdown protection unit D is composed of diode elements DU and DL for absorbing the surge voltage input from the input / output terminal PAD into the power supply voltage VDD1 and the ground voltage GND. These diode elements DU and DL can be composed of PN junctions or can be composed of diode-connected MOS transistors. For example, in order to configure the diode element DU with a PMOS transistor, the source terminal, the gate terminal, and the back gate terminal are connected to the power supply voltage VDD1, and the drain terminal is connected to the input / output terminal PAD. When a surge voltage equal to or higher than the threshold voltage of the diode-connected PMOS transistor is applied to the input / output terminal PAD from the power supply voltage VDD1, the diode element DU composed of the PMOS transistor becomes conductive, and the surge voltage is reduced. By forming a path for escape to the power supply voltage VDD1 side, the internal circuit such as the input / output buffer B is protected from surge voltage.
[0005]
The clamp part C is a circuit for clamping the voltage level when the input / output terminal PAD is in a floating state. The PMOS transistor CM1 controlled by the pull-up control circuit C1 conducts as necessary, thereby clamping the input / output terminal PAD to the power supply voltage VDD1.
[0006]
With recent advances in LSI miniaturization and the like, the LSI drive power supply voltage has decreased, and a system may be configured by combining a plurality of LSIs that operate with different power supply voltages. At this time, it is convenient if the input / output terminals of LSIs operating with different power supply voltages can be directly connected, and proposals for realizing this have been made. This proposal includes an N-well potential controller A that biases the N-well potential of the PMOS transistor on the high voltage side of the power supply voltage and the input voltage signal. Specifically, the following method is used. is there.
[0007]
The N well potential control unit A100 shown in FIG. 10 has a source terminal connected to the power supply voltage VDD1, a drain terminal and a back gate terminal connected to the N well NW, and a gate terminal connected to the input / output terminal PAD (input / output voltage). A first PMOS transistor PM1 connected to the signal VIN), a second PMOS transistor having a source terminal connected to the input / output terminal PAD, a drain terminal and a back gate terminal connected to the N well NW, and a gate terminal connected to the power supply voltage VDD1. It is comprised by PM2.
[0008]
When the threshold voltage of the PMOS transistors PM1 and PM2 is VthP, when VIN <VDD1-VthP, the voltage signal VIN applied to the gate terminal of the first PMOS transistor PM1 is compared with the power supply voltage VDD1 applied to the source terminal. The potential difference is lower than the threshold voltage VthP. Therefore, the first PMOS transistor PM1 conducts linearly and becomes conductive, and the N well NW and the power supply voltage VDD1 are connected. On the other hand, in the second PMOS transistor PM2, the voltage relationship between the gate terminal and the source terminal is opposite to that of the first PMOS transistor PM1, and therefore the non-conducting state is maintained. Therefore, the potential VNW of the N well NW is biased to the power supply voltage VDD1.
[0009]
When VIN> VDD1 + VthP, the voltage relationship between the gate terminal and the source terminal of the first and second PMOS transistors PM1 and PM2 is opposite to the above. That is, the first PMOS transistor PM1 becomes non-conductive while the second PMOS transistor PM2 conducts linearly and becomes conductive. Therefore, the potential VNW of the N well NW is biased to the voltage signal VIN.
[0010]
In the N well potential control unit A100 of FIG. 10, the N well NW is biased to the power supply voltage VDD1 when VIN <VDD1-VthP, and is biased to the voltage signal VIN when VIN> VDD1 + VthP. In these regions, the N well NW is biased to the higher voltage side of the power supply voltage VDD1 and the voltage signal VIN.
[0011]
[Problems to be solved by the invention]
However, in the N well potential control unit A100, the N well NW is in a floating state in the region of VDD1-VthP <VIN <VDD1 + VthP, which is a problem.
[0012]
As described above, when the potential VNW of the N well NW is in a floating state, the drive stage PMOS transistor BM1 of the output buffer unit BO, the PMOS transistor CM1 of the clamp unit C, and the PMOS of the electrostatic breakdown protection unit D in FIG. The back gate bias in a PMOS transistor such as a diode element DU composed of a transistor becomes unstable, the driving ability becomes unstable due to the unstable threshold voltage due to the back gate bias effect, the switching control becomes unstable, or Various problems in circuit operation such as an increase in forward current at the PN junction from the drain terminal to the N well NW may occur, which is a problem.
[0013]
The present invention has been made to solve the problems of the prior art, and in an input / output buffer circuit including a PMOS transistor, a voltage signal having a voltage different from its own power supply voltage is directly input to the input / output terminal. Another object of the present invention is to provide an input / output buffer circuit including an N-well potential control unit that can reliably bias an N-well potential and does not enter a floating state in the entire voltage range of the voltage signal. To do.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, an input / output buffer circuit according to
[0015]
According to another aspect of the input / output buffer circuit of the present invention, the N well potential control unit converts the N well potential of the PMOS transistor, to which the voltage signal is applied to the drain terminal, to the power supply voltage according to the voltage level of the voltage signal at the input / output terminal. Switch appropriately between voltage signals. The voltage level of the voltage signal to be switched is determined according to the magnitude relationship with the power supply voltage. That is, the voltage signal is set to the power supply voltage in the first region where the voltage signal is equal to or lower than the first predetermined voltage value compared to the power supply voltage, and is set to the voltage equal to or higher than the second predetermined voltage value compared to the power supply voltage. In the area, the voltage signal is set. In the intermediate third region, one of the voltage levels is set.In this case, since the source terminal of the second PMOS transistor is connected to the input / output terminal and the gate terminal is connected to the power supply voltage, the voltage level of the voltage signal is equal to or higher than the voltage obtained by adding the threshold voltage of the second PMOS transistor to the power supply voltage. The second PMOS transistor is turned on to supply a voltage signal to the N well. Meanwhile, the first PMOS transistor is controlled by a PMOS transistor controller. The voltage level of the voltage signal is obtained by adding the threshold voltage of the second PMOS transistor to the power supply voltage as a threshold voltage. In the first and third regions below this voltage, the power supply voltage is supplied to the N well. It becomes non-conductive in the second region above the voltage. Usually, the threshold voltages of the first and second PMOS transistors are the same. Therefore, in the first and third regions, the second PMOS transistor is turned off and the first PMOS transistor is turned on to set the N-well potential to the power supply voltage. In the second region, the first PMOS transistor is turned off and the second PMOS transistor is turned off. The transistor becomes conductive and makes the N well potential a voltage signal.
The input / output buffer circuit according to claim 4 is an input / output buffer circuit in which a voltage signal having a voltage level higher than its own power supply voltage is directly input to the input / output terminal, and the voltage signal is applied to the drain terminal. The PMOS transistor N-well potential is set to the power supply voltage in the first region where the voltage signal is equal to or lower than the first predetermined voltage value compared to the power supply voltage, and the voltage signal is compared to the power supply voltage. 2 N well set to the voltage signal in the second region where the voltage is equal to or higher than a predetermined voltage value, the voltage signal is set to the power supply voltage or the voltage signal in the third region where the voltage is sandwiched between the first and second regions The N-well potential control unit includes first and second PMOS transistors, and the source terminal, the drain terminal, and the back gate terminal are connected in the same manner as in
5. The input / output buffer circuit according to claim 4, wherein the voltage signal is drained by the N well potential control unit. The N-well potential of the PMOS transistor applied to the terminal is appropriately switched between the power supply voltage and the voltage signal according to the voltage level of the voltage signal at the input / output terminal. The voltage level of the voltage signal to be switched is determined according to the magnitude relationship with the power supply voltage. That is, the voltage signal is set to the power supply voltage in the first region where the voltage signal is equal to or lower than the first predetermined voltage value compared to the power supply voltage, and is set to the voltage equal to or higher than the second predetermined voltage value compared to the power supply voltage. In the area, the voltage signal is set. In the intermediate third region, one of the voltage levels is set. In this case, the connection of the first and second PMOS transistors to the gate terminals is opposite to the connection in
[0016]
As a result, the N-well potential of the PMOS transistor is set to an appropriate voltage according to the voltage level of the voltage signal applied to the input / output terminal, and therefore does not enter a floating state at a predetermined voltage level. Therefore, the N well potential can be reliably set for every voltage level in the voltage signal of the input / output terminal, and the input / output buffer circuit always obtains a stable circuit operation regardless of the input state or the output state. be able to.
Using the threshold voltage of the PMOS transistor, the N-well potential can be switched between the power supply voltage and the voltage signal, with the voltage level of the voltage signal separated from the power supply voltage by the threshold voltage as a boundary.
[0017]
The input / output buffer circuit according to
[0018]
[0019]
[0020]
[0021]
[0022]
[0023]
Claims3An input / output buffer circuit according to claim1 or 2In the input / output buffer circuit described in (1), the PMOS transistor control unit includes an NMOS in which a source terminal is connected to the gate terminal of the first PMOS transistor, a drain terminal is connected to the input / output terminal, and a predetermined voltage lower than the power supply voltage is applied to the gate terminal. And a third PMOS transistor having a source terminal connected to the input / output terminal, a drain terminal connected to the gate terminal of the first PMOS transistor, a gate terminal connected to the power supply voltage, and a back gate terminal connected to the N-well. .
[0024]
Claim3In the input / output buffer circuit, as a PMOS transistor control unit for controlling the first PMOS transistor, a predetermined voltage lower than the power supply voltage is applied to the gate terminal of the NMOS transistor, so that the input terminal is connected between the input / output terminal and the gate terminal of the first PMOS transistor. It is connected to the. Then, a voltage having an upper limit obtained by subtracting the threshold voltage of the NMOS transistor from a predetermined voltage lower than the power supply voltage is applied to the gate terminal of the first PMOS transistor to make the first PMOS transistor conductive. On the other hand, when the voltage level of the voltage signal is boosted above the threshold voltage of the third PMOS transistor in addition to the power supply voltage, the third PMOS transistor is turned on, and the voltage signal is applied to the gate terminal of the first PMOS transistor, so that the NMOS transistor Is turned off. Usually, since the threshold values of the first to third PMOS transistors coincide with each other, the third PMOS transistor makes the NMOS transistor non-conductive and also makes the first PMOS transistor non-conductive. Since the second PMOS transistor becomes conductive, the N-well potential is switched.
[0025]
Claims5An input / output buffer circuit according to claim4In the input / output buffer circuit described in (2), the PMOS transistor controller has a source terminal connected to the gate terminal of the second PMOS transistor, a drain terminal connected to the power supply voltage, and a voltage signal or a predetermined voltage lower than the voltage signal applied to the gate terminal. And a third PMOS transistor having a source terminal connected to the power supply voltage, a drain terminal connected to the gate terminal of the second PMOS transistor, a gate terminal connected to the input / output terminal, and a back gate terminal connected to the N well. Features.
[0026]
Claim5In the input / output buffer circuit, as the PMOS transistor control unit for controlling the second PMOS transistor, the NMOS transistor has a voltage signal applied to the gate terminal or a predetermined voltage lower than the voltage signal, and the power supply voltage and the gate terminal of the second PMOS transistor. Connected between and. Then, a voltage obtained by subtracting the threshold voltage of the NMOS transistor from the voltage signal or a predetermined voltage lower than the voltage signal is applied to the gate terminal of the second PMOS transistor to make the second PMOS transistor conductive. On the other hand, when the voltage level of the voltage signal drops below the threshold voltage of the third PMOS transistor from the power supply voltage, the third PMOS transistor becomes conductive, the power supply voltage is applied to the gate terminal of the second PMOS transistor, and the NMOS transistor is turned off. Conducted. Usually, since the threshold values of the first to third PMOS transistors coincide with each other, the third PMOS transistor makes the NMOS transistor non-conductive and the second PMOS transistor non-conductive. Since the first PMOS transistor becomes conductive, the N-well potential is switched.
[0027]
Thus, when the NMOS transistor conducts the first or second PMOS transistor, the voltage applied to the gate terminal of the first or second PMOS transistor is changed from the voltage applied to the gate terminal of the NMOS transistor to the threshold voltage of the NMOS transistor. Therefore, a voltage equal to or higher than the threshold voltage can be reliably applied between the gate terminal and the source terminal of the first or second PMOS transistor. In particular, if the voltage applied to the gate terminal of the NMOS transistor is a predetermined voltage lower than the power supply voltage or the voltage signal, the upper limit of the voltage applied to the gate terminal of the first or second PMOS transistor is lowered by the predetermined voltage. can do. The first or second PMOS transistor can be linearly operated to be conductive, and the N well can be reliably biased to the power supply voltage or the voltage signal.
[0028]
Where the claim3In the input / output buffer circuit described in (1), the predetermined voltage applied to the gate terminal of the NMOS transistor can use one of the plurality of power supply systems.
[0029]
In addition, if a second voltage step-down unit that receives a power supply voltage or voltage signal and outputs a predetermined voltage is provided, the predetermined voltage applied to the gate terminal of the NMOS transistor is appropriately stepped down from the power supply voltage or voltage signal. Can be provided.
[0030]
In addition, if the first voltage step-down unit that receives a signal from the source terminal of the NMOS transistor and outputs a signal stepped down from the signal to the gate terminal of the first or second PMOS transistor is provided, the first or second PMOS transistor When the transistor is turned on, the voltage applied to the gate terminal of the first or second PMOS transistor can be appropriately reduced to make the first or second PMOS transistor conductive.
[0031]
Here, as the first and second voltage step-down units, if the step-down by the resistance element or the step-down at the junction is used, an appropriately step-down output can be easily obtained.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of an input / output buffer circuit according to the present invention will be described below in detail with reference to the drawings based on FIGS. FIG. 1 is a circuit diagram showing an N-well potential control unit in the input / output buffer circuit according to the embodiment of the present invention. FIG. 2 is a circuit diagram showing a first specific example of the N-well potential control unit. FIG. 3 is a circuit diagram showing a second specific example of the N-well potential control unit. FIG. 4 is a circuit diagram showing a third specific example of the N-well potential control unit. FIG. 5 is a circuit diagram showing a fourth specific example of the N-well potential control unit. FIG. 6 is a circuit diagram showing a fifth specific example of the N-well potential control unit. FIG. 7 is a waveform diagram showing how the well potential is switched by the N-well potential control unit of the embodiment. FIG. 8 is a waveform diagram showing how the well potential is switched by the N-well potential control unit of another embodiment. FIG. 9 is a circuit block diagram showing the input / output buffer circuit. FIG. 10 is a circuit diagram showing a conventional N-well potential control unit.
[0033]
The N well potential controller A1 in the input / output buffer circuit according to the embodiment of the present invention shown in FIG. 1 includes a PMOS transistor controller in addition to the conventional N well potential controller A100. Non-conduction is controlled. The PMOS transistor control unit includes an NMOS transistor NM1, a third PMOS transistor PM3, and first and second voltage step-down
[0034]
The second voltage step-down
[0035]
Accordingly, when the first PMOS transistor PM1 is turned on, the voltage applied to the gate terminal P1 is limited to a voltage value obtained by subtracting the threshold voltage VthN from the predetermined voltage in a state before the voltage is lowered by the first voltage
[0036]
The first voltage step-down
[0037]
This state continues until the voltage signal VIN reaches a voltage value equal to or higher than the threshold voltage VthP as compared with the power supply voltage VDD1. Then, after reaching a voltage value equal to or higher than the threshold voltage VthP as compared with the power supply voltage VDD1, the third PMOS transistor PM3 is turned on to bias the gate terminal P1 of the first PMOS transistor PM1 to the voltage signal VIN, and 1 PMOS transistor PM1 is turned off. At the same time, since the second PMOS transistor PM2 is rendered conductive, the N well NW is biased to the voltage signal VIN instead of the power supply voltage VDD1.
[0038]
In the embodiment of the present invention shown in FIG. 1, the potential VNW of the N well NW of the PMOS transistor provided in the input /
[0039]
Specific examples of the second voltage step-down
[0040]
First, a specific example of the second voltage step-down
[0041]
In the N-well potential control unit A12 of the second specific example of FIG. 3, as the second voltage step-down
[0042]
In the N well potential control unit A13 of the third specific example of FIG. 4, as the second voltage step-down
[0043]
Next, a specific example of the first voltage step-down
[0044]
In the N-well potential control unit A15 of the fifth specific example of FIG. 6, as the first voltage step-down
[0045]
FIG. 7 shows the switching waveform of the potential VNW of the well NW with respect to the voltage signal VIN in the N well potential control unit A1 (first to fifth specific examples A11 to A15) of the embodiment, and the gate of the first PMOS transistor PM1. It is shown together with the voltage value VP1 of the terminal P1. FIG. 7 shows an example in which the power supply voltage VDD1 is 3.3 V and the absolute values of the threshold voltages of the NMOS / PMOS transistors are substantially equal (VthN≈VthP).
[0046]
When the voltage signal VIN is equal to or higher than the voltage obtained by adding the threshold voltage VthP to the power supply voltage VDD1 (region (2) in FIG. 7: VIN> VDD1 + VthP), the third PMOS transistor PM3 becomes conductive and the first PMOS transistor PM1 Since the voltage value VP1 of the gate terminal P1 is biased to the voltage signal VIN, the first PMOS transistor PM1 becomes non-conductive. On the other hand, the second PMOS transistor PM2 becomes conductive, and the potential VNW of the N well NW becomes the voltage signal VIN.
[0047]
When the voltage signal VIN drops below the voltage obtained by adding the threshold voltage VthP to the power supply voltage VDD1 (regions (1) and (3) in FIG. 7: VIN <VDD1 + VthP), the second and third PMOS transistors PM2 and PM3 are non- It becomes conduction. On the other hand, the NMOS transistor NM1 becomes conductive. However, since the NMOS transistor NM1 operates in saturation until the voltage signal VIN is stepped down to the voltage obtained by subtracting the threshold voltage VthN from the voltage at the gate terminal of the NMOS transistor NM1, the voltage at the source terminal is changed from the voltage at the gate terminal to the threshold value. The voltage is substantially fixed to a voltage obtained by subtracting the voltage VthN. This voltage is applied to the gate terminal P1 of the first PMOS transistor PM1, and the potential difference between the gate and the source is biased to the threshold voltage VthP or more, so that the first PMOS transistor PM1 conducts linearly and becomes conductive. Biased to the power supply voltage VDD1.
[0048]
In FIG. 7, when the voltage VP1 of the gate terminal P1 is stepped down from the power supply voltage VDD1 (3.3V) by approximately the threshold voltage VthN, the waveforms in FIG. 1 are the second voltage step-down
[0049]
Therefore, it is preferable to include at least one of the second voltage step-down
[0050]
If the second voltage step-down
[0051]
If the first voltage step-down
[0052]
In the above description, the case where the second voltage step-down
[0053]
Further, in the embodiment, the case where the NMOS transistor NM1 and the third PMOS transistor PM3 are provided between the gate terminal P1 of the first PMOS transistor PM1 and the input / output terminal PAD has been described. The same effect can be achieved even if the relationship is reversed. That is, the NMOS transistor NM1 and the third PMOS transistor PM3 are provided between the gate terminal P2 of the second PMOS transistor PM2 and the power supply voltage VDD1, and the gate terminal of the NMOS transistor NM1 is connected to the input / output terminal PAD. The gate terminals of the first and third PMOS transistors PM1 and PM3 are connected to the input / output terminal PAD. In this case, the second voltage step-down
[0054]
FIG. 8 shows a waveform showing the relationship between the voltage VP2 of the gate terminal P2 of the second PMOS transistor PM2 and the potential VNW of the N well NW with respect to the voltage signal VIN in another embodiment. In the region (1 ′), the first and third PMOS transistors PM1 and PM3 are turned on and the second PMOS transistor PM2 is turned off, so that the N well NW is biased to the power supply voltage VDD1.
[0055]
When the second voltage step-down
[0056]
In the region (2 ′), the NMOS transistor NM1 is a region that performs a linear operation. Therefore, the power supply voltage VDD1 is applied to the voltage VP2 of the gate terminal P2 of the second PMOS transistor PM2, and the second PMOS transistor PM2 Linearly operates to bias the N well NW to the voltage signal VIN.
[0057]
Next, when the second voltage step-down
[0058]
Further, when the first voltage step-down
[0059]
The present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
For example, in this embodiment, the voltage signal VIN for switching the bias voltage of the potential VNW of the N well NW is set by using the threshold voltages VthN and VthP of the MOS transistor. The present invention is not limited, and any configuration that can detect a voltage signal can be applied. What is necessary is just to detect whether a voltage signal is below a 1st predetermined voltage value or more than a 2nd predetermined voltage value compared with a power supply voltage.
[0060]
Specifically, it can be detected by configuring a comparator or the like using these first predetermined voltage value and second predetermined voltage value as an offset voltage. In this case, in order to reliably control the first or second PMOS transistor to be non-conductive by the output signal from the comparator or the like, the signal level of the output signal is higher between the power supply voltage and the voltage signal input to the input / output terminal. It is necessary to control the voltage level. Therefore, the first PMOS transistor becomes non-conductive when the voltage signal is equal to or higher than the output inversion voltage set in the comparator or the like, and includes a higher voltage region than the power supply voltage. Accordingly, it is preferable to drive the comparator or the like that outputs a signal that makes the first PMOS transistor non-conductive by a voltage signal. Conversely, the second PMOS transistor becomes non-conductive when the voltage signal is equal to or lower than the output inversion voltage set in the comparator or the like, and includes a lower voltage region than the power supply voltage. Therefore, it is preferable to drive the comparator or the like that outputs a signal for turning off the second PMOS transistor with the power supply voltage.
[0061]
(Supplementary note 1) In an input / output buffer circuit in which a voltage signal having a voltage level higher than its own power supply voltage is directly input to the input / output terminal,
The N-well potential of the PMOS transistor, to which the voltage signal is applied to the drain terminal,
In the first region where the voltage signal is a voltage equal to or lower than a first predetermined voltage value compared to the power supply voltage, the power supply voltage is
In the second region where the voltage signal is a voltage equal to or higher than a second predetermined voltage value compared to the power supply voltage, the voltage signal is
An input / output buffer circuit comprising an N-well potential control unit set to the power supply voltage or the voltage signal in a third region where the voltage signal is a voltage sandwiched between the first and second regions .
(Supplementary Note 2) The N well potential control unit includes:
A first PMOS transistor having a source terminal connected to the power supply voltage and a drain terminal and a back gate terminal connected to the N well;
A second PMOS transistor having a source terminal connected to the input / output terminal, a drain terminal and a back gate terminal connected to the N well, and a gate terminal connected to the power supply voltage;
The second predetermined voltage value is a threshold voltage value of the first PMOS transistor, the first PMOS transistor is turned on in the first and third regions, and the first PMOS transistor is turned off in the second region. The input / output buffer circuit according to
(Supplementary Note 3) The PMOS transistor controller is
An NMOS transistor having a source terminal connected to the gate terminal of the first PMOS transistor, a drain terminal connected to the input / output terminal, and a predetermined voltage lower than the power supply voltage applied to the gate terminal;
And a third PMOS transistor having a source terminal connected to the input / output terminal, a drain terminal connected to the gate terminal of the first PMOS transistor, a gate terminal connected to the power supply voltage, and a back gate terminal connected to the N-well. The input / output buffer circuit according to
(Supplementary note 4) The input / output buffer circuit according to
(Supplementary Note 5) The PMOS transistor controller is
An NMOS transistor having a drain terminal connected to the input / output terminal;
A first voltage step-down unit for stepping down a voltage signal from the source terminal of the NMOS transistor and inputting the voltage signal to the gate terminal of the first PMOS transistor;
And a third PMOS transistor having a source terminal connected to the input / output terminal, a drain terminal connected to the gate terminal of the first PMOS transistor, a gate terminal connected to the power supply voltage, and a back gate terminal connected to the N-well. The input / output buffer circuit according to at least one of
(Supplementary Note 6) The N well potential control unit includes:
A first PMOS transistor having a source terminal connected to the power supply voltage, a drain terminal and a back gate terminal connected to the N well, and a gate terminal connected to the input / output terminal;
A second PMOS transistor having a source terminal connected to the input / output terminal and a drain terminal and a back gate terminal connected to the N well;
The first predetermined voltage value is a threshold voltage value of the second PMOS transistor, the second PMOS transistor is turned off in the first region, and the second PMOS transistor is turned on in the second and third regions. The input / output buffer circuit according to
(Appendix 7) The PMOS transistor control unit
An NMOS transistor having a source terminal connected to the gate terminal of the second PMOS transistor, a drain terminal connected to the power supply voltage, and a voltage signal applied to the gate terminal or a predetermined voltage lower than the voltage signal;
And a third PMOS transistor having a source terminal connected to the power supply voltage, a drain terminal connected to the gate terminal of the second PMOS transistor, a gate terminal connected to the input / output terminal, and a back gate terminal connected to the N well. The input / output buffer circuit according to appendix 6.
(Supplementary Note 8) The PMOS transistor controller is
An NMOS transistor having a drain terminal connected to the power supply voltage;
A first voltage step-down unit that steps down a voltage signal from a source terminal of the NMOS transistor and inputs the voltage signal to a gate terminal of a second PMOS transistor;
And a third PMOS transistor having a source terminal connected to the power supply voltage, a drain terminal connected to the gate terminal of the second PMOS transistor, a gate terminal connected to the input / output terminal, and a back gate terminal connected to the N well. The input / output buffer circuit according to appendix 6 or 7.
(Supplementary note 9) The input / output buffer circuit according to
(Supplementary Note 10) The input / output buffer circuit according to at least one of Supplementary Notes 5, 8, and 9, wherein the first or second voltage step-down unit uses voltage step-down by a resistance element.
(Additional remark 11) The said 1st or 2nd voltage step-down part utilizes the voltage step-down in a junction, The input / output buffer circuit of any one of Additional remark 5, 8 or 9 characterized by the above-mentioned.
[0062]
【The invention's effect】
According to the present invention, in an input / output buffer circuit including a PMOS transistor, even when a voltage signal having a voltage level different from its own power supply voltage is directly input to the input / output terminal, the N-well potential can be reliably biased. Thus, it is possible to provide an input / output buffer circuit including an N well potential control unit in which the N well potential is not in a floating state in all regions of the voltage level.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an N-well potential control unit in an input / output buffer circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a first specific example of an N-well potential control unit.
FIG. 3 is a circuit diagram showing a second specific example of an N-well potential control unit.
FIG. 4 is a circuit diagram showing a third specific example of an N-well potential control unit.
FIG. 5 is a circuit diagram showing a fourth specific example of an N-well potential control unit.
FIG. 6 is a circuit diagram showing a fifth specific example of an N-well potential control unit.
FIG. 7 is a waveform diagram showing how well potentials are switched by the N-well potential control unit according to the embodiment.
FIG. 8 is a waveform diagram showing how well potentials are switched by an N-well potential control unit according to another embodiment.
FIG. 9 is a circuit block diagram showing an input / output buffer circuit.
FIG. 10 is a circuit diagram showing a conventional N-well potential control unit.
[Explanation of symbols]
1 I / O buffer circuit
11 Second voltage step-down unit
12 First voltage step-down unit
A1, A11, A12, A13, A14, A15, A100
N-well potential controller
D1, D2 Diode group
NM1 NMOS transistor
NW N well
PAD input / output terminal
PM1 First PMOS transistor
PM2 Second PMOS transistor
PM3 Third PMOS transistor
R1, R2, R3, R4 resistance elements
VDD1 Power supply voltage
VDD2 Second power supply voltage
Claims (5)
前記電圧信号がドレイン端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、
前記電圧信号が、前記電源電圧に比して第１所定電圧値以下の電圧となる第１領域では前記電源電圧に、
前記電圧信号が、前記電源電圧に比して第２所定電圧値以上の電圧となる第２領域では前記電圧信号に、
前記電圧信号が、前記第１及び第２領域に挟まれた電圧となる第３領域では前記電源電圧、あるいは前記電圧信号に設定するＮウェル電位制御部を備え、
前記Ｎウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続される第１ＰＭＯＳトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続され、更にゲート端子が前記電源電圧に接続される第２ＰＭＯＳトランジスタと、
前記第２所定電圧値を、前記第２ＰＭＯＳトランジスタの閾値電圧値とし、前記第１及び第３領域において、前記第１ＰＭＯＳトランジスタを導通し、前記第２領域において、前記第１ＰＭＯＳトランジスタを非導通にするＰＭＯＳトランジスタ制御部とを備えることを特徴とする入出力バッファ回路。In an input / output buffer circuit in which a voltage signal having a voltage level higher than its own power supply voltage is directly input to the input / output terminal,
The N-well potential of the PMOS transistor, to which the voltage signal is applied to the drain terminal,
In the first region where the voltage signal is a voltage equal to or lower than a first predetermined voltage value compared to the power supply voltage, the power supply voltage is
In the second region where the voltage signal is a voltage equal to or higher than a second predetermined voltage value compared to the power supply voltage, the voltage signal is
In the third region where the voltage signal is a voltage sandwiched between the first and second regions, the power supply voltage, or an N-well potential control unit that is set to the voltage signal ,
The N well potential control unit includes:
A first PMOS transistor having a source terminal connected to the power supply voltage and a drain terminal and a back gate terminal connected to the N well;
A second PMOS transistor having a source terminal connected to the input / output terminal, a drain terminal and a back gate terminal connected to the N well, and a gate terminal connected to the power supply voltage;
The second predetermined voltage value is a threshold voltage value of the second PMOS transistor, and the first PMOS transistor is turned on in the first and third regions, and the first PMOS transistor is turned off in the second region. output buffer circuit according to claim Rukoto a PMOS transistor controller.
ソース端子が前記第１ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が前記入出力端子に接続され、ゲート端子に前記電源電圧より低い所定電圧が印加されるＮＭＯＳトランジスタと、 ソース端子が前記入出力端子に、ドレイン端子が前記第１ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記電源電圧に、バックゲート端子が前記Ｎウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする請求項１または２に記載の入出力バッファ回路。The PMOS transistor controller is
An NMOS transistor having a source terminal connected to the gate terminal of the first PMOS transistor, a drain terminal connected to the input / output terminal, and a predetermined voltage lower than the power supply voltage applied to the gate terminal; a source terminal connected to the input / output terminal; the gate terminal of the drain terminal said first 1PMOS transistor, the gate terminal the power supply voltage, the back gate terminal of claim 1 or 2, characterized in that it comprises a first 3PMOS transistor connected to said N-well Input / output buffer circuit.
前記電圧信号がドレイン端子に印加されるＰＭＯＳトランジスタのＮウェル電位を、
前記電圧信号が、前記電源電圧に比して第１所定電圧値以下の電圧となる第１領域では前記電源電圧に、
前記電圧信号が、前記電源電圧に比して第２所定電圧値以上の電圧となる第２領域では前記電圧信号に、
前記電圧信号が、前記第１及び第２領域に挟まれた電圧となる第３領域では前記電源電圧、あるいは前記電圧信号に設定するＮウェル電位制御部を備え、
前記Ｎウェル電位制御部は、
ソース端子が前記電源電圧に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続され、更にゲート端子が前記入出力端子に接続される第１ＰＭＯＳトランジスタと、
ソース端子が前記入出力端子に接続され、ドレイン端子及びバックゲート端子が前記Ｎウェルに接続される第２ＰＭＯＳトランジスタと、
前記第１所定電圧値を、前記第１ＰＭＯＳトランジスタの閾値電圧値とし、前記第１領域において、前記第２ＰＭＯＳトランジスタを非導通とし、前記第２及び第３領域において、前記第２ＰＭＯＳトランジスタを導通するＰＭＯＳトランジスタ制御部とを備えることを特徴とする入出力バッファ回路。 In an input / output buffer circuit in which a voltage signal having a voltage level higher than its own power supply voltage is directly input to the input / output terminal,
The N-well potential of the PMOS transistor, to which the voltage signal is applied to the drain terminal,
In the first region where the voltage signal is a voltage equal to or lower than a first predetermined voltage value compared to the power supply voltage, the power supply voltage is
In the second region where the voltage signal is a voltage equal to or higher than a second predetermined voltage value compared to the power supply voltage, the voltage signal is
In the third region where the voltage signal is a voltage sandwiched between the first and second regions, the power supply voltage, or an N-well potential control unit set to the voltage signal,
The N well potential control unit includes:
A first PMOS transistor having a source terminal connected to the power supply voltage, a drain terminal and a back gate terminal connected to the N well, and a gate terminal connected to the input / output terminal;
A second PMOS transistor having a source terminal connected to the input / output terminal and a drain terminal and a back gate terminal connected to the N well;
The first predetermined voltage value is a threshold voltage value of the first PMOS transistor, the second PMOS transistor is turned off in the first region, and the second PMOS transistor is turned on in the second and third regions. input and output buffer circuit you anda PMOS transistor controller.
ソース端子が前記第２ＰＭＯＳトランジスタのゲート端子に、ドレイン端子が前記電源電圧に接続され、ゲート端子に前記電圧信号、あるいは前記電圧信号より低い所定電圧が印加されるＮＭＯＳトランジスタと、
ソース端子が前記電源電圧に、ドレイン端子が前記第２ＰＭＯＳトランジスタのゲート端子に、ゲート端子が前記入出力端子に、バックゲート端子が前記Ｎウェルに接続される第３ＰＭＯＳトランジスタとを備えることを特徴とする請求項４に記載の入出力バッファ回路。The PMOS transistor controller is
An NMOS transistor having a source terminal connected to the gate terminal of the second PMOS transistor, a drain terminal connected to the power supply voltage, and a voltage signal applied to the gate terminal or a predetermined voltage lower than the voltage signal;
And a third PMOS transistor having a source terminal connected to the power supply voltage, a drain terminal connected to the gate terminal of the second PMOS transistor, a gate terminal connected to the input / output terminal, and a back gate terminal connected to the N well. The input / output buffer circuit according to claim 4 .
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