JP2009159121A - Electronic circuit device, circuit system, integrated circuit device, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、電源供給ラインが異なる他の電子回路装置に信号を出力する電子回路装置、回路システム、集積回路装置および電子機器に関する。 The present invention relates to an electronic circuit device, a circuit system, an integrated circuit device, and an electronic device that output signals to other electronic circuit devices having different power supply lines.
車載用電子機器では、この機器に含まれる各部の電圧をモニタして電圧の低下を検知したり、各種スイッチのスイッチング態様を検知したりする回路（以下、電圧検知回路という）が設けられている。電圧検知回路には、コンパレータなどを含むＩＣ（Integrated
Circuit）が用いられる。このＩＣは、バッテリなどを入力とするレギュレータ回路によって実現され、電圧を安定化した安定化電源で動作させる。安定化電源には、システム停止時も動作するマイコン用専用電源（以下、ＶＤＤという）と、システム動作時のみ動作する電源（以下、ＶＣＣという）とがあり、電圧検知回路の電源と、電圧検知回路から出力される信号が与えられる処理回路の電源とが異なる安定化電源であると、以下のような問題が発生するおそれがある。
In an in-vehicle electronic device, a circuit (hereinafter referred to as a voltage detection circuit) that monitors a voltage drop of each part included in the device and detects a switching mode of various switches is provided. . The voltage detection circuit includes an integrated circuit (IC) including a comparator.
Circuit) is used. This IC is realized by a regulator circuit having a battery or the like as an input, and is operated by a stabilized power source with a stabilized voltage. Stabilized power supplies include a dedicated power supply for microcomputers (hereinafter referred to as VDD) that operates even when the system is stopped, and a power supply that operates only when the system is operating (hereinafter referred to as VCC). If the stabilized power supply is different from the power supply of the processing circuit to which the signal output from the circuit is applied, the following problems may occur.
図１は、電源供給ラインが異なる他の電子回路装置に信号を出力する従来の技術の電子回路装置を含む回路システム３を示す図である。回路システム３は、ＶＤＤ４と、ＶＣＣ５と、電子回路装置である電圧検知回路６と、入力部７と、分圧抵抗部８と、他の電子回路装置９とを備えて構成される。
FIG. 1 is a diagram showing a circuit system 3 including a conventional electronic circuit device that outputs a signal to another electronic circuit device having a different power supply line. The circuit system 3 includes a
ＶＤＤ４は、第１のレギュレータ（ＲＥＧ）１１と、第１のレギュレータ１１の出力部に接続されている第１の電源供給線路１２とを含む。第１のレギュレータ１１の入力部には、バッテリ１３が接続されている。第１のレギュレータ１１は、バッテリ１３の所定の電圧を、予め定める第１の電圧に変換して第１の電源供給線路１２に出力する。第１の電源供給線路１２は、たとえばマイクロコンピュータ（以下、マイコンという）に接続され、マイコンには第１の電源供給線路１２を介して電力が供給される。
The VDD 4 includes a first regulator (REG) 11 and a first
ＶＣＣ５は、第２のレギュレータ１５と、第２のレギュレータ１５の出力部に接続されている第２の電源供給線路１６とを含む。第２のレギュレータ１５の入力部には、スイッチＳＷ１を介してバッテリ１３が接続されている。スイッチＳＷ１が、導通状態のとき、第２のレギュレータ１５は、バッテリ１３の所定の電圧を、予め定める第２の電圧に変換して第２の電源供給線路１６に出力する。システム動作時に、スイッチＳＷ１がオン状態にされ、システム停止時にスイッチＳＷ１がオフ状態にされる。
VCC 5 includes a
電圧検知回路６は、コンパレータ２１と、ＥＳＤ（Electrostatic Discharge）対策のために設けられる第１および第２のＥＳＤ保護ダイオード２２，２３とを備えて構成される。コンパレータ２１には、第２の電源供給線路１６から電力が供給される。コンパレータ２１の非反転入力端子２６には、第１のＥＳＤ保護ダイオード２２のアノードが接続され、第２のＥＳＤ保護ダイオード２３のカソードが接続されている。第１のＥＳＤ保護ダイオード２２のカソードは、第２の電源供給線路１６に接続され、第２のＥＳＤ保護ダイオード２３のアノードは、基準電位が与えられるグランド部２５に接続されている。
The voltage detection circuit 6 includes a comparator 21 and first and second
入力部７は、反転入力端子２４に接続されている。入力部７は、たとえば直列に接続されている２つの抵抗素子を備えて構成され、バッテリ１３の電圧を分圧する。ここでは、入力部７は、バッテリ１３に接続されてバッテリ１３の電圧を分圧しているが、スイッチＳＷ１がオフ状態であっても、所定の電圧が入力部７に与えられる場合もある。
The
分圧抵抗部８は、直列に接続されている２つの抵抗素子を備えて構成され、第２の電源供給線路１６とグランド部２５との間に接続されている。分圧抵抗部８は、分圧した電圧を非反転入力端子２６に与える。分圧抵抗部８の各抵抗素子の抵抗値は、スイッチＳＷ１がオン状態のときに、非反転入力端子２６に与えられる電圧が、反転入力端子２４に与えられる基準電圧よりも大きくなるように設定されている。これによって、スイッチＳＷ１のスイッチング態様に応じて、コンパレータ２１の出力値が変化する。コンパレータ２１は、反転入力端子２４および非反転入力端子２６に与えられる電圧に応じて、予め定める第１の電位の信号と、グランド部２５に与えられる基準電位に対して前記第１の電位よりも大きな電位差となる第２の電位を有する第２信号とを選択的に出力する。第１の電位の信号をローレベルの信号と記載し、第２の電位の信号をハイレベルの信号と記載する。
The voltage dividing
他の電子回路装置９は、ＩＣ２７と、第３および第４のＥＳＤ保護ダイオード２８，２９とを備えて構成される。ＩＣ２７には、第２の電源供給線路１６から電力が供給される。ＩＣ２７の入力端子３１には、第３のＥＳＤ保護ダイオード２８のアノードが接続され、第４のＥＳＤ保護ダイオード２９のカソードが接続されている。第３のＥＳＤ保護ダイオード２８のカソードは、第２の電源供給線路１６に接続され、第４のＥＳＤ保護ダイオード２９のアノードは、グランド部２５に接続されている。
The other
図１に示される回路システム３のように、電圧検知回路６の電源と分圧抵抗部８との接続先をＶＣＣ５にすると、電圧検知回路６の入力先がバッテリ、またはシステム停止時、すなわちスイッチＳＷ１がオフ状態のときであっても電圧が与えられる装置である場合、矢印で示すように、電圧検知回路６の第１のＥＳＤ保護ダイオード２２を通ってＶＣＣ５の第２の電源供給線路１６に電流が流れるので、スイッチＳＷ１がオフ状態のときに第２の電源供給線路１６が浮く、すなわち第２の電源供給線路１６の電圧が０Ｖにならずに、０Ｖよりも少し高い電圧となる可能性がある。第２の電源供給線路１６が浮くと不要な電流が流れて暗電流が増加したり、停止すべき回路が不用意な動作を起こしたりして、回路システム３が誤動作する可能性がある。
As in the circuit system 3 shown in FIG. 1, when the connection destination of the power source of the voltage detection circuit 6 and the voltage dividing
図２は、従来の技術の電子回路装置を用いた他の回路システム３３を示す図である。回路システム３３は、前述した図１に示す回路システム３と同様であるので異なる部分のみを説明する。回路システム２０では、分圧抵抗部８は、第１の電源供給線路１２とグランド部２５との間に接続されている。また、コンパレータ２１の出力端子とＩＣ２７の入力端子３１との間に、アノードがコンパレータ２１に接続され、カソードがＩＣ２７に接続されている逆流防止ダイオード３４が設けられる。
FIG. 2 is a diagram showing another
図２に示される回路システム３３のように、電圧検知回路６の電源と分圧抵抗部８との接続先をＶＤＤ４にすると、電圧検知回路６の出力先のＩＣ９の電源がＶＣＣ５である場合、逆流防止ダイオード３４を設けることによって、スイッチＳＷ１がオフ状態ときに電圧検知回路６がハイレベルの信号が出力されたときに、矢印で示すように、電圧検知回路６の出力先の他の電子回路装置９の第３のＥＳＤ保護ダイオード２８を通って電流が流れ、第２の電源供給線路１６が浮いたり、電圧検知回路６が過電流状態になって破壊したりすることを抑制している。
When the connection destination of the power source of the voltage detection circuit 6 and the voltage dividing
図３は、従来技術の電子回路装置を用いた他の回路システム３５を示す図である。回路システム３５は、前述した図１に示す回路システム３と同様であるので異なる部分のみを説明する。回路システム３５では、分圧抵抗部８は、第１の電源供給線路１２とグランド部２５との間に接続されている。またコンパレータ２１は、オープンコレクタ出力のコンパレータであり、ＩＣ２７の入力端子３１と第２の電源供給線路１６とがプルアップ抵抗３６によって接続されている。図３に示される回路システム３５のように、電圧検知回路６の電源と分圧抵抗部８の接続先をＶＤＤ４にして、電圧検知回路６にオープンコレクタ出力のコンパレータを使用して、プルアップ抵抗３６をＶＣＣ５に接続する方法も考えられるが、電圧検知回路６の出力先の他の電子回路装置９にプルダウン抵抗３７がある場合、すなわちＩＣ２７の入力端子３１とグランド部２５とがプルダウン抵抗３７によって接続されている場合では、グランド部２５に流れる電流が多くなり、このような回路システムは適用できない。
FIG. 3 is a diagram showing another
また電圧検知回路に関わらず、複数個の電子回路装置が別々の電源（ＶＤＤとＶＣＣ）で動作している場合にも同様の問題が発生することがある。図４は、他の従来の技術の電子回路装置を用いた他の回路システム４１を示す図である。回路システム４１は、前述した回路システム３，３３と類似するので、同様の構成には同様の参照符号を付して、異なる部分のみを説明する。回路システム４１は、ＶＤＤ４と、ＶＣＣ５と、電子回路装置４２と、他の電子回路装置９と、逆流防止ダイオード３４とを備えて構成される。
The same problem may occur when a plurality of electronic circuit devices are operated by different power supplies (VDD and VCC) regardless of the voltage detection circuit. FIG. 4 is a diagram showing another
電子回路装置４２は、ＩＣ４３を備えて構成され、ＩＣ４３は第１の電源供給線路１２に接続されて電力が供給される。電子回路装置４２は、ハイレベルの信号とローレベルの信号とを選択的に出力する。電子回路装置４２の出力部は、逆流防止ダイオード３４を介してＩＣ２７の入力端子３１に接続されている。図４に示す回路システム４１のように、複数個の電子回路装置が別々の電源（ＶＤＤとＶＣＣ）で動作する場合、逆流防止ダイオード３４を設けることによって、スイッチＳＷ１がオフ状態のときに信号を出力する側の電子回路装置４２がハイレベルの信号を出力すると、矢印で示すように、出力先の電子回路装置９の第３のＥＳＤ保護ダイオード２８を通って電流が流れ、第２の電源供給線路１６が浮いたり、電子回路装置４２が過電流状態になり破壊したりすることを抑制している。たとえば、特許文献１に記載される車載コンピュータの電源装置では、アクセサリスイッチを介したバッテリ電圧ＶＡＣＣの供給が停止しても、電源制御部からの出力信号Ｓ４は、所定の時間、ハイレベルとなるので、この出力信号Ｓ４を用いて、スイッチングレギュレータ４０の後段に接続されて電力が供給される電子回路装置を動作させる場合には、図４に示す回路システム４１と同様の問題が発生を防止するために、逆流防止ダイオードを設ける必要がある。
The
前述した第２の電源供給線路１６が浮く状態になってしまうことが防止され、また異なる電源に接続される他の電子回路装置においてプルダウン抵抗を用いていても用いることができ、また不要な電流が流れて暗電流が増加したり、停止すべき回路が不用意な動作を起こしたりして、回路システムが誤動作してしまうことを抑制することができ、また異なる電源に接続される他の電子回路装置との間に逆流防止ダイオードを設ける必要がなく、回路システムを構成するときの接続が容易である電子回路装置および回路システムが望まれている。
The above-described second
したがって本発明の目的は、汎用性が高く、回路システムが誤動作してしまうことを確実に抑制することができる電子回路装置、この電子回路装置を用いた回路システム、集積回路装置および電子機器を提供することである。 Accordingly, an object of the present invention is to provide an electronic circuit device that is highly versatile and can reliably suppress malfunction of a circuit system, a circuit system using the electronic circuit device, an integrated circuit device, and an electronic apparatus. It is to be.
本発明（１）は、電源部に接続されている第１の電源供給線路と、
前記電源部と接続および切断可能に設けられる第２の電源供給線路と、
信号を入力する入力部、および前記入力部にアノードが接続され、第２の電源供給線路にカソードが接続されている保護ダイオードを有し、前記第２の電源供給線路に接続されて動作電力が与えられ、前記入力部から入力される信号に応じて予め定める処理を行う処理回路装置とを含む回路システムに用いられる電子回路装置であって、
前記処理回路装置の入力部に接続される出力部と、
基準電位が与えられるグランド部と、
少なくとも第１の電源供給線路から動作電力が供給され、前記出力部から、第１の電位を有する第１信号と、グランド部に与えられる基準電位に対して前記第１の電位よりも大きな電位差となる第２の電位を有する第２信号とを選択的に出力可能であり、第２の電源供給線路が電源から切断されたときに、前記出力部から第１信号を出力させる回路部分とを含むことを特徴とする電子回路装置である。
The present invention (1) includes a first power supply line connected to the power supply unit,
A second power supply line provided to be connectable to and disconnectable from the power supply unit;
An input unit for inputting a signal, and a protective diode having an anode connected to the input unit and a cathode connected to a second power supply line, and connected to the second power supply line to operate power. An electronic circuit device used in a circuit system including a processing circuit device that performs a predetermined process according to a signal input from the input unit,
An output unit connected to an input unit of the processing circuit device;
A ground portion to which a reference potential is applied;
Operating power is supplied from at least the first power supply line, the first signal having the first potential from the output unit, and a potential difference larger than the first potential with respect to the reference potential applied to the ground unit A second signal having a second potential can be selectively output, and when the second power supply line is disconnected from the power supply, a circuit portion that outputs the first signal from the output unit is included. This is an electronic circuit device.
本発明（１０）は、前記電子回路装置と、
電源部に接続されている第１の電源供給線路と、
前記電源部と接続および切断可能に設けられる第２の電源供給線路と、
信号を入力する処理回路入力端子、および前記処理回路入力端子にアノードが接続され、第２の電源供給線路にカソードが接続されている保護ダイオードを有し、前記第２の電源供給線路に接続されて動作電力が与えられ、前記処理回路入力端子から入力される信号に応じて予め定める処理を行う処理回路装置とを含む回路システムである。
The present invention (10) includes the electronic circuit device,
A first power supply line connected to the power supply unit;
A second power supply line provided to be connectable to and disconnectable from the power supply unit;
A processing circuit input terminal for inputting a signal, and a protection diode having an anode connected to the processing circuit input terminal and a cathode connected to a second power supply line, and connected to the second power supply line And a processing circuit device that performs predetermined processing in accordance with a signal input from the processing circuit input terminal.
本発明（１１）は、前記電子回路装置を集積化したことを特徴とする集積回路装置である。
本発明（１２）は、前記電子回路装置を備える電子機器である。
The present invention (11) is an integrated circuit device wherein the electronic circuit device is integrated.
The present invention (12) is an electronic device including the electronic circuit device.
本発明（１）によれば、処理回路装置と、本発明の電子回路装置とは、異なる電源供給ラインに接続されて、各電源供給ラインからそれぞれ電力が供給されて動作する。第２の電源供給線路は、電源に接続したり、電源から切断したりすることができるが、第１の電源供給線路は、電源に常時接続されている。第２の電源供給線路が電源に接続されている状態から、電源から切断された状態に遷移したときに、処理回路装置は、よりグランド部の電位に近い第１の電位の信号を出力する。これによって、処理回路装置に保護ダイオードが接続されていても、第２の電源供給線路に電子回路装置から電流が流れ込んでしまうことが抑制される。これによって、第２の電源供給線路を介して電力が供給される処理回路装置に不所望に電力が供給されてしまうことが抑制され、誤動作を確実に抑制することができる。また、処理回路装置は、電子回路装置からの信号が与えられる入力端子にプルダウン抵抗が接続されていても用いることができ、さらに、処理回路装置と電子回路装置との間に従来の技術のような逆流防止ダイオードを設ける必要がないので、汎用性が向上するとともに、回路システムを構成するときの接続が容易となる。 According to the present invention (1), the processing circuit device and the electronic circuit device of the present invention are connected to different power supply lines, and operate by being supplied with power from each power supply line. The second power supply line can be connected to the power supply or disconnected from the power supply, but the first power supply line is always connected to the power supply. When the state in which the second power supply line is connected to the power supply is changed to a state in which the second power supply line is disconnected from the power supply, the processing circuit device outputs a signal having a first potential closer to the potential of the ground portion. Thereby, even if a protection diode is connected to the processing circuit device, current is prevented from flowing from the electronic circuit device into the second power supply line. Accordingly, undesired supply of power to the processing circuit device to which power is supplied via the second power supply line is suppressed, and malfunctions can be reliably suppressed. Further, the processing circuit device can be used even if a pull-down resistor is connected to an input terminal to which a signal from the electronic circuit device is applied. Further, as in the prior art, between the processing circuit device and the electronic circuit device. Since there is no need to provide a reverse current prevention diode, versatility is improved and connection when configuring a circuit system is facilitated.
また本発明（１０）によれば、前述した効果を有する電子回路装置を備えることによって、信頼性の高い回路システムを構築することができる。 According to the present invention (10), a highly reliable circuit system can be constructed by providing the electronic circuit device having the above-described effects.
また本発明（１１）によれば、前述した効果を有する電子回路装置を集積化することによって、より汎用性を高めることができ、様々な装置に適用することができるようになる。 Further, according to the present invention (11), by integrating the electronic circuit device having the above-described effects, versatility can be further improved and it can be applied to various devices.
また本発明（１２）によれば、前述した効果を有する電子回路装置を備えることによって、信頼性の向上された電子機器を実現することができる。 According to the present invention (12), an electronic device with improved reliability can be realized by providing the electronic circuit device having the above-described effects.
図５は、本発明の実施の一形態の電子回路装置である電圧検知回路５１を含む回路システム５２を示す図である。本実施の形態において、電圧は、後述するグランド部８２に与えられる基準電位との電位差をいう。回路システム５２は、たとえば車両などの移動体に設けられる。本実施の形態では車両に設けられる場合について説明する。回路システム５２は、電圧検知回路５１の他に、ＶＤＤ５４と、ＶＣＣ５５と、入力部５７と、分圧抵抗部５８と、処理回路装置５９とを備えて構成される。
FIG. 5 is a diagram showing a
ＶＤＤ５４は、第１のレギュレータ（ＲＥＧ）６１と、第１のレギュレータ６１の出力部に接続されている第１の電源供給線路６２とを含む。第１のレギュレータ６１の入力部には、バッテリ６３が接続されている。第１のレギュレータ６１は、バッテリ６３の所定の電圧を、予め定める第１の電圧に変換して第１の電源供給線路６２に出力する。第１の電源供給線路６２には、たとえばマイクロコンピュータ（以下、マイコンという）などの電子装置に接続され、マイコンには第１の電源供給線路６２を介して電力が供給される。第１の電源供給線路６２には、スイッチＳＷ１のスイッチング態様に関わらず電力を供給する必要がある電子装置、たとえばドア鍵を制御するマイコンなどに接続されている。
The
ＶＣＣ５５は、第２のレギュレータ６５と、第２のレギュレータ６５の出力部に接続されている第２の電源供給線路６６とを含む。第２のレギュレータ６５の入力部には、スイッチＳＷ１を介してバッテリ６３が接続されている。スイッチＳＷ１が、導通状態のとき、第２のレギュレータ６５は、バッテリ６３の所定の電圧を、予め定める第２の電圧に変換して第２の電源供給線路６６に出力する。システム動作時に、スイッチＳＷ１のスイッチング態様がオン状態にされ、システム停止時にスイッチＳＷ１のスイッチング態様がオフ状態にされる。システム動作時とは、たとえばイグニッション（ＩＧ）スイッチをオンにしたとき、アクセサリ（ＡＣＣ）スイッチをオンにしたときなどであり、システム停止時とは、たとえば前記ＩＧスイッチをオフにしたとき、前記ＡＣＣスイッチをオフにしたときである。
The
電圧検知回路５６は、電源接続部７０と、第１入力部７１と、第２入力部７２と、出力部７３と、回路本体部７４とを備える。電源接続部７０、第１入力部７１、第２入力部７２および出力部７３は、接続端子である。回路本体部７４は、コンパレータ７５と、ＥＳＤ（Electrostatic Discharge）対策のために設けられる第１および第２のＥＳＤ保護ダイオード７６，７７とを備えて構成される。コンパレータ７５には、第１の電源供給線路６２から電力が供給される。コンパレータ７５は、反転入力端子７８と、非反転入力端子７９と、電源端子８０と、出力端子８１とを備える。非反転入力端子７９は、第２入力部７２に接続され、非反転入力端子７８は、第１入力部７１に接続されている。電源端子８０には、電源接続部７０に接続され、出力端子８１は、出力部７３に接続されている。
The voltage detection circuit 56 includes a power
コンパレータ７５の反転入力端子７８および第１入力部７１には、第１のＥＳＤ保護ダイオード７６のアノードが接続され、第２のＥＳＤ保護ダイオード７７のカソードが接続されている。第１のＥＳＤ保護ダイオード７６のカソードは、電源接続部７０に接続されていることによって電源接続部７０を介して第１の電源供給線路６２に電気的に接続され、第２のＥＳＤ保護ダイオード７７のアノードは、基準電位が与えられるグランド部８２に接続されている。
The anode of the first
回路本体部７４は、第１入力部７１に与えられる電圧が、第２入力部７２に与えられる電圧よりも大きいときに第１信号を出力部７３から出力させ、第１入力部７１に与えられる電圧が、第２入力部７２に与えられる電圧よりも小さいときに第２信号を出力部７３から出力させる。第１信号は、第１の電位を有し、第２信号は、第２の電位を有する。第２の電位は、グランド部８２に与えられる基準電位に対して第１の電位よりも大きな電位差に設定される。したがって、第１信号はローレベルの信号であり、第２信号はハイレベルの信号である。
The
入力部５７は、第１入力部７１に接続されている。入力部５７は、直列に接続されている２つの抵抗素子８３，８４を備えて構成され、バッテリ６３の電圧を分圧する。ここでは、入力部５７は、バッテリ６３に接続されてバッテリ６３の電圧を分圧しているが、スイッチＳＷ１がオフ状態であっても、所定の電圧が入力部５７に与えられる構成であればよい。抵抗素子８３は、バッテリ６３と第１入力部７１との間に接続され、抵抗素子８４は、第１入力部７１とグランド部８２との間に接続されている。
The
分圧抵抗部５８は、直列に接続されている２つの抵抗素子８５，８６を備えて構成され、第１の電源供給線路６２とグランド部８２との間に接続されている。分圧抵抗部５８は、分圧した電圧を第２入力部７２、すなわち非反転入力端子７９に与える。抵抗素子８５は、第１の電源供給線路６２と第２入力部７２との間に接続され、抵抗素子８６は、第２入力部７２とグランド部８２との間に接続されている。
The
入力部５７の抵抗素子８３，８４の各抵抗値と、分圧抵抗部５８の各抵抗素子８５，８６の抵抗値とは、スイッチＳＷ１がオン状態のときに、非反転入力端子７９に与えられる電圧が、反転入力端子７８に与えられる比較基準電圧よりも大きくなるように設定される。スイッチＳＷ１がオフ状態のときには、第２の電源供給線路６６がバッテリ６３から切り離されるので、反転入力端子７８にはグランド部８２の電位が与えられ、非反転入力端子７９に与えられる比較基準電圧よりも小さくなる。これによって、スイッチＳＷ１のスイッチング態様に応じて、コンパレータ７５の出力値が変化し、スイッチＳＷ１がオン状態のときには、出力部７３からハイレベルの信号が出力され、スイッチＳＷ１がオフ状態のときには、出力部７３からローレベルの信号が出力される。ローレベルの信号の電位は、基準電位に等しい。基準電位は、たとえば０ボルト（Ｖ）に設定される。
The resistance values of the
処理回路装置５９は、処理回路入力端子９１と、ＩＣ９２と、第３および第４のＥＳＤ保護ダイオード９３，９４とを備えて構成され、処理回路入力端子９１から入力される信号に応じて予め定める処理を行う。処理回路入力端子９１は、接続端子である。ＩＣ９２は、マイクロコンピュータなどである。処理回路装置５９は、第２の電源供給線路６６に接続され、第２の電源供給線路６６から電力が供給される。ＩＣ９２の入力端子９５には、処理回路入力端子９１が接続されている。また入力端子９５には、第３のＥＳＤ保護ダイオード９３のアノードが接続され、第４のＥＳＤ保護ダイオード９４のカソードが接続されている。第３のＥＳＤ保護ダイオード９３のカソードは、第２の電源供給線路６６に接続され、第４のＥＳＤ保護ダイオード９４のアノードは、グランド部８２に接続されている。
The
図６は、電圧検知回路５１の動作を示すタイミングチャートである。第２の電源供給線路６６の電圧をＶｃｃで示し、第１入力部７１に与えられる電圧をＶ−inで示し、第２入力部７２に与えられる電圧をＶ＋inで示し、出力部７３から出力される電圧をＶｏｕｔで示す。システム動作時、すなわちスイッチＳＷ１のスイッチング態様がオン状態のときには、第２のレギュレータ６５から出力される電圧は、予め定める第２の電圧となり、すなわちＶｃｃは、ハイレベルの電圧となっている。このとき、Ｖ＋inは、基準電圧であるＶ−inよりも高くなっており、これによってＶｏｕｔは、ハイレベルの信号となっている。タイミングｔ１で、システムを停止させる、すなわちスイッチＳＷ１のスイッチング態様がオン状態からオフ状態になると、第２の電源供給線路６６がバッテリ６３から切り離されるので、Ｖｃｃがローレベルの電圧となる。これにともなって、Ｖｃｃを分圧して生成されるＶ＋inの電圧が低下し、Ｖ−in未満に変化し、コンパレータ７５の反転入力端子７８に与えられる電圧が、非反転入力端子７９に与えられる電圧よりも大きくなり、コンパレータ７５から出力される信号がハイレベルからローレベルに変化することによって、Ｖｏｕｔがローレベルの信号となる。
FIG. 6 is a timing chart showing the operation of the voltage detection circuit 51. The voltage of the second
以上のように電圧検知回路５１は、第２の電源供給線路６６がバッテリ６３に接続されている状態から、バッテリ６３から切断された状態に遷移したときに、グランド部８２のローレベルの電位の信号を出力する。これによって、処理回路装置５９に保護ダイオード９３が設けられていても、第２の電源供給線路６６に電圧検知回路５１から電流が流れ込んでしまうことが抑制される。これによって、第２の電源供給線路６６を介して電力が供給される処理回路装置５９に不所望に電力が供給されてしまうことが抑制され、誤動作を確実に抑制することができる。また、処理回路装置５９は、電圧検知回路５１からの信号が与えられる処理回路入力端子９１にプルダウン抵抗が接続されていても用いることができ、さらに、電圧検知回路５１の出力部７３と処理回路装置５９の処理回路入力端子９１との間に、従来の技術のような逆流防止ダイオードを設ける必要がないので、汎用性が向上するとともに、回路システム５２を構成するときの接続が容易となる。
As described above, when the voltage detection circuit 51 transits from the state in which the second
図７は、本発明の実施の他の形態の電子回路装置である電圧検知回路１０１を含む回路システム１０２を示す図である。回路システム１０２は、前述した図５に示す回路システム５２と類似する構成を有し、回路システム５２とは、基本的には電圧検知回路５１の構成が異なるので、同様の部分構成には同様の参照符号を付してその説明を省略する。回路システム１０２は、電圧検知回路１０１の他に、ＶＤＤ５４と、ＶＣＣ５５と、入力部５７と、分圧抵抗部５８と、処理回路装置５９とを備えて構成される。
FIG. 7 is a diagram showing a
電圧検知回路１０１は、前述した電圧検知回路５１の構成に、インバータ１０５を付加して構成される。電圧検知回路１０１は、電源接続部７０と、第１入力部７１と、第２入力部７２と、出力部７３と、回路本体部１０４と、接続部１０８を備える。接続部１０８は、接続端子である。回路本体部１０４は、コンパレータ７５と、第１および第２のＥＳＤ保護ダイオード７６，７７と、インバータ１０５とを備える。
The voltage detection circuit 101 is configured by adding an inverter 105 to the configuration of the voltage detection circuit 51 described above. The voltage detection circuit 101 includes a power
本実施の形態では、コンパレータ７５の反転入力端子７９が第１入力部７１に接続され、非反転入力端子７８が第２入力部７２に接続されている。したがって、反転入力端子７９と第１入力部７１とに、第１のＥＳＤ保護ダイオード７６のアノードが接続され、第２のＥＳＤ保護ダイオード７７のカソードが接続されている。またコンパレータ７５の出力端子８１と、出力部７３との間にインバータ１０５が接続されている。インバータ１０５は、入力端子１０６、出力端子１０７および電源端子１０９を含み、入力端子１０６からハイレベルの信号が入力されるとローレベルの信号に変換し、ローレベルの信号が入力されるとハイレベルの信号に変換して、出力端子１０７から出力する。コンパレータ７５の出力端子８１は、インバータ１０５の入力端子１０６と接続され、インバータ１０５の出力端子１０７は出力部７３と接続されている。またインバータ１０５の電源端子１０９は、接続部１０８に接続されている。電源端子１０９は第２の電源供給線路６６に接続されて、電源端子１０９を介してインバータ１０５に電力が供給される。またインバータ１０５は、グランド部８２に接続されて、基準電位が与えられている。
In the present embodiment, the inverting
図７に示す本実施の形態と、図５に示す前述した実施の形態とでは、電源端子１０９が第２の電源供給線路６５に接続されたインバータ１０５が追加されている点が異なり、前述の実施の形態の電圧検知回路では、入力部５７に対する出力の論理が反転であるのに対し、本実施の形態では非反転型である。
The present embodiment shown in FIG. 7 is different from the above-described embodiment shown in FIG. 5 in that an inverter 105 having a
すなわち図５に示す前述の実施の実施の形態の場合、ＳＷ１がオフするとコンパレータ７５の非反転入力端子７９の電圧が反転入力端子７８の電圧より低くなるため、出力部７３から出力される信号は、第１信号（ローレベル）になるが、本実施の形態では出力される信号は、第２信号（ハイレベル）になる。しかしながら、インバータ１０５の電源端子１０９が第２の電源供給線路６５に接続されているため、ＳＷ１がオフの時、第２の電源供給線路６５の電位はグランド（ＧＮＤ）レベルに低下しており、それゆえ出力部７３はＧＮＤレベルとなる。
That is, in the above-described embodiment shown in FIG. 5, when SW1 is turned off, the voltage at the
このように、インバータ１０５の電源端子１０９を第２の電源供給線路６５に接続することにより、ＳＷ１がオフの時には必ず、電圧検知回路の出力部７３がローレベルになり、電源から出力部７３に電流が流れてしまうことを防止することができる。
In this way, by connecting the
本発明の実施のさらに他の形態では、前述した電圧検知回路１０１のインバータ１０５を、ＰＮＰ型デジタルトランジスタを用いて構成してもよい。図８は、ＰＮＰ型デジタルトランジスタを用いて構成されるインバータ１１１の回路構成を示す図である。インバータ１１１は、ＰＮＰ型のバイポーラトランジスタＴｒ１（以下、トランジスタＴｒ１という）と、３つの抵抗素子９７〜９９とを備えて構成される。トランジスタＴｒ１のベースには、抵抗素子９７の一端が接続され、抵抗素子９７の他端はコンパレータ７５の出力端子８１に接続されている。またトランジスタＴｒ１のエミッタは、接続部１０８に接続されている。トランジスタＴｒ１のエミッタ、ベース間には、前記エミッタに一端が接続され、ベースに他端が接続されている抵抗素子９８が設けられる。またトランジスタのコレクタは、出力部７３と接続され、さらに抵抗素子９９を介してグランド部８２に接続されている。このようなインバータ１１１を用いても、前述した実施の形態と同様の効果を達成することができ、さらに簡素な回路で構成することができるので、回路の信頼性を向上させることができる。
In still another embodiment of the present invention, the inverter 105 of the voltage detection circuit 101 described above may be configured using a PNP type digital transistor. FIG. 8 is a diagram showing a circuit configuration of the
図９は、本発明の実施のさらに他の形態の電子回路装置である電圧検知回路１２１を含む回路システム１２２を示す図である。回路システム１２２は、前述した図５または図７に示す回路システム５２，１０２と類似する構成を有するので、同様の部分構成には同様の参照符号を付してその説明を省略する。回路システム１２２は、電圧検知回路１２１の他に、ＶＤＤ５４と、ＶＣＣ５５と、入力部５７と、分圧抵抗部５８と、処理回路装置５９とを備えて構成される。
FIG. 9 is a diagram showing a
電圧検知回路１２１は、第１入力部７１と、第２入力部７２と、出力部７３と、接続部１０８と、回路本体部１２４とを備える。回路本体部１２４は、コンパレータ７５と、第１および第２のＥＳＤ保護ダイオード７６，７７と、ＡＮＤ回路１２３とを備える。
The voltage detection circuit 121 includes a
ＡＮＤ回路１２３は、２つの入力端子１２５，１２６と、出力端子１２７と、電源端子１２８を備える。ＡＮＤ回路１２３は、入力端子１２５，１２６に与えられる信号の電圧が、それぞれ予め定めるしきい値以上であるとき、ハイレベルの信号を出力端子１２７から出力し、入力端子１２５，１２６に与えられる信号の電圧の少なくともいずれか一方が、予め定めるしきい値未満であるとき、ローレベルの信号を出力端子１２７から出力する。ＡＮＤ回路１２３の一方の入力端子１２５は、接続部１０８に接続されて、接続部１０８を介して第２の電源供給線路６６に接続される。ＡＮＤ回路１２３の他方の入力端子１２６は、コンパレータ７５の出力端子８１に接続される。またＡＮＤ回路１２３の電源端子１２９は、電源接続部７０に接続される。
The AND circuit 123 includes two
ＡＮＤ回路１２３を設けることによって、スイッチＳＷ１がオン状態からオフ状態に遷移すると、コンパレータ７５から入力端子１２６に与えられる信号のレベルに関わらず、入力端子１２５に与えられる信号がローレベルとなるので、出力部７３からはローレベルの信号が出力されることになる。したがって、前述した各実施の形態と同様の効果を達成することができる。また本実施の形態では、スイッチＳＷ１がオン状態からオフ状態に遷移すると、コンパレータ７５から出力される信号がハイレベルとなる場合について示したが、図１に示す実施の形態のようにスイッチＳＷ１がオン状態からオフ状態に遷移すると、コンパレータ７５から出力される信号がローレベルとなるように構成してもよい。
By providing the AND circuit 123, when the switch SW1 transitions from the on state to the off state, the signal applied to the
図１０は、本発明の実施のさらに他の形態の電子回路装置である電圧検知回路１３１を含む回路システム１３２を示す図である。回路システム１３２は、前述した図５、図７または図９に示す回路システム５２，１０２，１２２と類似する構成を有し、回路システム１２２において、電圧検知回路５１におけるコンパレータ７５とＡＮＤ回路１２３との間に、遅延回路１３３を備える構成であるので、同様の部分構成には同様の参照符号を付してその説明を省略する。回路システム１２２は、電圧検知回路１３１の他に、ＶＤＤ５４と、ＶＣＣ５５と、入力部５７と、分圧抵抗部５８と、処理回路装置５９とを備えて構成される。
FIG. 10 is a diagram showing a
電圧検知回路１３１は、前述した電圧検知回路１２１の構成に付加して、コンパレータ７５とＡＮＤ回路１２３との間に、コンパレータ７５から出力された信号を遅延してＡＮＤ回路１２３に与える遅延回路１３３を備える。電圧検知回路１２１は、第１入力部７１と、第２入力部７２と、出力部７３と、接続部１０８と、回路本体部１３６とを備える。回路本体部１３６は、コンパレータ７５と、第１および第２のＥＳＤ保護ダイオード７６，７７と、ＡＮＤ回路１２３と、遅延回路１３３とを備える。コンパレータ７５の反転入力端子７８は第１入力部７１に接続され、非反転入力端子７９は第２入力部７２に接続される。
In addition to the configuration of the voltage detection circuit 121 described above, the voltage detection circuit 131 delays a signal output from the comparator 75 between the comparator 75 and the AND circuit 123 and applies the
遅延回路１３３は、バッファ回路２０５と、抵抗素子１３４と、コンデンサ１３５とを備える。コンパレータ７５の出力端子８１に抵抗素子１３４の一端が接続され、抵抗素子１３４の他端がバッファ回路２０５の入力端子２０６に接続される。抵抗素子１３４の他端およびバッファ回路２０５の入力端子２０６は、コンデンサ１３５の一方の電極に接続され、コンデンサ１３５の他方の電極はグランド部８２に接続される。バッファ回路２０５の出力端子２０７は、ＡＮＤ回路１２３の他方の入力端子１２６に接続される。バッファ回路２０５の電源端子２０９は、電源接続部７０に接続される。
The
電圧検知回路１３１は、遅延回路１３３を備えるので、ＡＮＤ回路１２３を備えない構成とすると、スイッチＳＷ１がオン状態からオフ状態に遷移したときに、コンパレータ７５から出力される信号が遅延して出力部７３から出力されてしまい、出力部７３から出力される信号がすぐにローレベルとならないので、不所望に電流が流れてしまうおそれがあるが、遅延回路１３３を備える構成であっても、ＡＮＤ回路１２３を備えることによって、前述した各実施の形態と同様の効果を達成することができる。また本実施の形態では遅延回路１３３は、抵抗素子およびコンデンサを備えて構成されるが、遅延回路１３３は、信号を遅延して出力する構成であればこれに限らない。本実施の形態においてバッファ回路２０５は、シュミットトリガ回路によって構成されてもよい。
Since the voltage detection circuit 131 includes the
図１１は、本発明の実施のさらに他の形態の電子回路装置である処理回路１４１を含む回路システム１４２を示す図である。回路システム１４２は、前述した図５、図７、図９に示す回路システム５２，１０２，１２２と類似する構成を有し、回路システム５２において、入力部５７、分圧抵抗部５８を取り除き、電圧検知回路５１を処理回路１４１に置き換えた構成であるので、同様の部分構成には同様の参照符号を付してその説明を省略する。回路システム１４２は、処理回路１４１の他に、ＶＤＤ５４と、ＶＣＣ５５と、処理回路装置５９とを備えて構成される。
FIG. 11 is a diagram showing a
処理回路１４１は、電源接続部７０と、接続部１０８と、回路本体部１４５とを備える。回路本体部１４５は、予め定める処理を行う信号処理部であるＩＣ１４２と、ＡＮＤ回路１２３とを備える。ＩＣ１４２は、電源端子１４３と、出力端子１４４と、グランド部８２に接続されるグランド端子１４６とを備える。ＩＣ１４２は、予め定める処理を行って、処理結果を出力端子１４４から出力する。出力端子１４４からは、処理結果に応じたハイレベルの信号またはローベルの信号が出力される。
The
ＡＮＤ回路１２３の電源端子１２９は、電源接続部７０に接続され、一方の入力端子１２５は接続部１０８に接続され、他方の入力端子１２６はＩＣ１４２の出力端子１４４に接続され、出力端子１２７は出力部７３に接続される。
The
ＡＮＤ回路１２３を備えることによって、スイッチＳＷ１がオン状態からオフ状態に遷移すると、ＩＣ１４４から出力される信号のレベルに関わらず、入力端子１２５に与えられる信号がローレベルとなるので、出力部７３からはローレベルの信号が出力されることになる。したがって、電圧検知回路に関わらず、所定の処理を行う処理回路１４１を用いる場合であっても、前述した各実施の形態と同様の効果を達成することができる。
By providing the AND circuit 123, when the switch SW1 transitions from the on state to the off state, the signal applied to the
図１２は、本発明の実施のさらに他の形態の電子回路装置である電圧検知回路１５１を含む回路システム１５２を示す図である。回路システム１５２は、前述した図５、図７、図９または図１０に示す回路システム５２，１０２，１２２，１３２と類似する構成を有し、回路システム１３２において、ＡＮＤ回路１２３を、ｐチャネルのＭＯＳ（Metal
Oxide Semiconductor）トランジスタＴｒ２（以下、トランジスタＴｒ２という）と、抵抗素子１５３とに置換えた構成であるので、同様の部分構成には同様の参照符号を付してその説明を省略する。回路システム１５２は、電圧検知回路１５１の他に、ＶＤＤ５４と、ＶＣＣ５５と、入力部５７と、分圧抵抗部５８と、処理回路装置５９とを備えて構成される。
FIG. 12 is a diagram showing a
Since the transistor Tr2 (hereinafter referred to as the transistor Tr2) and the
電圧検知回路１５１は、前述した電圧検知回路１３１においてＡＮＤ回路１２３を、トランジスタＴｒ２と、抵抗素子１５３とに置換えた構成である。電圧検知回路１５１は、第１入力部７１と、第２入力部７２と、出力部７３と、接続部１０８と、回路本体部１５４とを備える。回路本体部１５４は、コンパレータ７５と、第１および第２のＥＳＤ保護ダイオード７６，７７と、トランジスタＴｒ２と、抵抗素子１５３とを備える。コンパレータ７５の反転入力端子７８は第１入力部７１に接続され、非反転入力端子７９は第２入力部７２に接続される。
The voltage detection circuit 151 has a configuration in which the AND circuit 123 in the voltage detection circuit 131 described above is replaced with a transistor Tr2 and a
トランジスタＴｒ２のゲートは、バッファ回路２０５の出力端子２０７に接続され、ソースは接続部１０８に接続され、ドレインは出力部７３に接続される。またトランジスタＴｒ２のドレインおよび出力部７３は、抵抗素子１５３を介してグランド部８２に接続される。接続部１０８は、第２の電源供給線路６６に接続される。
The gate of the transistor Tr2 is connected to the output terminal 207 of the
以上のような電圧検知回路１５１は、前述した電圧検知回路１３１と同様に動作し、すなわちスイッチＳＷ１がオン状態のときには、バッファ回路２０５の出力信号に応じてトランジスタＴｒが導通または非導通となり、これによって出力部７３からハイレベルの信号またはローレベルの信号が出力され、スイッチＳＷ１がオフ状態のときには、バッファ回路２０５が出力する信号にかかわらず、トランジスタＴｒのソースドレイン間には電流が流れないので、出力部７３からはローレベルの信号が出力されることになる。したがって、電圧検知回路１５１は、電圧検知回路１３１と同様の効果を達成することができ、さらにＡＮＤ回路１２３に代えてトランジスタＴｒと、抵抗素子１５３とを用いることによって、構成を簡素化することができるので、信頼性を向上することができる。
The voltage detection circuit 151 as described above operates in the same manner as the voltage detection circuit 131 described above. That is, when the switch SW1 is in the on state, the transistor Tr is turned on or off according to the output signal of the
図１３は、本発明の実施のさらに他の形態の電子回路装置である電圧検知回路１６１を含む回路システム１６２を示す図である。回路システム１６２は、前述した図５、図７、図９、図１０または図１２に示す回路システム５２，１０２，１２２，１３２，１５２と類似する構成を有し、回路システム１３２において、ＡＮＤ回路１２３を、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）トランジスタＴｒ３（以下、トランジスタＴｒ３という）と、ＰＮＰ型デジタルトランジスタ１５５と、抵抗素子９９とに置換えた構成であるので、同様の部分構成には同様の参照符号を付してその説明を省略する。回路システム１６２は、電圧検知回路１６１の他に、ＶＤＤ５４と、ＶＣＣ５５と、入力部５７と、分圧抵抗部５８と、処理回路装置５９とを備えて構成される。
FIG. 13 is a diagram showing a
電圧検知回路１６１は、前述した電圧検知回路１３１においてＡＮＤ回路１２３を、トランジスタＴｒ３と、ＰＮＰ型デジタルトランジスタ１５５と、抵抗素子９９とに置換えた構成である。電圧検知回路１６１は、第１入力部７１と、第２入力部７２と、出力部７３と、接続部１０８と、回路本体部１６４とを備える。回路本体部１６４は、コンパレータ７５と、第１および第２のＥＳＤ保護ダイオード７６，７７と、トランジスタＴｒ３と、ＰＮＰ型デジタルトランジスタ１５５と、抵抗素子９９とを備える。コンパレータ７５の反転入力端子７８は第２入力部７２に接続され、非反転入力端子７９は第１入力部７１に接続される。
The voltage detection circuit 161 has a configuration in which the AND circuit 123 in the voltage detection circuit 131 described above is replaced with a transistor Tr3, a PNP type digital transistor 155, and a
トランジスタＴｒ３のゲートは、バッファ回路２０５の出力端子２０７に接続され、ドレインはＰＮＰ型デジタルトランジスタ１５５に接続され、ソースはグランド部８２に接続される。ＰＮＰ型デジタルトランジスタ１５５は、トランジスタＴｒ１と、抵抗素子９７，９８を備えて構成される。ＰＮＰ型デジタルトランジスタ１５５と抵抗素子９９によって、前述した図８に示す回路と同様の回路が構成される。抵抗素子９７の他端が、トランジスタＴｒ３のドレインに接続される。またトランジスタＴｒ１のエミッタが、接続部１０８に接続され、コレクタが出力部７３に接続される。
The gate of the transistor Tr 3 is connected to the output terminal 207 of the
以上のような電圧検知回路１６１は、前述した電圧検知回路１３１，１５１と同様に動作し、同様の効果を達成することができる。 The voltage detection circuit 161 as described above operates in the same manner as the voltage detection circuits 131 and 151 described above, and can achieve the same effect.
前述の各実施の形態の各電圧検知回路は、集積化して構成してもよい。図１４は、図７に示す実施の形態の電圧検知回路１０１と、分圧回路部５８とを集積化した本発明の実施の一形態の集積回路装置１７１を示す図である。集積回路装置１７１は、コンパレータ７５、インバータ１０５および抵抗素子８５，８６、ならびに、これらを相互に接続する配線、およびこれらと接続端子と接続する配線が集積化され、パッケージ化して形成される。集積回路装置１７１のパッケージには、第１入力部７１と、電源接続部７０と、出力部７３と、接続部１０８と、グランド部８２に接続されるグランド接続部１７２との各接続端子が露出して設けられる。本実施の形態では、分圧回路部５８をパッケージ内部に設けているが、パッケージ内部には設けない構成としてもよい。この場合パッケージには第２入力部７２が露出して設けられる。
Each voltage detection circuit in each of the above embodiments may be integrated. FIG. 14 is a diagram showing an
図１５は、図１４に示す集積回路装置１７１のうち、インバータ１０５を図８に示すインバータ１１１に置換えて構成される本発明の実施の他の形態の集積回路装置１８１の構成を示す図である。
FIG. 15 is a diagram showing a configuration of an
図１６は、図１０に示す実施の形態の電圧検知回路１３１と、分圧回路部５８とを集積化した本発明の実施のさらに他の形態の集積回路装置１９１を示す図である。集積回路装置１９１は、コンパレータ７５、抵抗素子８５，８６、遅延回路１３３、ＡＮＤ回路１２３、ならびに、これらを相互に接続する配線、およびこれらと接続端子と接続する配線が集積化され、パッケージ化して形成される。集積回路装置１７１のパッケージには、第１入力部７１と、電源接続部７０と、出力部７３と、接続部１０８と、グランド接続部１７２との各接続端子が露出して設けられる。本実施の形態では、分圧回路部５８をパッケージ内部に設けているが、パッケージ内部には設けない構成としてもよい。この場合パッケージには第２入力部７２が露出して設けられる。
FIG. 16 is a diagram showing an
図１７は、図１２に示す実施の形態の電圧検知回路１５１と、分圧回路部５８とを集積化した本発明の実施のさらに他の形態の集積回路装置２０１を示す図である。集積回路装置２０１は、コンパレータ７５、抵抗素子８５，８６、遅延回路１３３、トランジスタＴｒ２、抵抗素子１５３、ならびに、これらを相互に接続する配線、およびこれらと接続端子と接続する配線が集積化され、パッケージ化して形成される。集積回路装置２０１のパッケージには、第１入力部７１と、電源接続部７０と、出力部７３と、接続部１０８と、グランド接続部１７２と、コンデンサ１３５を接続するための接続部２０２との各接続端子が露出して設けられる。バッファ回路２０５の入力端子２０６が、接続部２０２に接続される。本実施の形態では、コンデンサ１３５をパッケージ外部で接続する構成としているが、コンデンサ１３５は、パッケージ内に構成してもよい。また本実施の形態では、分圧回路部５８をパッケージ内部に設けているが、パッケージ内部には設けない構成としてもよい。この場合パッケージには第２入力部７２が露出して設けられる。また本実施の形態では、抵抗素子１３４をパッケージ内部に設けているが、パッケージ内部には設けない構成としてもよい。この場合パッケージには、抵抗素子１３４を接続するための端子が設けられる。なお、図１４〜図１７の実施の形態では、ＥＳＤ保護ダイオードを省略しているが、必要に応じて各端子に接続して設けられる。
FIG. 17 is a diagram showing an
図１４〜図１７に示す集積回路装置１７１，１８１，１９１，２０１のように、前述した電圧検知回路を備えて集積化された回路を形成することによって、汎用性を高めることができ、様々な装置に適用することができる。また前述した各実施の形態の電圧検知回路およびこれを用いた回路システムは、前述したように、たとえば車両における電子機器に組み込まれて用いることができ、また車両に限らず、電源供給ラインが異なる処理回路装置に信号を出力する電子回路装置およびこの電子回路装置および処理回路装置を含む回路システムに適用することができ、信頼性の向上された電子機器を実現することができる。
As in the
５２，１０２，１２２，１３２，１４２，１５２，１６２ 回路システム
５１，５６，１０１，１２１，１３１，１５１，１６１ 電圧検知回路
５４ ＶＤＤ
５５ ＶＣＣ
５７ 入力部
５８ 分圧抵抗部
５９ 処理回路装置
６１ 第１のレギュレータ
６２ 第１の電源供給線路
６３ バッテリ
６５ 第２のレギュレータ
６６ 第２の電源供給線路
７０ 電源接続部
７１ 第１入力部
７２ 出力部
７２ 第２入力部
７４，１２４，１３６，１５４ 回路本体部
７５ コンパレータ
７８ 反転入力端子
７９ 非反転入力端子
９１ 処理回路入力端子
１４１ 処理回路
１０５，１１１ インバータ
１２３ 論理積和回路
１３３ 遅延回路
１６４ 回路本体部
１７１，１８１，１９１，２０１ 集積回路装置
52, 102, 122, 132, 142, 152, 162 Circuit system 51, 56, 101, 121, 131, 151, 161
55 VCC
57
Claims (12)
前記電源部と接続および切断可能に設けられる第２の電源供給線路と、
信号を入力する入力部、および前記入力部にアノードが接続され、第２の電源供給線路にカソードが接続されている保護ダイオードを有し、前記第２の電源供給線路に接続されて動作電力が与えられ、前記入力部から入力される信号に応じて予め定める処理を行う処理回路装置とを含む回路システムに用いられる電子回路装置であって、
前記処理回路装置の入力部に接続される出力部と、
基準電位が与えられるグランド部と、
少なくとも第１の電源供給線路から動作電力が供給され、前記出力部から、第１の電位を有する第１信号と、グランド部に与えられる基準電位に対して前記第１の電位よりも大きな電位差となる第２の電位を有する第２信号とを選択的に出力可能であり、第２の電源供給線路が電源から切断されたときに、前記出力部から第１信号を出力させる回路部分とを含むことを特徴とする電子回路装置。 A first power supply line connected to the power supply unit;
A second power supply line provided to be connectable to and disconnectable from the power supply unit;
An input unit for inputting a signal, and a protective diode having an anode connected to the input unit and a cathode connected to a second power supply line, and connected to the second power supply line to operate power. An electronic circuit device used in a circuit system including a processing circuit device that performs a predetermined process according to a signal input from the input unit,
An output unit connected to an input unit of the processing circuit device;
A ground portion to which a reference potential is applied;
Operating power is supplied from at least the first power supply line, the first signal having the first potential from the output unit, and a potential difference larger than the first potential with respect to the reference potential applied to the ground unit A second signal having a second potential can be selectively output, and when the second power supply line is disconnected from the power supply, a circuit portion that outputs the first signal from the output unit is included. An electronic circuit device.
電圧が与えられる第１入力部と、
前記第２の電源供給線路の電圧を分圧した電圧が与えられる第２入力部と、
前記第１入力部にアノードが接続され、第１の電源供給線路にカソードが接続されている保護ダイオードと、
前記第１入力部に与えられる電圧が、前記第２入力部に与えられる電圧よりも小さいときに前記第２信号を前記出力部から出力させ、前記第１入力部に与えられる電圧が、前記第２入力部に与えられる電圧よりも大きいときに前記第１信号を前記出力部から出力させる回路本体部とを備えることを特徴とする請求項１に記載の電子回路装置。 The circuit portion is
A first input to which a voltage is applied;
A second input unit to which a voltage obtained by dividing the voltage of the second power supply line is applied;
A protective diode having an anode connected to the first input section and a cathode connected to the first power supply line;
When the voltage applied to the first input unit is smaller than the voltage applied to the second input unit, the second signal is output from the output unit, and the voltage applied to the first input unit is 2. The electronic circuit device according to claim 1, further comprising: a circuit main body that outputs the first signal from the output unit when the voltage is higher than a voltage applied to the two input units.
前記第１入力部は、前記コンパレータの反転入力端子に接続され、
前記第２入力部は、前記コンパレータの非反転入力端子に接続され、
前記コンパレータの出力端子が、前記出力部に接続されていることを特徴とする請求項２に記載の電子回路装置。 The circuit body is configured by a comparator having an inverting input terminal, a non-inverting input terminal and an output terminal,
The first input unit is connected to an inverting input terminal of the comparator,
The second input unit is connected to a non-inverting input terminal of the comparator;
The electronic circuit device according to claim 2, wherein an output terminal of the comparator is connected to the output unit.
反転入力端子、非反転入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給されるコンパレータと、
入力端子および出力端子を有し、第２の電源供給線路から動作電力が供給されるインバータとを含み、
前記第１入力部は、前記比較器の反転入力端子に接続され、
前記第２入力部は、前記比較器の非反転入力端子に接続され、
前記比較器の出力端子が、前記インバータの入力端子に接続され、
前記インバータの出力端子が、前記出力部に接続されていることを特徴とする請求項２に記載の電子回路装置。 The circuit body is
A comparator having an inverting input terminal, a non-inverting input terminal, and an output terminal, to which operating power is supplied from the first power supply line;
An inverter having an input terminal and an output terminal, to which operating power is supplied from the second power supply line,
The first input unit is connected to an inverting input terminal of the comparator;
The second input unit is connected to a non-inverting input terminal of the comparator;
An output terminal of the comparator is connected to an input terminal of the inverter;
The electronic circuit device according to claim 2, wherein an output terminal of the inverter is connected to the output unit.
反転入力端子、非反転入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給されるコンパレータと、
２つの入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給される論理積回路部とを含み、
前記第１入力部は、前記比較器の非反転入力端子に接続され、
前記第２入力部は、前記比較器の反転入力端子に接続され、
前記比較器の出力端子が、前記論理積和回路部の一方の入力端子に接続され、
前記第２の電源供給線路が、前記論理積和回路部の他方の入力端子に接続され、
前記論理積和回路部の出力端子が、前記出力部に接続されていることを特徴とする請求項２に記載の電子回路装置。 The circuit body is
A comparator having an inverting input terminal, a non-inverting input terminal, and an output terminal, to which operating power is supplied from the first power supply line;
An AND circuit unit having two input terminals and an output terminal, to which operating power is supplied from the first power supply line,
The first input unit is connected to a non-inverting input terminal of the comparator;
The second input unit is connected to an inverting input terminal of the comparator;
The output terminal of the comparator is connected to one input terminal of the AND circuit section,
The second power supply line is connected to the other input terminal of the AND circuit section;
The electronic circuit device according to claim 2, wherein an output terminal of the logical product-sum circuit unit is connected to the output unit.
反転入力端子、非反転入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給されるコンパレータと、
入力端子および出力端子を有し、第２の電源供給線路から動作電力が供給され、入力端子から入力される信号を遅延して出力端子から出力する遅延回路部と、
入力端子および出力端子を有し、第２の電源供給線路から動作電力が供給されるインバータと、
２つの入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給される論理積回路部とを含み、
前記第１入力部は、前記比較器の反転入力端子に接続され、
前記第２入力部は、前記比較器の非反転入力端子に接続され、
前記比較器の出力端子が、前記遅延回路部の入力端子に接続され、
前記遅延回路部の出力端子が、前記論理積和回路部の一方の入力端子に接続され、
前記第２の電源供給線路が、前記論理積和回路部の他方の入力端子に接続され、
前記論理積和回路部の出力端子が、前記出力部に接続されていることを特徴とする請求項２に記載の電子回路装置。 The circuit body is
A comparator having an inverting input terminal, a non-inverting input terminal, and an output terminal, to which operating power is supplied from the first power supply line;
A delay circuit unit that has an input terminal and an output terminal, is supplied with operating power from the second power supply line, delays a signal input from the input terminal, and outputs from the output terminal;
An inverter having an input terminal and an output terminal, to which operating power is supplied from a second power supply line;
An AND circuit unit having two input terminals and an output terminal, to which operating power is supplied from the first power supply line,
The first input unit is connected to an inverting input terminal of the comparator;
The second input unit is connected to a non-inverting input terminal of the comparator;
An output terminal of the comparator is connected to an input terminal of the delay circuit unit;
An output terminal of the delay circuit unit is connected to one input terminal of the AND circuit unit,
The second power supply line is connected to the other input terminal of the AND circuit section;
The electronic circuit device according to claim 2, wherein an output terminal of the logical product-sum circuit unit is connected to the output unit.
出力端子を有し、前記第１の電源供給線路から動作電力が供給され、所定の演算処理に応じて出力端子から所定の信号を出力する回路本体部と、
２つの入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給される論理積回路部とを含み、
前記回路本体から出力される信号が前記論理積層回路部の一方の入力端子に与えられ、
前記第２の電源供給線路が前記論理積層回路部の他方の入力端子に与えられ、
前記論理積回路部の出力端子が、前記出力部に接続されていることを特徴とする請求項１に記載の電子回路装置。 The circuit section is
A circuit main body having an output terminal, supplied with operating power from the first power supply line, and outputting a predetermined signal from the output terminal in accordance with a predetermined calculation process;
An AND circuit unit having two input terminals and an output terminal, to which operating power is supplied from the first power supply line,
A signal output from the circuit body is provided to one input terminal of the logic multilayer circuit unit,
The second power supply line is provided to the other input terminal of the logic multilayer circuit unit;
The electronic circuit device according to claim 1, wherein an output terminal of the AND circuit unit is connected to the output unit.
反転入力端子、非反転入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給されるコンパレータと、
入力端子および出力端子を有し、入力端子から入力される信号を遅延して出力端子から出力する遅延回路部と、
ｐチャネルのＭＯＳトランジスタと、
抵抗素子とを含み、
前記第１入力部は、前記比較器の反転入力端子および非反転入力端子のいずれか一方に接続され、
前記第２入力部は、前記比較器の反転入力端子および非反転入力端子の他方に接続され、
前記比較器の出力端子が、前記遅延回路部の入力端子に接続され、
前記遅延回路部の出力端子が、前記ＭＯＳトランジスタのゲートに接続され、
前記第２の電源供給線路が、前記ＭＯＳトランジスタのソースに接続され、
前記ＭＯＳトランジスタのドレインが、前記出力部に接続され、かつ抵抗素子を介して前記グランド部に接続されていることを特徴とする請求項２に記載の電子回路装置。 The circuit body is
A comparator having an inverting input terminal, a non-inverting input terminal, and an output terminal, to which operating power is supplied from the first power supply line;
A delay circuit unit having an input terminal and an output terminal, delaying a signal input from the input terminal and outputting from the output terminal;
a p-channel MOS transistor;
Including a resistance element,
The first input unit is connected to one of an inverting input terminal and a non-inverting input terminal of the comparator,
The second input unit is connected to the other of the inverting input terminal and the non-inverting input terminal of the comparator,
An output terminal of the comparator is connected to an input terminal of the delay circuit unit;
An output terminal of the delay circuit unit is connected to a gate of the MOS transistor;
The second power supply line is connected to a source of the MOS transistor;
3. The electronic circuit device according to claim 2, wherein a drain of the MOS transistor is connected to the output unit and is connected to the ground unit through a resistance element.
反転入力端子、非反転入力端子および出力端子を有し、第１の電源供給線路から動作電力が供給されるコンパレータと、
入力端子および出力端子を有し、入力端子から入力される信号を遅延して出力端子から出力する遅延回路部と、
ｎチャネルのＭＯＳトランジスタと、
ＰＮＰ型のバイポーラトランジスタと、
第１〜第３の抵抗素子とを含み、
前記第１入力部は、前記比較器の反転入力端子および非反転入力端子のいずれか一方に接続され、
前記第２入力部は、前記比較器の反転入力端子および非反転入力端子の他方に接続され、
前記比較器の出力端子が、前記遅延回路部の入力端子に接続され、
前記遅延回路部の出力端子が、前記ＭＯＳトランジスタのゲートに接続され、
前記ＭＯＳトランジスタのドレインが、前記第１抵抗素子の一端に接続され、ソースが前記グランド部に接続され、
前記第１抵抗素子の他端が前記バイポーラトランジスタのベースに接続され、
バイポーラトランジスタのエミッタは、前記第２の電力供給ラインに接続され、コレクタは、前記出力部に接続され、かつ前記第２抵抗素子を介して前記グランド部に接続され、
前記第３抵抗素子は、バイポーラトランジスタのエミッタおよびベース間に接続されていることを特徴とする請求項２に記載の電子回路装置。 The circuit body is
A comparator having an inverting input terminal, a non-inverting input terminal, and an output terminal, and operating power is supplied from the first power supply line;
A delay circuit unit having an input terminal and an output terminal, delaying a signal input from the input terminal and outputting from the output terminal;
an n-channel MOS transistor;
A PNP-type bipolar transistor;
Including first to third resistance elements,
The first input unit is connected to one of an inverting input terminal and a non-inverting input terminal of the comparator,
The second input unit is connected to the other of the inverting input terminal and the non-inverting input terminal of the comparator,
An output terminal of the comparator is connected to an input terminal of the delay circuit unit;
An output terminal of the delay circuit unit is connected to a gate of the MOS transistor;
The drain of the MOS transistor is connected to one end of the first resistance element, the source is connected to the ground part,
The other end of the first resistance element is connected to the base of the bipolar transistor;
An emitter of the bipolar transistor is connected to the second power supply line, a collector is connected to the output unit, and is connected to the ground unit via the second resistance element,
The electronic circuit device according to claim 2, wherein the third resistance element is connected between an emitter and a base of a bipolar transistor.
電源部に接続されている第１の電源供給線路と、
前記電源部と接続および切断可能に設けられる第２の電源供給線路と、
信号を入力する処理回路入力端子、および前記処理回路入力端子にアノードが接続され、第２の電源供給線路にカソードが接続されている保護ダイオードを有し、前記第２の電源供給線路に接続されて動作電力が与えられ、前記処理回路入力端子から入力される信号に応じて予め定める処理を行う処理回路装置とを含む回路システム。 An electronic circuit device according to any one of claims 1 to 9,
A first power supply line connected to the power supply unit;
A second power supply line provided to be connectable to and disconnectable from the power supply unit;
A processing circuit input terminal for inputting a signal, and a protection diode having an anode connected to the processing circuit input terminal and a cathode connected to a second power supply line, and connected to the second power supply line And a processing circuit device that performs a predetermined process in accordance with a signal input from the processing circuit input terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007333075A JP2009159121A (en) | 2007-12-25 | 2007-12-25 | Electronic circuit device, circuit system, integrated circuit device, and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009159121A true JP2009159121A (en) | 2009-07-16 |
Family
ID=40962684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007333075A Withdrawn JP2009159121A (en) | 2007-12-25 | 2007-12-25 | Electronic circuit device, circuit system, integrated circuit device, and electronic apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009159121A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015186078A (en) * | 2014-03-25 | 2015-10-22 | 株式会社東芝 | switching circuit |
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- 2007-12-25 JP JP2007333075A patent/JP2009159121A/en not_active Withdrawn
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