KR0182949B1 - Power-up driving method - Google Patents

Power-up driving method Download PDF

Info

Publication number
KR0182949B1
KR0182949B1 KR1019950021049A KR19950021049A KR0182949B1 KR 0182949 B1 KR0182949 B1 KR 0182949B1 KR 1019950021049 A KR1019950021049 A KR 1019950021049A KR 19950021049 A KR19950021049 A KR 19950021049A KR 0182949 B1 KR0182949 B1 KR 0182949B1
Authority
KR
South Korea
Prior art keywords
power
gate
inverter
output terminal
pmos transistor
Prior art date
Application number
KR1019950021049A
Other languages
Korean (ko)
Other versions
KR970008161A (en
Inventor
박용진
곽병헌
강상석
주재훈
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950021049A priority Critical patent/KR0182949B1/en
Publication of KR970008161A publication Critical patent/KR970008161A/en
Application granted granted Critical
Publication of KR0182949B1 publication Critical patent/KR0182949B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :1. The technical field to which the invention described in the claims belongs:

반도체 메모리장치의 파워-업 구동회로 및 그 방법에 관한 것이다.A power-up driving circuit of a semiconductor memory device and a method thereof are provided.

2. 발명이 해결하려고 하는 기술적 과제 :2. The technical problem to be solved by the invention:

종래의 경우 칩인에이블신호가 토글링되기 전에 파워-업이 이루어지면 불안정한 노드가 발생되는 경우 접지전압단자로 전류패스(current path)가 생겨 전력소비가 커지고 과전류방전으로 인한 노이즈를 유발하는 등 상당한 문제점이 발생된다.Chip Enable Signal in Conventional Case If the power-up is performed before toggling, if there is an unstable node, there is a significant problem such as a current path to the ground voltage terminal, which increases power consumption and causes noise due to overcurrent discharge.

3. 발명의 해결방법의 요지 :3. Summary of the solution of the invention:

이에 따라 본 발명에서는가 토글링되기 전에는 파워-업 구동회로가가 '로우'로 활성화되더라도 파워-업 구동회로를 디스에이블하므로써 달성된다.Accordingly, in the present invention The power-up drive circuitry is Is achieved by disabling the power-up drive circuit even if is activated low.

4. 발명의 중요한 용도 :4. Important uses of the invention:

전류소비가 줄어들고 노이즈발생이 억제되는 반도체 메모리 장치가 구현된다.A semiconductor memory device in which current consumption is reduced and noise is suppressed is implemented.

Description

반도체 메모리장치의 안정적 파워-업 구동방법Stable Power-Up Driving Method for Semiconductor Memory Devices

제1도는 본 발명의 실시예에 따른 파워-업 구동회로의 회로도.1 is a circuit diagram of a power-up driving circuit according to an embodiment of the present invention.

제2도는 제1도에 따른 출력파형도.2 is an output waveform diagram according to FIG.

제3도는 제1도의 시뮬레이션결과에 따른 파형도.3 is a waveform diagram according to the simulation result of FIG.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 칩내부의 회로들을 초기화를 위한 파워-업 구동회로의 구동방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method of driving a power-up driving circuit for initializing circuits in a chip.

반도체 메모리장치에 있어서 파워-업(power-up)시 내부회로의 초기화를위해 칩인에이블신호(이하라고 표기함)를 토글링(toggling)하게 된다. 상기가 토글링하기 전에 파워-업이 이루어질때 상기의 상태가 디스에이블되는 조건을 메모리제품의 매이커(Maker)들은 권장하고 있다.In the semiconductor memory device, a chip enable signal for initializing an internal circuit at power-up (hereinafter, referred to as a chip enable signal) Will be toggled). remind When power-up is done before toggling The makers of memory products recommend the condition under which the state of the memory is disabled.

만약 칩인에이블신호가 토글링되기 전에 파워-업이 이루어지면 불안정한 노드가 발생되는 경우 접지전압단자로 전류패스(current path)가 생겨 전력 소비가 커지고 과전류방전으로 인한 노이즈를 유발하는 등 상당한 문제점이 발생된다.If chip enable signal If the power-up is performed before toggling, if there is an unstable node, there is a significant problem such as a current path to the ground voltage terminal, which increases power consumption and causes noise due to overcurrent discharge.

따라서 본 발명의 목적은 전력소비를 줄이고 오동작을 방지하는 반도체 메모리장치의 파워-업 구동회로의 구동방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of driving a power-up driving circuit of a semiconductor memory device which reduces power consumption and prevents malfunction.

상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따라, 소오스가 전원전압단자에 접속되고 게이트가 자신의 드레인과 접속된 피모오스 트랜지스터(18)와, 상기 피모오스 트랜지스터(18)의 드레인과 접지전압단자사이에 접속된 캐패시터(20)와, 상기 피모오스 트랜지스터(18)의 드레인에 차례로 연결된 인버터들(22, 24)을 포함하여 이루어진 파워-업회로(100)와; 칩인에이블신호를 수신하여 출력하는버퍼(12)의 출력단에 차례로 연결된 인버터(14, 16)와, 상기 인버터(16)의 출력단에 일입력단이 연결된 낸드게이트(44)와, 상기 낸드게이트(44)의 출력단에 연결되며 출력단으로 파워-업 구동 회로의 출력신호인 파워-업 구동신호 øCE를 출력하기 위한 인버터(46)와, 상기 인버터(14)의 출력단에 일입력단이 연결된 노아게이트(42)와, 상기 인버터(14)의 출력단에 연결된 인버터(30)와, 상기 인버터(30)의 출력단에 게이트가 연결된 피모오스 트랜지스터(32) 및 엔모오스 트랜지스터(36)와, 상기 피모오스 트랜지스터(32)의 소오스에 소오스가 연결되며 상기 노아게이트(42)의 출력단에 게이트가 연결된 피모오스 트랜지스터(34)와, 상기 피모오스 트랜지스터(32)의 소오스에 드레인이 접속되고 소오스로 전원전압을 수신하는 피모오스 트랜지스터(28)와, 상기 엔모오스 트랜지스터(36)의 소오스에 드레인이 접속되고 상기 노아게이트(42)의 출력단에 게이트가 접속된 엔모오스 트랜지스터(38)와, 상기 인버터(24)의 출력과 상기 피모오스 트랜지스터(28)의 게이트간에 접속된 인버터(26)와, 게이트로 전원전압을 수신하며 드레인이 상기 낸드게이트(44) 및 노아게이트(42)의 타측 입력 및 상기 피모오스 트랜지스터들(32, 34)의 공통드레인에 연결된 엔모오스 트랜지스터(40)를 포함하는 파워-업 구동회로를 구비한 반도체 메모리장치의 파워-업 구동방법에 있어서 : 파워-업시 상기 칩인에이블신호가 활성화되고 상기 칩인에이블신호가 토글링될때 상기 인버터(46)를 통하여 파워-업 구동신호 øCE를 출력하는 제1과정과, 파워-업시 상기 칩인에이블신호가가 활성화되고 상기 칩인에이블신호가 활성화상태를 유지할때 파워-업 구동신호 øCE를 비출력하는 제2과정으로 이루어짐을 특징으로 한다.In order to achieve the objects of the present invention, in accordance with the present invention, a PMOS transistor 18 having a source connected to a power supply voltage terminal and a gate connected to its drain, a drain and ground voltage of the PMOS transistor 18 A power-up circuit (100) comprising a capacitor (20) connected between the terminals and inverters (22, 24) which are in turn connected to the drain of the PMOS transistor (18); Chip Enable Signal To receive and output Inverters 14 and 16, which are in turn connected to the output terminal of the buffer 12, a NAND gate 44 having one input terminal connected to the output terminal of the inverter 16, and an output terminal connected to an output terminal of the NAND gate 44, An inverter 46 for outputting a power-up drive signal? CE, which is an output signal of the up-up driving circuit, a noar gate 42 having one input terminal connected to the output terminal of the inverter 14, and an output terminal of the inverter 14; A source connected to an inverter 30 connected to a source, a PMOS transistor 32 and an enMOS transistor 36 having a gate connected to an output terminal of the inverter 30, and a source of the PMOS transistor 32. A PMOS transistor 34 having a gate connected to an output terminal of the gate 42, a PMOS transistor 28 having a drain connected to a source of the PMOS transistor 32, and receiving a power supply voltage at a source; Tran Between the output of the inverter 24 and the gate of the PMOS transistor 28, an NMOS transistor 38 having a drain connected to a source of the jistor 36 and a gate connected to an output terminal of the NOA gate 42. Enmos connected to the connected inverter 26 and a gate, the drain being connected to the other input of the NAND gate 44 and the NOA gate 42 and the common drain of the PMOS transistors 32 and 34. A power-up driving method of a semiconductor memory device having a power-up driving circuit including a transistor 40, comprising: the chip enable signal during power-up Is activated and the chip enable signal is The first process of outputting a power-up drive signal? CE through the inverter 46 when is toggled, and the chip enable signal is Is activated and the chip enable signal is Is a second process of non-outputting the power-up driving signal? CE when it remains active.

이하 첨부된 도면을 참조하여 본 발명에 따른 파워-업 구동회로의 바람직한 실시예를 설명하겠다.Hereinafter, exemplary embodiments of a power-up driving circuit according to the present invention will be described with reference to the accompanying drawings.

제1도는 본 발명의 실시예에 따른 파워-업 구동회로의 회로도이다.1 is a circuit diagram of a power-up driving circuit according to an embodiment of the present invention.

제1도를 참조하면, 칩인에이블신호는버퍼(12)로 입려되고 상기버퍼의 출력단은 인버터(14)의 입력단과 접속된다. 상기 인버터(14)의 출력단은 인버터(16)의 입력단과 노아게이트(42)의 일입력단 및 인버터(30)의입력단에 공통으로 접속된다. 상기 인버터(16)의 출력단은 낸드게이트(44)의 일입력단과 접속된다. 상기 인버터(30)의 출력단은 피모오스 트랜지스터(32)와 엔모오스 트랜지스터(36)의 게이트들에 접속된다. 상기 피모오스 트랜지스터(32)의 소오스는 피모오스 트랜지스터(34)의 소오스와 서로 접속되어 피모오스 트랜지스터(28)의 드레인과 공통으로 접속된다. 상기 피모오스 트랜지스터(28)의 소오스에는 전원전압단자가 접속된다. 또 상기 피모오스 트랜지스터(32)의 드레인은 상기 피모오스 트랜지스터(34)의 드레인과 서로 접속되어 상기 엔모오스 트랜지스터(36)의 드레인과 접속된다. 상기 엔모오스 트랜지스터(36)의 소오스는 엔모오스 트랜지스터(38)의 소오스와 접속되고 상기 엔모오스 트랜지스터(38)의 소오스는 접지전압단자에 접속된다. 또 상기 노아게이트(42)의 출력단은 상기 피모오스 트랜지스터(34)와 상기 엔모오스 트랜지스터(38)의 게이트들에 공통으로 접속된다. 한편 피모오스 트랜지스터(18)은 소오스가 전원전압단자에 접속되고 게이트가 자신의 드레인과 접속된다. 상기 피모오스 트랜지스터(18)의 드레인은 일단이 접지전압단자에 접속된 캐패시터(20)의 타단과 접속된다. 상기 피모오스 트랜지스터(18)과 상기 캐패시터(20)사이의 노드는 인버터(22)의 입력단과 접속되고 상기 인버터(22)의 출력단은 인버터(24)의 입력단에 또 상기 인버터(24)의 출력단은 인버터(26)의 입력단에 접속된다. 상기 인버터(26)의 출력단은 상기 피모오스 트랜지스터(28)의 게이트와 접속된다. 사이 피모오스 트랜지스터들(32, 34)의 드레인들과 상기 엔모오스 트랜지스터(36)사이의 노드 N1은 노드 N3와 접속되는 데 상기 노드 N3는 상기 낸드게이트(44)의 제2입력단과 상기 노아게이트(42)의 제2입력단 및 엔모오스 트랜지스터(40)의 드레인과 접속된다. 상기 엔모오스 트랜지스터(40)는 게이트가 전원전압단자에 접속되고 소오스가 접지전압단자에접속된다. 상기 낸드게이트(44)의 출력단은 인버터(46)의 입력단에 접속되고 상기 인버터(46)의 출력단에서는 파워-업 구동회로의 출력신호인 파워-업 구동신호 øCE가 출력된다. 상기버퍼(12)회로의 구성은 공지되어 있고 상기 점선으로 나타낸 부분(100)은 파워-업회로를 나타내는 것이다.Referring to FIG. 1, the chip enable signal Is Being buffered 12 and said The output end of the buffer is connected to the input end of the inverter 14. The output terminal of the inverter 14 is commonly connected to the input terminal of the inverter 16, the one input terminal of the noah gate 42, and the input terminal of the inverter 30. The output terminal of the inverter 16 is connected to one input terminal of the NAND gate 44. The output terminal of the inverter 30 is connected to gates of the PMOS transistor 32 and the NMOS transistor 36. The source of the PMOS transistor 32 is connected to the source of the PMOS transistor 34 and is connected in common with the drain of the PMOS transistor 28. A power supply voltage terminal is connected to the source of the PMOS transistor 28. The drain of the PMOS transistor 32 is connected to the drain of the PMOS transistor 34 and is connected to the drain of the NMOS transistor 36. The source of the NMOS transistor 36 is connected to the source of the NMOS transistor 38 and the source of the ENMOS transistor 38 is connected to the ground voltage terminal. The output terminal of the NOR gate 42 is commonly connected to gates of the PMOS transistor 34 and the NMOS transistor 38. On the other hand, in the PMOS transistor 18, the source is connected to the power supply voltage terminal and the gate is connected to the drain thereof. The drain of the PMOS transistor 18 is connected to the other end of the capacitor 20, one end of which is connected to the ground voltage terminal. The node between the PMOS transistor 18 and the capacitor 20 is connected to the input terminal of the inverter 22 and the output terminal of the inverter 22 is connected to the input terminal of the inverter 24 and the output terminal of the inverter 24 is It is connected to the input terminal of the inverter 26. The output terminal of the inverter 26 is connected to the gate of the PMOS transistor 28. The node N1 between the drains of the PMOS transistors 32 and 34 and the enMOS transistor 36 is connected to the node N3, which is connected to the second input terminal of the NAND gate 44 and the noah gate. A second input terminal of 42 is connected to the drain of the NMOS transistor 40. The NMOS transistor 40 has a gate connected to a power supply voltage terminal and a source connected to a ground voltage terminal. An output terminal of the NAND gate 44 is connected to an input terminal of the inverter 46, and a power-up driving signal? CE, which is an output signal of the power-up driving circuit, is output from the output terminal of the inverter 46. remind The configuration of the buffer 12 circuit is known and the portion 100 indicated by the dotted line represents the power-up circuit.

제2도는 제1도에 따른 동작파형도이다. 상기 제1도 및 제2도를 참조하여 본 발명의 실시예에 따른 파워-업 구동회로의 동작이 설명된다.2 is an operating waveform diagram according to FIG. The operation of the power-up driving circuit according to the embodiment of the present invention will be described with reference to FIGS. 1 and 2 above.

칩인에이블신호는 칩외부에서 공급되는 외부입력신호이며 '로우'상태에서 칩이 선택됨을 알리는 신호이다. 상기 칩인에이블신호가 '로우'상태가 되면 파워-업 구동신호 øCE를 만들어 칩은 구동된다. 기존의 파워-업 구동회로에서는 파워-업시 상기가 '로우'이면 칩이 액티브동작을 하는 데 상술한 바와 같이의 토글링동작이전에 파워-업되는 경우 과전류의 방전으로 인하여 전력소비가 크게 된다. 이러한 상태에서 파워-업이 되는 경우 인버터(26)의 출력단은 파워-업회로(100)의 출력인 øVCCH에 의해 '하이'상태가 된다. 이때 노드 N3은 엔모오스 트랜지스터(40)의 게이트에 전원전압이 인가됨에 따라 '로우'상태가 된다. 이후 전원전압이 일정레벨로 상승하면 øVCCH는 전원전압에 비례하여 상승하게 된다. 이때는 계속 '로우'상태에 있으므로 인버터(30)의 출력단은 '하이'가 되며 노드 N3의 피드백을 받아 노아게이트(42)의 출력단은 '하이'상태가 되므로 노드 N3는 계속 '로우'상태를 유지한다. 즉, 인버터(16)의 '하이'와 노드 N3의 '로우'출력을 입력하는 낸드게이트(44)의 출력은 '하이'가 되고 이 '하이'신호는 인버터(46)을 통하여 반전되므로 파워-업 구동신호 øCE는 '로우'상태로 인에이블되지 않으므로 원하는 회로의 출력을 얻게 된다. 한편,가 '하이'인 상태에서 파워-업이 되더라도 인버터(16)의 출력이 '로우'가 되므로 마찬가지로 파워-업 구동신호 øCE는 인에이블되지 않는다.Chip Enable Signal Is an external input signal supplied from the outside of the chip and indicates that the chip is selected in the 'low' state. The chip enable signal Goes low, it generates power-up drive signal øCE and the chip is driven. In the conventional power-up driving circuit, the above power-up Is low, the chip is active. When powering up before the toggling operation, the power consumption is large due to the overcurrent discharge. In this state, when the power-up is performed, the output terminal of the inverter 26 becomes 'high' by the? VCCH output of the power-up circuit 100. At this time, the node N3 becomes 'low' as the power supply voltage is applied to the gate of the NMOS transistor 40. After that, when the power supply voltage rises to a certain level, the øVCCH increases in proportion to the power supply voltage. At this time Is still in the 'low' state, the output terminal of the inverter 30 becomes 'high' and the node N3 is kept in the 'low' state because the output terminal of the NOA gate 42 is 'high' in response to the feedback of the node N3. do. That is, the output of the NAND gate 44 which inputs the 'high' of the inverter 16 and the 'low' output of the node N3 becomes 'high' and the 'high' signal is inverted through the inverter 46, so the power- The up drive signal øCE is not enabled in the low state, resulting in the desired output of the circuit. Meanwhile, The power-up drive signal? CE is similarly not enabled since the output of the inverter 16 becomes 'low' even when the power-up is performed in the state of 'high'.

그러나 정상칩동작을 할때에는가 토글링됨에 따라øCE가 토글링된다. 이 경우는가 '로우'에서 '하이'상태가 되면 상기 인버터(14)의 출력단은 '하이'상태가 된다. 따라서 피모오스 트랜지스터들(32, 34)은 턴온되어 노드 N3는 항상 '하이'상태가 된다. 상기 노드 N3의 '하이'는 노아게이트(42)의 입력단으로 피드백입력되어 상기 노아게이트의 출력단 및 피모오스 트랜지스터(34)에 의해 항상 '하이'상태를 유지하게 된다. 이후가 '로우'로 토글되어 칩이 활성화상태가 되면 상기 인버터(16)의 출력단이 '하이'가 되어 상기 øCE는 '하이'로써 정상적인 동작을 수행하게 된다.However, during normal chip operation ØCE is toggled as is toggled. In this case When the state becomes 'high' from 'low', the output terminal of the inverter 14 is 'high' state. Thus, the PMOS transistors 32 and 34 are turned on so that the node N3 is always in a 'high' state. The 'high' of the node N3 is fed back to the input terminal of the NOR gate 42 to be always maintained in the 'high' state by the output terminal of the NOA gate and the PMOS transistor 34. after Is toggled to 'low' and the chip is activated, the output terminal of the inverter 16 becomes 'high' so that the? CE performs a normal operation as 'high'.

이상에서와 같이 본 발명에 따른 파워-업 구동회로의 구동방법이 제공됨에 따라 시스템으로부터 파워-업에 대한 제어신호가 입력되더라도 칩인에이블신호가 디스에이블되므로써 불안정한 노드의 방전으로 인한 전력 소비를 줄일 수 있게 되고 이에 따라 과전류방전으로 인한 노이즈발생을 억제하는 안정적인 반도체 메모리장치가 구현된다.As described above, as a method of driving a power-up driving circuit according to the present invention is provided, a chip enable signal even when a control signal for power-up is input from a system. By disabling the power, power consumption due to discharge of an unstable node can be reduced, and thus, a stable semiconductor memory device that suppresses generation of noise due to overcurrent discharge is implemented.

Claims (1)

소오스가 전원전압단자에 접속되고 게이트가 자신의 드레인과 접속된 피모오스 트랜지스터(18)와, 상기 피모오스 트랜지스터(18)의 드레인과 접지전압단자사이에 접속된 캐패시터(20)와, 상기 피모오스 트랜지스터(18)의 드레인에 차례로 연결된 인버터들(22, 24)을 포함하여 이루어진 파워-업회로(100)와; 칩인에이블신호를 수신하여 출력하는버퍼(12)의 출력단에 차례로 연결된 인버터(14, 16)와, 상기 인버터(16)의 출력단에 일입력단이 연결된 낸드게이트(44)와, 상기 낸드게이트(44)의 출력단에 연결되며 출력단으로 파워-업 구동회로의 출력신호인 파워-업 구동신호 øCE를 출력하기 위한 인버터(46)와, 상기 인버터(14)의 출력단에 일입력단이 연결된 노아게이트(42)와, 상기 인버터(14)의 출력단에 연결된 인버터(30)와, 상기 인버터(30)의 출력단에 게이트가 연결된 피모오스 트랜지스터(32) 및 엔모오스 트랜지스터(36)와, 상기 피모오스 트랜지스터(32)의 소오스에 소오스가 연결되며 상기 노아게이트(42)의 출력단에 게이트가 연결된 피모오스 트래지스터(34)와, 상기 피모오스 트랜지스터(32)의 소오스에 드레인이 접속되고 소오스로 전원전압을 수신하는 피모오스 트랜지스터(28)와, 상기 엔모오스 트랜지스터(36)의 소오스에 드레인이 접속되고 상기 노아게이트(42)의 출력단에 게이트가 접속된 엔모오스 트랜지스터(38)와, 상기 인버터(24)의 출력과 상기 피모오스 트랜지스터(28)의 게이트간에 접속된 인버터(26)와, 게이트로 전원전압을 수신하며 드레인이 상기 낸드게이트(44) 및 노아게이트(42)의 타측 입력 및 상기 피모오스 트랜지스터들(32, 34)의 공통그레인에 연결된 엔모오스 트랜지스터(40)를 포함하는 파워-업 구동회로를 구비한 반도체 메모리장치의 파워-업 구동방법에 있어서 : 파워-업시 상기 칩인에이블신호가 활성화되고 상기 칩인에이블신호가 토글링될때 상기 인버터(46)를 통하여 파워-업 구동신호 øCE를 출력하는 제1과정과, 파워-업시 상기 칩인에이블신호가 활성화되고 상기 칩인에이블신호가 활성화상태를 유지할때 파워-업 구동신호 øCE를 비출력하는 제2과정으로 이루어짐을 특징으로 하는 반도체 메모리장치의 파워-업 구동방법.A PMOS transistor 18 having a source connected to a power supply voltage terminal and a gate connected to a drain thereof, a capacitor 20 connected between the drain of the PMOS transistor 18 and a ground voltage terminal, and the PMOS A power-up circuit (100) comprising inverters (22, 24) sequentially connected to the drain of the transistor (18); Chip Enable Signal To receive and output Inverters 14 and 16, which are in turn connected to the output terminal of the buffer 12, a NAND gate 44 having one input terminal connected to the output terminal of the inverter 16, and an output terminal connected to an output terminal of the NAND gate 44, An inverter 46 for outputting a power-up drive signal? CE which is an output signal of the up-up driving circuit, a noar gate 42 having one input terminal connected to the output terminal of the inverter 14, and an output terminal of the inverter 14; A source connected to an inverter 30 connected to a source, a PMOS transistor 32 and an enMOS transistor 36 having a gate connected to an output terminal of the inverter 30, and a source of the PMOS transistor 32. A PMOS transistor 34 having a gate connected to an output terminal of the gate 42, a PMOS transistor 28 having a drain connected to a source of the PMOS transistor 32, and receiving a power supply voltage at the source; Morse Tran Between the output of the inverter 24 and the gate of the PMOS transistor 28, an NMOS transistor 38 having a drain connected to a source of the master 36 and a gate connected to an output terminal of the NOR gate 42. Enmos connected to the connected inverter 26 and the gate, the drain being connected to the other input of the NAND gate 44 and the NOA gate 42 and the common grains of the PMOS transistors 32 and 34. A power-up driving method of a semiconductor memory device having a power-up driving circuit including a transistor 40, comprising: the chip enable signal during power-up Is activated and the chip enable signal is A first process of outputting a power-up driving signal? CE through the inverter 46 when is toggled; and the chip enable signal at power-up. Is activated and the chip enable signal is And a second process of non-outputting the power-up driving signal? CE when the signal is kept in an active state.
KR1019950021049A 1995-07-18 1995-07-18 Power-up driving method KR0182949B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950021049A KR0182949B1 (en) 1995-07-18 1995-07-18 Power-up driving method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950021049A KR0182949B1 (en) 1995-07-18 1995-07-18 Power-up driving method

Publications (2)

Publication Number Publication Date
KR970008161A KR970008161A (en) 1997-02-24
KR0182949B1 true KR0182949B1 (en) 1999-04-15

Family

ID=19420816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950021049A KR0182949B1 (en) 1995-07-18 1995-07-18 Power-up driving method

Country Status (1)

Country Link
KR (1) KR0182949B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476703B1 (en) * 2002-07-19 2005-03-16 주식회사 하이닉스반도체 Power up circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476703B1 (en) * 2002-07-19 2005-03-16 주식회사 하이닉스반도체 Power up circuit

Also Published As

Publication number Publication date
KR970008161A (en) 1997-02-24

Similar Documents

Publication Publication Date Title
KR970005128B1 (en) Power on detection circuit
KR100240423B1 (en) The level detecting circuit of semiconductor device
JP3580823B2 (en) Improved data output buffer
KR100211758B1 (en) Multi-power data buffer
JP4020680B2 (en) Semiconductor integrated circuit
JPH10188560A (en) Semiconductor integrated circuit
JPH0389624A (en) Semiconductor integrated circuit
KR0182949B1 (en) Power-up driving method
JP3831270B2 (en) Logic circuit and semiconductor integrated circuit
US20020181310A1 (en) Semiconductor memory device internal voltage generator and internal voltage generating method
JP3769310B2 (en) Input circuit
US6066963A (en) MOS output driver, and circuit and method of controlling same
KR940003399B1 (en) Output buffer for low noise of data
US6647500B1 (en) System and method to generate a float voltage potential at output when first and second power supplies fail to supply power at the same time
JPH1197984A (en) Latch circuit
JP3110360B2 (en) Power-on reset circuit
JP3604660B2 (en) Circuit device with internal supply voltage
KR100239717B1 (en) Data output buffer
JPH1174772A (en) Power supply voltage switching circuit
JPH0777344B2 (en) Output buffer circuit
US6225828B1 (en) Decoder for saving power consumption in semiconductor device
KR0170309B1 (en) Output buffer of semiconductor apparatus
KR100490119B1 (en) Power On Reset Circuit
JP2000124787A (en) Semiconductor device
KR0152352B1 (en) Logic level shifter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061128

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee