JP2003037493A - Interface circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、静電気などのサー
ジ電圧から回路を保護する機能を備えたインターフェイ
ス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit having a function of protecting a circuit from surge voltage such as static electricity.
【０００２】[0002]
【従来の技術】図２は、従来のインターフェイス回路１
の例を示しており、入力側のＮＯＴゲート２と出力側の
ＮＯＴゲート３との間に接続されている。このインター
フェイス回路１は、電源端子Ｖｃ１から給電されるＣＭ
ＯＳインバータ４と電源端子Ｖｃ２から給電されるＣＭ
ＯＳインバータ５と、インバータ回路４の出力端子４ａ
と電源端子Ｖｃ２との間に接続されたダイオード６とか
ら構成されている。2. Description of the Related Art FIG. 2 shows a conventional interface circuit 1.
In the example of FIG. 2 and is connected between the input side NOT gate 2 and the output side NOT gate 3. This interface circuit 1 is a CM that is supplied with power from a power supply terminal Vc1.
CM fed from the OS inverter 4 and the power supply terminal Vc2
OS inverter 5 and output terminal 4a of the inverter circuit 4
And a diode 6 connected between the power supply terminal Vc2 and the power supply terminal Vc2.
【０００３】このような構成により、何らかの事情によ
り静電気等のサージ電圧が電源端子Ｖｃ１に印加されて
も、サージ電圧による電流は電源端子Ｖｃ１側から電源
端子Ｖｃ２に導かれ、ＣＭＯＳインバータ５のゲートを
保護することができる。With such a structure, even if a surge voltage such as static electricity is applied to the power supply terminal Vc1 for some reason, a current due to the surge voltage is introduced from the power supply terminal Vc1 side to the power supply terminal Vc2 and the gate of the CMOS inverter 5 is opened. Can be protected.
【０００４】[0004]
【発明が解決しようとする課題】ところで上述の回路に
おいて、各電源端子Ｖｃ１，Ｖｃ２に接続する電源を共
通にしている場合、消費電流を低減するためには、当該
電源をオフしなければならない。このときＣＭＯＳイン
バータ４，５に両方電源供給されない状態となるが、以
下に説明するスタンバイ状態を維持したいという要望が
ある。By the way, in the above circuit, when the power supply connected to each of the power supply terminals Vc1 and Vc2 is common, the power supply must be turned off in order to reduce current consumption. At this time, both of the CMOS inverters 4 and 5 are not supplied with power, but there is a demand to maintain the standby state described below.
【０００５】スタンバイ状態というのは、ＣＭＯＳイン
バータ４，５のそれぞれの電源端子Ｖｃ１，Ｖｃ２に対
して異なる電源から給電する構成とし、ＣＭＯＳインバ
ータ４には給電して動作させＣＭＯＳインバータ５には
給電しないようにすることで節電することを示してい
る。しかしながら、このようにスタンバイ状態にした場
合には、上述した回路構成では以下に挙げる問題が生じ
る。The standby state means that the power supply terminals Vc1 and Vc2 of the CMOS inverters 4 and 5 are supplied with power from different power supplies, the CMOS inverter 4 is supplied with power and is operated, and the CMOS inverter 5 is not supplied with power. By doing so, it shows that it saves electricity. However, when the standby state is set in this way, the following problems occur in the circuit configuration described above.
【０００６】電源端子Ｖｃ１から供給される電源Ｖｃｃ
１は、ＣＭＯＳインバータ５の入力信号のレベルがハイ
状態のとき、ダイオード６を介して電源端子Ｖｃ２に給
電する。したがって、電源端子Ｖｃ２−ＧＮＤ間にはＶ
ｃｃ１−Ｖｆ［Ｖ］の電圧が生じる。そしてＮＯＴゲー
ト３は、電源端子Ｖｃ２−ＧＮＤ間に生じたＶｃｃ１−
Ｖｆ［Ｖ］の電圧により駆動され、スタンバイ状態とし
たときにも電流が消費されることになり、消費電流を低
減できないという問題が生じる。Power supply Vcc supplied from power supply terminal Vc1
1 supplies power to the power supply terminal Vc2 via the diode 6 when the level of the input signal of the CMOS inverter 5 is in the high state. Therefore, V is connected between the power supply terminal Vc2 and GND.
A voltage of cc1-Vf [V] is generated. The NOT gate 3 is connected to the power source terminal Vc2-Vcc1-
It is driven by the voltage of Vf [V], and current is consumed even in the standby state, which causes a problem that the current consumption cannot be reduced.
【０００７】本発明は、上記事情に鑑みてなされたもの
で、その目的は、静電気等のサージ電圧による内部素子
の破壊を防止しながら消費電流を低減できるインターフ
ェイス回路を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide an interface circuit capable of reducing current consumption while preventing destruction of internal elements due to surge voltage such as static electricity.
【０００８】[0008]
【課題を解決するための手段】請求項１記載のインター
フェイス回路によれば、第１の電源端子に給電すると共
に、第２の電源端子を非給電状態とすることで、第１の
ＣＭＯＳインバータのみに給電しスタンバイ状態を保持
させている場合、たとえ第２のＣＭＯＳインバータの入
力端子に電源電圧が印加されても、第２の電源端子との
間の電圧が所定レベル以上とはならないように設定され
ているので、第２の電源端子は非給電状態が保持され、
第２の電源端子Ｖｃ２に接続される他回路に対して電源
が供給されず、スタンバイ状態を保持しながら消費電流
を低減できる。According to the interface circuit of the present invention, only the first CMOS inverter is provided by supplying power to the first power supply terminal and leaving the second power supply terminal in a non-power supply state. If the power supply voltage is applied to the second CMOS inverter and the standby state is maintained, the voltage between the second power supply terminal and the second power supply terminal does not exceed the predetermined level even if the power supply voltage is applied to the input terminal. Therefore, the second power supply terminal is kept in the non-powered state,
Power is not supplied to other circuits connected to the second power supply terminal Vc2, and the current consumption can be reduced while maintaining the standby state.
【０００９】そして、第１の電源端子から静電気等のサ
ージ電圧が加えられた場合、そのサージ電圧が所定レベ
ル以上となると電圧制限手段が導通状態となり、サージ
電圧による電流は第１の電源端子から第２の電源端子に
導かれる。これによりサージ電圧による第２のＣＭＯＳ
インバータ等の内部素子の破壊を防止することができ
る。When a surge voltage such as static electricity is applied from the first power supply terminal, the voltage limiting means becomes conductive when the surge voltage exceeds a predetermined level, and the current due to the surge voltage is supplied from the first power supply terminal. It is led to the second power supply terminal. Thereby, the second CMOS by the surge voltage
It is possible to prevent destruction of internal elements such as an inverter.
【００１０】請求項２記載のインターフェイス回路によ
れば、電圧制限手段として２つのツェナーダイオードを
設けることで、第２のＣＭＯＳインバータの入力端子に
第２の電源端子よりも高い電圧が印加されたときに、ツ
ェナー電圧と順方向電圧との和の電圧でクランプされる
ことになり、構成を複雑化せず請求項１記載の発明の作
用効果を得ることができる。According to the interface circuit of the second aspect, by providing two Zener diodes as the voltage limiting means, when a voltage higher than that of the second power supply terminal is applied to the input terminal of the second CMOS inverter. In addition, the voltage is clamped by the sum voltage of the Zener voltage and the forward voltage, and the operational effect of the invention according to claim 1 can be obtained without complicating the configuration.
【００１１】[0011]
【発明の実施の形態】以下、本発明の一実施形態を図１
を参照して説明する。図１は、インターフェイス回路１
１の電気的構成を示している。このインターフェイス回
路１１は、ＮＯＴゲート１２の出力端子１２ａに接続さ
れたＣＭＯＳインバータ１３と、このＣＭＯＳインバー
タ１３の出力端子に入力端子１４ａが接続されるＣＭＯ
Ｓインバータ１４等から構成されている。尚、ＣＭＯＳ
インバータ１４の出力端子は、ＮＯＴゲート１５の入力
端子に接続されている。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to FIG.
Will be described with reference to. FIG. 1 shows the interface circuit 1.
1 shows an electrical configuration of 1. The interface circuit 11 includes a CMOS inverter 13 connected to an output terminal 12a of a NOT gate 12 and a CMO in which an input terminal 14a is connected to an output terminal of the CMOS inverter 13.
It is composed of an S inverter 14 and the like. In addition, CMOS
The output terminal of the inverter 14 is connected to the input terminal of the NOT gate 15.
【００１２】ＣＭＯＳインバータ１３は、例えば３Ｖの
電源電圧Ｖｃｃ１が印加される電源端子Ｖｃ１（第１の
電源端子）とグランドとの間に、Ｐチャネル型のＭＯＳ
トランジスタ１３ｂおよびＮチャネル型のＭＯＳトラン
ジスタ１３ｃが直列に接続されたもので、ＭＯＳトラン
ジスタ１３ｂ，１３ｃのゲートを共通に接続して入力端
子とし、共通のドレインが出力端子とされＣＭＯＳイン
バータ１４の入力端子１４ａに接続されている。The CMOS inverter 13 includes a P-channel MOS transistor between a power supply terminal Vc1 (first power supply terminal) to which a power supply voltage Vcc1 of 3V is applied and the ground.
A transistor 13b and an N-channel type MOS transistor 13c are connected in series. The gates of the MOS transistors 13b and 13c are commonly connected to serve as an input terminal, and the common drain serves as an output terminal of the CMOS inverter 14. 14a.
【００１３】また同様に、ＣＭＯＳインバータ１４は、
電源端子Ｖｃ２（第２の電源端子）とグランドとの間
に、Ｐチャネル型のＭＯＳトランジスタ１４ｂおよびＮ
チャネル型のＭＯＳトランジスタ１４ｃが直列に接続さ
れたもので、ＭＯＳトランジスタ１４ｂ，１４ｃのゲー
トを共通に接続して入力端子１４ａとし、共通のドレイ
ンが出力端子１４ｄとなる。また、電源端子Ｖｃ２と入
力端子１４ａとの間には、ツェナーダイオード１６及び
ツェナーダイオード１７が逆方向に直列接続されてい
る。尚、ツェナーダイオード１６，１７により本発明に
おける電圧制限手段１８が構成されている。各ツェナー
ダイオード１６，１７の順方向電圧Ｖｆは例えば０．６
Ｖとし、ツェナー電圧Ｖｚは６Ｖであるものとして以下
説明する。尚、このとき所定レベルは（ツェナーダイオ
ード１７のツェナー電圧Ｖｚ）＋（ツェナーダイオード
１６の順方向電圧Ｖｆ）＝６．６Ｖとなる。電源端子Ｖ
ｃ１及び電源端子Ｖｃ２には、それぞれ異なる電源回路
（図示せず）が接続されており、それぞれ電源電圧Ｖｃ
ｃ１，Ｖｃｃ２を与えるようになっている。Similarly, the CMOS inverter 14 is
Between the power supply terminal Vc2 (second power supply terminal) and the ground, the P-channel type MOS transistors 14b and N are connected.
Channel type MOS transistors 14c are connected in series. The gates of the MOS transistors 14b and 14c are commonly connected to serve as an input terminal 14a, and the common drain serves as an output terminal 14d. A Zener diode 16 and a Zener diode 17 are connected in series in opposite directions between the power supply terminal Vc2 and the input terminal 14a. Incidentally, the Zener diodes 16 and 17 constitute the voltage limiting means 18 in the present invention. The forward voltage Vf of each Zener diode 16, 17 is, for example, 0.6.
In the following description, it is assumed that V is V and the Zener voltage Vz is 6V. At this time, the predetermined level is (Zener voltage Vz of Zener diode 17) + (Forward voltage Vf of Zener diode 16) = 6.6V. Power supply terminal V
Different power supply circuits (not shown) are connected to the power supply terminal Vc2 and the power supply terminal Vc2, respectively.
c1 and Vcc2 are given.
【００１４】上記構成の作用を説明する。電源電圧Ｖｃ
ｃ１，Ｖｃｃ２がそれぞれ電源端子Ｖｃ１−グランド
間，電源端子Ｖｃ２−グランド間に与えられると、ＮＯ
Ｔゲート１２，１５及びＣＭＯＳインバータ１３，１４
が動作する。The operation of the above configuration will be described. Power supply voltage Vc
When c1 and Vcc2 are applied between the power supply terminal Vc1-ground and between the power supply terminal Vc2-ground, respectively, NO
T gates 12, 15 and CMOS inverters 13, 14
Works.
【００１５】そして、スタンバイ状態とする場合、電源
端子Ｖｃ１に電源電圧Ｖｃｃ１（＝３Ｖ）の電源を供給
したままで電源端子Ｖｃ２には非給電とする。In the standby state, the power supply terminal Vc1 is not supplied with power while the power supply voltage Vcc1 (= 3V) is still supplied to the power supply terminal Vc1.
【００１６】このとき、ＮＯＴゲート１２の入力として
グランドレベル（電圧０Ｖ）が入力されると、ＮＯＴゲ
ート１２により出力端子１２ａの電圧はＶｃｃ１［Ｖ］
となり、ＣＭＯＳインバータ１４の入力端子１４ａはグ
ランドレベルに一致する。このとき、電源電圧Ｖｃｃ２
が電源端子Ｖｃ２に供給されていないため、ＣＭＯＳイ
ンバータ１４は動作しない。At this time, when the ground level (voltage 0V) is input as the input of the NOT gate 12, the voltage of the output terminal 12a is Vcc1 [V] by the NOT gate 12.
Therefore, the input terminal 14a of the CMOS inverter 14 matches the ground level. At this time, the power supply voltage Vcc2
Is not supplied to the power supply terminal Vc2, the CMOS inverter 14 does not operate.
【００１７】そして、ＮＯＴゲート１２の入力として電
圧Ｖｃｃ１［Ｖ］が入力されると、ＮＯＴゲート１２に
より出力端子１２ａはグランドレベルとなり、ＣＭＯＳ
インバータ１４の入力端子１４ａの電圧は略Ｖｃｃ１
［Ｖ］となる。When the voltage Vcc1 [V] is input as the input of the NOT gate 12, the output terminal 12a becomes the ground level by the NOT gate 12, and the CMOS
The voltage of the input terminal 14a of the inverter 14 is approximately Vcc1.
[V].
【００１８】このとき、ＣＭＯＳインバータ１４の入力
端子１４ａの電位と第２の電源端子Ｖｃ２の電位との間
の電位差（＝３Ｖ）が６．６Ｖ以上とはならないため、
ＣＭＯＳインバータ１４の入力端子１４ａから電源端子
Ｖｃ２に電源が供給されることはない。すなわち、電源
端子Ｖｃ２に接続されるＮＯＴゲート１５に対して電源
が供給されないため、スタンバイ状態が保持される。At this time, the potential difference (= 3V) between the potential of the input terminal 14a of the CMOS inverter 14 and the potential of the second power supply terminal Vc2 does not exceed 6.6V.
No power is supplied from the input terminal 14a of the CMOS inverter 14 to the power supply terminal Vc2. That is, since the NOT gate 15 connected to the power supply terminal Vc2 is not supplied with power, the standby state is maintained.
【００１９】一方、電源端子Ｖｃ１から静電気等のサー
ジ電圧が印加された場合、そのサージ電圧が６．６Ｖ以
上となると、この電圧でクランプされ、サージ電圧によ
る電流は電源端子Ｖｃ２側の図示しない電源回路等に導
かれサージ電圧を逃がすことができる。このとき、ＭＯ
Ｓトランジスタ１４ｂ，１４ｃのゲートが保護される。On the other hand, when a surge voltage such as static electricity is applied from the power supply terminal Vc1 and the surge voltage becomes 6.6 V or more, it is clamped by this voltage, and the current due to the surge voltage is not shown in the power supply terminal Vc2 side. The surge voltage can be released by being guided to a circuit or the like. At this time, MO
The gates of the S transistors 14b and 14c are protected.
【００２０】このような実施形態によれば、ＣＭＯＳイ
ンバータ１４の入力端子１４ａがＶｃｃ１（＝３Ｖ）と
なったときの電源端子Ｖｃ２との間の電圧が６．６Ｖ
（ツェナー電圧Ｖｚ＋順方向電圧Ｖｆ）以上とはならな
いように設定されているので、ＣＭＯＳインバータ１４
の入力端子１４ａから電源端子Ｖｃ２に電圧が供給され
ず、スタンバイ状態を保持しながら消費電流を低減でき
る。According to this embodiment, the voltage between the input terminal 14a of the CMOS inverter 14 and the power supply terminal Vc2 when the input terminal 14a becomes Vcc1 (= 3V) is 6.6V.
Since it is set so as not to exceed (Zener voltage Vz + Forward voltage Vf), the CMOS inverter 14
Since no voltage is supplied from the input terminal 14a to the power supply terminal Vc2, the current consumption can be reduced while maintaining the standby state.
【００２１】また、電源端子Ｖｃ１から静電気等のサー
ジ電圧が印加された場合、そのサージ電圧が６．６Ｖ以
上となると導通状態となり、サージ電圧による電流は電
源端子Ｖｃ１から電源端子Ｖｃ２に導かれるようにして
いるので、サージ電圧によるＣＭＯＳインバータ１４の
ゲートの破壊を防止することができる。また、２つのツ
ェナーダイオード１６，１７を用いているので、構成を
複雑化することがない。When a surge voltage such as static electricity is applied from the power supply terminal Vc1, it becomes conductive when the surge voltage becomes 6.6 V or more, and the current due to the surge voltage is guided from the power supply terminal Vc1 to the power supply terminal Vc2. Therefore, it is possible to prevent the gate of the CMOS inverter 14 from being destroyed by the surge voltage. Further, since the two Zener diodes 16 and 17 are used, the structure is not complicated.
【００２２】尚、電源端子Ｖｃ１と電源端子Ｖｃ２とに
掛けられる電源電圧は同じでも異なっていても良い。The power supply voltage applied to the power supply terminal Vc1 and the power supply terminal Vc2 may be the same or different.
【図１】本発明の一実施形態を示す電気的構成図FIG. 1 is an electrical configuration diagram showing an embodiment of the present invention.
【図２】従来例を示す図１相当図FIG. 2 is a view corresponding to FIG. 1 showing a conventional example.
１１はインターフェイス回路、１２，１３はＮＯＴゲー
ト、１４はＣＭＯＳインバータ（第１のＣＭＯＳインバ
ータ）、１５はＣＭＯＳインバータ（第２のＣＭＯＳイ
ンバータ）、１６，１７はツェナーダイオード、１８は
電圧制限手段，Ｖｃ１は第１の電源端子、Ｖｃ２は第２
の電源端子である。11 is an interface circuit, 12 and 13 are NOT gates, 14 is a CMOS inverter (first CMOS inverter), 15 is a CMOS inverter (second CMOS inverter), 16 and 17 are zener diodes, 18 is a voltage limiting means, Vc1 Is the first power supply terminal, Vc2 is the second
Power supply terminal.
Claims (2)
ＭＯＳインバータと、 第２の電源端子から給電され前記第１のＣＭＯＳインバ
ータの出力端子に入力端子が接続された第２のＣＭＯＳ
インバータと、 この第２のＣＭＯＳインバータの入力端子と前記第２の
電源端子との間に、当該第２の電源端子に対する前記入
力端子の電圧が所定レベル以上となると導通状態となる
ように接続された電圧制限手段とを備えたことを特徴と
するインターフェイス回路。1. A first C fed from a first power supply terminal
A MOS inverter and a second CMOS which is supplied with power from a second power supply terminal and whose input terminal is connected to the output terminal of the first CMOS inverter.
An inverter is connected between the input terminal of the second CMOS inverter and the second power supply terminal so as to be in a conductive state when the voltage of the input terminal with respect to the second power supply terminal becomes a predetermined level or higher. An interface circuit including a voltage limiting means.
されてなる２つのツェナーダイオードであることを特徴
とする請求項１記載のインターフェイス回路。2. The interface circuit according to claim 1, wherein the voltage limiting means is two Zener diodes connected in series in opposite directions.
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