KR920008046B1

KR920008046B1 - Impedance latch-up improving circuit of semiconductor device i/o

Info

Publication number: KR920008046B1
Application number: KR1019890017872A
Authority: KR
Inventors: 박찬현
Original assignee: 현대전자산업 주식회사; 정몽헌
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1992-09-21
Also published as: KR910010864A

Abstract

A latch-up improving circuit prevents the impedances of input and output terminals of the semiconductor device from decreasing in case of separating one power source from two or more power sources in the microprocessor or logic circuit having CMOS and NMOS integrated circuits. The semiconductor device has a first IC (IC1), a first power supply (VDDA), a second IC (IC2) and a second power supply (VDDB). The latch-up improving circuit comprises a switching means having a first end connected to the first power supply (VDDA), a second end connected to a sink current generating line of the first integrated circuit (IC1) and a third end connected to a ground to perform the switching function of the sink current.

Description

Input / Output Impedance Latch-Up Improvement Circuit of Semiconductor Device

제1도는 P-MOS와 N-MOS 트랜지스터로 구성된 인버터를 포함하는 반도체 장치의 예시도.1 is an illustration of a semiconductor device including an inverter composed of a P-MOS and an N-MOS transistor.

제2도는 종래 기술에 따른 반도체 장치의 입/출력 임피던스 래치 업 개선회로의 예시도.2 is an exemplary diagram of an input / output impedance latch up improvement circuit of a semiconductor device according to the prior art.

제3a도 및 제3b도는 본 발명에 따른 반도체 장치의 입/출력 임피던스 래치 업 개선회로의 예시도.3A and 3B show exemplary input / output impedance latch up improvement circuits of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

IC1-IC3 : MOS형 집적회로 1 : P 채널 MOS FETIC1-IC3: MOS integrated circuit 1: P-channel MOS FET

2 : N 채널 MOS FET2: N channel MOS FET

본 발명은 CMOS 및 NMOS 집적회로로 구성된 마이크로 프로세서 및 논리회로에서 2개 이상의 전원 중 어느 한 쪽의 전원을 분리 할 경우 각각의 입·출력 단자의 임피이던스가 낮아지는 현상을 방지하기 위한 반도체 장치의 입/출력 임피던스가 낮아지는 현상을 방지하기 위한 반도체 장치의 입/출력 임피던스 래치 업(Latch up) 개선회로에 관한 것이다(즉, 래치 업 현상). 소정의 목적하에서 시스템을 구성 할 경우 2계통 이상으로 시스템 각부의 전원을 분리할 필요성이 있게 되는바, 이 경우 어느 한 쪽 전원계통이 절환되어 2계통내의 MOS 집적회로에 전원(VDD)이 인가되지 않게 되면 각각의 입력 단자 및 출력단자와 임피던스가 낮아지는 경향이 발생되어 동일 선상에 접속된 다른 전원 계통의 신호처리에 심각한 영향을 미치게 되어저 임피던스 전원과 연결될 경우 과전류가 흘러 각 입력 및 출력단자가 파괴되는 현상이 발생하게 된다. 예컨대, 제1도에는 시스템(IC1,IC2)과 연결된 CMOS 조직인 인버터(IC3)가 도시되었는바, 이에 대해 어떤 현상이 발생 되는지를 고찰 해 본다. 인버터(IC3)는 제1도에 도시한 바와 같이 P-채널 MOS 트랜지스터(1), n-채널 MOS 트랜지스터(2), 저항(3), 및 다수의 다이오드(4,5,6)로 구성 되는바, 압력이 ＂0＂일 경우 p-채널 MOS 트랜지스터 (1)는 온되고, n-채널 MOS 트랜지스터(2)는 오프되므로 인버터(IC3)의 출력은 ＂1＂이 되어 전류원은 소스(source)가 된다. 한편, 입력이 ＂1＂일 경우 p-채널 MOS 트랜지스터 (1)는 오프되고 n-채널 MOS 트랜지스터(2)는 온되어 그의 출력은 ＂0＂이 되고 전류원은 싱크(Sink)가 된다.The present invention provides a semiconductor device for preventing the impedance of each input / output terminal from being lowered when a power supply of any one of two or more power sources is separated from a microprocessor and a logic circuit composed of CMOS and NMOS integrated circuits. The present invention relates to an input / output impedance latch up improvement circuit of a semiconductor device for preventing a phenomenon in which output impedance is lowered (ie, latch up phenomenon). If the system is configured under a predetermined purpose, it is necessary to separate the power of each part of the system to two or more systems. In this case, either power system is switched and power (VDD) is not applied to the MOS integrated circuit in the two systems. Otherwise, the impedance of each input terminal and output terminal will be lowered, which seriously affects the signal processing of other power system connected on the same line. When connected with low impedance power, over current flows and each input and output terminal is destroyed. Phenomenon occurs. For example, FIG. 1 shows an inverter IC3, which is a CMOS organization connected to the systems IC1 and IC2, and what kind of phenomenon occurs. Inverter IC3 is composed of a P-channel MOS transistor 1, an n-channel MOS transistor 2, a resistor 3, and a plurality of diodes 4, 5, 6, as shown in FIG. When the pressure is '0', the p-channel MOS transistor 1 is turned on and the n-channel MOS transistor 2 is turned off, so that the output of the inverter IC3 becomes ＂1＂ and the current source is a source. Becomes On the other hand, when the input is '1', the p-channel MOS transistor 1 is turned off and the n-channel MOS transistor 2 is turned on so that its output is '0' and the current source is sink.

한편, 전원(VDD)이 인가되지 않는 상태에서 입력에 로우 임피던스 전압원이 인가 될 경우, 이 전압원은 다이오드(6)를 통해 전압(VDD)에 자기 바이어스(self-bias)를 걸어 결과적으로 전원이 인가되지 않는 상태에서 인버터(IC3)가 동작하게 되어 출력은 ＂0＂이 되며(저임피던스화) 싱크 전류가 흐르게 된다.On the other hand, when a low impedance voltage source is applied to the input while the power supply VDD is not applied, the voltage source applies self-bias to the voltage VDD through the diode 6, and as a result, the power is applied. Inverter IC3 is operated in the non-operation state so that the output becomes 0 Ω (low impedance) and a sink current flows.

따라서, 인버터(IC3)의 출력과 인터페이스 되어 있는 다른 전원계통(IC1,IC2)의 각종 신호는 모두 저임피던스 단자 쪽으로 싱크되어 정상적으로 신호를 처리 할 수가 없게 되기 때문에 에러 가 유발 될 뿐만 아니라 각각의 단자가 파괴되는 현상이 발생되었다. 이러한 현상을 해결하기 위한 종래의 기술은 제2도에 도시한 바와 같이 저항(10)을 부가하여 싱크 전류를 감소시켜 제1도에서의 매우 낮은 임피던스를 좀 더 높여서 입·출력 단자의 파괴를 방지 하였던 바, 입력으로만 사용될 경우에는 전달지연만 문제가 될 뿐 별 문제가 없이 실용화가 가능하지만, 출력 단자로서 혹은 마이크로 프로세서 장치에서 입려과 출력이 교대로 설정되어 사용되는 경우에는 저항부가에 따른 전압 강하가 발생되는 문제점이 있었다.Therefore, various signals of the other power supply systems IC1 and IC2 interfaced with the output of the inverter IC3 are all sinked toward the low impedance terminal, so that the signals cannot be processed normally. The phenomenon occurred. The conventional technique to solve this phenomenon is to reduce the sink current by adding a resistor 10, as shown in Figure 2 to further increase the very low impedance in Figure 1 to prevent destruction of the input and output terminals If it is used only as an input, it is only a problem of propagation delay and can be put into practical use without any problem.However, when it is used as an output terminal or when the input and output are alternately set in a microprocessor device, There was a problem that a drop occurs.

따라서 본 발명은 이러한 사정을 감안하여 안출한 것으로서 2개 이상의 전원을 갖는 반도체 장치에서 어느 한 쪽의 전원을 분리할 경우 발생되는 입/출력 단자의 저임피던스화를 방지하기 위한 반도체 장치의 입/출력 임피던스 래치 업 개선회로를 제공하는데 그 목적이 있다. 이러한 목적을 달성하기 위한 본 발명은 상이한 2개 이상의 전원을 갖으며 다수의 MOS형 집적 회로로 구성된 반도체 장치에 있어서, 어느 하나의 집적 회로에 전원이 인가되지 않을 경우 전류의 싱크 경로를 차단하여 각 집적회로의 입·출력 단자를 고임피던스화 하고, 전원이 인가될 경우에는 자체 바이어스로서 전류의 싱크 경로를 연결하여 집적회로를 정상적으로 작동 시키기 위한 스위칭 수단을 설치시켜서 된 것이다.Accordingly, the present invention has been made in view of the above circumstances, and the input / output impedance of the semiconductor device for preventing the low impedance of the input / output terminal generated when one of the power sources is disconnected from the semiconductor device having two or more power sources. The object is to provide a latch up improvement circuit. In order to achieve the above object, the present invention provides a semiconductor device having two or more different power supplies and composed of a plurality of MOS integrated circuits, each of which interrupts a sink path of current when power is not applied to any one of the integrated circuits. High impedance of the input and output terminals of the integrated circuit, and when the power is applied, by connecting the sink path of the current as its own bias to provide a switching means for operating the integrated circuit normally.

이하 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다. 제3도는 본 발명에 따른 반도체 장치의 입/출력 임피던스 래치 업 개선회로의 예시도인바, 제3도중 제1도와 동일한 참조 번호는 동일 부품을 표시한다. 제3도는 본 발명의 이해를 돕기위해 p-MOS 트랜지스터(1)와 n-MOS 트랜지스터(2)로 구성된 인버터(IC3)를 예로 설명하였다. 우선 전원(VDD)이 정상적으로 인가될 경우 다이오드(20)와 저항(21)을 통해 스위칭 트랜지스터(22) 또는 n-채널 MOS FET(도시하지 않았음)에 자체 바이어스를 인가하게 됨에 따라 싱크전류의 경로를 온 시키게 된다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 3 is an exemplary diagram of an input / output impedance latch-up improvement circuit of a semiconductor device according to the present invention. In FIG. 3, the same reference numerals as those of FIG. 1 denote the same components. 3 illustrates an inverter IC3 composed of a p-MOS transistor 1 and an n-MOS transistor 2 as an example to help understand the present invention. First, when the power supply VDD is normally applied, the self-bias is applied to the switching transistor 22 or the n-channel MOS FET (not shown) through the diode 20 and the resistor 21, thereby providing a path for the sink current. Will be turned on.

따라서 입력이 0(싱크)과 1(소스)의 정상적인 전류의 흐름을 가능케 하므로 제2도와 같은 종래 기술에 배해 전압 강하 및 전달지연 현상이 초래 되지 않게 됨을 알 수 있다.Therefore, since the input enables the normal current flow of 0 (sink) and 1 (source), it can be seen that the voltage drop and the propagation delay phenomenon are not caused by the conventional technology as shown in FIG.

그러나 인버터(IC3)의 전원을 다른 집적회로(IC1,IC2)의 전원과 분리 시켰을 경우 즉 VDDA가 인가되지 않을 경우, 인버터(IC3)의 입력단에 로우 상태의 신호 ＂0＂가 인가되면 제1도와 제3a도의 동작은 동일하지만 제1도에서 입력단에 하이상태의 신호 ＂1＂가 인가될 경우에는 다이오드(6)를 통해 전원 단자(VDDA)에 ＂1＂이 인가되므로 출력단이 로우임피던스화 되는 반면에 본 발명에 따른 제3도에서는 입력단자를 통해 인가된 ＂1＂의 신호가 다이오드(6)를 통과할지라도 제너 다이오드(23)를 통과하지 못하게 되므로 스위칭 트랜지스터(22)의 바이어스가 야기되지 않아 싱크 전류의 경로는 자동적으로 차단되어 인버터(IC3)의 출력단은 입력의 상태에 상관없이 높은 임피던스(예컨대 수박 K)을 유지하여 인터페이스된 타전원 장치(IC1,IC2)의 신호처리에 영향을 주지않게 된다.However, when the power supply of the inverter IC3 is separated from the power supply of the other integrated circuits IC1 and IC2, that is, when no VDDA is applied, the low level signal 00 is applied to the input terminal of the inverter IC3. In FIG. 3A, the operation is the same, but when the high signal ＂1＂ is applied to the input terminal in FIG. 1, ＂1＂ is applied to the power supply terminal VDDA through the diode 6, resulting in low impedance. In FIG. 3 according to the present invention, since the signal of # 1 'applied through the input terminal does not pass through the zener diode 23 even though the diode 6 passes, the bias of the switching transistor 22 is not caused. The path of the sink current is automatically cut off so that the output stage of the inverter IC3 maintains a high impedance (e.g., watermelon K) regardless of the state of the input and thus does not affect the signal processing of the interfaced power supplies IC1 and IC2. It is good.

이 경우 입력부의 정전기 파괴를 방지하기 위해 사용되는 다이오드의 전원(VDDA)와의 접속은 제3a도에서는 20V재너 다이오드(23)를 사용하여 20V 이하에서는 고임피던스를 유지하여 다이오드(6)로 부터의 바이어스를 방지하여 20V 이상의 정전기 쇼크에는 로우 임피던스 영역으로 들어가 정전기를 바이패스 할 수가 있다. 또한, 제3b도와 같이 정전기 바이패스 경로는 개통분리가 되기전의 전원(B+)으로서 통합하여 2원화된 구성을 꾀할 수도 있다.In this case, the connection with the power supply (VDDA) of the diode used to prevent electrostatic breakdown of the input part is biased from the diode 6 by maintaining the high impedance at 20V or less by using the 20V Jasper diode 23 in FIG. 3a. This prevents static electricity shocks above 20V and enters the low impedance area to bypass static electricity. In addition, as shown in FIG. 3B, the electrostatic bypass path may be integrated as a power source B + before opening and closing to achieve a binary configuration.

이와 같이 본 발명은 다수의 집적회로로 구성되며 2개 이상의 전원으로 구동되는 반도체 장치로부터 어느 하나의 전원을 분리할 경우 분리된 집적회로의 전원 투입시에는 전압강하 및 지연없는 데이터 인터페이스를 수행하며, 분리된 집적회로의 전원 오프시에는 집적회로의 출력단을 하이 상태의 임피던스를 유지하여 다른 집적회로와의 인터페이스가 가능한 특징을 지닌 것이다.As described above, the present invention is composed of a plurality of integrated circuits, and when any one power source is separated from a semiconductor device driven by two or more power sources, a data interface without voltage drop and delay is performed when power is supplied to the separated integrated circuit. When the power supply of the separated integrated circuit is turned off, the output terminal of the integrated circuit maintains a high state impedance so that it can interface with other integrated circuits.

비록 본 발명이 첨부된 도면에 의거하여 설명되었을지라도 본 발명은 이에 한정 되는 것이 아니라 하기의 특허청구 범위를 벗어나지 않는 한도내에서 많은 변경 및 수정이 있을 수도 있다. 예컨대 제3a도 및 제3b도에 도시된 인버터는 다른 MOS형 집적 회로로 대치 될 수도 있다.Although the present invention has been described based on the accompanying drawings, the present invention is not limited thereto, and many changes and modifications may be made without departing from the scope of the following claims. For example, the inverters shown in FIGS. 3A and 3B may be replaced with other MOS type integrated circuits.

Claims

A first integrated circuit for performing a logic function, a first power supply means (VDDA) for supplying power to the first integrated circuit, a second integrated circuit for performing a logic function, and a power source for the second integrated circuit In a semiconductor device having a second power supply means (VDDB) for supplying a voltage, one end is connected to the first power supply means (VDDA), the other terminal is connected to the sink current generating line of the first integrated circuit. And another terminal is further connected to ground, and further comprising switching means for performing a switching function for the generated sink current.

The input / output impedance latch up improvement circuit of claim 1, wherein the switching means is configured using a transistor.

3. The input / output impedance latch up improvement circuit of a semiconductor device according to claim 2, wherein said switching means is configured using a MOSFET.